KR101248485B1 - 가변 이득 증폭기를 갖는 ａｄｃ - Google Patents

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Abstract

본 발명은 가변 이득 증폭기를 갖는 ADC에 관한 것으로서, 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 첫 번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, GCB에 의해 제어되고, 이득 조절 기능을 갖는 VGA를 포함하는 것을 특징으로 하고, VGA는 복수의 단위 샘플링 커패시터들을 포함하고, ADC의 입력신호를 샘플링하는 커패시터와 GCB에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터를 이용하여 이득을 조절하는 것을 특징으로 하며, 다양한 시스템에 응용이 가능하도록 이득 조절 기능을 갖고, AFE 응용시 전력 소모 및 면적을 최소화할 수 있다.

Description

가변 이득 증폭기를 갖는 ＡＤＣ{ADC using Variable Gain Amplifier}
본 발명은 가변 이득 증폭기를 갖는 ADC에 관한 것으로서, 더욱 상세하게는 VGA에 병합 커패시터 기반의 로그함수 근사방식을 적용함으로써, 다양한 시스템에 응용이 가능하도록 이득 조절 기능을 갖고, 전력 소모 및 면적을 최소화할 수 있는 가변 이득 증폭기를 갖는 ADC에 관한 것이다.
최근 VLSI 공정 기술과 디지털 영상 처리 기술의 발달과 더불어 관련된 System-on-a-Chip (SoC)에 대한 연구가 활발하게 진행됨에 따라 고화질 비디오 시스템 및 의료영상 시스템에 사용되는 고성능 A/D 변환기 (Analog-to-Digital Converter : ADC)에 대한 요구가 계속 증가하고 있다. 특히, 의료용 초음파, Charge Coupled Device (CCD) 이미지 센서와 같은 고화질 영상 시스템 및 자동차용 레이더 시스템 등의 아날로그 프런트 엔드 (Analog Front-End : AFE) 에는 12비트 이상의 고해상도를 가지면서 수십 MHz의 샘플링 속도를 가지는 ADC가 요구된다.
다양한 영상 시스템의 하나의 사례로서 디지털 빔 형성 방식을 사용하는 초음파 의료기기 시스템이 있다. 다중 요소 트랜스듀서 배열에서 수신된 신호는 각각의 채널에 전달되며, 시간 이동 및 크기 조정을 통하여 스캔 영역의 한 지점에 초점을 맞출 수 있다. 또한, 초점을 변환하며 전체 스캔 영역의 영상 정보를 얻음으로써 전체 이미지를 생성한다. 한편, 특정 초점 위치로부터 반사된 수신 펄스는 디지털 변환 후 First-In First-Out(FIFO) 메모리에 각 채널 별로 저장되며, 일괄적으로 합산되어 전체 영상 신호를 조합한다.
이러한 초음파 의료기기 시스템의 수신 단을 구성하는 각 채널의 AFE는 인체로부터 수신된 대단히 미약한 신호를 증폭하기 위한 Low Noise Amplifier (LNA)와 해상도를 증가시키기 위한 가변 이득 증폭기 (Variable Gain Amplifier: VGA) 및 디지털 값을 생성하기 위한 12비트 수준의 해상도와 40～50MHz의 동작속도를 가진 ADC 등을 포함한다. 전체 수신 단은 사용 목적에 따라 64～256개의 채널로 구성되며, 수신 채널을 구성하는 AFE는 집적도를 높이기 위하여 가능한 한 작은 면적을 가져야 하며, 휴대용 응용을 위해서 매우 적은 전력 소모가 요구된다.
한편, 또 다른 응용사례로서 CCD 이미지 센서의 AFE가 있다. 영상 시스템에서 해상도를 증가시키기 위하여 사용되는 VGA는 일반적으로 이득 조절 범위의 세분화, 전력 소모 및 면적을 최소화하기 위하여 다단 구조를 적용한다.
일반적으로 12비트 이상의 고해상도 구현을 위한 ADC는 파이프라인 구조가 많이 사용되어 왔으나, 최근 공정의 발달에 따른 집적도의 향상과 보정 기법의 발달로 인하여 전형적인 파이프라인 구조 이외에 서브-레인징 및 successive approximation (SAR) 등의 다양한 구조를 사용한 고해상도 ADC가 제안되고 있다. 이와 같은 구조를 적용한 ADC는 설계상의 제약을 가지고 있으며, 고해상도 구현을 위하여 서브-레인징 구조를 사용한 경우 래치에서 발생하는 오프셋의 영향으로 인하여 전체 성능이 감소할 수 있으며, 해상도의 증가에 따라 비교기의 수가 지수 적으로 증가하여 면적 및 전력 소모가 커지게 된다. 한편, 공정 기술의 발달에 따라 저전력, 소면적 구현이 가능해진 SAR ADC의 경우 해상도의 증가에 따라 입력 커패시턴스가 증가한다. 또한 샘플링 속도에 비해 빠른 시스템 클록이 요구되며, 최근 발표된 12비트 해상도의 SAR ADC는 최대 11MHz 수준의 동작 속도를 갖는다.
한편, 파이프라인 구조를 사용하면서 전력 소모의 큰 비중을 차지하는 증폭기를 대체하기 위한 연구도 동시에 진행되고 있다. 대표적으로 Zero-Crossing-Based ADC의 경우, 기존의 증폭기 대신 Zero-Crossing Detector (ZCD)를 사용함으로써 전체 ADC의 전력 소모와 면적을 감소시켰으나 ZCD에서 발생하는 오프셋의 영향을 제거하기 위하여 별도의 보정회로 및 메모리를 필요로 한다. 따라서, 효과적으로 전체 ADC의 전력 소모와 면적을 감소시킬 방안이 요구되고 있다.
따라서, 본 발명이 해결하고자 하는 과제는 AFE 응용시 전력 소모 및 면적을 최소화할 수 있는 가변 이득 증폭기를 갖는 ADC를 제공하는 것이다.
본 발명은 상기 첫 번째 과제를 달성하기 위하여, 복수의 FLASH ADC들과 복수의 Multiplying D/A 변환기(Multiplying D/A Converter: MDAC)들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, 이득 제어 신호 (Gain Control Bits: GCB)에 의해 제어되고, 이득 조절 기능을 갖는 VGA를 포함하는 것을 특징으로 하고, 상기 VGA는 복수의 단위 샘플링 커패시터들을 포함하고, 상기 ADC의 입력신호를 샘플링하는 커패시터와 상기 GCB에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터를 이용하여 이득을 조절하는 ADC를 제공한다.
본 발명의 일 실시예에 의하면, 상기 복수의 단위 샘플링 커패시터들은 동일한 커패시터 크기를 갖고, 상기 GCB에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터의 조합과 상기 입력신호를 샘플링하는 커패시터의 비가 소정의 범위에 포함되도록 하는 상기 적어도 하나 이상의 단위 샘플링 커패시터의 조합의 용량 크기와 상기 입력신호를 샘플링하는 커패시터의 용량 크기를 결정하는 것이 바람직하다.
또한, 상기 VGA가 샘플링 모드인 경우, 상기 입력신호를 샘플링하는 커패시터가 샘플링을 하고, 상기 GCB에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터는 상기 입력신호의 반대 위상 신호를 샘플링할 수 있다.
이때, 상기 GCB에 의해 선택되지 않은 적어도 하나 이상의 단위 샘플링 커패시터는 접지단에 연결되는 것이 바람직하다.
또한, 상기 VGA가 증폭 모드인 경우, 상기 입력신호 또는 상기 입력신호의 반대 위상 신호가 샘플링된 적어도 하나 이상의 커패시터가 상기 VGA의 증폭기에 연결될 수 있다.
본 발명의 다른 실시예에 의하면, 상기 MDAC들 각각에 적용되는 2단 증폭기의 바이어스 회로는 상기 2단 증폭기의 입력단 공통모드 전압에 따라 상기 2단 증폭기의 NMOS 캐스코드단의 바이어스 전압을 생성할 수 있다.
본 발명은 상기 과제를 달성하기 위하여, 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, GCB에 의해 제어되고, 이득 조절 기능을 갖는 VGA를 포함하는 것을 특징으로 하고, 상기 VGA는 복수의 단위 샘플링 커패시터들을 포함하고, 상기 VGA가 포함하는 단위 샘플링 커패시터들 중에서 단위 샘플링 커패시터 두 개마다 하나의 샘플링 커패시터로 병합하고, 상기 단위 샘플링 커패시터들 중에서 하나의 커패시터를 두 개의 커패시터들로 분할하여 구성하는 가변 이득 증폭기를 갖는 ADC를 제공한다.
본 발명의 일 실시예에 의하면, 상기 단위 샘플링 커패시터들의 용량이 동일하다고 할 때, 상기 단위 샘플링 커패시터 두 개를 하나의 샘플링 커패시터로 병합하면, 상기 병합된 샘플링 커패시터는 상기 단위 샘플링 커패시터 용량의 두 배가 되고, 상기 단위 샘플링 커패시터들 중에서 하나의 커패시터를 두 개의 커패시터들로 분할하는 것은 상기 단위 샘플링 커패시터 용량의 두 배인 커패시터들을 직렬 연결함으로써 이루어질 수 있다.
또한, 상기 MDAC들 각각에 적용되는 2단 증폭기의 바이어스 회로는 상기 2단 증폭기의 입력단 공통모드 전압에 따라 상기 2단 증폭기의 NMOS 캐스코드단의 바이어스 전압을 생성할 수 있다.
본 발명에 따르면, VGA에 병합 커패시터 기반의 로그함수 근사방식을 적용함으로써, 다양한 시스템에 응용이 가능하도록 이득 조절 기능을 갖고, AFE 응용시 전력 소모 및 면적을 최소화할 수 있다. 또한, 본 발명에 따르면, 각 단을 구성하는 MDAC에 전력 소모를 최소화하기 위하여 telescopic 증폭기를 2단으로 구성하고, 바이어스 회로를 이용하여 증폭기가 안정적인 동작을 하도록 낮은 전력을 소모하며 전원전압 및 공정변화 등에 민감하지 않도록 할 수 있다. 나아가 본 발명에 따르면, ADC의 전력 소모 및 면적을 최소화하기 위하여 별도의 보정회로 없이 12비트의 해상도를 갖도록 할 수 있다.
도 1은 본 발명의 바람직한 일 실시예에 따른 가변 이득 증폭기 구조의 ADC의 구성도이다.
도 2는 GCB에 상응하는 VGA의 출력신호를 도시한 것이다.
도 3은 종래의 커패시터 조합기법을 이용한 VGA를 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 로그함수 근사방식을 이용한 VGA를 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 병합 커패시터 기반의 VGA를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 가변 이득 증폭기 구조의 ADC의 MDAC에 적용된 2단 증폭기를 도시한 것이다.
도 7은 도 6에 도시된 NMOS 캐스코드 단의 바이어스 전압 VB3를 생성하기 위해 사용되는 sooch 캐스코드 전류 반복기 기반의 바이어스 회로를 도시한 것이다.
도 8은 본 발명의 실시예에 따라 도 6에 도시된 NMOS 캐스코드 단의 바이어스 전압 VB3를 생성하기 위해 사용되는 바이어스 회로를 도시한 것이다.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.
본 발명의 일 실시예에 따른 가변 이득 증폭기를 갖는 ADC는 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, GCB에 의해 제어되고, 이득 조절 기능을 갖는 VGA를 포함하는 것을 특징으로 하고, 상기 VGA는 복수의 단위 샘플링 커패시터들을 포함하고, 상기 ADC의 입력신호를 샘플링하는 커패시터와 상기 GCB에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터를 이용하여 이득을 조절하는 것을 특징으로 한다.
이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. 본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명한다. 아울러 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 가변 이득 증폭기 구조의 ADC의 구성도이다.
도 1을 참조하면, 본 실시예에 따른 가변 이득 증폭기 구조의 ADC는 VGA(100), MDAC1(110), MDAC2(120), MDAC3(130), FLASH1ADC(140), FLASH2ADC(150), FLASH3ADC(160), FLASH4ADC(170), 및 DCL/데시메이터(180)로 구성된다.
본 실시예에 따른 가변 이득 증폭기 구조의 ADC는 MDAC1(110) 및 FLASH1(140)로 구성된 첫 번째 단에서 3비트를 결정하며, 이후의 단에서 각각 4비트씩을 결정하는 4단 파이프라인 구조이다. 이를 통해 12비트 60MS/s 사양에서 면적과 전력 소모를 최적화한다.
VGA(100)는 입력단에 위치하고, 샘플 및 홀드 기능과 함께 이득 조절 기능을 가지며, 4비트의 이득 제어 신호(Gain Control Bits : GCB)에 따라 -3dB에서 0dB까지의 이득을 0.2dB 간격으로 조절 가능하다.
MDAC1(110), MDAC2(120), 및 MDAC3(130)는 DAC와 뺄셈기를 합한 것으로서, 샘플링 모드와 증폭모드를 가짐으로써, 잔류 전압을 증폭한다.
MDAC는 앞선 단(Stage)의 FLASH ADC에서 AD 변환된 영역의 전압을 제외한 잔류 전압을 다음 단(Stage)의 ADC의 풀 스케일(Full Scale)에 맞추어 증폭해서 입력시켜주는 역할을 한다. 각 단(stage)의 ADC가 아날로그 입력으로부터 변환한 디지털 코드는 다시 MDAC로 입력되고, MDAC는 이를 다시 DA 변환해서 MDAC의 입력 값에서 입력된 디지털 코드를 뺀다. 이후, 다시 MDAC의 입력 값에서 디지털 코드를 뺀 데이터를 증폭해서 다음 단에 넘긴다.
FLASH1ADC(140), FLASH2ADC(150), FLASH3ADC(160), 및 FLASH4ADC(170)는 아날로그-디지털 컨버터의 하나로서, 상이한 임계 전압을 갖는 일련의 비교기를 사용하여 아날로그 신호를 디지털 출력으로 변환한다.
DCL/데시메이터(180)는 각 회로 블록들 사이에서 발생하는 오프셋 및 클록 피드스루 등의 비선형 오차에 의한 에러를 보정하기 위해, 15비트의 디지털 코드를 각각 1비트씩 중첩시켜 12비트의 ADC 출력을 발생시킨다.
클록 발생기(190)는 서로 중첩하지 않는 클록 Q1과 Q2를 발생시킨다.
기준 전류 및 전압 발생기(195)는 MDAC과 FLASH ADC의 기준 전류 및 기준 전압을 발생시킨다.
도 2는 GCB에 상응하는 VGA의 출력신호를 도시한 것이다.
도 2를 참조하면, 샘플링 모드시 1.5Vpp에서 2.1Vpp의 진폭을 갖는 차동 입력신호를 샘플링하며, 증폭 모드시 1.5Vpp의 차동 출력신호로 낮추어 FLASH1ADC(140)와 MDAC1(110)에 동시에 전달한다.
각 동작 회로블록의 스위치를 기반으로 하는 커패시터 회로의 동작을 위해 사용되는 두 개의 중첩되지 않는 클록 Q1 및 Q2는 외부로부터 들어오는 하나의 입력 클록을 사용하여 칩 내부에서 발생시켰으며, VGA(100), MDAC(110, 120, 130) 및 FLASH ADC(140, 150, 160, 170) 등 각 회로 블록들 사이에서 발생하는 오프셋 및 클록 피드스루 등의 비선형 오차는 디지털 교정 회로에 입력되는 15비트의 디지털 코드를 각각 1비트씩 중첩시켜 12비트의 출력을 얻는 디지털 교정 방식으로 교정된다.
온-칩으로 구현된 기준 전류 및 전압 발생기(195)는 필요한 경우 칩 외부에 추가적인 커패시터를 사용하여 고속으로 동작시 정확하고 안정된 기준 전류 및 전압을 MDAC 및 FLASH ADC에 공급할 수 있도록 하고, 응용에 따라 기준 전압을 외부에서 선택적으로 사용할 수 있도록 한다.
본 발명의 일 실시예에 따른 파이프라인 구조의 ADC에 포함된 VGA(100) 및 MDAC(110, 120, 130)은 스위치드 커패시터 구조를 적용하여 샘플링 및 증폭 동작을 수행하며, 샘플링 커패시터와 피드백 커패시터의 비율에 의하여 이득이 결정된다.
가변 이득을 위한 VGA(100)는 4비트의 GCB에 의하여 -3dB에서 0dB까지의 이득을 조절하며, 별도의 보정회로를 사용하지 않고 12비트 수준의 해상도를 갖도록 설계 및 레이아웃 될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 파이프라인 구조의 ADC에 포함된 VGA(100)에 대하여 보다 상세하게 살펴보기로 한다.
VGA(100)는 병합 커패시터 기반의 로그함수 근사방식을 적용하여 구현할 수 있다.
한편, 제안하는 파이프라인 ADC는 각 단에서 3비트 또는 4비트를 결정하는 다중 비트 구조를 사용하며, MDAC은 4배 또는 8배의 고정된 이득을 가진다. 또한, 전체 MDAC의 커패시터 열에는 단위 커패시터의 수를 50% 정도 줄이기 위하여 병합 커패시터 스위칭 기법을 적용한다.
도 3은 종래의 커패시터 조합기법을 이용한 VGA를 도시한 것이다. 커패시터 조합기법을 이용한 VGA는 GCB에 따라 작은 크기의 샘플링 커패시터를 적절히 조합하여 VGA의 이득을 조절한다.
도 3(a)는 샘플링 모드 시의 VGA의 동작을 나타낸 것이고, 도 3(b)는 증폭 모드 시의 VGA의 동작을 나타낸 것이다.
이와 같은 커패시터 조합기법을 사용할 경우, 증폭 모드시 전체 샘플링 커패시터와 피드백 커패시터의 크기가 항상 일정하므로 이득 변화에 관계없이 동일한 피드백 인자를 갖는다. 따라서 증폭기의 동작 속도가 이득 변화에 관계없이 일정하므로 이득 제어 신호가 변하더라도 항상 일정한 정착 시간을 얻을 수 있다.
도 4는 본 발명의 일 실시예에 따른 로그함수 근사방식을 이용한 VGA를 도시한 것이다. 도 4(a)는 샘플링 모드 시의 VGA의 동작을 나타낸 것이고, 도 4(b)는 증폭 모드 시의 VGA의 동작을 나타낸 것이다.
도 3에 도시된 종래의 커패시터 조합기법을 이용한 VGA는 안정된 증폭기 동작의 장점은 있지만 실제 시제품 구현을 위해서는 각각 다른 크기를 갖는 샘플링 커패시터가 요구되며, 레이아웃 시 각각의 샘플링 커패시터의 구현이 복잡하며 공정 변수에 따라 오차가 발생할 수 있다. 도 4에 도시된 로그함수 근사방식을 이용한 VGA는 로그함수 근사방식을 기반으로 하여 동일한 크기의 단위 샘플링 커패시터를 사용하며, 요구되는 단위 커패시터의 수를 감소시키기 위하여 커패시터를 병합한다.
로그함수 근사방식은 이득에 따른 입력 신호를 샘플링하기 위한 CS와 반대 위상의 입력 신호를 샘플링하기 위한 샘플링 커패시터 CX를 이용하며, 수학식 1과 같이 -0.7<x<0.7 이내일 때, 로그함수를 근사화할 수 있는 점을 이용한다. 또한 x=CX/CS일 때 수학식 2로부터 요구되는 이득에 따라 CS 및 CX 값을 정할 수 있으며, CX가 0～0.1725CS일 때 -3dB에서 0dB 사이의 이득을 얻을 수 있다.
Figure 112010019771864-pat00001
Figure 112010019771864-pat00002
도 4(a)를 참조하면, 샘플링 모드 시 입력신호는 CS의 bottom plate에 샘플링되며, 반대 위상의 입력 신호는 GCB에 의하여 선택된 샘플링 커패시터 CX의 bottom plate에 샘플링된다. 선택되지 않은 나머지 커패시터들은 신호 접지 단에 연결되며, 증폭 모드시 입력 신호가 샘플링된 전체 커패시터가 도 4(b)와 같이 증폭기의 출력단에 연결된다.
출력 신호는 수학식 3과 같으며, 반대 위상의 입력 신호가 샘플링 된 CX의 크기에 따라 이득이 조절된다. 한편, 반대 위상의 입력 신호를 샘플링하기 위한 CX의 크기는 동일한 커패시터 크기 Cunit을 갖는 C0부터 C14의 조합으로 결정되며, GCB에 따른 CX의 크기는 수학식 4와 같다.
Figure 112010019771864-pat00003
Figure 112010019771864-pat00004
도 5는 본 발명의 다른 실시예에 따른 병합 커패시터 기반의 VGA를 도시한 것이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 병합 커패시터 기반의 VGA는 단위 샘플링 커패시터의 수를 절반 수준으로 감소시키기 위하여 C1부터 C14까지의 커패시터를 병합한다. 또한 C0과 동일한 크기의 커패시턴스를 얻기 위하여 C0'과 C1'을 직렬 연결하였으며, bottom plate에서 발생하는 기생 커패시턴스의 영향으로 인한 이득 변화의 선형성 감소를 최소화하기 위하여 C1'의 bottom plate를 증폭기의 입력단으로 배치한다. 각각의 단위 샘플링 커패시터의 크기는 2Cunit으로 수학식 3으로부터 -3dB로부터 0dB 사이의 이득을 얻는 동시에 커패시터 간의 부정합을 감소시키고, 이득을 조절하기 위한 각각의 커패시터 조합은 GCB에 따라 수학식 4와 동일한 커패시턴스 값을 갖도록 간단한 논리 회로를 사용하여 구현할 수 있다.
도 6은 본 발명의 실시예에 따른 가변 이득 증폭기 구조의 ADC의 MDAC에 적용된 2단 증폭기를 도시한 것이다.
고속 고해상도 파이프라인 ADC 구현을 위한 MDAC의 출력 신호는 각 단에서 처리하는 해상도에 따라 일정 수준의 오차범위 이내에 정착하여야 하며, 증폭 모드에 해당하는 클록의 반주기 내에 정착할 수 있는 동작속도를 필요로 한다. 이러한 성능은 MDAC을 구성하는 증폭기에 의하여 결정되며, 요구되는 성능을 얻는 동시에 높은 전력효율을 갖고, 전력 소모를 감소시키기 위한 적절한 증폭기 설계가 필요하다.
본 발명의 실시예에 따른 MDAC는 12비트 해상도에서 요구되는 전압 이득과 출력 신호 범위를 얻기 위하여 도 6과 같이 telescopic 증폭기를 2단으로 구성할 수 있으며, 두 번째 증폭기는 PMOS 단만을 2단으로 캐스코드 형태로 구성한다. 또한, 2단 증폭기 구조에서 소모되는 전력을 최소화하기 위하여 주파수 보상 커패시터의 한 쪽 끝을 낮은 임피던스를 가지는 캐스코드 노드에 연결하는 캐스코드 주파수 보상 기법을 사용하는 것이 바람직하다.
도 7은 도 6에 도시된 NMOS 캐스코드 단의 바이어스 전압 VB3를 생성하기 위해 사용되는 sooch 캐스코드 전류 반복기 기반의 바이어스 회로를 도시한 것이다.
종래의 telescopic 증폭기의 바이어스 회로에서는 NMOS 캐스코드 단의 바이어스 전압 VB3를 생성하기 위해 도 7과 같이 sooch 캐스코드 방식을 적용한 바이어스 회로를 사용한다. 이와 같이 바이어스 회로를 구현시, 증폭기를 구성하는 각 트랜지스터의 과구동 전압이 VOV일 때 VB3의 바이어스 값은 [Vth+3VOV]이 되며 증폭기의 입력단 공통모드 전압은 [Vth+2VOV] 수준으로 제한된다. 따라서 입력단 공통모드 전압이 변화하거나 온도 및 공정 변화 등에 의한 트랜지스터 특성의 변화할 경우 일부 트랜지스터가 포화영역에서 동작하지 못하게 되는 문제가 있다.
도 8은 본 발명의 실시예에 따라 도 6에 도시된 NMOS 캐스코드 단의 바이어스 전압 VB3를 생성하기 위해 사용되는 바이어스 회로를 도시한 것이다.
도 8을 참조하면, 증폭기의 입력단의 공통모드 전압에 따라 NMOS 캐스코드 단 MN1의 바이어스 전압 VB3를 생성하는 telescopic 증폭기용 바이어스 회로가 도시되어 있다. 증폭기 입력 및 출력단의 공통모드 전압이 VCM일 때, MN1 및 MN2가 포화영역에서 동작하기 위해서는 [VCM+VOV<VB3<VCM+Vth]의 바이어스 전압이 필요하다. 본 발명의 실시예에 따른 바이어스 회로는 M3b의 게이트 전압 VCM으로부터 T1 노드의 전압이 [VCM-Vth-VOV]가 되며 M2 트랜지스터를 다이오드 연결하여 M2의 드레인 전압이 [VCM+VOV]가 되는 점을 이용하며, 전류원의 크기를 적절하게 조절함으로써 증폭기의 전체 트랜지스터가 포화영역에서 동작하기 위한 여유를 얻도록 한다.
따라서 본 발명의 실시예에 따른 바이어스 회로는 기존의 바이어스 회로와 비교하여 볼 때, 입력 및 출력단 공통모드 전압을 선택적으로 사용 가능하며, 공통모드 전압이 변화하더라도 전체 트랜지스터가 항상 포화영역에서 동작하도록 하여 공정과 온도 변화에 의하여 발생할 수 있는 증폭기의 성능 저하를 최소화할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 일 실시예에 따른 ADC는 첫 번째 단에서 3비트를 결정하고 두 번째 단 이후 4비트를 결정하는 4단 파이프라인 구조를 적용하여 요구되는 해상도 및 처리속도 사양에서 면적과 전력 소모를 최적화한다. 또한, 본 발명의 일 실시예에 따른 ADC는 4비트의 이득 제어 신호를 사용하여 입력 신호의 범위를 조절할 수 있는 VGA 기능을 포함함으로써, 다양한 시스템에 응용이 가능하며, AFE 시스템 적용 시 저전력, 소면적 구현이 가능하다. 입력단 VGA는 이득 제어와 동시에 샘플 및 홀드 기능을 가지며, 병합 커패시터 기반의 로그함수 근사방식을 이용한다. 각 단을 구성하는 MDAC 증폭기는 높은 전압 이득과 낮은 전력 소모를 위하여 telescopic 증폭기를 2단으로 구성하고, 낮은 전원 전압에서 적은 전력 소모를 가지며, 공정과 온도변화에 대해 안정적으로 동작이 가능하다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
본 발명은 의료용 초음파 및 CCD 이미지 센서와 같은 고화질 영상 시스템의 아날로그 프런트 엔드(AFE)에 사용될 수 있다.

Claims (9)

  1. 복수의 플래시 ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서,
    첫번째 단의 제 1 플래시 ADC와 상기 첫번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, 이득 제어 신호(Gain Control Bits: GCB)에 의해 제어되고, 이득 조절 기능을 갖는 가변 이득 증폭기(Variable Gain Amplifier: VGA)를 포함하는 것을 특징으로 하고,
    상기 가변 이득 증폭기는 복수의 단위 샘플링 커패시터들을 포함하고, 입력단에 위치하여 상기 ADC의 입력신호를 샘플링하는 커패시터와 상기 이득 제어 신호에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터를 이용하여 이득을 조절하고,
    상기 가변 이득 증폭기가 샘플링 모드인 경우, 상기 입력신호를 샘플링하는 커패시터가 샘플링을 하고, 상기 이득 제어 신호에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터는 상기 입력신호의 반대 위상 신호를 샘플링하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC.
  2. 제 1 항에 있어서,
    상기 복수의 단위 샘플링 커패시터들은 동일한 커패시터 크기를 갖고,
    상기 이득 제어 신호에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터의 조합과 상기 입력신호를 샘플링하는 커패시터의 비가 소정의 범위에 포함되도록 하는 상기 적어도 하나 이상의 단위 샘플링 커패시터의 조합의 용량 크기와 상기 입력신호를 샘플링하는 커패시터의 용량 크기를 결정하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 이득 제어 신호에 의해 선택되지 않은 적어도 하나 이상의 단위 샘플링 커패시터는 접지단에 연결되는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC.
  5. 제 1 항에 있어서,
    상기 가변 이득 증폭기가 증폭 모드인 경우, 상기 입력신호 또는 상기 입력신호의 반대 위상 신호가 샘플링된 적어도 하나 이상의 커패시터가 상기 가변 이득 증폭기의 증폭기에 연결되는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC.
  6. 제 1 항에 있어서,
    상기 MDAC들 각각에 적용되는 2단 증폭기의 바이어스 회로는 상기 2단 증폭기의 입력단 공통모드 전압에 따라 상기 2단 증폭기의 NMOS 캐스코드단의 바이어스 전압을 생성하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC.
  7. 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서,
    첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, 이득 제어 신호(Gain Control Bits: GCB)에 의해 제어되고, 이득 조절 기능을 갖는 가변 이득 증폭기(Variable Gain Amplifier: VGA)를 포함하는 것을 특징으로 하고,
    상기 가변 이득 증폭기는 복수의 단위 샘플링 커패시터들을 포함하고,
    상기 가변 이득 증폭기가 포함하는 단위 샘플링 커패시터들 중에서 단위 샘플링 커패시터 두 개씩 짝을 지어 하나의 제 2 샘플링 커패시터로 대체하고, 상기 단위 샘플링 커패시터들 중에서 하나의 커패시터를 직렬 연결된 두 개의 제 2 샘플링 커패시터들로 대체하여 커패시터의 수를 줄일 수 있으며,
    상기 제 2 샘플링 커패시터 용량은 상기 단위 샘플링 커패시터 용량의 두 배인 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 MDAC들 각각에 적용되는 2단 증폭기의 바이어스 회로는 상기 2단 증폭기의 입력단 공통모드 전압에 따라 상기 2단 증폭기의 NMOS 캐스코드단의 바이어스 전압을 생성하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC.
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