KR101672875B1 - 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법 - Google Patents

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고려대학교 산학협력단
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Abstract

축차 비교형 아날로그 디지털 변환기를 제공한다. 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기는 제1 및 제2 아날로그 신호를 입력받아 샘플링하는 부트 스트래핑부; 및 상기 제1 및 제2 아날로그 신호를 디지털 신호로 변환하여 출력하되, 의도적으로 인가된 오프셋 전압에 응답하여 그 해상도가 증가하는 아날로그 디지털 변환부를 포함한다. 이 때, 상기 아날로그 디지털 변환부는 서로 다른 용량을 갖는 다수의 기준 전압 인가 커패시터들과, 오프셋 전압 인가 커패시터를 포함하는 차동형 구조의 커패시터 어레이; 상기 차동형 구조의 커패시터 어레이를 비동기 모드로 동작시키기 위한 지연 셀; 상기 커패시터 어레이에 기준 전압을 인가하는 레퍼런스 전달 스위치부; 상기 커패시터 어레이의 출력 전압을 비교하는 비교기; 및 상기 비교기의 출력 신호에 응답하여 상기 레퍼런스 전달 스위치부의 동작을 제어하되, 상기 비교기의 출력이 비정상인 경우 상기 오프셋 전압 인가 커패시터로 기준 전압이 인가되도록 제어하는 순차 비교 레지스터 로직을 포함한다.

Description

축차 비교형 아날로그 디지털 변환기 및 그 변환 방법{SUCCESSIVE APPROXIMATED REGISTER ANALOG TO DIGITAL CONVERTER AND METHOD FOR CONVERTING USING THE SAME}
본 발명은 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법에 관한 것으로서, 보다 상세하게는 전력 소모를 줄이면서 성능을 향상시킬 수 있는 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법에 관한 것이다.
데이터를 처리함에 있어 처리 속도가 높고, 환경 잡음에 둔감한 특성을 지니는 디지털 신호처리가 아날로그 신호처리에 비해 유리하다. 하지만 자연에 존재하는 대부분의 신호는 아날로그 형태이기 때문에, 집적회로에서 입력 받은 아날로그 신호를 디지털 신호로 변환할 필요가 있다.
아날로그 디지털 변환기는 파이프라인 아날로그 디지털 변환기, 축차 비교형 아날로그 디지털 변환기, 플래시 아날로그 디지털 변환기, 델타 시그마 아날로그 디지털 변환기로 크게 분류될 수 있으며, 샘플링 속도와 해상도에 따라 적합한 구조가 존재한다.
이들 중 축차 비교형 아날로그 디지털 변환기(Successive Approximation Analog to Digital Converter)는 다른 구조의 아날로그 디지털 변환기에 비해 디지털 회로의 의존도가 높아 전력 소모가 현저하게 낮다는 장점이 있다. 하지만, 종래의 축차 비교형 아날로그 디지털 변환기는 커패시터 디지털 아날로그 변환기의 공정 변화에 따른 인접한 커패시터 값의 부정합과 비교기의 분해능 부족으로 일정 수준 이상의 해상도를 출력하는데 한계가 있다.
따라서 최근에는 동일한 비교기를 사용하면서 아날로그 디지털 변환기의 해상도를 증가시키기 위한 연구가 활발히 진행되고 있다. 예를 들어, 확률론에 기반한 majority voting 기법, 샘플링 속도를 높여 잡음을 넓은 대역에 분포시킴으로써 결과적으로 낮은 잡음을 갖도록 하는 oversampling 기법, 그리고 의도적으로 특정 패턴을 커패시터 디지털 아날로그 변환기에 지속적으로 인가하여 잡음을 줄이는 기술 등이 그것이다. 그런데, 상기 majority voting 기법은 1 bit를 추가적으로 얻기 위해서 5 clock 주기를 사용해야 하는 단점이 있으며, oversampling 기법은 아날로그 디지털 변환기의 입력 주파수 대역의 한계가 있는 단점이 있다.
관련된 선행기술로는 등록특허공보 제10-1253224호(발명의 명칭:아날로그 디지털 변환기)가 있다.
따라서 본 발명은 최소한의 클럭 주기만을 추가하면서도, 아날로그 디지털 변환기의 해상도를 증가시키는 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법을 제공하고자 한다.
또한, 본 발명은 의도적으로 오프셋 전압을 인가하고 그 결과를 탐지하여 비교기의 분해능을 확장시킴으로써, 전력소모를 줄이는 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법을 제공하고자 한다.
상기 목적을 달성하기 위해, 본 발명에서 제공하는 축차 비교형 아날로그 디지털 변환기는 제1 및 제2 아날로그 신호를 입력받아 샘플링하는 부트 스트래핑부; 및 상기 제1 및 제2 아날로그 신호를 디지털 신호로 변환하여 출력하되, 의도적으로 인가된 오프셋 전압에 응답하여 그 해상도가 증가하는 아날로그 디지털 변환부를 포함한다.
바람직하게는, 상기 아날로그 디지털 변환부는 서로 다른 용량을 갖는 다수의 기준 전압 인가 커패시터들 및 오프셋 전압 인가 커패시터를 포함하는 차동형 구조의 커패시터 어레이; 상기 차동형 구조의 커패시터 어레이를 비동기 모드로 동작시키기 위한 지연 셀; 상기 커패시터 어레이에 기준 전압을 인가하는 레퍼런스 전달 스위치부; 상기 커패시터 어레이의 출력 전압을 비교하는 비교기; 및 상기 비교기의 출력 신호에 응답하여 상기 레퍼런스 전달 스위치부의 동작을 제어하되, 상기 비교기의 출력이 비정상인 경우 상기 오프셋 전압 인가 커패시터로 기준 전압이 인가되도록 제어하는 순차 비교 레지스터 로직을 포함할 수 있다.
바람직하게는, 상기 레퍼런스 전달 스위치부는 상기 다수의 기준 전압 인가 커패시터들 및 오프셋 전압 인가 커패시터 각각에 대응된 다수의 스위치들을 포함하고, 상기 다수의 스위치들 각각은 상기 순차 비교 레지스터 로직의 제어신호에 응답하여 대응된 커패시터를 기준전압 또는 공통모드 전압과 선택적으로 연결할 수 있다.
바람직하게는, 상기 순차 비교 레지스터 로직은 상기 오프셋 전압 인가 커패시터의 바텀 플레이트로 기준 전압이 인가되도록 상기 레퍼런스 전달 스위치부의 동작을 제어할 수 있다.
바람직하게는, 상기 순차 비교 레지스터 로직은 소정의 비교기 동작 시간 동안 비교기의 출력 신호가 발생하지 않는 경우 비정상으로 판단할 수 있다.
바람직하게는, 상기 순차 비교 레지스터 로직은 한 주기당 미리 설정된 횟수의 오프셋 전압을 인가할 수 있다.
바람직하게는, 상기 순차 비교 레지스터 로직은 오프셋 전압의 양에 따른 비트 에러율(BER)이 0에 근접하는 전압 값을 찾아 그 값이 오프셋 전압으로 인가되도록 제어할 수 있다.
한편, 상기 목적을 달성하기 위해, 본 발명에서 제공하는 아날로그 디지털 변환 방법은 차동형 구조의 커패시터 어레이를 포함하는 축차 비교형 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환 방법에 있어서, 제1 및 제2 아날로그 신호의 입력에 응답하여, 상기 제1 및 제2 아날로그 신호를 상기 차동형 구조의 커패시터 어레이에 샘플링하는 단계; 상기 샘플링된 차동 신호들을 상호 비교하는 제1 비교단계; 상기 비교 결과가 비정상인 경우 상기 샘플링된 신호에 오프셋 전압을 인가한 후 상기 소정의 전압과 다시 비교하는 제2 비교단계; 및 상기 제1 또는 제2 비교 결과에 응답하여 디지털 신호를 출력하는 단계를 포함한다.
바람직하게는, 상기 제1 비교단계는 상기 차동형 구조의 커패시터 어레이의 탑 플레이트 전압을 비교하여 그 결과를 출력할 수 있다.
바람직하게는, 상기 제2 비교단계는 상기 오프셋 전압 인가 커패시터의 바텀 플레이트로 기준 전압을 인가할 수 있다.
바람직하게는, 상기 제2 비교단계는 소정의 비교 결과 대기 시간 동안 비교 결과가 발생하지 않는 경우 비정상으로 판단할 수 있다.
바람직하게는, 상기 제2 비교단계는 한 주기당 미리 설정된 횟수 만큼 반복 수행할 수 있다.
바람직하게는, 상기 아날로그 디지털 변환 방법은 오프셋 전압의 양에 따른 비트 에러율(BER)이 0에 근접하는 전압 값을 찾는 단계를 더 포함하고, 상기 제2 비교단계는 상기 찾아진 전압 값을 오프셋 전압으로 인가할 수 있다.
본 발명은 축차 비교형 아날로그 디지털 변환기의 커패시터 디지털 아날로그 변환기에 의도적으로 오프셋 전압을 인가하고 그 결과를 탐지함으로써, 아날로그 디지털 변환기의 핵심 부속품인 비교기의 전력 소모를 획기적으로 줄일 수 있는 장점이 있다. 이로 인해, 본 발명은 전체 시스템, 즉, 축차 비교형 아날로그 디지털 변환기 전체의 전력 소모를 줄일 수 있다. 예를 들어, 10비트의 비교기를 가지고 12비트의 해상도를 가지는 아날로그 디지털 변환기를 구현하고자 하는 경우, 본 발명에서는 10비트 아날로그 디지털 변환기와 비교하여 4클럭 주기만을 추가하여 구현이 가능하다. 이와 같이, 본 발명은 최소한의 클럭 주기만을 추가함으로써, 아날로그 디지털 변환기의 해상도를 증가시킬 수 있는 장점이 있다.
도 1은 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환기에 대한 개략적인 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환 방법에 대한 처리 흐름도이다.
도 3 내지 도 6은 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환기에서 오프셋 전압이 인가되는 경우와 그 결과를 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시 예에 따라 인가하는 오프셋 전압의 양을 결정하기 위한 시뮬레이션 결과를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 설명하되, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 한편 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여
유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 상세한 설명을 생략하여도 본 기술 분야의 당업자가 쉽게 이해할 수 있는 부분의 설명은 생략하였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환기에 대한 개략적인 회로도이다. 도 1을 참조하면 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환기는 부트 스트래핑부(110), 다수의 전압 인가 커패시터들(120a, 120b) 및 오프셋(offset) 전압 인가 커패시터(130a, 130b)를 포함하는 차동형 구조의 커패시터 어레이, 레퍼런스 전달 스위치부(140a, 140b), 비교기(150), 지연셀(160), 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)을 포함한다.
부트 스트래핑부(110)는 외부에서 인가되는 아날로그 신호를 입력으로 받는다. 즉, 부트 스트래핑부(110)는, 도 1에 예시된 바와 같이, 쌍을 이루어 구현되며 차동신호인 제1 및 제2 아날로그 신호(INP, INN)를 입력으로 받아 이를 차동형 구조의 커패시터 어레이에 샘플링한다. 이를 위해, 부트 스트래핑부(110)는 상기 차동형 구조의 커패시터 어레이를 구성하는 커패시터들(C11, C10, C9, C8, C7, C6, C5, C4, C3, C2, C1, Coffset)(120a, 120b, 130a, 130b)의 상부판(top plate)에 상기 제1 및 제2 아날로그 신호(INP, INN)를 직접 인가하고, 레퍼런스 전달 스위치부(140a, 140b)는 바텀 플레이트(bottom plate)에 공통모드 전압을 인가한다. 이는 탑 플레이트 샘플링(top plate sampling)을 위한 것으로서, 도 1의 예에서는 제1 및 제2 아날로그 신호(INP, INN)가 탑 플레이트 샘플링(top plate sampling)되는 경우를 예로 들어 설명하고 있다. 하지만, 본 발명이 탑 플레이트 샘플링(top plate sampling) 기법만으로 한정되는 것은 아니다. 즉, 공지된 다른 샘플링 기법(예컨대, 바텀 플레이트 샘플링(bottom plate sampling) 등)을 적용하는 것도 가능하다.
한편, 다수의 전압 인가 커패시터들(C11, C10, C9, C8, C7, C6, C5, C4, C3, C2, C1)(120a, 120b) 및 오프셋(offset) 전압 인가 커패시터(Coffset)(130a, 130b)를 포함하는 차동형 구조의 커패시터 어레이, 레퍼런스 전달 스위치부(140a, 140b), 비교기(150), 지연셀(160), 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 모두 상기 제1 및 제2 아날로그 신호(INP, INN)를 디지털 신호로 변환하여 출력하기 위한 아날로그 디지털 변환부를 구성한다. 이와 같이 구성된 아날로그 디지털 변환부는 의도적으로 인가된 오프셋 전압에 응답하여 그 해상도가 증가하는 특징이 있다. 도 1의 예에서는 10비트의 해상도를 가지는 아날로그 디지털 변환부가 12비트의 해상도로 증가하는 예를 설명하기 위해, 차동형 구조의 커패시터 어레이를 11비트로 구현한 예를 도시하고 있다. 즉, 본 발명의 차동형 구조 커패시터 어레이의 비트수가 도 1에 예시된 11비트로 한정되는 것은 아니다.
다수의 전압 인가 커패시터들(C11, C10, C9, C8, C7, C6, C5, C4, C3, C2, C1)(120a, 120b)은 커패시터 용량이 서로 다르며, 입력된 아날로그 신호를 디지털로 변환하기 위해, 커패시터 용량이 큰 커패시터부터 선택되어 동작한다.
레퍼런스 전달 스위치부(140a, 140b)는 상기 커패시터 어레이에 기준 전압을 인가한다. 이를 위해, 레퍼런스 전달 스위치부(140a, 140b)는 상기 다수의 기준 전압 인가 커패시터들 및 오프셋 전압 인가 커패시터 각각에 대응된 다수의 스위치들을 포함한다. 도 1의 예에서는, 11비트 차동 커패시터 어레이 및 오프셋 전압 인가 커패시터들을 제어하기 위해, 레퍼런스 전달 스위치부(140a, 140b)가 24개의 스위치를 포함하고 있다. 이들 각각의 스위치들은 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)의 제어신호에 응답하여 대응된 커패시터를 기준전압 또는 공통모드 전압과 선택적으로 연결한다.
비교기(150)는 상기 커패시터 어레이의 출력 전압을 비교한다. 즉, 비교기(150)는 상기 커패시터 어레이(120a, 120b)의 탑 플레이트(Top plate) 전압을 비교하여 상기 커패시터 어레이(120a)의 전압이 상기 커패시터 어레이(120b) 전압 보다 더 크면 1을 출력하고 그렇지 않으면 0을 출력한다. 도 1의 예는 10비트의 해상도를 가지는 디지털 변환부가 12비트의 해상도로 증가하는 예를 설명하기 위한 것이므로, 도 1에 예시된 비교기(150)는 10비트의 분해능을 가진다.
지연셀(160)은 상기 차동형 구조의 커패시터 어레이를 비동기 모드로 동작시킨다. 이와 같이 도 1에 예시된 본 발명의 축차 비교형 아날로그 디지털 변환기는 비동기식 모드를 따르기 때문에 고속의 외부 클록을 별도로 필요로 하지 않는다.
순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 비교기(150)의 출력 신호에 응답하여 레퍼런스 전달 스위치부(140a, 140b)의 동작을 제어한다. 특히, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 다수의 전압 인가 커패시터들(C11, C10, C9, C8, C7, C6, C5, C4, C3, C2, C1)(120a, 120b)의 커패시터 용량에 기초하여, 용량이 큰 순서로 기준 전압 인가 커패시터를 선택하도록 레퍼런스 전달 스위치부(140a, 140b)를 제어할 수 있다.
한편, 비교기(150)의 출력이 비정상인 경우, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은, 오프셋(offset) 전압 인가 커패시터(Coffset)(130a, 130b)의 바텀 플레이트(Bottom plate)로 기준 전압이 인가되도록 레퍼런스 전달 스위치부(140a, 140b)를 제어할 수 있다. 이를 위해, 소정의 비교기 동작 시간 동안 비교기(150)의 출력 신호가 발생하지 않는 경우를 비정상으로 판단하고, 한 주기당 미리 설정된 횟수(예컨대, 2회 등)의 오프셋 전압을 인가하도록 제어할 수 있다. 즉, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 오프셋(offset) 전압 인가 커패시터(Coffset)(130a, 130b)와 연결된 스위치의 온/오프를 제어하여 오프셋(offset) 전압 인가 커패시터(Coffset)(130a, 130b)에 오프셋 전압을 인가시킨다. 이 때, 오프셋 전압이 인가된 횟수 만큼 해당 아날로그 디지털 변환부의 해상도가 증가한다. 예를 들어, 10비트의 해상도를 가지는 디지털 변환부에 오프셋 전압을 2회 인가시키면 그 해상도가 12비트로 증가할 수 있는 것이다.
또한, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 오프셋 전압의 양에 따른 비트 에러율(BER:Bit Error Rate)이 0에 근접하는 전압 값을 찾아 그 값이 오프셋 전압으로 인가되도록 제어하는 것이 바람직하다. 이를 위해, 본 발명에서는 MATLAB 시뮬레이션을 실시하였는데, 그 결과가 도 7에 예시되어 있다. 도 7을 참조하여 그 결과를 설명하면 다음과 같다.
도 7의 (a)는 MATLAB 모델에 인가된 입력 신호를 나타내고, 도 7의 (b)는 오프셋 전압의 양(x축)에 따른 bit error rate(y축)을 나타낸다. 따라서, 이를 참조하면, 인가되는 오프셋 전압은 최적 값이 존재하며, 본 발명의 예에서는 8-LSB를 인가하였을 때, bit error rate가 0에 근접하였음을 알 수 있다. 이 결과는 사용하고자 하는 아날로그 디지털 변환기의 구조 및 해상도에 따라 변할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환 방법에 대한 처리 흐름도이다. 도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환 방법은 다음과 같다.
먼저, 단계 S110에서는, 입력 전압이 인가된다. 즉, 부트 스트래핑부(110)로 제1 및 제2 아날로그 신호(INP, INN)가 입력된다. 이 때, 상기 제1 및 제2 아날로그 신호(INP, INN)는 차동 신호이다.
단계 S120에서는, 제1 및 제2 아날로그 신호(INP, INN)의 입력에 응답하여, 부트 스트래핑부(110)가 상기 제1 및 제2 아날로그 신호(INP, INN)를 상기 차동형 구조의 커패시터 어레이에 세틀링한다. 그러면 상기 차동형 구조의 커패시터 어레이는 상기 제1 및 제2 아날로그 신호(INP, INN)를 샘플링한다.
단계 S130에서는, 비교기(150)가 상기 샘플링된 차동 신호들을 상호 비교하면, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)이 그 비교 결과의 정상 여부를 판독하여 비교기의 동작 실패 여부를 결정한다. 이 때, 비교기(150)는 커패시터 어레이(120a, 120b)의 탑 플레이트(Top plate) 전압을 비교하여 그 결과를 출력하고, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 소정의 대기 시간(예컨대, 비교기(150) 정상 동작 시간)동안 비교 결과가 발생하지 않는 경우 비정상으로 판단할 수 있다.
단계 S140에서는, 상기 단계 S130의 비교 결과가 비정상인 경우, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)이 상기 샘플링된 신호에 오프셋 전압을 인가한다. 즉, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)이 오프셋(offset) 전압 인가 커패시터(Coffset)(130a, 130b)와 연결된 스위치의 온/오프를 제어하여 오프셋(offset) 전압 인가 커패시터(Coffset)(130a, 130b)의 바텀 플레이트(Bottom plate)로 기준 전압을 인가한다.
그리고, 오프셋 전압이 포함된 전압이 출력되면, 비교기(150)는 그에 응답하여 단계 S130 및 단계 S140을 반복 수행한다. 만약, 단계 S130의 비교결과가 정상으로 출력되면 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 그 결과에 응답하여 디지털 신호를 출력한다(미도시). 이 때, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 한 주기당 미리 설정된 횟수 만큼(예컨대, 2회 등) 단계 S130 및 단계 S140을 반복 수행할 수 있다.
또한, 순차 비교 레지스터 로직(SAR Logic)(170a, 170b)은 오프셋 전압의 양에 따른 비트 에러율(BER)이 0에 근접하는 전압 값을 찾는 단계(예컨대, MATLAB 시뮬레이션 등)를 더 실시한 후, 상기 찾아진 전압 값을 오프셋 전압으로 인가하도록 제어할 수 있다.
도 3 내지 도 6은 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환기에서 오프셋 전압이 인가되는 경우와 그 결과를 설명하기 위한 도면들이다. 본 발명의 일 실시 예에 따른 축차 비교형 아날로그 디지털 변환기는 차동 모드로 설계되었으나, 도 3 내지 도 6을 참조한 설명에서는 편의상 단일 모드인 것으로 가정하고 설명할 것이다. 한편, 도 3 내지 도 6의 (a)는 본 발명의 일 실시 예에 따른 커패시터 어레이의 탑 플레이트(비교기의 입력으로 인가되는 노드)의 전압(즉, CDAC point of view)를 나타내고, 도 3 내지 도 6의 (b)는 도 3 내지 도 6의 (a) 전압이 비교기에 인가되었을 때 비교기의 출력(즉, comparator point of view)을 나타낸다. 또한, 도 3 내지 도 6의 중앙에 표시된 굵은 가로선은 비교기의 문턱 전압을 나타낸다.
먼저, 도 3은 입력 전압이 비교기의 문턱전압보다 높은 경우를 나타낸다. 도 3의 (a)를 참조하면, 시간 분리선(T1) 이전에 비교기에 인가된 전압(CDAC settling 전압)이 비교기의 문턱 전압 보다 충분히 크다. 따라서, 도 3 (b)의 시간 분리선(T1) 이전에 표시된 바와 같이 비교기의 출력 전압이 문제없이 출력된다. 하지만, 도 3 (a)의 시간 분리선(T1) 이후의 그래프를 참조하면, CDAC의 탑 플레이트 전압이 비교기의 문턱 전압으로 근접하여, 비교기의 문턱 전압과 CDAC 탑 플레이트의 전압 차이(V1)가 매우 작아지게 되고, 이로 인해, 비교기는 정해진 동작 시간동안 대소 비교 작업을 완료할 수 없다. 즉, 도 3(b)의 시간 분리선(T1) 이후에 예시된 바와 같이 비교기가 점선과 실선으로 각각 표시된 전압을 출력하며, 이것은 비교기가 입력 전압의 크기를 비교할 수 없다는 것을 의미한다. 결과적으로, 비교기 출력에 오류가 발생하게 된다.
의도적 오프셋 전압은 도 3의 시간 분리선(T1) 이후와 같이 비교기의 문턱 전압과 CDAC 탑 플레이트의 전압 차이(V1)가 너무 작아서 비교기가 정해진 동작 시간동안 대소 비교 작업을 완료할 수 없는 경우에 인가하게 된다.
이와 같이 오프셋 전압을 의도적으로 인가하는 경우의 예가 도 4에 예시되어 있다. 도 4를 참조하면, 도 4 (a) 및 (b)의 제1 시간 분리선(T1) 전/후의 상태는 도 3(a) 및 (b)의 시간 분리선(T1) 전/후의 상태와 동일하다. 다만, 제1 시간 분리선(T1) 이후와 같이 비교기가 정상 동작할 수 없는 상태가 되어 오프셋을 인가하게 되면 그 상태가 제2 시간 분리선(T2) 이후와 같이 변경되어, 비교기가 정상 동작하게 된다. 즉, 비교기의 문턱전압에 근접한 CDAC의 탑 플레이트 전압에 오프셋 전압을 인가하면 그 상태가 도 4(a)의 제2 시간 분리선(T2) 이후에 예시된 바와 같이 변화되며, 비교기 문턱 전압과의 차이(V2)가 크기 때문에, 비교기는 정상 동작한다. 즉, 비교기의 출력이 도 4(b)의 제2 시간 분리선(T2) 이후와 같이 변화되어 비교기가 정상 동작함을 알 수 있다. 이와 같이 오프셋을 인가하였을 때, 비교기가 정상 동작한다면 이것은 CDAC의 탑 플레이트 전압이 비교기의 문턱 전압보다 큼을 의미한다.
한편, 도 5 및 도 6은 CDAC의 탑 플레이트 전압이 비교기의 문턱 전압보다 작은 경우를 예시하고 있다. 도 5의 (a) 및 (b)를 참조하면, 시간 분리선(T3) 전에는 비교기에 인가된 전압(CDAC settling 전압)이 비교기의 문턱 전압 보다 충분히 커서, 도 5 (b)의 시간 분리선(T3) 이전에 표시된 바와 같이 비교기의 출력 전압이 문제없이 출력된다. 하지만, 도 5 (a)의 시간 분리선(T3) 이후의 그래프를 참조하면, CDAC의 탑 플레이트 전압이 비교기의 문턱 전압으로 근접하여, 비교기의 문턱 전압과 CDAC 탑 플레이트의 전압 차이(V1)가 매우 작아지게 되고, 이로 인해, 비교기는 정해진 동작 시간동안 대소 비교 작업을 완료할 수 없게 된다. 즉, 도 5(b)의 시간 분리선(T3) 이후에 예시된 바와 같이 비교기가 점선과 실선으로 각각 표시된 전압을 출력하며, 이것은 비교기가 입력 전압의 크기를 비교할 수 없다는 것을 의미한다. 결과적으로, 비교기 출력에 오류가 발생하게 된다.
이 경우, 도 4의 예에서와 같이 오프셋 전압을 의도적으로 인가하게 되는데, 도 6의 (a) 및 (b)에 이 결과에 대한 상태 그래프가 도시되어 있다. 도 6의 (a) 및 (b)를 참조하면, 도 6 (a) 및 (b)의 제1 시간 분리선(T3) 전/후의 상태는 도 5(a) 및 (b)의 시간 분리선(T3) 전/후의 상태와 동일하다. 다만, 제1 시간 분리선(T3) 이후와 같이 비교기가 정상 동작할 수 없는 상태가 되어 오프셋을 인가하게 되면 그 상태가 제2 시간 분리선(T4) 이후와 같이 변경된다. 그런데 도 6의 (a) 및 (b)를 참조하면, 의도적 오프셋 전압을 양의 방향(항상 같은 방향으로 인가)으로 인가했음에도 불구하고, CDAC 탑 플레이트 전압과 비교기의 문턱 전압의 차이(V2)가 여전히 작다. 따라서, 이 경우 비교기는 정상 동작 할 수 없다. 이와 같이 오프셋을 인가했음에도 불구하고, 비교기가 정상동작하지 못하면, 이는 CDAC 탑 플레이트 전압이 비교기의 문턱 전압보다 작음을 의미한다.
상술한 예시적인 시스템에서, 방법들은 일련의 단계 또는 블록으로써 순서도를 기초로 설명되고 있지만, 본 발명은 단계들의 순서에 한정되는 것은 아니며, 어떤 단계는 상술한 바와 다른 단계와 다른 순서로 또는 동시에 발생할 수 있다.
또한, 당업자라면 순서도에 나타낸 단계들이 배타적이지 않고, 다른 단계가 포함되거나 순서도의 하나 또는 그 이상의 단계가 본 발명의 범위에 영향을 미치지 않고 삭제될 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 축차 비교형 아날로그 디지털 변환기에 있어서,
    제1 및 제2 아날로그 신호를 입력받아 샘플링하는 부트 스트래핑부; 및
    상기 제1 및 제2 아날로그 신호를 디지털 신호로 변환하여 출력하되, 의도적으로 인가된 오프셋 전압에 응답하여 그 해상도가 증가하는 아날로그 디지털 변환부를 포함하고,
    상기 아날로그 디지털 변환부는
    서로 다른 용량을 갖는 다수의 기준 전압 인가 커패시터들과, 오프셋 전압 인가 커패시터를 포함하는 차동형 구조의 커패시터 어레이;
    상기 차동형 구조의 커패시터 어레이를 비동기 모드로 동작시키기 위한 지연 셀;
    상기 커패시터 어레이에 기준 전압을 인가하는 레퍼런스 전달 스위치부;
    상기 커패시터 어레이의 출력 전압을 비교하는 비교기; 및
    상기 비교기의 출력 신호에 응답하여 상기 레퍼런스 전달 스위치부의 동작을 제어하되, 상기 비교기의 출력이 비정상인 경우 상기 오프셋 전압 인가 커패시터로 소정의 전압이 인가되도록 제어하는 순차 비교 레지스터 로직을 포함하는 것을 특징으로 하는 축차 비교형 아날로그 디지털 변환기.
  2. 삭제
  3. 제1항에 있어서, 상기 레퍼런스 전달 스위치부는
    상기 다수의 기준 전압 인가 커패시터들 및 오프셋 전압 인가 커패시터 각각에 대응된 다수의 스위치들을 포함하고,
    상기 다수의 스위치들 각각은
    상기 순차 비교 레지스터 로직의 제어신호에 응답하여 대응된 커패시터를 기준전압 또는 공통모드 전압과 선택적으로 연결하는 것을 특징으로 하는 축차 비교형 아날로그 디지털 변환기.
  4. 제1항에 있어서, 상기 순차 비교 레지스터 로직은
    상기 오프셋 전압 인가 커패시터의 바텀 플레이트로 기준 전압이 인가되도록 상기 레퍼런스 전달 스위치부의 동작을 제어하는 것을 특징으로 하는 축차 비교형 아날로그 디지털 변환기.
  5. 제1항에 있어서, 상기 순차 비교 레지스터 로직은
    소정의 비교기 동작 시간 동안 비교기의 출력 신호가 발생하지 않는 경우 비정상으로 판단하는 것을 특징으로 하는 축차 비교형 아날로그 디지털 변환기
  6. 제1항에 있어서, 상기 순차 비교 레지스터 로직은
    한 주기당 미리 설정된 횟수의 오프셋 전압을 인가하는 것을 특징으로 하는 축차 비교형 아날로그 디지털 변환기.
  7. 제1항에 있어서, 상기 순차 비교 레지스터 로직은
    오프셋 전압의 양에 따른 비트 에러율(BER)이 0에 근접하는 전압 값을 찾아 그 값이 오프셋 전압으로 인가되도록 제어하는 것을 특징으로 하는 축차 비교형 아날로그 디지털 변환기.
  8. 차동형 구조의 커패시터 어레이를 포함하는 축차 비교형 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환 방법에 있어서,
    제1 및 제2 아날로그 신호의 입력에 응답하여, 상기 제1 및 제2 아날로그 신호를 상기 차동형 구조의 커패시터 어레이에 샘플링하는 단계;
    상기 샘플링된 차동 신호들을 상호 비교하는 제1 비교단계;
    상기 비교 결과가 비정상인 경우 상기 샘플링된 신호에 오프셋 전압을 인가한 후 소정의 전압과 다시 비교하는 제2 비교단계; 및
    상기 제1 또는 제2 비교 결과에 응답하여 디지털 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  9. 제8항에 있어서, 상기 제1 비교단계는
    상기 차동형 구조의 커패시터 어레이의 탑 플레이트 전압을 비교하여 그 결과를 출력하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  10. 제8항에 있어서, 상기 제2 비교단계는
    상기 오프셋 전압 인가 커패시터의 바텀 플레이트로 기준 전압을 인가하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  11. 제8항에 있어서, 상기 제2 비교단계는
    소정의 비교 결과 대기 시간 동안 비교 결과가 발생하지 않는 경우 비정상으로 판단하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  12. 제8항에 있어서, 상기 제2 비교단계는
    한 주기당 미리 설정된 횟수 만큼 반복 수행하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  13. 제8항에 있어서,
    오프셋 전압의 양에 따른 비트 에러율(BER)이 0에 근접하는 전압 값을 찾는 단계를 더 포함하고,
    상기 제2 비교단계는
    상기 찾아진 전압 값을 오프셋 전압으로 인가하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
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