JP6509041B2 - Ａ／ｄ変換器における帯域幅不整合推定のための方法及び回路 - Google Patents

Description

本発明は一般的に高速のアナログからデジタルへの変換器の分野に関する。

ソフトウェア無線では、自動利得制御（ＡＧＣ）を簡単化しフィルタリング要件を緩和させるために、アナログからデジタルへの変換器（ＡＤＣ）は、少なくとも２００メガサンプル／秒の速度及び数ミリワットの電力量に対して実行可能である十分な分解能を必要とする。また、ＡＤＣはまたより低帯域標準を量子化するのに必要とするので、動的解決法が望ましい。

そのような高速ＡＤＣのために、インターリービングが広く使用される。高速のインターリーブ型ＡＤＣでは、有効ＡＤＣサンプリング周波数は複数のＡＤＣを交互に動作させることにより増加される。さらに、完全に動的なインターリーブ型ＡＤＣは特に興味を有する。その理由は、それらの全電力消費量は並列チャネルの数と無関係であり、各個々のチャンネルに対する速度要件が緩和されるからである。しかしながら、インターリーブ型ＡＤＣは一般的に、複数のチャンネル間の不整合、利得不整合及び帯域幅不整合を被る。一方、インターリーブ型ＡＤＣの各サンプリングネットワークにおける容量による帯域幅不整合及び抵抗不整合は周波数依存でありデジタル的に校正されるべき複雑なアルゴリズムを要求する。結果的に、帯域幅不整合により生じたスプリアストーンは、インターリーブ型ＡＤＣの高周波入力を制限する。サンプリングネットワーク帯域幅での帯域幅不整合に対する補正を加えることにより、これらのスプールは低減される。しかしながら、帯域幅誤差は最初に、デジタル領域もしくはアナログ領域におけるいずれかにおいて、どれ位の補正が加えられるべきかを決定するように推定されることを必要とする。

米国特許第８，２４８，２８２号明細書

Ｐ．Ｓａｔａｒｚａｄｅｈ ｅｔ ａｌ．， "Ａｄａｐｔｉｖｅ Ｓｅｍｉｂｌｉｎｄ Ｃａｌｉｂｒａｔｉｏｎ ｏｆ Ｂａｎｄｗｉｄｔｈ Ｍｉｓｍａｔｃｈ ｆｏｒ Ｔｗｏ−Ｃｈａｎｎｅｌ Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ ＡＤＣｓ"， ＩＥＥＥ ＴＣＡＳ−Ｉ， ｖｏｌ， ｎｏ．９， ｐｐ．２０７５−２０８８， Ｓｅｐｔ．２００９ Ｓ．Ｓａｌｅｅｍ ｅｔ ａｌ．， "Ａｄａｐｔｉｖｅ Ｃｏｍｐｅｎｓａｔｉｏｎ ｏｆ Ｆｒｅｑｕｅｎｃｙ Ｒｅｓｐｏｎｓｅ Ｍｉｓｍａｔｃｈｅｓ ｉｎ Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ ＡＤＣｓ ｕｓｉｎｇ ａ Ｌｏｗ−Ｒｅｓｏｌｕｔｉｏｎ ＡＤＣ ａｎｄ ａ Ｔｉｍｅ−ｖａｒｙｉｎｇ Ｆｉｌｔｅｒ"， Ｐｒｏｃ． ＩＥＥＥ Ｉｎｔ’ｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｔｅｍｓ （ＩＳＣＡＳ） ２０１０， ｐｐ．５６１−５６４

従来、帯域幅誤差を観察できるために、高周波入力信号が帯域幅不整合による誤差を生成するために必要とされる。バックグランドとなる校正法では、この高周波入力信号は通常動作中に量子化されるべき信号とすることができる。しかしながら、これがこの入力信号の本質に関する特定の仮定を必要とし、そのいくつかは一般的には満たされていない。さらに、高価なチップと設計時間とを犠牲にして、高周波入力を印加することは外部信号発生器を必要とする。

帯域幅不整合校正は帯域幅不整合を検出するための実用的な方法を必要とする一方で、高周波正弦波をＡＤＣ入力に印加して出力スペクトルを明瞭的に観察することが帯域幅不整合の識別を可能とする。この検出方法は、ＡＤＣ出力スペクトルを取得するための外部刺激とＦＦＴにおける非常に多くの計算との両方を必要とする。

特許文献１はプログラム帯域幅サンプリングネットワークを実装して帯域幅不整合を校正するためのアナログ方法を説明する。しかしながら、帯域幅推定方法がどのようなものかについては提案されていない。

非特許文献１の論文は、（１）いくつかの信号コンテンツがナイキスト周波数直下のＡＤＣ入力において存在すること、及び（２）ＤＣ周辺の小さな領域において信号コンテンツが存在しないことを仮定することにより、帯域幅不整合誤差を検出するための方法が提案される。これらの条件は一般的に、オーバサンプリングは典型的にナイキスト帯域の後半においてまったく信号コンテンツを結果して生じさせない通信入力信号では満たされない。結果として、サターザデー（Satarzadeh）の方法は明白なテスト信号を量子化されるべき信号に追加されれば、電力不足、線形サメータ及びＡＤＣ動的範囲を犠牲にして通信コンテキストだけにおいて応用可能である。

代わりに、非特許文献２の論文は、低分解能参照ＡＤＣを用いたチャネル利得、ＤＣオフセット及びタイミング不整合を測定するためのバックグランドの方法を説明する。有利に、これがＡＤＣ動作を中断することなしに不整合校正を可能とする。しかしながら、付加的な低分解能ＡＤＣに対する必要性が領域、複雑性及び設計時間を増加させる。

しかしながら、上述した両方の論文で説明された帯域幅不整合検出のための解決法は、（アナログ信号調整及び冗長な参照ＡＤＣがそれぞれに必要とされる）重大な付加的なアナログ回路が必要とされ、デジタル計算が相当量必要とされるという欠点を被る。従って、それらは低電力設計では適用されない。

従って、コンピュータ的に簡単であり付加的なハードウェアを必要としない時間インターリーブ型Ａ／Ｄ変換器における帯域幅不整合のための解決法に対する必要性が存在する。

本発明の実施形態の目的は、時間インターリーブ型Ａ／Ｄ変換器における帯域幅不整合を推定するための方法及び上記方法を適用するように構成された時間インターリーブ型Ａ／Ｄ変換器を提供することにある。それにより、付加的なアナログ回路が必要とされず、デジタル領域における適度な計算量だけが必要とされる。

上述した目的は本発明に係る解決法により取得される。

第１の態様では、本発明は時間インターリーブ型Ａ／Ｄ変換器における帯域幅不整合を推定するための方法に関する。当該時間インターリーブ型Ａ／Ｄ変換器は複数のチャネルを含み、各チャネルは参照アナログ入力電圧信号をサンプリングするためのサンプリング手段を含む。当該時間インターリーブ型Ａ／Ｄ変換器は、並列に接続され、キャパシタの第１の端子でサンプリングされた入力電圧をデジタルコードに変換するように構成されたキャパシタのアレイを含む。その方法は、複数のチャネルのキャパシタの第２の端子を第１の状態にプリチャージし、参照アナログ入力電圧信号をサンプリングするステップを含み、それにより参照アナログ入力電圧信号を第１のスイッチ可能な経路を介して印加され、サンプリングされた入力電圧信号はキャパシタの第１の端子で受信される。当該方法は、各チャネルにおいて、第２の端子を第２の状態に設定するステップを含み、それにより第１の端子において別の参照電圧信号を生成する。当該方法は、参照アナログ入力電圧信号をキャパシタの第１の端子に第２のスイッチ可能な経路を介して印加するステップを含み、上記第２の経路は第１の経路のインピーダンスよりも大きい所定のインピーダンスを有する。それにより、上記別の参照電圧信号から上記参照アナログ入力電圧信号への不完全な遷移を示す非ゼロセトリング誤差を第１の端子上で生成する。当該方法は、非ゼロセトリング誤差を量子化するステップを含み、それにより、上記複数のチャネルの各チャネルにおける非ゼロセトリング誤差の推定を取得する。当該方法は、非ゼロセトリング誤差の推定値を比較して当該比較結果から帯域幅不整合の推定値を抽出するステップを含む。

提案された解決法は実際に、推定されたセトリング誤差に基づいて推定された帯域幅不整合を取得することを可能とする。各チャネルの帯域幅はキャパシタのアレイの容量値とサンプリング手段の直列インピーダンスとにより決定される。その両方はまた、参照アナログ入力が第２のスイッチ可能な経路を介して印加されるときにセトリング挙動に影響を及ぼす。結果として、推定されたセトリング誤差が複数のチャネルのすべてのチャネルに対して整合するとき、これらのチャネルはまた整合する帯域幅を有することが仮定される。

より好ましい実施形態では、第２のスイッチ可能な経路は第１のスイッチ可能な経路に対して並列である。

もう１つの態様では、本発明は参照アナログ入力電圧信号を受信して複数のチャネルをそれぞれ含むように構成される時間インターリーブ型のアナログからデジタルへの変換器であるＡ／Ｄ変換器に関する。当該Ａ／Ｄ変換器は、参照アナログ入力電圧信号をサンプリングしてサンプリングされた入力電圧信号を生成するためのサンプリング手段と、並列に接続され、上記キャパシタの第１の端子においてサンプリングされた入力電圧信号を受信するように構成されたアレイのキャパシタと、第１の端子におけるサンプリングされた入力電圧をデジタルコードに変換するように構成された量子化器とを備え、参照アナログ入力電圧信号は、第１のスイッチ可能な経路もしくは第２のスイッチ可能な経路を介して、複数のチャネルのサンプリング手段に印加され、上記第２の経路は第１の経路のインピーダンスよりも大きい所定のインピーダンスを有することを特徴とする。また、時間インターリーブ型Ａ／Ｄ変換器は、上記複数のチャネルのキャパシタの第２の端子を第１の状態にプリチャージし、各チャネルにおいて、第２の端子を第１の状態から第２の状態に切り替えて、第１の及び第２のスイッチ可能な経路を制御し、チャネルの非ゼロセトリング誤差の推定値を比較し、当該比較から帯域幅不整合の推定値を抽出するように構成された制御装置を含む。

より好ましい実施形態では、第２のスイッチ可能な経路は第１のスイッチ可能な経路に対して並列である。

より好ましい実施形態では、アレイのキャパシタはデジタルからアナログへの変換器（ＤＡＣ）の一部である。多くのＡＤＣアーキテクチャはＤＡＣを含む。

より好ましい実施形態では、時間インターリーブ型Ａ／Ｄ変換器は異なる方法で実装される。

一実施形態では、第２のスイッチ可能な経路は複数のチャネルのサンプリング手段の差動入力間に接続される。

別の実施形態では、上記複数のチャネルの各チャネルは第１及び第２の逐次近似レジスタ（ＳＡＲ）を備え、それにより第２のＳＡＲは第１のＳＡＲよりも高い分解能を有する。

従来技術を超えて獲得された本発明及び利点を要約するために、本発明の特定の目的及び利点がここで上述された。もちろん、すべてのそのような目的もしくは利点が本発明の任意の特定の実施形態に従って必ずしも獲得されないかもしれないことが理解されるべきである。従って、例えば、当業者は本発明がここで説明されるかもしくは示唆されてもよい他の目的もしくは利点を必ずしも獲得することなしにここで説明された１つの利点もしくは一群の利点を獲得するかもしくは最適化する方法で具現化されてもよいし、もしくは実行されてもよい。

本発明の上述した態様及び他の態様が後述された１つもしくは複数の実施形態から明白であろうしもしくは説明されるであろう。

次に、本発明が、添付の図面を参照して、例によってさらに説明されるであろう。ここで、種々の図面において、類似の参照番号は類似の要素に言及する。

本発明に係る時間インターリーブ型ＡＤＣを図示する。 本発明に係る推定方法の実施形態を図示する。 好ましい実施形態のブロック図を図示する。 図３の実施形態の簡単化されたＳＡＲを図示する。 例示的な実施形態に係る提案された推定方法を図示する。 図３の好ましい実施形態のためのサンプリングネットワークを図示する。 制御装置及びクロック波形を図示する。 制御装置及びクロック波形を図示する。 チャネル帯域幅校正コードに対する、帯域幅不整合によるシミュレーションされた歪み（上側）と、チャネル帯域幅校正コードに対するセトリング誤差不整合（下側）とを図示する。 チャネル１だけに対するセトリング誤差検出のシミュレーションを図示する。 推定方法の例示的な実施形態を図示する。 推定方法の例示的な実施形態を図示する。 本発明に係るインターリーブ型Ａ／Ｄ変換器の実施形態を図示する。

本発明は特定の実施形態に対してかつ特定の図面を参照して説明されるであろうが、本発明はこれに限定されず特許請求の範囲だけに限定される。

さらに、説明中及び特許請求の範囲中の用語「第１の」及び「第２の」などは、同様の複数の要素間を区別するために使用され、必ずしも時間的、空間的なランキングでの順序もしくは任意の他の方法での順序を説明するために使用されない。理解すべきことは、そのように使用された用語は適切な環境のもとで互いに交換可能であり、ここで説明された本発明の実施形態はここで説明もしくは例示された以外の順序での動作が可能である、ということである。

留意すべきことは、特許請求の範囲で使用される「備える」という用語は、その後に挙げられた手段に制限されるとして解釈されるべきでなく、それは他の要素もしくはステップを除外しない、ということである。それ故に、言及された決まった特徴、整数、ステップもしくは構成要素の存在を特定すべきとして解釈されるべきであるが、１つもしくはそれ以上の他の特徴、整数、ステップもしくは構成要素、またはそれらのグループの存在もしくは付加を除外するとして解釈されるべきでない。従って、「手段Ａと手段Ｂとを備えたデバイス」という表現の範囲は、構成要素Ａ及び構成要素Ｂだけで構成されるデバイスに限定されるべきでない。本発明に関し、それはデバイスの唯一の関連した構成要素がＡ及びＢであることを意味する。

この明細書を通して、「１つの実施形態」もしくは「ある実施形態」に対する参照は、当該実施形態に関連して説明された特定の特徴、構造もしくは特性は、本発明の少なくとも１つの実施形態に含まれることを意味する。それ故に、この明細書中の種々の場所での「１つの実施形態において」もしくは「ある実施形態において」というフレーズの出現は、必ずしも同一の実施形態に言及しているわけではないが、同一の実施形態に言及してもよい。またさらに、この開示から当業者には明らかであろうように、１つもしくはそれ以上の実施形態における特定の特徴、構造もしくは特性は、任意の適切な方法で組み合わされてもよい。

同様に、認識されるべきことは、本発明の例示的な実施形態の説明において、本発明の種々の特徴は、開示を合理化しかつ１つもしくはそれ以上の種々の発明の態様の理解を助けるために、１つの実施形態、図面もしくはそれらの説明において時々一緒にグルーピングされる、ということである。しかしながら、開示のこの方法は、特許請求の範囲に係る発明は、各請求項に明示的に列挙されたというよりむしろ特徴を要求するという意図を示すとして解釈されるべきでない。むしろ、添付の特許請求の範囲が示すように、発明の態様は、上述された開示された単一の実施態様のすべての特徴よりも少ない。それ故に、各請求項がこの発明とは別の実施形態としてそのまま存在し、詳細な説明の後に添付された特許請求の範囲がこの詳細な説明においてここで明示的に組み込まれる。

またさらに、ここで説明されたいくつかの実施形態は、他の実施形態において含まれたいくつかの特徴を含むが、他の特徴は含まない一方で、当業者によって理解されるであろうように、異なる実施形態の特徴の組み合わせは、本発明の範囲内で異なる実施形態を形成することを意味する。例えば、添付の特許請求の範囲は、任意のクレーム化された実施形態は、任意の組み合わせで使用される。

留意すべきことは、本発明のある特徴もしくは態様を説明する場合、特定の専門用語の使用が、その専門用語がここで再定義されて制限されて、その専門用語が関連する本発明の特徴もしくは態様の任意の特定の特性を含むことを意味するととるべきでない、ということである。

ここで提供された説明では、多数の特定の詳細事項が説明される。しかしながら、本発明の実施形態はすべてのこれらの特定の詳細事項を必ずしも有することなしに実用化される、ということが理解されるであろう。他の例では、本開示を曖昧にしないように、周知の方法，構造，及び技術は詳細に説明しなかった。

帯域幅不整合は、高入力周波数で振幅及び位相誤差を発生させる、チャネルサンプリングスイッチのオン抵抗及び／もしくはサンプリングキャパシタの容量値における不整合によって生じる。固有整合に対してサンプリングネットワークを設計することは、必ずしもサンプリングキャパシタがレイアウトにおいて近接近して配置されないという事実により複雑であり、典型的な鋳型整合データは信頼できないということを意味する。提案された設計では、この潜在的な課題はチャネル時定数を調整することにより回避される。チャネル帯域幅不整合は提案されたセトリング誤差検出法を用いて検出される。

本発明に係る時間インターリーブ型ＡＤＣ１０が図１Ａで図示される。参照アナログ入力電圧信号Ｖ_ｒｅｆがＡＤＣの種々のチャネル１に印加される。各チャネルは印加されたアナログ信号をサンプリングするためのサンプリング手段２が備えられる。各チャネルでは、例えば多数のＡＤＣアーキテクチャで使用された容量性のＤＡＣなどの並列に接続されたキャパシタ３のアレイが存在する。キャパシタはそれらの第１の端子でサンプリングされた入力電圧Ｖ_ｒｅｆを受信する。各チャネルでは、量子化器４はサンプリングされた入力電圧を上記入力電圧のデジタル表現に変換する。参照アナログ入力電圧信号は、２つのスイッチ可能な経路を介して、複数のチャネル１に印加される。第１の経路６は特定のインピーダンスを有する。第２の経路７は第１の経路に対して並列であり、第１の経路のインピーダンスよりも高い既知のインピーダンスを有する。時間インターリーブ型Ａ／Ｄ変換器はさらに、制御装置５を含む。この制御装置はキャパシタの第２の端子を第１の状態にプリチャージし、参照アナログ入力電圧信号のサンプリングを制御することができる。それにより、上記参照アナログ入力電圧信号は第１のスイッチ可能な経路を介して印加され、サンプリングされた入力電圧信号はキャパシタの第１の端子で受信される。図１で図示されるように、制御装置５は、各チャネルにおいてキャパシタの第２の端子を第２の状態に設定するように校正される。それにより、別の参照電圧信号Ｖ_ｄｉｆｆは上記第１の端子で生成される。制御装置はまた、種々のチャネルの推定されたセトリング誤差の比較を実行し、帯域幅不整合推定値を抽出することの処理を行う。

この発明に係る帯域幅不整合の検出は、セトリング誤差検出に基づく。それは残余の生成に対する多数のＡＤＣアーキテクチャにおいて存在する容量性のＤＡＣアレイを活用する。図２は自動校正手順におけるチャネル時定数不整合の検出を図示する。校正手順だけは静的非移動参照入力信号を必要とする。加算及び比較のような簡単な動作はデジタル領域において必要とされる。

図２で図示されるように、各チャネル１のキャパシタ３の第２の端子は第１の状態にプリチャージされ、第１のスイッチ可能な経路６を介して印加される参照アナログ入力電圧信号はサンプリングされる。留意すべきことは、便宜上１つのチャネルだけに対してキャパシタが図面で図示される。サンプリングされた入力電圧信号がキャパシタの第１の端子で受信される。各チャネルでは、第２の端子は次に第２の状態に設定される。それにより、第１の端子において別の参照電圧信号Ｖ_ｄｉｆｆを生成する。次に、参照アナログ入力電圧信号は第２のスイッチ可能な経路７を介してキャパシタの第１の端子に印加される。既述したように、第２の経路は第１の経路のインピーダンスよりも高い所定のインピーダンスを有する。第１の端子上では、別の参照電圧信号Ｖ_ｄｉｆｆから参照アナログ入力電圧信号Ｖ_ｒｅｆへの不完全な遷移を示す非ゼロセトリング誤差εがそのように生成される。このセトリング誤差εは次に量子化され、そのようにして各チャネルにおけるセトリング誤差の推定値を取得する。異なるチャネルの量子化されたセトリング誤差を比較することにより、帯域幅不整合の推定値が抽出される。

一実施形態では、図３の２チャネルの例で図示されるように、各ＡＤＣチャネル１は、粗い逐次近似レジスタ（ＳＡＲ）６ｂ、相補的ダイナミック剰余増幅器Ａ、及び微細なＳＡＲ１０ｂを備える。粗いＳＡＲと微細なＳＡＲとの間並びに微細なＳＡＲの最初の８周期と最後の２周期との間の２つの１ｂの冗長性はそれぞれ、１４ｂの量子化を結果として生じさせる。フロントエンドサンプリングスイッチ２は時間スキューを除去する。この実施形態では、サンプリングスイッチ２は上述した第１のスイッチ可能な経路としての役目を果たす。

好ましい実施形態では、完全な差動ＡＤＣ実装が採用された。この実施形態では、粗いＳＡＲと微細なＳＡＲとの両方は、粗いステージ及び微細なステージにおける差動比較器６及び１０を使用することにより、ＳＡＲコントローラに対する必要性を除去するようにそれぞれ比較器制御される。図４で図示されるように、両方のＳＡＲは、ＤＡＣフィードバックを直接的に生成しかつ直列における次の比較器を非同期的にクロックを送信するように構成される。粗いＤＡＣはシングルエンドのスイッチングを使用する。留意すべきことは、例えば図２などで図示されるように、粗いＤＡＣはキャパシタのアレイを備える。通常動作では、信号追跡中、両方のＭＳＢキャパシタは生の参照にプリチャージされる（論理１）一方で、残りのＤＡＣキャパシタは負の参照に切り替えられる（論理０）。ＭＳＢ比較器出力によって、正のＭＳＢキャパシタもしくは負のキャパシタのいずれかが下側に切り替えられる。同様に、粗いＬＳＢキャパシタはＬＳＢ比較器出力によって上側に切り替えられる。結果として、参照アナログ電圧、すなわち剰余増幅器Ａの入力でのコモンモード電圧Ｖ_ｃｍはＡＤＣ入力（ｉｎ＋，ｉｎ−）での電圧とおよそ同一である。これが相補的剰余増幅器の使用を可能とする。図４で図示されたように、容量性ＤＡＣのデフォルトの初期状態は正の参照にプリチャージされた２つの差動ＭＳＢキャパシタ及び負の参照にプリチャージされた他の差動キャパシタである。

次に、提案された推定方法が差動ＡＤＣ実装の実施形態を図示する図５を参照して詳細に説明されるであろう。先ず、ステップ１では、ＡＤＣ入力コモンモードＶ_ｃｍは、正の参照にすべてプリチャージされた（すなわち１１１１）正の差動側のその下側のプレートを用いて、粗いＤＡＣアレイ上でサンプリングされる一方で、負の差動側の下側のプレートは負の参照にすべてプリチャージされる（すなわち００００）。このステップでは、ＤＡＣアレイは、通常のＡＤＣ動作におけるような上述したデフォルトの初期状態（すなわち１０００）とは異なる状態にプリチャージされる。ＤＡＣアレイのこの状態は、不安定状態と呼ばれる。第２のステップでは、ＤＡＣアレイキャパシタの下側のプレートは、正の参照での差動ＭＳＢキャパシタ及び負の参照（すなわち１０００）での他の差動キャパシタを用いて、ＤＡＣアレイのデフォルトの初期状態に切り替えられる。これがＤＡＣのトッププレート上の電圧差、すなわちｄ_ｉｆｆ＝Ｖ_ｃｍ−４Ｖ_ＬＳＢを生成する。第３のステップでは、ＤＡＣのトッププレートは、上述した第２のスイッチ可能な経路７を形成する、直列のいくつかの明示抵抗を有する冗長フロントエンドスイッチを介してゼロ差動入力Ｖ_ｃｍに接続される。第２のスイッチ可能な経路、チャネルサンプリングスイッチ及びチャネルサンプリングキャパシタの全インピーダンスにより生成された時定数のために、セトリング誤差εが、ステップ４で示された通常ＡＤＣ動作により次に量子化されるＤＡＣのトッププレート上で生成される。チャネル間のセトリング誤差における量子化された差がセトリング誤差におけるそれらの差を推定しそれ故に帯域幅不整合を推定するように使用される。上述された帯域幅不整合推定法は、簡単なデジタル動作及び短絡されたＡＤＣ入力（すなわちゼロ差動ＡＤＣ入力）だけを必要とし、高周波校正信号及び複雑な信号処理を回避する。

第２のスイッチ可能な経路における直列抵抗は、十分に大きいセトリング誤差がステップ４における量子化を実行するために利用可能であることを確実とすることが必要とされる。また、この抵抗の値は明らかにセトリング誤差の大きさに影響を及ぼすが、典型的には同一の抵抗がすべてのチャネルに対して使用されるので、これがすべての測定における共通のファクタである。十分に大きいセトリング誤差が依然として量子化されるべきであるように、ステップ３で費やされた時間期間はまた十分に短いべきである。

差動サンプリングネットワークの動作の詳細な概略図が図６で示される。２つのインターリーブ型のチャネルのサンプリングスイッチ２が信号ｃｈａｎｎｅｌ＜１＞及びｃｈａｎｎｅｌ＜２＞によりそれぞれ制御される。低クロック信号はこれらのスイッチをクローズする一方で、高クロック信号はそれらをオープンする。第１の及び第２のスイッチ可能な経路は、同様の論理レベルを用いて、信号ｌｏｗＺ及びｈｉｇｈＺによりそれぞれ制御される。低クロック信号はそれぞれのスイッチをクローズするために必要とされ、高信号はそれらをオープンするために必要とされる。ｌｏｗＺにより制御される経路６におけるスイッチはまた、ＡＤＣが高周波の未知の入力を量子化しているときにｃｈａｎｎｅｌ＜１＞及びｃｈａｎｎｅｌ＜２＞上の時間スキューの衝突を除去するように使用される。次に、提案された帯域幅誤差推定法は容量性ＤＡＣアレイの状態、すなわちｃｈａｎｎｅｌ＜１＞、ｃｈａｎｎｅｌ＜２＞、ｌｏｗＺ及びｈｉｇｈＺ信号の適切な制御だけを必要とする。これが後述されるコントローラを用いて実行される。

図３の時間インターリーブ型ＡＤＣに対するコントローラ及びその波形の例示的な実装が図７Ａ及び図７Ｂでそれぞれ図示される。そのコントローラは、第１のスイッチ可能な経路もしくは第２のスイッチ可能な経路のいずれかのみならず、ＤＡＣ状態を決定する信号ＢＷＣａｌ＜１＞及びＢＷＣａｌ＜２＞を選択するために使用するｌｏｗＺ及びｈｉｇｈＺのクロックを交互に入れ替えることを発生させる。特に、ＢＷＣａｌ＜ｉ＞がローのとき、チャネルｉにおけるＤＡＣの下側のプレートは、粗いＳＡＲの量子化に適切なそれらのデフォルトの値に設定される。ＢＷＣａｌ＜ｉ＞がハイのとき、ＤＡＣの下側のプレートは上述した不安定な状態にある。コントローラに対するすべてのクロックは、使用中でないときに回路をパワーダウンするイネーブル信号を用いてゲートでコントロールされる。ｃｈａｎｎｅｌ＜１＞信号は３での乗算を実行する非同期リセットを有するカウンタにクロックを送信する。ハーフレートのｃｈａｎｎｅｌ＜１＞信号に結合されたとき、マスタクロックに比較すると６での乗算が実装される。このカウンタの状態が３ビット値Ｂ＜２：０＞を用いて表現される。

カウンタが“００Ｘ”状態にありかつ立ち上がりエッジがｃｈａｎｎｅｌ＜１＞に到着するとき、ＢＷＣａｌ＜１＞信号はハイとなる。これらの２つの信号は、ＡＤＣチャネルが図５のセットアップステップ中のそれらの適切な状態に設定されることを確実とする。もしカウンタが“００１”状態もしくは“１００”状態のいずれかにあるときにｃｌｋ_{ｆｒｏｎｔ}の立ち下がりエッジが発生すれば、ｓｅｌｅｃｔＰａｔｈ信号はハイとなる。次に、この信号は、時定数校正中の適切な時間において、信号ｌｏｗＺ及びｈｉｇｈＺを介して低インピーダンスフロントエンドスイッチかもしくは高インピーダンスフロントエンドスイッチのいずれかにクロックを送信するためのｃｌｋ_{ｆｒｏｎｔ}信号に結合される。状態“１０１”から状態“１１０”への遷移中のｈｉｇｈＺのフリップフロップの入力に対する短いパルスを避けるために、小さい遅延がこの論理経路のインターリーブ型Ｂ＜０＞入力に加算される。この遅延は、このインターリーブ型Ｂ＜０＞の立ち上がりエッジがインターリーブ型Ｂ＜１＞の立ち下がりエッジ後に到着することを確実とする。

チャネル１に対するこのコントローラの動作のシミュレーションが図９で示される。チャネル２の波形も同様であるが、明らかに位相は一致しない。このシミュレーションでは、ｃｏｍ＜１＞及びｃｏｍ＜２＞はＤＡＣのトッププレート上の電圧である。信号ｃｈａｎｎｅｌ＜１＞及びｌｏｗＺの両方がローでありかつＢＷＣａｌ＜１＞がハイであるとき、その回路はステップ１において図５で説明される。コモンモードの電圧が低インピーダンス経路を介してＤＡＣのトッププレートに接続される。ＢＷＣａｌ＜１＞がハイであるので、ＤＡＣの下側のプレートが不安定な状態にある。ｃｈａｎｎｅｌ＜１＞及びｌｏｗＺがハイとなった後に、ＢＷＣａｌ＜１＞は、ＤＡＣの下側のプレートをそれらのデフォルトの初期状態に設定するゼロとなり、ｃｏｍｐ＜１＞及びｃｏｍｐ＜２＞上の電圧ステップを生成する。次に、ｃｈａｎｎｅｌ＜１＞はｈｉｇｈＺ信号と一緒にローとなり、高インピーダンス経路を介してＤＡＣのトッププレートをコモンモード入力電圧に接続し、ＤＡＣのトッププレート電圧は上記コモンモード値に対してゆっくりとセトリングを開始する。所定の時間後、ｈｉｇｈＺ信号及びｃｈａｎｎｅｌ＜１＞信号はハイとなり、入力し残余誤差をサンプリングすることからＤＡＣのトッププレートを切り離す。これがまた、この好ましい実施形態では図９で図示されるようにＤＡＣのトッププレート上の逐次近似に相当する、ＡＤＣの量子化を開始する。

帯域幅不整合の結果としての歪み及びチャネルスイッチの校正設定の関数としての測定されたセトリング誤差の変形例が図８で図示される。０のセトリング誤差不整合が最悪のケースの性能を考慮するときに最適な設定である８０ｄＢ未満のチャネル帯域幅不整合スプールを結果として生じさせる。

図５で図示された実施形態では、正の参照に完全に接続された一方の差動側と負の参照に完全に接続された他方の差動側とを用いるが、他のオプションがＤＡＣキャパシタの第１の状態に対して利用可能である、セットアップステップ（ステップ１）中の差動ＤＡＣボトムプレートは完全にアンバランスである。例えば、ステップ１におけるもう１つの実施形態では、図１０で図示されるように、ＤＡＣボトムプレートは部分的にアンバランスであってもよい。差動ＤＡＣアレイ３のボトムプレートは最初に１１００及び００１１にそれぞれ設定される。

図５及び図１０で図示された実施形態では、差動電圧Ｖ_ｄｉｆｆが第２のステップで生成されたときに差動ＤＡＣボトムプレートはそれらのデフォルトの初期状態に戻る。これがセトリング誤差の量子化の間に粗いＳＡＲが通常通りに動作できることを確実とする一方で、ＤＡＣキャパシタの第２の状態の他の解決法が可能である。実際、もし生成されたセトリング誤差が十分に小さければ、図３のＡＤＣアーキテクチャにおける微細のＳＡＲだけを用いてそれは量子化される。これにより粗いＤＡＣの第２の状態が量子化の開始時においてもはやそのデフォルトの初期状態、すなわち図５及び図１０で図示された１０００でないことを可能とさせる。図１１は、００００及び１１１１にそれぞれ設定された差動の粗いＤＡＣアレイのボトムプレートを用いた、可能な第２の状態の例を図示する。もし粗い量子化をスキップして微細の量子化ステップを使用する間に量子化ステップ（ステップ４）が実行されればこれが可能である。

上述した実施形態では、第２の（高インピーダンスの）経路は第１の（低インピーダンスの）経路に並列に配置される。しかしながら、差動実装では、図１２で図示されるように、第２の経路は差動サンプリング手段２の入力に並列に接続されてもよい。

本発明は図面及び上述した説明において詳細に図示されかつ説明される一方で、そのような図示及び説明は実例かもしくは例示的であり限定的でないことが考慮されるべきである。上述した説明は本発明の特定の実施形態を詳述する。しかしながら、上述した文章がいかに詳細に説明されようとも、本発明は多くの方法で実用化されてもよいことが認識されるであろう。本発明は開示された実施形態に限定されない。

開示された複数の実施形態に対する他の複数の変形例が、複数の図面、開示、及び添付された特許請求の範囲の検討から、特許請求の範囲に係る発明を実施するときにおいて、当業者により理解され達成される。特許請求の範囲において、用語‘‘備えている（ｃｏｍｐｒｉｓｉｎｇ）’’は、他の構成要素またはステップを除かず、不定冠詞“ａ”もしくは“ａｎ”は複数を除かない。単独のプロセッサもしくは他のユニットは、特許請求の範囲において列挙されたいくつかの項目の機能を実行してもよい。ある複数の測定は相互に異なる複数の従属項において復唱されるという単なる事実は、これらの複数の測定の組み合わせが利点を得るために使用されないことを示さない。コンピュータプログラムは、例えば他のハードウェアと一緒にもしくは他のハードウェアの部分として供給された光貯蔵媒体もしくは固体媒体などの適切な媒体に格納／分配されてもよいが、例えばインターネットまたは他の有線のもしくは無線の複数の電気通信システムなどを介して他の複数の形態においてまた分配されてもよい。特許請求の範囲における任意の複数の参照記号は、範囲を限定するように解釈されるべきでない。

Claims (8)

1. 複数のチャネル（１）を備える時間インターリーブ型Ａ／Ｄ変換器（１０）における帯域幅不整合を推定するための方法であって、
   各チャネルは、静的非移動の参照アナログ電圧信号（Ｖ_ｒｅｆ）をサンプリングするためのサンプリング手段（２）と、並列に接続されたキャパシタのアレイ（３）と、上記キャパシタの第１の端子での上記サンプリングされた入力電圧をデジタルコードに変換するように構成された量子化器（４）とを備え、
   上記方法は、
   上記複数のチャネルの上記キャパシタの第２の端子を第１の状態にプリチャージし、上記静的非移動の参照アナログ電圧信号をサンプリングし、それにより上記静的非移動の参照アナログ電圧信号が第１のスイッチ可能な経路（６）を介して印加され、上記サンプリングされた入力電圧信号が上記キャパシタの第１の端子で受信されるステップと、
   各チャネルにおいて、上記第２の端子を第２の状態に設定し、それにより上記第１の端子において別の参照電圧信号（Ｖ_ｄｉｆｆ）を生成するステップと、
   第２のスイッチ可能な経路（７）を介して上記静的非移動の参照アナログ電圧信号を上記キャパシタの上記第１の端子に印加し、それにより上記第１の端子上で上記別の参照電圧信号から上記静的非移動の参照アナログ電圧信号への不完全な遷移を示す非ゼロセトリング誤差を生成するステップとを含み、ここで、上記第２の経路は上記第１の経路の既知のインピーダンスよりも高い所定のインピーダンスを有し、
   上記方法は、
   上記非ゼロセトリング誤差を量子化し、それにより上記複数のチャネルの各チャネルにおいて上記非ゼロセトリング誤差の推定値を取得するステップと、
   上記チャネルの上記非ゼロセトリング誤差の上記推定値を比較し、当該比較結果から上記帯域幅不整合の推定値を抽出するステップとを含む帯域幅不整合を推定するための方法。
2. 上記第２のスイッチ可能な経路は上記第１のスイッチ可能な経路に並列である請求項１記載の帯域幅不整合を推定するための方法。
3. 静的非移動の参照アナログ電圧信号（Ｖ_ｒｅｆ）を受信するように構成され、複数のチャネル（１）を備えた時間インターリーブ型のアナログからデジタルへのＡ／Ｄ変換器（１０）であって、
   各チャネルは、
   上記静的非移動の参照アナログ電圧信号をサンプリングして上記サンプリングされた入力電圧信号を生成するためのサンプリング手段（２）と、
   並列に接続され、キャパシタの第１の端子において上記サンプリングされた入力電圧信号を受信するように構成されたキャパシタのアレイ（３）と、
   上記第１の端子での上記サンプリングされた入力電圧をデジタルコードに変換するように構成された量子化器（４）とを備え、
   上記静的非移動の参照アナログ電圧信号は、第１のスイッチ可能な経路（６）もしくは第２のスイッチ可能な経路（７）を介して上記複数のチャネルの上記サンプリング手段に印加され、上記第２の経路は上記第１の経路の既知のインピーダンスよりも高い所定のインピーダンスを有し、
   上記時間インターリーブ型Ａ／Ｄ変換器は、制御装置（５）を備え、
   上記制御装置（５）は、
   上記複数のチャネルの上記キャパシタの第２の端子を第１の状態にプリチャージし、上記静的非移動の参照アナログ電圧信号をサンプリングし、それにより上記静的非移動の参照アナログ電圧信号が第１のスイッチ可能な経路（６）を介して印加され、上記サンプリングされた入力電圧信号が上記キャパシタの第１の端子で受信され、
   各チャネルにおいて、上記第２の端子を第２の状態に設定し、それにより上記第１の端子において別の参照電圧信号（Ｖ _ｄｉｆｆ ）を生成し、
   第２のスイッチ可能な経路（７）を介して上記静的非移動の参照アナログ電圧信号を上記キャパシタの上記第１の端子に印加し、それにより上記第１の端子上で上記別の参照電圧信号から上記静的非移動の参照アナログ電圧信号への不完全な遷移を示す非ゼロセトリング誤差を生成し、ここで、上記第２の経路は上記第１の経路の既知のインピーダンスよりも高い所定のインピーダンスを有し、
   上記非ゼロセトリング誤差を量子化し、それにより上記複数のチャネルの各チャネルにおいて上記非ゼロセトリング誤差の推定値を取得し、
   上記第１のスイッチ可能な経路及び上記第２のスイッチ可能な経路を制御し、上記チャネルの非ゼロセトリング誤差の推定値を比較して当該比較結果から帯域幅不整合の推定値を抽出するように構成されたことを特徴とする時間インターリーブ型Ａ／Ｄ変換器。
4. 上記第２のスイッチ可能な経路（７）は上記第１のスイッチ可能な経路（６）に並列である請求項３記載の時間インターリーブ型Ａ／Ｄ変換器。
5. 上記キャパシタのアレイ（３）はデジタルからアナログへの変換器の一部である請求項３または４記載の時間インターリーブ型Ａ／Ｄ変換器。
6. 差動的に実装される請求項３〜５のうちのいずれか１つに記載の時間インターリーブ型Ａ／Ｄ変換器。
7. 上記第２のスイッチ可能な経路（７）は、上記複数のチャネルの上記サンプリング手段の差動入力間に接続される請求項６記載の時間インターリーブ型Ａ／Ｄ変換器。
8. 上記複数のチャネルの各チャネルは、第１及び第２の逐次近似レジスタＳＡＲを備え、
   上記第２のＳＡＲは上記第１のＳＡＲよりも高い分解能を有する請求項３〜７のうちのいずれか１つに記載の時間インターリーブ型Ａ／Ｄ変換器。

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