WO2011071142A1 - Ａ／ｄ変換装置とその補正制御方法 - Google Patents

Ａ／ｄ変換装置とその補正制御方法 Download PDF

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WO2011071142A1
WO2011071142A1 PCT/JP2010/072214 JP2010072214W WO2011071142A1 WO 2011071142 A1 WO2011071142 A1 WO 2011071142A1 JP 2010072214 W JP2010072214 W JP 2010072214W WO 2011071142 A1 WO2011071142 A1 WO 2011071142A1
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conversion
signal
conversion circuit
cycle
adc
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PCT/JP2010/072214
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栄実 野口
泰 天宮
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日本電気株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2009-281887 (filed on Dec. 11, 2009), the entire description of which is incorporated herein by reference. Shall.
  • the present invention relates to an A / D conversion device that converts an analog signal into a digital signal, and more particularly, a time interleaved A / D conversion device that performs analog-digital conversion by operating a plurality of A / D conversion circuits in parallel, and correction thereof. It relates to a control method.
  • a / D converters that convert analog signals to digital signals.
  • a plurality of A / D conversion circuits (also referred to as “sub-A / D conversion circuits”) are operated cyclically in a predetermined order.
  • a time-interleaved A / D converter that realizes high-speed sampling equivalently as a whole of a plurality of sub-A / D converter circuits is used.
  • each sub-A / D conversion circuit has a timing (phase) of 1 / (fs) [sec] at a sampling frequency of fs / M [Hz].
  • the parallel number (M) times can be increased with respect to the sampling frequency (fs / M [Hz]) of each sub-A / D conversion circuit.
  • an A / D conversion apparatus that performs processing by a plurality of sub-A / D conversion circuits has gain (gain) between each sub-A / D conversion circuit and error components (variation) such as offset and frequency characteristics. ) Increases noise and distortion, and degrades the conversion accuracy of the entire A / D converter. For this reason, calibration that corrects each sub-A / D conversion circuit to make the characteristics uniform is important so that the characteristics between the parallel low-speed sub-A / D conversion circuits become uniform.
  • Patent Document 2 discloses a high-speed, low-resolution A that operates at the same speed as an equivalent sampling speed obtained during time interleaving, apart from an A / D converter (low-speed, high-resolution A / D converter) that performs time-interleaved operation.
  • Parallel A / D equipped with an A / D converter using the output of a high-speed, low-resolution A / D converter as a teacher signal as a conversion error conversion reference, calculating a correction control signal by adaptive signal processing, and performing a time interleave operation A configuration for correcting the output value of the conversion circuit is disclosed.
  • M first A / D converters ADC0 to ADC (M ⁇ 1) (low-speed / high-resolution A / D converters) having a sampling rate FS [Hz] and a resolution K1 [bit]
  • M A first A / D converter having a FS [Hz] and a second A / D converter ADC (M) (high-speed, low-resolution A / D converter) having a resolution K2 ⁇ K1 [bit]
  • ADC0 to ADC (M-1) are connected to analog input terminals in common, and the timing (phase) is A / D by M phase clocks CLK0 to CLK (M-1) delayed by 1 / FS / M [sec], respectively.
  • the digital signals SIG0 to SIG (M ⁇ 1) obtained by the conversion are cyclically multiplexed in synchronization with the clock of M ⁇ FS [Hz], the sampling speed M ⁇ FS [Hz], and the resolution K1 [bit] ] Digital signal x [n] .
  • a vector signal Xv [n] (x [n], x [n-1],..., x [x] having N signals obtained by delaying x [n] by 0, 1,.
  • the second A / D converter ADC (M) is connected so that the input terminals of the first A / D converters ADC0 to ADC
  • Residual signal e [n] d [n] ⁇ y [n] between the output signal y [n] and the teacher signal d [n]
  • the product of the residual signal e [n] multiplied by the gain vector Kv [n] is added to the current weight vector Wv [n] to obtain a weight vector Wv [n + M] after M samples.
  • Wv [n + M] Wv [n] + Kv [n] ⁇ e [n] (3)
  • This gain vector Kv [n] is based on the vector signal Xv [n] and is adapted to minimize the mean square value of the residual signal e [n] (in addition to LMS (Least Mean Square)).
  • LMS Least Mean Square
  • a DC offset, a conversion gain error, a sampling timing error, a frequency characteristic, etc. which are generated using an RLS (Recursive Least Square) algorithm or the like, and have ADC0 to ADC (M-1) are corrected.
  • Patent Documents 1 and 2 are incorporated herein by reference. Below, the analysis of the related art based on the examination result of this inventor is given.
  • calibration is performed by generating a sine wave as a training signal for calibration.
  • it corresponds to a case where circuit characteristics change due to power supply fluctuation, use temperature change, aging change, etc.
  • it is necessary to temporarily stop normal A / D conversion processing and provide a period for calibration.
  • an A / D conversion apparatus that performs calibration by stopping a normal A / D conversion operation is not suitable for an apparatus that needs to ensure accuracy continuously such as a communication device. . That is, when the A / D conversion device is used for a communication device or the like, it is necessary to implement a means for adaptively calibrating in the background without stopping the original A / D conversion operation.
  • Patent Document 2 requires a high-speed A / D conversion circuit (but low resolution) that performs a conversion operation at the same speed as the equivalent sampling speed FS obtained by time interleaving.
  • the time interleaving method is adopted because the desired high speed cannot be realized with a single A / D conversion circuit. Therefore, it is often difficult to realize a high-speed A / D conversion circuit that performs a conversion operation at the same speed as the equivalent sampling speed FS obtained by time interleaving.
  • an object of the present invention is to provide an A / D conversion apparatus and method which can cope with high speed and does not require operation stop at the time of calibration.
  • the present invention also provides an A / D conversion apparatus and method that suppresses an increase in circuit scale and power consumption in achieving the above object.
  • the analog input signal is converted into a digital signal in response to M-phase sampling signals that are connected in parallel and divided by M and spaced apart from each other by one cycle of the clock signal.
  • a / D conversion circuit (sub-A / D conversion circuit) of 1st to Mth (where M is a predetermined integer of 2 or more);
  • a reference A / D conversion circuit for converting an analog input signal into a digital signal in response to a sampling signal (n is a predetermined positive integer) obtained by dividing the clock signal by (n ⁇ M + 1);
  • the first to Mth A / D conversion circuits and the reference A / D conversion circuit are connected in common with analog inputs, With respect to the first to Mth A / D conversion circuits, the digital signal from the A / D conversion circuit and the reference signal in a predetermined order at a cycle of (n ⁇ M + 1) cycles of the clock signal
  • a control unit that compares the digital signal from the A / D conversion circuit, generates a correction control signal based on the
  • first to Mth A / D conversion circuits connected in parallel are configured to divide a clock signal by M and mutually transmit one cycle of the clock signal.
  • a correction control method for a time-interleaved A / D converter that converts an analog input signal into a digital signal in response to respective M-phase sampling signals spaced apart at equal intervals, A first to M-th (where M is a predetermined positive integer) A / D conversion circuit and a reference A / D conversion circuit in which an analog input is commonly connected;
  • the reference A / D conversion circuit converts an analog input signal into a digital signal in response to a sampling signal (n is a predetermined positive integer) obtained by dividing the clock signal by (n ⁇ M + 1),
  • the present invention it is possible to provide an A / D conversion apparatus and method that can cope with speeding up and do not need to be stopped for calibration.
  • FIG. 1 It is a figure which shows the structure of one Embodiment of this invention.
  • 3 is a timing chart for explaining the operation of FIG. 1.
  • the A / D converter includes M-phase sampling signals connected in parallel, divided by M and spaced apart from each other by one cycle of the clock signal (although not particularly limited).
  • M 4
  • M 4
  • M 4
  • M 4
  • M 4
  • M 4
  • a sampling signal obtained by dividing the clock signal by (n ⁇ M + 1) (where n is a predetermined positive integer) (CLK5 in FIG. 1).
  • a reference A / D conversion circuit (5) for converting an analog input signal into a digital signal.
  • the first to Mth A / D conversion circuits (1 to 4) and the reference A / D conversion circuit (5) are connected in common with analog inputs.
  • the A / D conversion circuits (1 to 4) are arranged in a predetermined order at a cycle of (n ⁇ M + 1) cycles of the clock signal. )
  • a digital signal from the reference A / D conversion circuit (5) a correction control signal is generated based on the comparison result, and the correction control signal is converted into the A / D conversion circuit.
  • the reference numbers in parentheses are merely examples of correspondence with the drawings of the embodiments in order to assist the understanding of the present invention, and should not be construed as limiting the present invention. Of course. The same applies to the following.
  • first to Mth control units (9 to 12 in FIG. 3) are provided corresponding to the first to Mth A / D conversion circuits (1 to 4), respectively. It is good also as a structure.
  • each of the first to Mth control units (9 to 12 in FIG. 3) includes the first to Mth A / D conversion circuits (1 to 4).
  • a digital signal output from the A / D conversion circuit corresponding to each control unit and a digital signal output from the reference A / D conversion circuit (5) at a cycle of (n ⁇ M + 1) cycles of the clock signal Are compared with the period of M ⁇ (n ⁇ M + 1) cycles of the clock signal.
  • control unit (13 in FIG. 5) inputs the first to M-th digital signals output from the first to M-th A / D conversion circuits in parallel, respectively. It is good also as composition to do.
  • control unit includes a digital signal output from one A / D conversion circuit among the first to Mth A / D conversion circuits (1 to 4);
  • the period in which the comparison with the digital signal output from the reference A / D conversion circuit (5) is enabled may be a maximum of M cycles of the clock signal.
  • M clock cycles of the clock signal (CLK) are separated from the first to Mth A / D conversion circuits (1 to 4) by one cycle of the clock signal.
  • a multiplexing circuit (14 in FIG. 7) is provided which cyclically selects and outputs the first to Mth digital signals output in each cycle in the cycle of the clock signal.
  • the control unit (15 in FIG. 7) includes a digital signal that is sequentially switched and output in the cycle of the clock signal (CLK) from the multiplexing circuit (14 in FIG. 7), and the reference A / D conversion circuit (5).
  • a predetermined first cycle for example, the first cycle of (n ⁇ M + 1) cycles of the clock signal
  • the clock signal may be compared at a cycle of (n ⁇ M + 1) cycles.
  • control unit includes a digital signal output from each of the A / D conversion circuits (1 to 4) of the first to Mth A / D conversion circuits, and the reference A
  • the correction control signal is generated so that the difference from the digital signal output from the / D conversion circuit (5) is minimized.
  • a plurality of A / D conversion circuits are cyclically operated in a predetermined order to perform analog-to-digital conversion and perform time-interleaved A / D conversion.
  • the reference A / D for each sub-A / D conversion circuit has the same or lower performance in both resolution and sampling speed.
  • the sampling frequency of the time-interleaved A / D converter circuit is fs [Hz] and the number of interleaves (the number of parallel sub-A / D converter circuits) is M
  • the sampling frequency (conversion frequency) includes a reference A / D conversion circuit of fs / (n ⁇ M + 1) (where n is a predetermined positive integer), and further includes an output of the reference A / D conversion circuit and each sub-A / D conversion.
  • a control unit is provided that outputs a correction control signal based on the comparison result with the output between circuits. Based on the correction control signal (correction coefficient) from the control unit, each sub-A / D conversion circuit is corrected (the offset, gain, etc.
  • correction is performed by hardware), or the output (digital output signal) of each sub-A / D conversion circuit is corrected based on a correction control signal (correction coefficient).
  • FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
  • FIG. 1 shows the configuration of a time interleave type A / D converter.
  • FIG. 1 for simplification of description, an example of application to an A / D conversion apparatus that realizes a sampling frequency fs [Hz] with an interleave number (the number of parallel sub-A / D conversion circuits) M being 4 is shown. Indicates.
  • the parallel number (interleave number) M of the sub-A / D conversion circuit is not limited to four.
  • the A / D conversion apparatus of the present embodiment is 4 parallel sub-A / D conversion circuits (ADC) 1 to 4 having analog inputs connected in common to input terminals of analog input data signals; a digital signal processing unit 6 for processing the outputs of the sub-A / D conversion circuits (ADC) 1 to 4; A reference A / D conversion circuit (ADC) 5; A clock generator (CLK generator) that generates and distributes sampling clock signals CLK1 to CLK4 and CLK5 to the sub-A / D converter circuits (ADC) 1 to 4 and the reference A / D converter circuit (ADC) 5.
  • ADC sub-A / D conversion circuits
  • the four parallel sub-A / D conversion circuits (ADC) 1 to 4 have the same configuration, and are each (1/4) ⁇ (1 / (fs / 4)) [sec] at a frequency fs / 4 [Hz].
  • the sub-A / D conversion circuits (ADC) 1 to 4 may be flash (all parallel) type A / D conversion circuits in which a plurality of comparators are connected in parallel, or a successive approximation type A / D conversion circuit. It may be a D conversion circuit or the like.
  • the analog input data signal is also input to the reference A / D conversion circuit (ADC) 5.
  • the resolution of the reference A / D conversion circuit (ADC) 5 is equal to or less than the resolution of the sub-A / D conversion circuits (ADC) 1 to 4.
  • the clock generation unit 7 is a four-phase clock CLK1 to CLK4 (frequency is fs / 4, which is divided by 1 / fs [sec] from each other at equal intervals), by dividing the clock signal CLK of frequency fs by 4.
  • a clock signal CLK5 divided by 5 is generated by dividing the clock signal CLK by (4 ⁇ n + 1).
  • the phase of the rising edge of the divided-by-5 clock signal CLK5 is the same as that of CLK1.
  • the control unit 8 performs adaptive control so that the difference between the two outputs of the reference A / D conversion circuit (ADC) 5 and the sub-A / D conversion circuit (ADC) to be compared is minimized.
  • the correction control signals are supplied to the sub-A / D conversion circuits (ADC) 1 to 4.
  • the control unit 8 compares the two output signals of the reference A / D conversion circuit (ADC) 5 and the sub-A / D conversion circuit (ADC) with each other, and the sub ⁇ by adaptive processing based on the comparison result.
  • Each of the sub-A / D conversion circuits (ADC) 1 to 4 performs at least one of DC offset adjustment, gain (gain) adjustment, sampling phase adjustment, and the like using the correction control signal from the control unit 8.
  • Each of the sub-A / D conversion circuits (ADC) 1 to 4 uses a correction control signal (digital signal), a D / A converter (not shown), and a DC offset of the sub-A / D conversion circuit, You may make it calibrate the parameter (for example, reference voltage at the time of a full scale) which prescribes
  • each of the sub-A / D conversion circuits (ADC) 1 to 4 may correct the A / D converted digital signal.
  • LMS mean square value
  • the weight vector Wv [n] is used as a correction control signal (correction coefficient) supplied from the control unit 8 to each of the sub-A / D conversion circuits (ADC) 1 to 4, and each sub ⁇
  • the filter characteristics are adjusted by the output digital signals of the A / D conversion circuits (ADC) 1 to 4 and the weighting coefficient that is subjected to the inner product operation (convolution operation), and the offset, gain, and output of each sub-A / D conversion circuit, The frequency characteristic is adjusted.
  • the sub-A / D conversion circuits (ADC) 1 to 4 are sub-A / D so that the error between the output of the reference A / D conversion circuit (ADC) 5 and the output of the reference A / D conversion circuit (ADC) 5 is minimized.
  • the adjustment of the characteristics of the conversion circuits (ADC) 1 to 4 is repeated in the background while each of the sub-A / D conversion circuits (ADC) 1 to 4 is operating, so that the sub-A / D conversion circuit (ADC) Even when the characteristics 1 to 4 vary, uniform characteristics can be obtained among the sub-A / D conversion circuits (ADC) 1 to 4.
  • the reference A / D conversion circuit (ADC) 5 may have a resolution equal to or lower than that of the sub-A / D conversion circuits (ADC) 1 to 4.
  • the sampling speed (A / D conversion speed) of the reference A / D conversion circuit (ADC) 5 is reduced to 4 / (4 ⁇ n + 1) of the sub-A / D conversion circuits (ADC) 1 to 4 It's okay. For this reason, according to this embodiment, simplification of circuit design is realized, and the increase in circuit area and power consumption can be reduced.
  • FIG. 2 is a time chart for explaining the operation of the embodiment shown in FIG. FIG. 2A shows an effective operation of the time interleaved A / D converter of FIG. 1, and the sampling frequency is fs [Hz]. That is, FIG. 2A shows a digital signal sequence obtained by analog-digital conversion of an analog input data signal at a sampling frequency fs [Hz] (the analog input data signal is substantially sampled at a sampling frequency fs. It is obtained by cyclically selecting (multiplexing) the outputs (digital signals) of the sub-A / D conversion circuits (ADC) 1 to 4 (corresponding to time-discrete analog signals) that perform time interleaving operation at the frequency fs.
  • ADC sub-A / D conversion circuits
  • each of the sub-A / D conversion circuits (ADC) 1 to 4 represents a digital signal series obtained by analog-digital conversion of an analog input data signal at a conversion frequency fs / 4.
  • the ADC 2 outputs analog / digital conversion results 2A, 2B, 2C, 2D,... In a cycle of 4 / fs in response to the clock CLK2 (frequency fs / 4, phase is delayed by 90 degrees with respect to CLK1).
  • the ADC 3 outputs the analog-digital conversion results 3A, 3B, 3C, 3D,... In a cycle of 4 / fs in response to the clock CLK3 (frequency fs / 4, phase is delayed by 180 degrees with respect to CLK1).
  • the ADC 4 outputs analog / digital conversion results 4A, 4B, 4C, 4D,...
  • each of the ADCs 1 to 4 holds the analog-digital conversion result for 4 / fs.
  • the outputs (b) to (e) of the sub-A / D conversion circuits (ADC) 1 to 4 are cyclically output at the frequency fs (in FIG. 2, ADC1, ADC2, ADC3, ADC4, ADC1, ADC2, ADC3, ADC4). ,...)) And obtained by selecting (multiplexing).
  • (F) is a reference A / D conversion circuit for sampling at a frequency fs / 5 [Hz] where n is “1” at a frequency fs / (4 ⁇ n + 1) (fs is divided by (4 ⁇ n + 1)).
  • the output of (ADC) 5 is shown schematically.
  • Output is a reference A / D conversion circuit for sampling at a frequency fs / 5 [Hz] where n is “1” at a frequency fs / (4 ⁇ n + 1) (fs is divided by (4 ⁇ n + 1)).
  • the output of (ADC) 5 is shown schematically.
  • the ADC 5 performs analog-to-digital conversion of the
  • the ADC 5 is a sample value series of 1A, 2A, 3A, 4A, 1B, 2B, 3B, 4B, 1C, 2C, 3C, 4C, 1D, 2D, 3D, 4D,.
  • the values 1A, 2B, 3C, 4D,... For every 5 samples are output to the control unit 8.
  • the ADC 5 is shown as holding an analog-digital conversion result for a period of 5 / fs.
  • the period of the comparison process in the control unit 8 may be as low as 5 / fs [sec].
  • ON (High) in (g) corresponds to comparison ON (comparison enable), and OFF (LOW) corresponds to comparison OFF (comparison disabled).
  • OFF (LOW) corresponds to comparison OFF (comparison disabled).
  • each double-ended arrow solid line between (f) and (b) to (f) and (e) is The control unit 8 compares the output “1A” of the ADC 5 of (f) from the first cycle with the output “1A” of the ADC 1 of (b).
  • FIG. 6 schematically shows how the control unit 8 sequentially performs (corresponding relationship).
  • the control unit 8 receives the clock signal CLK having the frequency fs and the frequency-divided clock CLK5 from the clock generation unit 7, and for example, for four cycles of CLK from the rise of the frequency-divided clock CLK5 from Low to High for the reference A
  • the output (teacher signal) of the / D conversion circuit (ADC) 5 is compared with the output of one ADC of the sub-A / D conversion circuits (ADC) 1 to 4, and the comparison is OFF at the fifth cycle of CLK. Control.
  • each sub-A / D conversion circuit (ADC) 1 to 4 outputs the same data during the 4 cycle period of CLK (4 / fs [sec]), but in the 5th cycle of CLK, A / D conversion for reference which outputs an analog-digital conversion result of the next analog input data signal and outputs the same digital signal (analog-digital conversion result) during one cycle 5 / fs of CLK5 (5 cycles of CLK) This is because it is different from the output (teacher signal) of the circuit (ADC) 5. For example, after outputting “1A” of 4 cycle periods (4 / fs [sec]) of CLK (frequency fs) at the output of the sub-A / D conversion circuit (ADC) 1 in FIG.
  • the outputs of the sub-A / D conversion circuits (ADC) 1 to 4 are sequentially compared. That is, the period of the comparison process in the control unit 8 may be as low as 9 / fs [sec]. In (i), ON (High) corresponds to comparison ON, and OFF (LOW) corresponds to comparison OFF. Of the period 9 / fs (period of CLK9 cycle), the first four cycles are compared, and the latter five cycles are compared OFF.
  • control unit 8 uses, for example, the rising edge of the clock signal CLK5 to output a corresponding output among the outputs of the sub-A / D conversion circuits (ADC) 1 to 4 every 9 cycles of CLK of the frequency fs.
  • a configuration may be adopted in which the output of the sub-A / D conversion circuit (ADC) latched internally and the output of the reference A / D conversion circuit (ADC) 5 are compared.
  • the sub-A / D conversion circuit (ADC) 1 is analog from the first cycle in the 4 / fs cycle (four cycles of CLK of the frequency fs).
  • the digital conversion result 1A is output, and the output 1A is held for 4 cycles.
  • the sub-A / D conversion circuit (ADC) 1 does not output the first cycle of the CLK of the frequency fs, but outputs the analog-digital conversion result 1A from the second cycle, followed by two cycles of three and four cycles.
  • the output 1A may be held (in this case, the first cycle of the output 1A in FIG. 2B is the second cycle after the start of conversion).
  • the reference A / D converter circuit (ADC) 5 does not output the analog-digital conversion result in the first cycle in the 5 / fs cycle (5 cycles of CLK of frequency fs), and the analog-digital from the second cycle.
  • the conversion result 1A may be output, and the output 1A may be held for the following three cycles of 3, 4, and 5.
  • the comparison ON period is 3 cycles output from the sub-A / D conversion circuit (ADC) among the 5 cycles of the CLK of the frequency fs, and the comparison is OFF during the remaining 2 cycles. .
  • the sub-A / D conversion circuit (ADC) 1 does not output the first and second cycles of the CLK of the frequency fs in the conversion period of the 4 / fs cycle (four cycles of the CLK of the frequency fs).
  • the analog-digital conversion result 1A may be output from the cycle, and 1A may be held in the subsequent fourth cycle (in this case, the first cycle of the output of 1A in FIG. Cycle).
  • the reference A / D conversion circuit (ADC) 5 does not output the analog-digital conversion result in the first and second cycles in the 5 / fs cycle (five cycles of CLK of the frequency fs).
  • the analog-digital conversion result 1A may be output from the eye, and the output 1A may be held for three cycles of 3, 4, and 5 following.
  • the comparison ON period is two cycles of the period output from the sub-A / D conversion circuit (ADC) out of the five cycles of the CLK of the frequency fs, and the remaining period (three cycles) is the comparison. It becomes OFF.
  • the reference A / D conversion circuit (ADC) 5 At the sampling frequency (analog / digital conversion operating frequency) fs / (4 ⁇ n + 1) of the reference A / D conversion circuit (ADC) 5, as the value of n is increased, the reference A / D conversion circuit (ADC) 5 The analog-to-digital conversion operation is slow, and the comparison processing cycle may be low. In this case, however, the time required for calibration becomes longer.
  • the sub-A / D conversion circuits ADC1 to ADC4 are suitably applied to a communication apparatus using the main signal A / D conversion circuit.
  • FIG. 1 the embodiment shown in FIG. 1 will be described according to some embodiments.
  • an example of application to an A / D converter that realizes the sampling frequency fs [Hz] with the number of interleaves (the number of parallel sub-A / D converter circuits) M being 4 will be described for the sake of explanation.
  • the interleaving number M is not limited to four.
  • FIG. 3 is a diagram showing a configuration of the first exemplary embodiment of the present invention.
  • the present embodiment includes controllers 9 to 12 corresponding to ADC1 to ADC4 as the configuration of the controller 8 of FIG.
  • the control units 9 to 12 commonly input the output of the ADC 5, input the outputs of the sub-A / D conversion circuits (ADC) 1 to 4, respectively, and compare the output with the output of the ADC 5, and the correction control signal is sub- Output to the A / D conversion circuits (ADC) 1 to 4, respectively.
  • the A / D conversion apparatus includes four parallel interleaved sub-A / D conversion circuits (ADC) 1 to 4 and digital signal processing for processing their outputs.
  • Unit 6 a reference A / D conversion circuit (ADC) 5, a sub-A / D conversion circuit (ADC) 1 to 4, and a clock for distributing a sampling clock signal to the reference A / D conversion circuit (ADC) 5
  • the output of the generation unit 7, sub-A / D conversion circuits (ADC) 1 to 4 and reference A / D conversion circuit (ADC) 5 is compared and corrected to sub-A / D conversion circuits (ADC) 1 to 4
  • Control units 9 to 12 for outputting control signals are provided.
  • ADC 1 to 4 are four-phase clock signals in which the timing (phase) is shifted by 1 / fs [sec] at fs / 4 [Hz], as in FIG.
  • CLK1 to CLK4 the analog input data signal input in common is sampled and converted into a digital signal.
  • the analog input data signal is also input to the reference A / D conversion circuit (ADC) 5 in common.
  • the control units 9 to 12 use the output signal of the reference A / D conversion circuit (ADC) 5 as a teacher signal and compare it with the outputs of the sub-A / D conversion circuits (ADC) 1 to 4, respectively, and the difference is minimized.
  • correction control signals are supplied to the sub-A / D conversion circuits (ADC) 1 to 4, respectively.
  • DC offset adjustment, gain adjustment, sampling phase adjustment, etc. are performed in each of the sub-A / D conversion circuits (ADC) 1 to 4.
  • the correction control signal is generated in the background based on the outputs of the reference A / D conversion circuit (ADC) 5 and the sub-A / D conversion circuits (ADC) 1 to 4, and each sub-A / D conversion is performed.
  • the reference A / D conversion circuit (ADC) 5 may have a resolution equal to or lower than that of the main signal system sub-A / D conversion circuits (ADC) 1 to 4, and the sampling speed is 4 / (4 ⁇ n + 1). To slow down.
  • FIG. 4 is a timing chart for explaining the operation of the embodiment shown in FIG.
  • FIG. 4A shows an effective operation of the time interleave type A / D converter, and the sampling frequency is fs [Hz] (fs is the frequency of the clock CLK).
  • B) to (e) show 4-parallel time interleaving processing at fs / 4 [Hz] of the sub-A / D conversion circuits (ADC) 1 to 4.
  • FIG. 4 are diagrams showing comparison timings in the control units 9 to 12 in FIG.
  • the control timing signals shown in (g) to (j) of FIG. 4 may be generated from the CLK and the (4 ⁇ n + 1) frequency-divided clock CLK5 in the control units 9 to 12, respectively, or FIG.
  • the output CLK5 is divided by 4, 5 / fs phase is shifted from each other, and a high multiphase clock is generated by 4 / fs, and the control enable signals are sent to the control units 9 to 12 as respective comparison enable signals. It is good also as a structure to give.
  • the input of CLK and CLK5 to the control units 9 to 11 is omitted for simplification of the drawing.
  • the control unit 9 in FIG. 3 outputs 1A and 1F of outputs (1A,... 1F,...) Of the sub-A / D conversion circuit (ADC) 1 in FIG. 1A and 1F of the teacher signals (1A, 2B, 3C, 4D, 1F...) shown in f) are compared at the timing shown in FIG. 4G, and the difference is minimized. A correction control signal is calculated, and the A / D conversion circuit (ADC) 1 is calibrated.
  • the control unit 10 in FIG. 3 outputs 2B of the output (2A, 2B,%) Of the sub-A / D conversion circuit (ADC) 2 in FIG. 4C and the teacher signal in FIG. (1A, 2B,...) 2B are compared at the timing shown in FIG. 4 (h), a correction control signal is calculated so as to minimize the difference, and a sub-A / D conversion circuit (ADC) ) 2 is calibrated.
  • the sampling frequency of the reference A / D conversion circuit (ADC) 5 may be fs / (4 ⁇ n + 1) [Hz]. As the value of n is increased, the reference A / D conversion circuit (ADC) 5 operates at a low speed, and the period of the comparison process can be shortened. In this case, however, the time required for calibration becomes longer. When calibrating variations in characteristics between sub-A / D conversion circuits that occur due to power supply fluctuations, temperature changes, aging, etc. during system operation, this type of variation is caused by relatively slow fluctuations. Even if the calibration processing speed is low, there is no particular problem.
  • FIG. 5 is a diagram showing the configuration of the second exemplary embodiment of the present invention.
  • the A / D converter according to the present embodiment includes four parallel interleaved sub-A / D converter circuits (ADC) 1 to 4 and a digital signal processor 6 that processes their outputs.
  • ADC sub-A / D converter circuits
  • the outputs of the sub-A / D conversion circuits (ADC) 1 to 4 and the reference A / D conversion circuit (ADC) 5 are compared, and a correction control signal is output to the sub-A / D conversion circuits (ADC) 1 to 4.
  • a control unit 13 is provided.
  • the four parallel sub-A / D conversion circuits (ADC) 1 to 4 are shifted in phase by (1/4) ⁇ (1 / (fs / 4)) [sec] at fs / 4 [Hz].
  • the analog input data signal is sampled by the phase clock signals (CLK1 to CLK4) and converted into a digital signal.
  • an analog input data signal is further input to a reference A / D conversion circuit (ADC) 5 arranged in parallel.
  • the output signal of the reference A / D conversion circuit (ADC) 5 is used as a teacher signal, and the outputs of the sub-A / D conversion circuits (ADC) 1 to 4 are compared in the control unit 13 so that the difference is minimized.
  • a correction control signal is supplied to the sub-A / D conversion circuits (ADC) 1 to 4. Using the correction control signal, DC offset adjustment, gain adjustment, sampling phase adjustment and the like provided in each of the sub-A / D conversion circuits (ADC) 1 to 4 are performed. In this way, the sub-A so that the error between the outputs of the sub-A / D conversion circuits (ADC) 1 to 4 and the output of the reference A / D conversion circuit (ADC) 5 is minimized in the background.
  • the adjustment of the characteristics of the / D conversion circuits (ADC) 1 to 4 is repeated. As a result of the adjustment, even if the characteristics of the sub-A / D conversion circuits (ADC) 1 to 4 vary, the characteristics of the sub-A / D conversion circuits (ADC) 1 to 4 can be made uniform.
  • the reference A / D converter circuit (ADC) 5 may have a resolution equal to or lower than that of the main signal system sub-A / D converter circuits (ADC) 1 to 4, and the sampling speed (conversion speed) is 4 / The speed is reduced to (4 ⁇ n + 1).
  • FIG. 6 is a timing chart for explaining the operation of the second embodiment of the present invention.
  • 6A to 6E are the same as FIGS. 2A to 2E.
  • (F) is a signal sequence obtained by the control unit 13 by sequentially selecting the outputs of the sub-A / D conversion circuits (ADC) 1 to 4 in a cycle of fs / 5.
  • (G) is an output of the reference A / D conversion circuit (ADC) 5 that samples at a frequency fs / 5 [Hz], and this is a teacher signal.
  • the signal sequence obtained by selecting and outputting the sub-A / D conversion circuits (ADC) 1 to 4 shown in (f) and the teacher signal shown in (g) are compared with the waveform shown in (h).
  • the correction control signal (correction coefficient) is calculated so that the difference is minimized, and the correction control signal is supplied to each of the A / D conversion circuits (ADC) 1 to 4 for sub-A / D conversion. Calibrate the circuits (ADC) 1 to 4.
  • the comparison timing of (i) is the same as that of (g) in FIG.
  • the control unit 13 in FIG. 5 outputs four cycles from the first cycle of the clock CLK (frequency fs), the output 1A from the sub-A / D conversion circuit (ADC) 1. In the fifth cycle, the output 1B from the sub-A / D conversion circuit (ADC) 1 is received. The output of the A / D conversion circuit (ADC) 5 is 1 A from the first cycle to the fourth cycle. Therefore, in the fifth cycle of the clock CLK, the comparison in the control unit 13 is turned off.
  • the control unit 13 in FIG. 5 corresponds to the sub-A / D conversion circuit (ADC) 2 for four cycles from the sixth cycle to the ninth cycle of the clock CLK (frequency fs) corresponding to FIG.
  • the output 2C from the sub-A / D conversion circuit (ADC) 2 is received.
  • the output of the A / D conversion circuit (ADC) 5 is 2B from the sixth cycle to the ninth cycle. Therefore, the comparison in the control unit 13 is turned off at the 10th cycle of the clock CLK.
  • the control unit 13 in FIG. 5 corresponds to (d) in FIG. 6, the sub-A / D conversion circuit (ADC) 3 for four cycles from the 11th cycle to the 14th cycle of the clock CLK (frequency fs).
  • the output 3C from the sub-A / D conversion circuit (ADC) 3 is received in the 15th cycle.
  • the output of the A / D conversion circuit (ADC) 5 is 3C from the 11th cycle to the 14th cycle. Therefore, the comparison in the control unit 13 is turned off at the 15th cycle of the clock CLK.
  • the control unit 13 of FIG. 5 corresponds to (e) of FIG. 6, the sub-A / D conversion circuit (ADC) 4 for four cycles from the 16th cycle to the 19th cycle of the clock CLK (frequency fs).
  • the output 4D from the sub-A / D conversion circuit (ADC) 4 is received in the 20th cycle.
  • the output of the A / D conversion circuit (ADC) 5 is 4D from the 16th cycle to the 19th cycle. Therefore, the comparison in the control unit 13 is turned off at the 20th cycle of the clock CLK.
  • the analog-digital conversion frequency of the reference A / D conversion circuit (ADC) 5 may be fs / (4 ⁇ n + 1) [Hz], and the reference A is increased as the value of n is increased.
  • the / D conversion circuit is slow.
  • the period of the comparison process in the control unit 13 may be low. In this case, although the time required for calibration becomes longer, it is a calibration of characteristic variations between sub-A / D conversion circuits caused by power supply fluctuation, temperature change, aging change, etc. during system operation. Is a relatively slow fluctuation, so there is no problem even if the calibration processing speed is low.
  • FIG. 7 is a diagram showing a configuration of the third exemplary embodiment of the present invention.
  • a multiplexing circuit multiplexer: MUX
  • ADC sub-A / D conversion circuits
  • the A / D conversion device includes a digital signal processing unit that performs signal processing on outputs of four parallel interleaved sub-A / D conversion circuits (ADC) 1 to 4 and a multiplexer (MUX) 14. 6 ′, a reference A / D conversion circuit (ADC) 5, a sub-A / D conversion circuit (ADC) 1 to 4, and a clock for distributing the sampling clock signal to the reference A / D conversion circuit (ADC) 5.
  • ADC parallel interleaved sub-A / D conversion circuits
  • MUX multiplexer
  • the output of the generation unit 7, sub-A / D conversion circuits (ADC) 1 to 4 and reference A / D conversion circuit (ADC) 5 is compared and corrected to sub-A / D conversion circuits (ADC) 1 to 4 And a control unit 15 that outputs a control signal.
  • four parallel sub-A / D conversion circuits (ADC) 1 to 4 are (1/4) ⁇ (1 / (fs / 4) at fs / 4 [Hz]. ))
  • the analog input data signal is sampled by the four-phase clock signals (CLK1 to CLK4) shifted in timing (phase) by [sec] and converted into a digital signal.
  • the analog input data signal is also input to the reference A / D conversion circuit (ADC) 5.
  • the output signal of the reference A / D conversion circuit (ADC) 5 is used as a teacher signal, and the multiplexed outputs of the sub-A / D conversion circuits (ADC) 1 to 4 are compared in the control unit 15, and the difference is minimized.
  • correction control signals (correction coefficients) are given to the sub-A / D conversion circuits (ADC) 1 to 4. Using the correction control signal, DC offset adjustment, gain adjustment, sampling phase adjustment and the like provided in each of the sub-A / D conversion circuits (ADC) 1 to 4 are performed.
  • the sub-A so that the error between the outputs of the sub-A / D conversion circuits (ADC) 1 to 4 and the output of the reference A / D conversion circuit (ADC) 5 is minimized in the background.
  • the reference A / D conversion circuit (ADC) 5 may have a resolution equal to or lower than that of the main signal system sub-A / D conversion circuits (ADC) 1 to 4, and the sampling speed is 4 / (4 ⁇ n + 1). To slow down.
  • FIG. 8 is a timing chart for explaining the operation of the third embodiment of the present invention.
  • 8A to 8E are the same as FIGS. 2A to 2E.
  • FIG. 8 shows the output of the multiplexer (MUX) 14, and the signal of (a) is converted into a digital signal.
  • the multiplexer (MUX) 14 is cyclically switched to the sub-A / D conversion circuit (ADC) 1, 2, 3, 4, 1, 2, 3, 4, 1,... According to the clock CLK having the frequency fs. Output. It is assumed that the characteristic variation among the sub-A / D conversion circuits (ADC) 1 to 4 in (a) is included.
  • (G) is an output of the reference A / D conversion circuit (ADC) 5 that samples at a frequency fs / 5 [Hz], and this is a teacher signal.
  • (H) is a signal for controlling the comparison between the output of the MUX 14 and the output of the reference A / D conversion circuit (ADC) 5 in the control unit 15, ON being a comparison ON (comparison enable), and OFF being a comparison. Indicates OFF (comparison disabled). Of the period 5 / fs, the period (1 / fs) of the first one cycle is set to comparison ON (comparison enable), and the remaining four cycles (4 / fs) are set to comparison OFF (comparison disabled).
  • the control unit 15 in FIG. 7 uses the outputs 1A, 2B, 3C, 4D,... ((F) in FIG. 8) of the MUX 14 in the first 1 / fs period of each cycle of 5 / fs for reference. Compared with the outputs 1A, 2B, 3C, 4D,... Of the A / D conversion circuit (ADC) 5 ((g) in FIG. 8), a correction control signal is calculated so that the difference is minimized, and sub ⁇ A / D converter circuits (ADC) 1 to 4 are calibrated.
  • the sampling frequency of the reference A / D conversion circuit (ADC) 5 in FIG. 7 may be fs / (4 ⁇ n + 1) [Hz], and the reference A / D conversion circuit becomes slower as the value of n is increased.
  • the operation can be performed and the period of the comparison process may be low.
  • the purpose of the present proposal is to calibrate characteristic variations between sub-A / D conversion circuits caused by power supply fluctuation, temperature change, aging change, etc. during system operation. Since such a variation causing factor is a relatively slow fluctuation, there is no problem even if the calibration processing speed is low.
  • a plurality of low-speed sub-A / D conversion circuits are sequentially converted into digital signals at different sampling timings to increase the sampling speed equivalently.
  • the characteristic error (characteristic variation) between each sub-A / D conversion circuit is adaptively calibrated to reduce the conversion error of the entire A / D conversion device and achieve high accuracy. Is possible.
  • the A / D conversion circuit added for the teacher signal only needs to be sampled at a period slower than the sampling period of the sub-A / D conversion circuit, thereby increasing the difficulty of circuit design.
  • the A / D converter can be calibrated in the background while suppressing an increase in circuit scale and power consumption.
  • the present invention is not limited to the time interleave type A / D conversion device, and the characteristics between the sub-A / D conversion circuits are uniform with respect to all A / D conversion devices including a plurality of sub-A / D conversion circuits. It can be applied as a means for calibrating.
  • the calibration procedure in the normal operation of the sub-A / D conversion circuits (ADC 1 to 4) has been described.
  • the sub-A / D conversion circuits (ADC) 1 to 4 and Test signal (DC lamp waveform or other converter test waveform or analog test signal such as sine wave or other analog signal) is input to ADC5, which is a reference A / D conversion circuit, from the test signal generator, etc.
  • ADC5 is a reference A / D conversion circuit, from the test signal generator, etc.
  • ADC5 is a reference A / D conversion circuit, from the test signal generator, etc.
  • an application of generating the correction control signal by comparing the output of each of the ADCs 1 to 4 with the output of the ADC 5 may be performed.
  • a / D conversion circuit (ADC1 to 4) 5 A / D conversion circuit for reference (ADC5) 6, 6 ′ signal processing unit 7 clock generation unit 8, 9 to 12, 13, 15 control unit 14 multiplexer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　高速化に対応可能とし校正時に運用停止を要しなくするＡ／Ｄ変換装置と方法を提供する。並列に接続された第１乃至第Ｍ（ただし、Ｍ≧２の整数）のＡ／Ｄ変換回路（ＡＤＣ１～４）が、クロック信号をＭ分周し互いに等間隔離間したＭ相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換するタイムインターリーブ方式のＡ／Ｄ変換装置であって、前記クロック信号を（ｎ×Ｍ＋１）分周したサンプリング信号（ｎ≧１の整数）に応答して前記アナログ入力信号をデジタル信号に変換する参照用Ａ／Ｄ変換回路（ＡＤＣ５）と、第１乃至第ＭのＡ／Ｄ変換回路（ＡＤＣ１～４）に関して、予め定められた順序で、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、前記Ａ／Ｄ変換回路からのデジタル信号と、参照用Ａ／Ｄ変換回路（ＡＤＣ５）からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記Ａ／Ｄ変換回路に供給する制御部（８）を備える。

Description

Ａ／Ｄ変換装置とその補正制御方法
［関連出願についての記載］
　本発明は、日本国特許出願：特願２００９－２８１８８７号（２００９年１２月１１日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置に関し、特に、複数のＡ／Ｄ変換回路を並列動作させてアナログ－デジタル変換するタイムインターリーブ方式のＡ／Ｄ変換装置とその補正制御方法に関する。
　近年、デジタル技術の発達は目覚しく、それに伴いアナログ信号からデジタル信号への変換するＡ／Ｄ変換装置の高速化、高精度化への要求がますます高まってきている。Ａ／Ｄ変換装置の高速化を実現するための１つの技術として、複数のＡ／Ｄ変換回路（「ｓｕｂ－Ａ／Ｄ変換回路」ともいう）を予め決められた順番で巡回的に動作させ、複数のｓｕｂ－Ａ／Ｄ変換回路全体として等価的に高速サンプリングを実現するタイムインターリーブ方式のＡ／Ｄ変換装置が用いられている。ｓｕｂ－Ａ／Ｄ変換回路の並列数をＭとすると、各々のｓｕｂ－Ａ／Ｄ変換回路をｆｓ／Ｍ［Ｈｚ］のサンプリング周波数で、それぞれ１／（ｆｓ）［ｓｅｃ］だけタイミング（位相）をずらしながらＡ／Ｄ変換動作を行わせることにより、実効的にｆｓ［Ｈｚ］のサンプリング周波数での処理と同等のＡ／Ｄ変換動作を実現できる。すなわち、個々のｓｕｂ－Ａ／Ｄ変換回路のサンプリング周波数（ｆｓ／Ｍ［Ｈｚ］）に対して、並列数（Ｍ）倍の高速化が可能である。
　しかし、複数のｓｕｂ－Ａ／Ｄ変換回路によって処理を行うＡ／Ｄ変換装置は、各ｓｕｂ－Ａ／Ｄ変換回路間での利得（ゲイン）、及び、オフセット、周波数特性等の誤差成分（バラツキ）が、ノイズや歪を増加させ、Ａ／Ｄ変換装置全体としての変換精度を劣化させる。このため、並列の低速ｓｕｂ－Ａ／Ｄ変換回路間の特性が均一となるように、各ｓｕｂ－Ａ／Ｄ変換回路に補正を施して特性を均一化させる校正（ｃａｌｉｂｒａｔｉｏｎ）が重要となる。
　複数のｓｕｂ－Ａ／Ｄ変換回路間の利得（ゲイン）及びオフセット誤差成分を校正する手段としては、例えば特許文献１の記載が参照される。この校正方法は、校正用のトレーニング信号として正弦波を発生させ、正弦波信号を使って複数のＡ／Ｄ変換手段（複数のｓｕｂ－Ａ／Ｄ変換回路に対応する）毎に一連の変換データにサインカーブフィッティング（変換された波形データを正弦波に当てはめる）を行って、ゲイン、オフセット、スキューの校正値を求め、校正メモリに格納する。そして、通常のＡ／Ｄ変換時には、校正メモリに格納された校正値に従ってデータを校正する。あるいは、各Ａ／Ｄ変換手段（回路）にゲイン及びオフセット校正用のハードウェア（例えばＤＡ変換器）を備え、校正メモリからゲイン及びオフセット校正値をＡ／Ｄ変換回路の校正用ハードウェアに設定する。
　タイムインターリーブＡ／Ｄ変換装置において、教師信号を用い適応処理により補正制御信号を導出し各Ａ／Ｄ変換器（ｓｕｂ－Ａ／Ｄ変換回路に対応する）のもつＤＣオフセッット、変換利得誤差等を補正する構成として、例えば特許文献２の記載が参照される。特許文献２には、タイムインターリーブ動作するＡ／Ｄ変換器（低速高分解能Ａ／Ｄ変換器）とは別に、タイムインターリーブ時に得られる等価的なサンプリング速度と同じ速度で動作する高速・低分解能Ａ／Ｄ変換器を備え、高速・低分解能Ａ／Ｄ変換器の出力を変換誤差の変換基準となる教師信号とし、適応信号処理によって、補正制御信号を算出し、タイムインターリーブ動作する並列Ａ／Ｄ変換回路の出力値の補正を行う構成が開示されている。
　すなわち、サンプリング速度ＦＳ［Ｈｚ］、分解能Ｋ１［ｂｉｔ］のＭ個の第１のＡ／Ｄ変換器ＡＤＣ０～ＡＤＣ（Ｍ－１）（低速・高分解能Ａ／Ｄ変換器）と、サンプリング速度Ｍ×ＦＳ［Ｈｚ］、分解能Ｋ２＜Ｋ１［ｂｉｔ］の第２のＡ／Ｄ変換器ＡＤＣ（Ｍ）（高速・低分解能Ａ／Ｄ変換器）とを有し、第１のＡ／Ｄ変換器ＡＤＣ０～ＡＤＣ（Ｍ－１）はアナログ入力端子を共通に結線し、タイミング（位相）が１／ＦＳ／Ｍ［ｓｅｃ］ずつ遅れたＭ相クロックＣＬＫ０～ＣＬＫ（Ｍ－１）によってそれぞれＡ／Ｄ変換し、得られたデジタル信号ＳＩＧ０～ＳＩＧ（Ｍ－１）を、Ｍ×ＦＳ［Ｈｚ］のクロックに同期して巡回的にマルチプレクスし、サンプリング速度Ｍ×ＦＳ［Ｈｚ］、分解能Ｋ１［ｂｉｔ］のデジタル信号ｘ［ｎ］を得る。ｘ［ｎ］を０，１，…，Ｎ－１サンプル遅延させたＮ本の信号を要素とするベクトル信号Ｘｖ［ｎ］＝（ｘ［ｎ］，ｘ［ｎ－１］，…，ｘ［ｎ－（Ｎ－１）］）Ｔ（Ｔは転置を表す）と、Ｎ要素の重みベクトルＷｖ［ｎ］＝（ｗ(１)，…，ｗ（Ｎ－１），ｗ（Ｎ））Ｔとの内積に基づくＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｃｅ：有限インパルス応答）線形フィルタ演算、
　y[n]=w(1)x[n] + w(2)x[n-1] + w(3)x[n-2] +… +w（N）x[n-(N-1)]　　　…(1)
　あるいは、ＦＩＲ線形フィルタ演算に定数項ｗ０・ｘ０を加えた非線形フィルタ演算）
　y[n]=w0x0 + w(1)x[n] + w(2)x[n-1] + w(3)x[n-2]+… +w(N)x[n-(N-1)]　…(2)
によって出力信号ｙ［ｎ］を生成する。そして上記第２のＡ／Ｄ変換器ＡＤＣ（Ｍ）を、上記第１のＡ／Ｄ変換器ＡＤＣ０～ＡＤＣ（Ｍ－１）と入力端子が共通となるように結線し、教師信号ｄ［ｎ］を得る。
　上記出力信号ｙ［ｎ］と上記教師信号ｄ［ｎ］との残差信号
　ｅ［ｎ］＝ｄ［ｎ］－ｙ［ｎ］
　を作り、該残差信号ｅ［ｎ］にゲインベクトルＫｖ［ｎ］を乗じたものを現在の重みベクトルＷｖ［ｎ］に加え，Ｍサンプル後の重みベクトルＷｖ［ｎ＋Ｍ］とする。
　Wv[n+M] = Wv[n] + Kv[n]×e[n]　　　　　　　　　　　　・・・(3)
　このゲインベクトルＫｖ［ｎ］は、上記ベクトル信号Ｘｖ［ｎ］に基づき，上記残差信号ｅ［ｎ］の自乗平均値を最小化するように動作する適応アルゴリズム（ＬＭＳ（Ｌｅａｓｔ　Ｍｅａｎ　Ｓｑｕａｒｅ）のほかにも、例えばＲＬＳ（Ｒｅｃｕｒｓｉｖｅ　Ｌｅａｓｔ　Ｓｑｕａｒｅ）アルゴリズム等）を用いて生成され、ＡＤＣ０～ＡＤＣ（Ｍ－１）の持つＤＣオフセット、変換利得誤差、サンプリングタイミング誤差、周波数特性等を補正する。
特開２００３－１３３９５４号公報 特開２００７－１５０６４０号公報
　上記特許文献１及び２の全開示内容はその引用をもって本書に繰込み記載する。
　以下に、本発明者の検討結果に基づく関連技術の分析を与える。
　特許文献１等に開示された構成においては、校正用のトレーニング信号として正弦波を発生させて校正が行われるため、例えば電源変動、使用温度変化、経年変化等により回路特性が変化した場合に対応するには、一旦、通常のＡ／Ｄ変換処理を停止し、校正のための期間を設ける必要がある。
　このように、通常のＡ／Ｄ変換動作を停止させて校正を行うＡ／Ｄ変換装置は、通信機器等のように、正確性が連続的に確保される必要がある装置には不向きである。つまり、Ａ／Ｄ変換装置を通信機器等に用いる場合、本来のＡ／Ｄ変換動作を停止することなく、例えばバックグラウンドでアダプティブ（適応的）に校正する手段の実装が必要となる。
　また、特許文献２には、タイムインターリーブによって得られる等価的なサンプリング速度ＦＳと同じ速度で変換動作する高速Ａ／Ｄ変換回路（ただし低分解能）が必要とされる。しかしながら、そもそも、インターリーブ方式を採用する大きな理由の１つは、Ａ／Ｄ変換回路単体では所望の高速性が実現できないために、タイムインターリーブ方式を採用しているのである。したがって、タイムインターリーブによって得られる等価的なサンプリング速度ＦＳと同じ速度で変換動作する高速Ａ／Ｄ変換回路の実現自体が困難である場合が多い。
　あるいは、タイムインターリーブによって得られる等価的なサンプリング速度と同じ速度で動作する高速Ａ／Ｄ変換回路を実現出来たとしても、高速動作を実現するために、消費電力が著しく増加する。
　したがって、本発明の目的は、高速化に対応可能とし、校正時等に運用停止を要しなくするＡ／Ｄ変換装置と方法を提供することにある。
　また本発明は、上記目的を達成するにあたり、回路規模の増大、消費電力の増大を抑えるＡ／Ｄ変換装置と方法を提供するものである。
　本発明によれば、並列に接続され、クロック信号をＭ分周し互いに前記クロック信号１サイクル分等間隔に離間したＭ相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換する第１乃至第Ｍ（ただし、Ｍは予め定められた２以上の整数）のＡ／Ｄ変換回路（ｓｕｂ－Ａ／Ｄ変換回路）と、
　前記クロック信号を（ｎ×Ｍ＋１）分周したサンプリング信号（ただし、ｎは予め定められた正整数）に応答してアナログ入力信号をデジタル信号に変換する参照用Ａ／Ｄ変換回路と、
　を備え、前記第１乃至第ＭのＡ／Ｄ変換回路と前記参照用Ａ／Ｄ変換回路は、アナログ入力が共通に接続され、
　前記第１乃至第ＭのＡ／Ｄ変換回路に関して、予め定められた順序で、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、前記Ａ／Ｄ変換回路からのデジタル信号と、前記参照用Ａ／Ｄ変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記Ａ／Ｄ変換回路に供給する制御部と、を備えたＡ／Ｄ変換装置が提供される。
　本発明によれば、並列接続された第１乃至第Ｍ（ただし、Ｍは予め定められた２以上の整数）のＡ／Ｄ変換回路が、クロック信号をＭ分周し互いに前記クロック信号１サイクル分等間隔に離間したＭ相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換するタイムインターリーブ方式のＡ／Ｄ変換装置の補正制御方法であって、
　前記第１乃至第Ｍ（ただし、Ｍは予め定められた正整数）のＡ／Ｄ変換回路とアナログ入力が共通接続された参照用Ａ／Ｄ変換回路を設け、
　前記参照用Ａ／Ｄ変換回路では、前記クロック信号を（ｎ×Ｍ＋１）分周したサンプリング信号（ただし、ｎは予め定められた正整数）に応答してアナログ入力信号をデジタル信号に変換し、
　制御部にて、前記第１乃至第ＭのＡ／Ｄ変換回路に関して、予め定められた順序で、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、前記Ａ／Ｄ変換回路からのデジタル信号と、前記参照用Ａ／Ｄ変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記Ａ／Ｄ変換回路に供給する、Ａ／Ｄ変換装置の補正制御方法が提供される。
　本発明によれば、高速化に対応し、校正のために運用停止することを要しなくするＡ／Ｄ変換装置と方法を提供することができる。また、本発明によれば、回路規模の増大、消費電力増大を抑えつつ、通常のＡ／Ｄ変換動作時に、Ａ／Ｄ変換装置の校正を実現可能としている。
本発明の一実施形態の構成を示す図である。 図１の動作を説明するためのタイミングチャートである。 本発明の第１の実施形態の構成を示す図である。 本発明の第１の実施形態の動作を説明するためのタイミングチャートである。 本発明の第２の実施形態の構成を示す図である。 本発明の第２の実施形態の動作を説明するためのタイミングチャートである。 本発明の第３の実施形態の構成を示す図である。 本発明の第３の実施形態の動作を説明するためのタイミングチャートである。
　本発明の態様の一つにおいて、Ａ／Ｄ変換装置は、並列に接続され、クロック信号をＭ分周し互いに前記クロック信号１サイクル分等間隔に離間したＭ相のサンプリング信号（特に制限されないが、例えばＭ＝４とした場合、図１のＣＬＫ１～ＣＬＫ４）にそれぞれ応答してアナログ入力信号をデジタル信号に変換する第１乃至第Ｍ（ただし、Ｍは予め定められた２以上の整数）のＡ／Ｄ変換回路（例えば図１の１～４）と、前記クロック信号を（ｎ×Ｍ＋１）分周したサンプリング信号（ただし、ｎは予め定められた正整数）（図１のＣＬＫ５）に応答してアナログ入力信号をデジタル信号に変換する参照用Ａ／Ｄ変換回路（５）と、を備えている。前記第１乃至第ＭのＡ／Ｄ変換回路（１～４）と前記参照用Ａ／Ｄ変換回路（５）は、アナログ入力が共通に接続される。前記第１乃至第ＭのＡ／Ｄ変換回路（１～４）に関して、予め定められた順序で、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、前記Ａ／Ｄ変換回路（１～４）からのデジタル信号と、前記参照用Ａ／Ｄ変換回路（５）からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記Ａ／Ｄ変換回路（１～４）に供給する制御部（８）とを備える。なお、括弧内の参照番号は、あくまで本発明の理解を援けるために、実施形態の図面との対応の一例を掲げたものであり、本発明を制限するためのものとして解釈すべきでないことは勿論である。以下も同様である。
　本発明の態様の一つにおいて、前記第１乃至第ＭのＡ／Ｄ変換回路（１～４）に対応して、第１乃至第Ｍの制御部（図３の９～１２）をそれぞれ備えた構成としてもよい。本発明の態様の一つにおいて、前記第１乃至第Ｍの制御（図３の９～１２）部の各々は、前記第１乃至第ＭのＡ／Ｄ変換回路（１～４）のうち前記各々の制御部に対応するＡ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路（５）から前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で出力されるデジタル信号とを、前記クロック信号のＭ×（ｎ×Ｍ＋１）サイクルの周期で比較する。
　本発明の態様の一つにおいて、前記制御部（図５の１３）は、前記第１乃至第ＭのＡ／Ｄ変換回路からそれぞれ出力される前記第１乃至第Ｍのデジタル信号を並列に入力する構成としてもよい。
　本発明の態様の一つにおいて、前記制御部が、前記第１乃至第ＭのＡ／Ｄ変換回路（１～４）のうちの一つのＡ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路（５）から出力されるデジタル信号との比較をイネーブルとする期間は、最大、前記クロック信号のＭサイクルとしてもよい。
　本発明の態様の一つにおいて、前記第１乃至第ＭのＡ／Ｄ変換回路（１～４）から、前記クロック信号の１サイクル分離間したタイミングにて前記クロック信号（ＣＬＫ）のＭサイクルの周期でそれぞれ出力される第１乃至第Ｍのデジタル信号を、巡回的に、前記クロック信号の周期で切換選択して出力する多重化回路（図７の１４）を備えている。制御部（図７の１５）は、前記多重化回路（図７の１４）から前記クロック信号（ＣＬＫ）の周期で順次切換出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路（５）から前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で出力されるデジタル信号と、を、前記クロック信号の（ｎ×Ｍ＋１）サイクルのうち予め定められた所定番目の１サイクル（例えば最初の１サイクル目）に、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、比較する構成としてもよい。
　本発明の態様の一つにおいて、前記制御部は、前記第１乃至第ＭのＡ／Ｄ変換回路の各Ａ／Ｄ変換回路（１～４）から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路（５）から出力されるデジタル信号との差分が最小となるように、前記補正制御信号を生成する。
　本発明を実施した一形態について以下に説明する。本発明においては、複数のＡ／Ｄ変換回路（ｓｕｂ－Ａ／Ｄ変換回路）を、予め決められた順序で巡回的に変換動作させてアナログ－デジタル変換を行うタイムインターリーブ方式のＡ／Ｄ変換装置が、複数のｓｕｂ－Ａ／Ｄ変換回路間の特性ばらつきを校正するにあたり、各ｓｕｂ－Ａ／Ｄ変換回路に対して分解能、サンプリング速度の両方で同等以下の性能の参照用のＡ／Ｄ変換回路を備えたことで、例えば各ｓｕｂ－Ａ／Ｄ変換回路が通常通り動作するシステム運用時においても、各ｓｕｂ－Ａ／Ｄ変換回路の校正を実現可能としたものである。
　本発明においては、タイムインターリーブ方式のＡ／Ｄ変換回路のサンプリング周波数をｆｓ［Ｈｚ］、インターリーブ数（ｓｕｂ－Ａ／Ｄ変換回路の並列数）をＭとしたときに、サンプリング周波数（変換周波数）がｆｓ／（ｎ×Ｍ＋１）（ただし、ｎは所定の正整数）の参照用Ａ／Ｄ変換回路を備え、さらに、この参照用Ａ／Ｄ変換回路の出力と、各ｓｕｂ－Ａ／Ｄ変換回路間の出力との比較結果に基づき補正制御信号を出力する制御部を備えている。そして、制御部からの補正制御信号（補正係数）に基づき、各ｓｕｂ－Ａ／Ｄ変換回路に補正を施すか（ｓｕｂ－Ａ／Ｄ変換回路のオフセット、ゲイン等をＤ／Ａ変換回路等のハードウェアで補正）、あるいは、補正制御信号（補正係数）に基づき、各ｓｕｂ－Ａ／Ｄ変換回路の出力（デジタル出力信号）に補正を施す。
　図１は、本発明の一実施形態の構成を示す図である。図１には、タイムインターリーブ型Ａ／Ｄ変換装置の構成が示されている。図１では、説明の簡単化のため、インターリーブ数（「ｓｕｂ－Ａ／Ｄ変換回路」の並列数）Ｍを４として、サンプリング周波数ｆｓ［Ｈｚ］を実現するＡ／Ｄ変換装置への適用例を示す。なお、本発明において、ｓｕｂ－Ａ／Ｄ変換回路の並列数（インターリーブ数）Ｍは４に限定されるものでないことは勿論である。
　図１を参照すると、本実施例のＡ／Ｄ変換装置は、
　アナログ入力データ信号の入力端子にアナログ入力が共通に接続された４並列のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と、
　ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力を処理するデジタル信号処理部６と、
　参照用Ａ／Ｄ変換回路（ＡＤＣ）５と、
　ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と、参照用Ａ／Ｄ変換回路（ＡＤＣ）５に対して、サンプリングクロック信号ＣＬＫ１～ＣＬＫ４、ＣＬＫ５を生成して分配するクロック生成部（ＣＬＫ生成部）７と、
　ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力と、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力とを比較し、比較結果に基づき、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に対して、それぞれ補正制御信号（補正係数）を出力する制御部（回路）８と、を備えている。
　４並列のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４は、同一構成とされ、周波数ｆｓ／４［Ｈｚ］で互いに（１／４）×（１／（ｆｓ／４））［ｓｅｃ］だけタイミング（したがって（１／４）×３６０°＝９０°だけ位相）をずらした４相のクロック信号ＣＬＫ１～ＣＬＫ４にそれぞれ応答して、アナログ入力データ信号をサンプリングし、デジタル信号に変換する。なお、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４は複数のコンパレータをパラレルに接続したフラッシュ（全並列）型Ａ／Ｄ変換回路であってもよいし、あるいは、逐次比較型のＡ／Ｄ変換回路等であってもよい。
　アナログ入力データ信号は、参照用Ａ／Ｄ変換回路（ＡＤＣ）５にも入力される。参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、ｆｓ／（４×ｎ＋１）［Ｈｚ］（ｎ＝１，２，３・・・）のクロック信号ＣＬＫ５で、アナログ入力データ信号をサンプリング（アナログデジタル変換）する。参照用Ａ／Ｄ変換回路（ＡＤＣ）５の分解能は、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の分解能と同等以下とされる。
　クロック生成部７は、周波数ｆｓのクロック信号ＣＬＫを４分周した４相クロックＣＬＫ１～ＣＬＫ４（周波数がｆｓ／４であり、互いに１／ｆｓ［ｓｅｃ］ずつ等間隔に離間している）と、クロック信号ＣＬＫを（４×ｎ＋１）分周した５分周クロック信号ＣＬＫ５を生成する。特に制限されないが、５分周クロック信号ＣＬＫ５の立ち上がりエッジの位相はＣＬＫ１と同一とされる。
　制御部８は、参照用Ａ／Ｄ変換回路（ＡＤＣ）５から、周期（＝（４×ｎ＋１）／ｆｓ）で出力されるデジタル信号を教師信号として入力し、この教師信号と、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４のうち、対応するｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）の出力（周期＝４／ｆｓ）とを比較する。そして、制御部８は、参照用Ａ／Ｄ変換回路（ＡＤＣ）５と比較対象のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）の２つの出力の差分が最小となるように適応的に制御を行い、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に対して補正制御信号を与える。
　制御部８において、参照用Ａ／Ｄ変換回路（ＡＤＣ）５とｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）の２つの出力信号の入力と比較、及び、該比較結果に基づく適応処理による該ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）への補正制御信号の生成と供給は、ＣＬＫ５の１周期（＝（４×ｎ＋１）／ｆｓ）内に行われる。
　ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の各々は、制御部８からの補正制御信号を用いて、ＤＣオフセット調整、利得（ゲイン）調整、サンプリング位相調整の少なくとも１つ等を行う。ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の各々は、補正制御信号（デジタル信号）を用いて、不図示のＤ／Ａ変換器により、ｓｕｂ－Ａ／Ｄ変換回路のＤＣオフセットや、アナログ入力データ信号と出力デジタル信号の変換利得を規定するパラメータ（例えばフルスケール時の参照電圧）の校正を行うようにしてもよい。あるいは、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４内において、それぞれ、Ａ／Ｄ変換したデジタル信号を補正するようにしてもよい。例えば、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力信号である教師信号（ｄ［ｎ］）と、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１の出力（ｙ［ｎ］）との残差（ｅ［ｎ］＝ｄ［ｎ］－ｙ［ｎ］）の自乗平均値（ＬＭＳ）を最小化するような適応アルゴリズムを用いてゲインベクトルＫｖを求めて重みベクトルを更新し（例えば上式（３）参照）、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１の出力ベクトルと重みベクトルとの内積により（例えば上式（１）の線形フィルタ演算、又は上式（２）の非線形フィルタ演算）、出力を求めるようにしてもよい。ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）２～４についても同様である。この場合、制御部８から、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に供給される補正制御信号（補正係数）として、例えば上記重みベクトルＷｖ［ｎ］が用いられ、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力デジタル信号と内積演算（畳込演算）される重み係数によって、フィルタ特性が調整され、各ｓｕｂ－Ａ／Ｄ変換回路の出力のオフセット、ゲイン、周波数特性の調整が行われる。
　このように、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力を、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力との誤差が最小となるように、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性の調整を、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４が動作中に、バックグランドで繰り返すことで、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性がばらついている場合にも、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４間で均一化した特性を得ることができる。
　本実施形態において、参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と同等かそれ以下の分解能であってよい。参照用Ａ／Ｄ変換回路（ＡＤＣ）５のサンプリング速度（Ａ／Ｄ変換速度）は、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の４／（４×ｎ＋１）にまで低速化したものでよい。このため、本実施形態によれば、回路設計の簡易化を実現し、回路面積、消費電力の増加は少なくて済む。
　図２は、図１に示した一実施形態の動作を説明するためのタイムチャートである。図２の（ａ）は、図１のタイムインターリーブ型Ａ／Ｄ変換装置の実効的な動作を示しており、サンプリング周波数はｆｓ［Ｈｚ］である。すなわち、図２（ａ）は、アナログ入力データ信号を実質的にサンプリング周波数ｆｓ［Ｈｚ］でアナログデジタル変換したデジタル信号系列を表しており（アナログ入力データ信号を実質的にサンプリング周波数ｆｓでサンプリングした時間離散アナログ信号に対応する）、タイムインターリーブ動作するｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力（デジタル信号）を周波数ｆｓで巡回的に選択（多重化）して得られる。
　図２の（ｂ）から（ｅ）は、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４による周波数ｆｓ／４［Ｈｚ］での４並列のタイムインターリーブ処理を模式的に示している。すなわち、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４のそれぞれにおいてアナログ入力データ信号を変換周波数ｆｓ／４でアナログデジタル変換したデジタル信号系列を表している。ＡＤＣ１は、周波数ｆｓ／４のクロックＣＬＫ１に応答してアナログデジタル変換結果１Ａ、１Ｂ、１Ｃ、１Ｄ・・・をそれぞれ周期４／ｆｓ（＝１／（ｆｓ／４））で出力する。ＡＤＣ２は、クロックＣＬＫ２（周波数ｆｓ／４、位相はＣＬＫ１に対して９０度遅れる）に応答してアナログデジタル変換結果２Ａ、２Ｂ、２Ｃ、２Ｄ・・・を周期４／ｆｓで出力する。ＡＤＣ３は、クロックＣＬＫ３（周波数ｆｓ／４、位相はＣＬＫ１に対して１８０度遅れる）に応答してアナログデジタル変換結果３Ａ、３Ｂ、３Ｃ、３Ｄ・・・を周期４／ｆｓで出力する。ＡＤＣ４はクロックＣＬＫ４（周波数ｆｓ／４、位相はＣＬＫ１に対して２７０度遅れる）に応答してアナログデジタル変換結果４Ａ、４Ｂ、４Ｃ、４Ｄ・・・を周期４／ｆｓで出力する。特に制限されないが、各ＡＤＣ１～４は、それぞれ４／ｆｓの間、アナログデジタル変換結果を保持する。図２の（ａ）の周波数ｆｓの１Ａ、２Ａ、３Ａ、４Ａ、１Ｂ、２Ｂ、３Ｂ、４Ｂ、１Ｃ、２Ｃ、３Ｃ、４Ｃ、１Ｄ、２Ｄ、３Ｄ、４Ｄ、・・のデジタル信号列は、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力（ｂ）～（ｅ）の出力を周波数ｆｓで巡回的（図２では、ＡＤＣ１、ＡＤＣ２、ＡＤＣ３、ＡＤＣ４、ＡＤＣ１、ＡＤＣ２、ＡＤＣ３、ＡＤＣ４、・・・の順）に選択（多重化）して得られる。
　（ｆ）は、周波数ｆｓ／（４×ｎ＋１）（ｆｓを（４×ｎ＋１）分周）において、ｎを「１」とした周波数ｆｓ／５［Ｈｚ］でサンプリングする参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力を模式的に示す。ＡＤＣ５は、（ａ）のアナログ入力データ信号を周波数ｆｓ／５でアナログデジタル変換し、変換結果１Ａ、２Ｂ、３Ｃ、・・・を周期５／ｆｓ（＝１／（ｆｓ／５））でそれぞれ出力する。ＡＤＣ５は、図２の（ａ）の１Ａ、２Ａ、３Ａ、４Ａ、１Ｂ、２Ｂ、３Ｂ、４Ｂ、１Ｃ、２Ｃ、３Ｃ、４Ｃ、１Ｄ、２Ｄ、３Ｄ、４Ｄ、・・・）のサンプル値系列のうち、５サンプル毎の値１Ａ、２Ｂ、３Ｃ、４Ｄ、・・・を制御部８に出力する。特に制限されないが、（ｆ）において、ＡＤＣ５は、期間５／ｆｓの間、アナログデジタル変換結果を保持するものとして示されている。
　制御部８においては、（ｇ）に示したように、ＣＬＫ５の周期（＝５／ｆｓ）で、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力（デジタル信号）と、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力（デジタル信号）を順次比較する。
　このように、制御部８における比較処理の周期は５／ｆｓ［ｓｅｃ］と低速とあってよい。なお、（ｇ）のＯＮ（Ｈｉｇｈ）が比較ＯＮ（比較イネーブル）、ＯＦＦ（ＬＯＷ）が比較ＯＦＦ（比較ディスエーブル）に対応する。（ｇ）に示すように、５／ｆｓの５サイクルの期間うち、前から４サイクル（４／ｆｓ［ｓｅｃ］）が比較ＯＮ、最後の１サイクル（１／ｆｓ［ｓｅｃ］）は比較ＯＦＦとする。
　図２において、（ｆ）と（ｂ）間～（ｆ）と（ｅ）間の各両端矢印実線は、
・１サイクル目からの（ｆ）のＡＤＣ５の出力「１Ａ」と、（ｂ）のＡＤＣ１の出力「１Ａ」とを制御部８で比較、
・６サイクル目（＝（４×１＋１）＋１）からの（ｆ）のＡＤＣ５の出力「２Ｂ」と、（ｃ）のＡＤＣ２の出力「２Ｂ」との比較、
・１１サイクル目（＝２×（４×１＋１）＋１）からの（ｆ）のＡＤＣ５の出力「３Ｃ」と、（ｄ）のＡＤＣ３の出力「３Ｃ」との比較、
・１６サイクル目（＝３×（４×１＋１）＋１）からの（ｆ）のＡＤＣ５の出力「４Ｄ」と、（ｅ）のＡＤＣ４の出力「４Ｄ」との比較、さらに、再び巡回して、
・２１サイクル目（＝４×（４×１＋１）＋１）からの（ｆ）のＡＤＣ５の出力「１Ｆ」と、（ｂ）のＡＤＣ１の出力「１Ｆ」との比較、・・・・
　が、制御部８で順次行われる様子（対応関係）を模式的に示している。
　制御部８は、クロック生成部７から、周波数ｆｓのクロック信号ＣＬＫと５分周クロックＣＬＫ５を受け、例えば５分周クロックＣＬＫ５のＬｏｗからＨｉｇｈへの立ち上がりからＣＬＫの４サイクルの間、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力（教師信号）と、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４のうちの１つのＡＤＣの出力を比較し、ＣＬＫの５サイクル目で比較ＯＦＦとする制御を行う。これは、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４は、ＣＬＫの４サイクル期間（４／ｆｓ［ｓｅｃ］）の間、同一のデータを出力するが、ＣＬＫの５サイクル目では、次のアナログ入力データ信号のアナログデジタル変換結果を出力し、ＣＬＫ５の１周期５／ｆｓの間（ＣＬＫの５サイクル）、同一のデジタル信号（アナログデジタル変換結果）を出力する参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力（教師信号）と相違するためである。例えば図２の（ｂ）のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１の出力においてＣＬＫ（周波数ｆｓ）の４サイクル期間（４／ｆｓ［ｓｅｃ］）「１Ａ」を出力した後、ＣＬＫの５サイクル目で「１Ｂ」を出力するが、この時点で、（ｆ）の参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力は「１Ａ」を出力している。そこで、ＣＬＫの５サイクル目で比較ＯＦＦとする。あるいは、制御部８において、比較のＯＮ、ＯＦＦの制御を行う代わりに、例えばクロックＣＬＫ５に応答して、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力（教師信号）と比較対象のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）の出力をラッチし、ラッチした結果を比較するようにしてもよい。
　図２の（ｈ）、（ｉ）は、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の変換周波数ｆｓ／（４×ｎ＋１）において、ｎ＝２の場合の、出力を示す。参照用Ａ／Ｄ変換回路（ＡＤＣ）５の変換周波数は、ｆｓ／（４×ｎ＋１）＝ｆｓ／９となり、さらに低速となる。
　図２の（ｈ）と（ｂ）間～（ｈ）と（ｅ）間の各両端矢印の破線は、
・１サイクル目からの（ｆ）のＡＤＣ５の出力「１Ａ」と、（ｂ）のＡＤＣ１の出力「１Ａ」との比較、
・１０サイクル目（＝（４×２＋１）＋１）からの（ｆ）のＡＤＣ５の出力「２Ｃ」と、（ｂ）のＡＤＣ２の出力「２Ｃ」との比較、
・１９サイクル目（＝２×（４×２＋１）＋１）からの（ｆ）のＡＤＣ５の出力「３Ｅ」とＡＤＣ３の出力「３Ｅ」との比較、
・２８サイクル目（＝３×（４×２＋１）＋１）からの（ｆ）のＡＤＣ５の出力「４Ｇ」とＡＤＣ４の出力４「Ｇ」との比較、・・・
　が制御部８で順次行われる様子を模式的に示している。
　図１の制御部８は、図２の（ｉ）に示した９／ｆｓ（＝１／ｆｓ／９）の周期で、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力と、４並列のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力とを、順次比較する。すなわち、制御部８における、比較処理の周期は、９／ｆｓ［ｓｅｃ］と低速でよい。（ｉ）のＯＮ（Ｈｉｇｈ）が比較ＯＮ、ＯＦＦ（ＬＯＷ）が比較ＯＦＦに対応する。周期９／ｆｓ（ＣＬＫ９サイクルの期間）のうちの前半の４サイクルが比較、後半の５サイクルは、比較ＯＦＦとする。なお、制御部８は、例えばクロック信号ＣＬＫ５の例えば立ち上がりエッジを用いて、周波数ｆｓのＣＬＫの９サイクル毎に、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力うちの対応する出力を内部でラッチし、ラッチしたｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）の出力と、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力を比較する構成としてもよい。
　なお、図２のタイミング図では、例えば（ｂ）に示すように、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１は４／ｆｓ周期（周波数ｆｓのＣＬＫの４サイクル）のうち１サイクル目からアナログデジタル変換結果１Ａを出力し、４サイクルの間出力１Ａを保持している構成として示されている。しかしながら、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１は、周波数ｆｓのＣＬＫの１サイクル目は出力せず、２サイクル目からアナログデジタル変換結果１Ａを出力し、つづく３、４サイクルの２サイクルの間、出力１Ａを保持する構成としてもよい（この場合、図２の（ｂ）の１Ａの出力の最初のサイクルが変換開始後の２サイクル目となる）。他のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）２～４も同様である。この場合、参照用Ａ／Ｄ変換回路（ＡＤＣ）５は５／ｆｓ周期（周波数ｆｓのＣＬＫの５サイクル）のうち１サイクル目は、アナログデジタル変換結果が出力されず、２サイクル目からアナログデジタル変換結果１Ａを出力し、つづく３、４、５サイクルの３サイクルの間、出力１Ａを保持する構成としてもよい。制御部８において、比較ＯＮの期間は、周波数ｆｓのＣＬＫの５サイクルのうち、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）から出力される３サイクルとなり、残りの２サイクルの期間、比較ＯＦＦとなる。あるいは、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１は、４／ｆｓ周期（周波数ｆｓのＣＬＫの４サイクル）の変換期間のうち、周波数ｆｓのＣＬＫの１、２サイクル目は出力せず、３サイクル目からアナログデジタル変換結果１Ａを出力し、つづく４サイクル目に１Ａを保持する構成としてもよい（この場合、図２の（ｂ）の１Ａの出力の最初のサイクルが、変換開始後の３サイクル目となる）。他のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）２～４も同様である。この場合、参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、５／ｆｓ周期（周波数ｆｓのＣＬＫの５サイクル）のうち１、２サイクル目には、アナログデジタル変換結果が出力されず、３サイクル目からアナログデジタル変換結果１Ａを出力し、つづく３、４、５サイクルの３サイクルの間、出力１Ａを保持する構成としてもよい。制御部８において、比較ＯＮの期間は、周波数ｆｓのＣＬＫの５サイクルのうち、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）から出力される期間の２サイクルとなり、残りの期間（３サイクル）は比較ＯＦＦとなる。
　参照用Ａ／Ｄ変換回路（ＡＤＣ）５のサンプリング周波数（アナログデジタル変換動作周波数）ｆｓ／（４×ｎ＋１）において、ｎの値を大きくするに従い、参照用Ａ／Ｄ変換回路（ＡＤＣ）５のアナログデジタル変換動作は低速となり、比較処理の周期も低くて良い。ただし、この場合、校正に要する時間は長くなる。
　Ａ／Ｄ変換装置において、通常のＡ／Ｄ変換動作を行うシステム運用中に、電源変動、温度変化、経年変化等によって発生するｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ１～４）間の特性ばらつきの校正が行われる。このようなばらつき発生の要因は相対的にゆっくりした変動であるため、校正の処理速度、したがって、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の変換速度、制御部８における比較演算及び補正制御信号の生成処理は、いずれも、周波数ｆｓ［Ｈｚ］に対して低速であっても何等問題はない。本実施形態によれば、ｓｕｂ－Ａ／Ｄ変換回路ＡＤＣ１～４を主信号用のＡ／Ｄ変換回路として用いた通信装置に適用して好適とされる。
　以下、図１に示した実施形態に関して、更にいくつかの実施形態に即して説明する。なお、以下の実施形態では、説明のためインターリーブ数（ｓｕｂ－Ａ／Ｄ変換回路の並列数）Ｍを４として、サンプリング周波数ｆｓ［Ｈｚ］を実現するＡ／Ｄ変換装置への適用例を示すが、インターリーブ数Ｍは４に限定されるものではないことは勿論である。
＜実施形態１＞
　図３は、本発明の第１の実施形態の構成を示す図である。図３を参照すると、本実施形態は、図１の制御部８の構成として、ＡＤＣ１～ＡＤＣ４にそれぞれ対応させて、制御部９～１２を備えている。制御部９～１２は、ＡＤＣ５の出力を共通に入力し、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力をそれぞれ入力してＡＤＣ５の出力と比較し、補正制御信号を、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に対してそれぞれ出力する。
　より詳細には、図３を参照すると、本実施形態のＡ／Ｄ変換装置は、４並列インターリーブのｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と、それらの出力を処理するデジタル信号処理部６と、参照用Ａ／Ｄ変換回路（ＡＤＣ）５と、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と参照用Ａ／Ｄ変換回路（ＡＤＣ）５へサンプリングクロック信号を分配するクロック生成部７と、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力を比較しｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４へ補正制御信号を出力する制御部９～１２を備えている。
　４並列のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４は、図１と同様、ｆｓ／４［Ｈｚ］で互いに１／ｆｓ［ｓｅｃ］だけタイミング（位相）をずらせた４相のクロック信号（ＣＬＫ１～ＣＬＫ４）で、共通に入力されるアナログ入力データ信号をサンプリングし、デジタル信号に変換する。アナログ入力データ信号は、参照用Ａ／Ｄ変換回路（ＡＤＣ）５にも共通に入力される。図１と同様、参照用Ａ／Ｄ変換回路（ＡＤＣ）５はｆｓ／（４×ｎ＋１）［Ｈｚ］（ｎ＝１，２，３・・・）のクロック信号ＣＬＫ５で、アナログ入力データ信号をサンプリングする。
　制御部９～１２は、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力信号を教師信号とし、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力とそれぞれ比較し、差分が最小となるように、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に対してそれぞれ補正制御信号を与える。補正制御信号を用いて各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４におけるＤＣオフセット調整、利得調整、サンプリング位相調整などを行う。このように、参照用Ａ／Ｄ変換回路（ＡＤＣ）５とｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力に基づきバックグランドで補正制御信号を生成し、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力を参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力との誤差が最小となるように、ｓｕｂ－Ａ／Ｄ変換回路の特性の調整を繰り返すことで、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性にばらつきがある場合でも、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４間の特性を均一化することができる。
　参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、主信号系のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に対して同等以下の分解能で良く、サンプリング速度は４／（４×ｎ＋１）に低速化する。
　図４は、図３に示した実施形態の動作を説明するためのタイミング図である。図４において、参照用Ａ／Ｄ変換回路（ＡＤＣ）５のサンプリング周波数をｆｓ／５（周波数ｆｓ／（４×ｎ＋１）において、ｎ＝１の場合）としている。
　図４において、（ａ）は、タイムインターリーブ型Ａ／Ｄ変換装置の実効的な動作を示しており、サンプリング周波数はｆｓ［Ｈｚ］（ｆｓはクロックＣＬＫの周波数）である。（ｂ）～（ｅ）は、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４のｆｓ／４［Ｈｚ］での４並列のタイムインターリーブ処理を示している。（ｆ）はｆｓ／（４×ｎ＋１）［Ｈｚ］でｎ＝１とした場合の、ｆｓ／５［Ｈｚ］でサンプリングする参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力であり、これが教師信号となる。なお、図４の（ａ）～（ｆ）は、図２の（ａ）～（ｆ）と同一である。
　図４の（ｇ）～（ｊ）は、図３の制御部９～１２における比較のタイミングを示す図である。ＡＤＣ１～４の変換周期である４／ｆｓの間、比較ＯＮとし、残りの１／ｆｓ＋他の３つの制御部での比較期間（＝３×（１×４＋１）／ｆｓ）の和である１６／ｆｓの期間、比較ＯＦＦとされる。したがって、図３の制御部９～１２は、図４の（ｇ）～（ｊ）に示すように、周期が２０／ｆｓ（周波数ｆｓ／２０）であり、位相が互いに５／ｆｓずれ、最初の４／ｆｓの間、ＯＮ（Ｈｉｇｈ）、残りがＯＦＦ（Ｌｏｗ）の多相クロックに対応して、比較動作を行うことになる。
　図４の（ｇ）～（ｊ）に示す比較タイミング信号は、制御部９～１２において、ＣＬＫと（４×ｎ＋１）分周クロックＣＬＫ５からそれぞれ生成するようにしてもよいし、あるいは、図３のクロック生成部７において、出力ＣＬＫ５を４分周し、互いに５／ｆｓ位相がずれ、４／ｆｓ分、Ｈｉｇｈの多相クロックを生成し、それぞれの比較イネーブル信号として、制御部９～１２に与える構成としてもよい。なお、図３では、制御部９～１１へのＣＬＫ、ＣＬＫ５の入力は、図面の簡略化の為省略されている。
　図３の制御部９は、図４の（ｂ）のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１の出力（１Ａ、・・・１Ｆ、・・・）の１Ａ、１Ｆと、図４の（ｆ）に示す教師信号（１Ａ、２Ｂ、３Ｃ、４Ｄ、１Ｆ・・・）の１Ａ、１Ｆを、図４の（ｇ）に示すタイミングで比較し、差分が最小となるように。補正制御信号を算出し、Ａ／Ｄ変換回路（ＡＤＣ）１を校正する。
　図３の制御部１０は、図４の（ｃ）のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）２の出力（２Ａ、２Ｂ、・・・）の２Ｂと、図４の（ｆ）の教師信号（１Ａ、２Ｂ、・・・）の２Ｂとを、図４の（ｈ）に示すタイミングで比較し、差分が最小となるように補正制御信号を算出し、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）２を校正する。
　図３の制御部１１において、図４の（ｄ）のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）３の出力（３Ａ、３Ｂ、３Ｃ、・・・）の３Ｃと、図４の（ｆ）に示す教師信号（３Ｃ・・）の３Ｃを、図４の（ｉ）に示すタイミングで比較し、差分が最小となるように補正制御信号を算出し、ｓｕｂ－Ａ／Ｄ変換回路３を校正する。
　図３の制御部１２において、図４の（ｅ）に示すｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）４の出力（４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ、・・・）の４Ｄと、図４の（ｆ）に示す教師信号（１Ａ，２Ｂ、３Ｃ、４Ｄ，１Ｆ、・・・）の４Ｄを、図４の（ｊ）示すタイミングで比較し、差分が最小となるように補正制御信号を算出し、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）４を校正する。
　参照用Ａ／Ｄ変換回路（ＡＤＣ）５のサンプリング周波数はｆｓ／（４×ｎ＋１）［Ｈｚ］であればよい。ｎの値を大きくするに従い、参照用Ａ／Ｄ変換回路（ＡＤＣ）５は低速動作となり、比較処理の周期も低くて済む。ただし、この場合、校正に要する時間は長くなる。システム運用中の電源変動、温度変化、経年変化等で発生するｓｕｂ－Ａ／Ｄ変換回路間の特性ばらつきを校正するにあたり、この類のばらつきの発生要因は相対的にゆっくりとした変動であるため、校正の処理速度が低くても、特に問題はない。
＜実施形態２＞
　次に、本発明の第２の実施形態を説明する。図５は、本発明の第２の実施形態の構成を示す図である。図５を参照すると、本実施形態のＡ／Ｄ変換装置は、４並列インターリーブのｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と、それらの出力を処理するデジタル信号処理部６に加え、参照用Ａ／Ｄ変換回路（ＡＤＣ）５、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と参照用Ａ／Ｄ変換回路（ＡＤＣ）５へサンプリングクロック信号を分配するクロック生成部７と、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力を比較しｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４へ補正制御信号を出力する制御部１３を備える。
　４並列のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４は、ｆｓ／４［Ｈｚ］で互いに（１／４）×（１／（ｆｓ／４））［ｓｅｃ］だけ位相をずらせた４相のクロック信号（ＣＬＫ１～ＣＬＫ４）で、アナログ入力データ信号をサンプリングし、デジタル信号に変換する。このとき、アナログ入力データ信号をさらに並列に配した参照用Ａ／Ｄ変換回路（ＡＤＣ）５に入力する。参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、ｆｓ／（４×ｎ＋１）［Ｈｚ］（ｎ＝１，２，３・・・）のクロック信号ＣＬＫ５で、アナログ入力データ信号をサンプリングする。
　参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力信号を教師信号とし、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力とを制御部１３において比較し、差分が最小となるようにｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に補正制御信号を与える。補正制御信号を用いて各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に備えたＤＣオフセット調整、利得調整、サンプリング位相調整などを行う。このように、バックグランドで各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力と参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力との誤差が最小となるように、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性の調整を繰り返す。該調整の結果、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性にばらつきがある場合でも、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性を均一化することができる。参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、主信号系のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に対して同等以下の分解能で良く、サンプリング速度（変換速度）は、４／（４×ｎ＋１）にまで低速化する。
　図６は、本発明の第２の実施形態の動作を説明するためのタイミング図である。参照用Ａ／Ｄ変換回路（ＡＤＣ）５のサンプリング周波数をｆｓ／５としている（ｆｓ／（４×ｎ＋１）のｎ＝１）。図６の（ａ）から（ｅ）は図２の（ａ）から（ｅ）と同一である。（ｆ）は、制御部１３において、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４のそれぞれの出力をｆｓ／５の周期で、順次選択して得られる信号列である。（ｇ）は周波数ｆｓ／５［Ｈｚ］でサンプリングする参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力であり、これが教師信号となる。制御部１３において、（ｆ）に示すｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４を選択出力した信号列と、（ｇ）に示す教師信号とを、（ｈ）に示す波形の比較ＯＮのときに比較し、差分が最小となるように、補正制御信号（補正係数）を算出し、補正制御信号をそれぞれＡ／Ｄ変換回路（ＡＤＣ）１～４に与え、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４を校正する。（ｉ）の比較のタイミングは、図２の（ｇ）と同一である。
　図５の制御部１３には、図６の（ｂ）に対応して、クロックＣＬＫ（周波数ｆｓ）の１サイクル目から４サイクル分、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１からの出力１Ａを受け、５サイクル目には、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１からの出力１Ｂを受ける。Ａ／Ｄ変換回路（ＡＤＣ）５の出力は１サイクル目から４サイクル目まで、１Ａである。したがって、クロックＣＬＫの５サイクル目に、制御部１３における比較はＯＦＦとされる。
　図５の制御部１３は、図６の（ｃ）に対応して、クロックＣＬＫ（周波数ｆｓ）の６サイクル目から９サイクル目までの４サイクル分、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）２からの出力２Ｂを受け、１０サイクル目には、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）２からの出力２Ｃを受ける。Ａ／Ｄ変換回路（ＡＤＣ）５の出力は６サイクル目から９サイクル目まで、２Ｂである。したがって、クロックＣＬＫの１０サイクル目に、制御部１３における比較はＯＦＦとされる。
　図５の制御部１３は、図６の（ｄ）に対応して、クロックＣＬＫ（周波数ｆｓ）の１１サイクル目から１４サイクル目までの４サイクル分、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）３からの出力３Ｃを受け、１５サイクル目には、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）３からの出力３Ｄを受ける。Ａ／Ｄ変換回路（ＡＤＣ）５の出力は１１サイクル目から１４サイクル目まで、３Ｃである。したがって、クロックＣＬＫの１５サイクル目に、制御部１３における比較はＯＦＦとされる。
　図５の制御部１３は、図６の（ｅ）に対応して、クロックＣＬＫ（周波数ｆｓ）の１６サイクル目から１９サイクル目までの４サイクル分、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）４からの出力４Ｄを受け、２０サイクル目には、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）４からの出力４Ｅを受ける。Ａ／Ｄ変換回路（ＡＤＣ）５の出力は１６サイクル目から１９サイクル目まで、４Ｄである。したがって、クロックＣＬＫの２０サイクル目に、制御部１３における比較はＯＦＦとされる。
　本実施形態において、参照用Ａ／Ｄ変換回路（ＡＤＣ）５のアナログデジタル変換の周波数は、ｆｓ／（４×ｎ＋１）［Ｈｚ］であれば良く、ｎの値を大きくするに従い、参照用Ａ／Ｄ変換回路は低速となる。制御部１３における比較処理の周期も低くて良い。その場合、校正に要する時間は長くなるが、システム運用中の電源変動、温度変化、経年変化等で発生するｓｕｂ－Ａ／Ｄ変換回路間の特性ばらつきの校正であり、このようなばらつき発生要因は相対的にゆっくりとした変動であるため、校正の処理速度が低くても問題はない。
＜実施形態３＞
　次に本発明の第３の実施形態を説明する。図７は、本発明の第３の実施形態の構成を示す図である。図７を参照すると、本実施形態は、図１の構成に対して、４並列インターリーブのｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力を多重化する多重化回路（マルチプレクサ：ＭＵＸ）１４を備え、図１の制御部８のかわりに、マルチプレクサ（ＭＵＸ）１４の出力と参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力を入力して比較し、補正制御信号を生成し、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に供給する制御部１５を備えている。信号処理部６’はマルチプレクサ（ＭＵＸ）１４の出力を入力する。
　より詳細には、本実施形態のＡ／Ｄ変換装置は、４並列インターリーブのｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と、マルチプレクサ（ＭＵＸ）１４の出力を信号処理するデジタル信号処理部６’と、参照用Ａ／Ｄ変換回路（ＡＤＣ）５と、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と参照用Ａ／Ｄ変換回路（ＡＤＣ）５へサンプリングクロック信号を分配するクロック生成部７と、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力を比較しｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４へ補正制御信号を出力する制御部１５と、を備えている。
　本実施形態においても、図１と同様、４並列のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４は、ｆｓ／４［Ｈｚ］で互いに（１／４）×（１／（ｆｓ／４））［ｓｅｃ］だけタイミング（位相）をずらせた４相のクロック信号（ＣＬＫ１～ＣＬＫ４）で、アナログ入力データ信号をサンプリングし、デジタル信号に変換する。アナログ入力データ信号は、参照用Ａ／Ｄ変換回路（ＡＤＣ）５にも入力される。参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、ｆｓ／（４×ｎ＋１）［Ｈｚ］（ｎ＝１，２，３・・・）のクロック信号ＣＬＫ５で、アナログ入力データ信号をサンプリングする。参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力信号を教師信号とし、各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の多重した出力とを制御部１５において比較し、差分が最小となるように、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に補正制御信号（補正係数）を与える。補正制御信号を用いて各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に備えたＤＣオフセット調整、利得調整、サンプリング位相調整などを行う。このように、バックグランドで各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の出力と参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力との誤差が最小となるように、ｓｕｂ－Ａ／Ｄ変換回路の特性の調整を繰り返す。この調整の結果、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性にばらつきがある場合でも、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４の特性を均一化することができる。参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、主信号系のｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４に対して同等以下の分解能で良く、サンプリング速度は４／（４×ｎ＋１）にまで低速化する。
　図８は、本発明の第３の実施形態の動作を説明するためのタイミング図である。参照用Ａ／Ｄ変換回路（ＡＤＣ）５のサンプリング周波数をｆｓ／５としている（ｆｓ／（４×ｎ＋１）［Ｈｚ］でｎ＝１とした場合）。図８の（ａ）から（ｅ）は図２の（ａ）から（ｅ）と同一である。
　図８の（ｆ）はマルチプレクサ（ＭＵＸ）１４の出力を示し、（ａ）の信号をデジタル信号に変換したものである。マルチプレクサ（ＭＵＸ）１４は周波数ｆｓのクロックＣＬＫにしたがって、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１、２、３、４、１、２、３、４、１・・・と、巡回的に切換出力する。なお、（ａ）の各ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４間の特性ばらつきを含んでいるものとする。（ｇ）は、周波数ｆｓ／５［Ｈｚ］でサンプリングする参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力であり、これが教師信号となる。（ｈ）は、制御部１５における、ＭＵＸ１４の出力と、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力との比較を制御する信号であり、ＯＮは比較ＯＮ（比較イネーブル）、ＯＦＦは比較ＯＦＦ（比較ディスエーブル）を示す。期間５／ｆｓのうち最初の１サイクルの期間（１／ｆｓ）が比較ＯＮ（比較イネーブル）、残りの４サイクル（４／ｆｓ）は比較ＯＦＦ（比較ディスエーブル）とされる。
　図７の参照用Ａ／Ｄ変換回路（ＡＤＣ）５は、周期５／ｆｓのタイミングで、ＡＤＣ１、２、３、４の出力１Ａ、２Ｂ、３Ｃ、４Ｄ、・・・を出力する（図８の（ｇ）参照）。
　図７の制御部１５は、周期５／ｆｓの各周期の最初の１／ｆｓの期間におけるＭＵＸ１４の出力１Ａ，２Ｂ、３Ｃ、４Ｄ、・・・（図８の（ｆ））を、参照用Ａ／Ｄ変換回路（ＡＤＣ）５の出力１Ａ、２Ｂ、３Ｃ，４Ｄ、・・・（図８の（ｇ））と比較し、差分が最小となるように補正制御信号を算出し、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４を校正する。
　図７の参照用Ａ／Ｄ変換回路（ＡＤＣ）５のサンプリング周波数はｆｓ／（４×ｎ＋１）［Ｈｚ］であれば良く、ｎの値を大きくするに従い、参照用Ａ／Ｄ変換回路は低速動作とでき、比較処理の周期も低くて良い。その場合、校正に要する時間は長くなるが、本提案の目的は、システム運用中の電源変動、温度変化、経年変化等で発生するｓｕｂ－Ａ／Ｄ変換回路間の特性ばらつきの校正であり、このようなばらつき発生要因は相対的にゆっくりとした変動であるため、校正の処理速度が低くても問題はない。
　以上説明したとおり、上記実施形態によれば、複数の低速ｓｕｂ－Ａ／Ｄ変換回路を、それぞれ異なるサンプリングタイミングでデジタル信号に順次変換して等価的にサンプリング速度を上げる、タイムインターリーブ方式のＡ／Ｄ変換装置において、各ｓｕｂ－Ａ／Ｄ変換回路の回路間の特性誤差（特性のばらつき）を適応的（アダプティブ）に校正し、Ａ／Ｄ変換装置全体としての変換誤差を低減し、高精度化を可能としている。
　さらに、上記実施形態によれば、教師信号用に追加するＡ／Ｄ変換回路は、ｓｕｂ－Ａ／Ｄ変換回路のサンプリング周期よりも遅い周期でサンプリングすれば良いため、回路設計の難度を上げることなく、また回路規模の増大ならびに消費電力の増大を抑えつつ、バックグラウンドでＡ／Ｄ変換装置の校正を実現することが可能となる。なお、本発明はタイムインターリーブ型Ａ／Ｄ変換装置に限らず、複数のｓｕｂ－Ａ／Ｄ変換回路で構成されるＡ／Ｄ変換装置全般に関して、ｓｕｂ－Ａ／Ｄ変換回路間の特性を均一に校正する手段として適用可能である。
　なお、上記実施形態では、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ１～４）の通常動作時における校正手順を説明したが、上記実施形態において、ｓｕｂ－Ａ／Ｄ変換回路（ＡＤＣ）１～４と参照用Ａ／Ｄ変換回路であるＡＤＣ５に対して試験信号生成器等から試験信号（ＤＣランプ波形等コンバータ試験用の波形、あるいは正弦波等ＡＣ信号等のアナログ試験信号）を入力し、制御部において、各ＡＤＣ１～４の出力とＡＤＣ５の出力と比較することで、補正制御信号を生成するという応用を行ってもよいことは勿論である。
　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
　１～４　Ａ／Ｄ変換回路（ＡＤＣ１～４）
　５　参照用Ａ／Ｄ変換回路（ＡＤＣ５）　
　６、６’　信号処理部
　７　クロック生成部
　８、９～１２、１３、１５　制御部
　１４　マルチプレクサ

Claims (14)

  1. 　並列に接続され、クロック信号をＭ分周し互いに前記クロック信号１サイクル分等間隔に離間したＭ相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換する第１乃至第Ｍ（ただし、Ｍは予め定められた２以上の整数）のＡ／Ｄ変換回路と、
    　前記クロック信号を（ｎ×Ｍ＋１）分周したサンプリング信号（ただし、ｎは予め定められた正整数）に応答してアナログ入力信号をデジタル信号に変換する参照用Ａ／Ｄ変換回路と、
    　を備え、前記第１乃至第ＭのＡ／Ｄ変換回路と前記参照用Ａ／Ｄ変換回路は、アナログ入力が共通に接続され、
    　前記第１乃至第ＭのＡ／Ｄ変換回路に関して、予め定められた順序で、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、前記Ａ／Ｄ変換回路からのデジタル信号と、前記参照用Ａ／Ｄ変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記Ａ／Ｄ変換回路に供給する制御部と、
    　を備えたＡ／Ｄ変換装置。
  2. 　前記制御部が、前記第１乃至第ＭのＡ／Ｄ変換回路に対応して、第１乃至第Ｍの制御部をそれぞれ備えている、請求項１のＡ／Ｄ変換装置。
  3. 　前記第１乃至第Ｍの制御部の各々は、前記第１乃至第ＭのＡ／Ｄ変換回路のうち前記各々の制御部に対応するＡ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で出力されるデジタル信号とを、前記クロック信号のＭ×（ｎ×Ｍ＋１）サイクルの周期で比較する、請求項２のＡ／Ｄ変換装置。
  4. 　前記制御部は、前記第１乃至第ＭのＡ／Ｄ変換回路からそれぞれ出力される前記第１乃至第Ｍのデジタル信号を並列に入力する、請求項１のＡ／Ｄ変換装置。
  5. 　前記制御部が、前記第１乃至第ＭのＡ／Ｄ変換回路のうちの一つのＡ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から出力されるデジタル信号との比較をイネーブルとする期間は、最大、前記クロック信号のＭサイクルである、請求項１のＡ／Ｄ変換装置。
  6. 　前記第１乃至第ＭのＡ／Ｄ変換回路から、前記クロック信号の１サイクル分離間したタイミングにて前記クロック信号のＭサイクルの周期でそれぞれ出力される第１乃至第Ｍのデジタル信号を、巡回的に、前記クロック信号の周期で切換選択して出力する多重化回路を備え、
    　前記制御部は、前記多重化回路から前記クロック信号の周期で巡回的に順次切換出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で出力されるデジタル信号と、を、前記クロック信号の（ｎ×Ｍ＋１）サイクルのうち予め定められた所定番目の１サイクルに、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、比較する、請求項１のＡ／Ｄ変換装置。
  7. 　前記制御部は、前記第１乃至第ＭのＡ／Ｄ変換回路の各Ａ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から出力されるデジタル信号との差分が最小となるように、前記補正制御信号を生成する、請求項１のＡ／Ｄ変換装置。
  8. 　並列接続された第１乃至第Ｍ（ただし、Ｍは予め定められた２以上の整数）のＡ／Ｄ変換回路が、クロック信号をＭ分周し互いに前記クロック信号１サイクル分等間隔に離間したＭ相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換するタイムインターリーブ方式のＡ／Ｄ変換装置の補正制御方法であって、
    　前記第１乃至第Ｍ（ただし、Ｍは予め定められた正整数）のＡ／Ｄ変換回路とアナログ入力が共通接続された参照用Ａ／Ｄ変換回路を設け、
    　前記参照用Ａ／Ｄ変換回路では、前記クロック信号を（ｎ×Ｍ＋１）分周したサンプリング信号（ただし、ｎは予め定められた正整数）に応答してアナログ入力信号をデジタル信号に変換し、
    　制御部にて、前記第１乃至第ＭのＡ／Ｄ変換回路に関して、予め定められた順序で、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、前記Ａ／Ｄ変換回路からのデジタル信号と、前記参照用Ａ／Ｄ変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記Ａ／Ｄ変換回路に供給する、Ａ／Ｄ変換装置の補正制御方法。
  9. 　前記制御部として、前記第１乃至第ＭのＡ／Ｄ変換回路に対応して、第１乃至第Ｍの制御部をそれぞれ設けた、請求項８のＡ／Ｄ変換装置の補正制御方法。
  10. 　前記第１乃至第Ｍの制御部の各々は、前記第１乃至第ＭのＡ／Ｄ変換回路のうち前記各々の制御部に対応するＡ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で出力されるデジタル信号とを、前記クロック信号のＭ×（ｎ×Ｍ＋１）サイクルの周期で比較する、請求項９のＡ／Ｄ変換装置の補正制御方法。
  11. 　前記制御部は、前記第１乃至第ＭのＡ／Ｄ変換回路からそれぞれ出力される前記第１乃至第Ｍのデジタル信号を並列に入力する、請求項８のＡ／Ｄ変換装置の補正制御方法。
  12. 　前記制御部が、前記第１乃至第ＭのＡ／Ｄ変換回路のうちの一つのＡ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から出力されるデジタル信号との比較をイネーブルとする期間は、最大、前記クロック信号のＭサイクルである、請求項８のＡ／Ｄ変換装置の補正制御方法。
  13. 　前記第１乃至第ＭのＡ／Ｄ変換回路から、前記クロック信号の１サイクル分離間したタイミングにて前記クロック信号のＭサイクルの周期でそれぞれ出力される第１乃至第Ｍのデジタル信号を、多重化回路で、巡回的に、前記クロック信号の周期で切換選択して多重化し、
    　前記制御部は、前記多重化回路から前記クロック信号の周期で巡回的に順次切換出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で出力されるデジタル信号と、を、前記クロック信号の（ｎ×Ｍ＋１）サイクルのうち予め定められた所定番目の１サイクルに、前記クロック信号の（ｎ×Ｍ＋１）サイクルの周期で、比較する、請求項８のＡ／Ｄ変換装置の補正制御方法。
  14. 　前記制御部は、前記第１乃至第ＭのＡ／Ｄ変換回路の各Ａ／Ｄ変換回路から出力されるデジタル信号と、前記参照用Ａ／Ｄ変換回路から出力されるデジタル信号との差分が最小となるように、前記補正制御信号を生成する、請求項８のＡ／Ｄ変換装置の補正制御方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012519419A (ja) * 2009-02-27 2012-08-23 アナログ ディヴァイスィズ インク アパーチャ遅延不整合によって発生する時間インタリーブのアナログ−デジタル変換器内の誤差を減少させる方法
JP2015192397A (ja) * 2014-03-28 2015-11-02 株式会社デンソー Ａ／ｄ変換装置
JP2015231239A (ja) * 2014-06-06 2015-12-21 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ Ａ／ｄ変換器における帯域幅不整合推定のための方法及び回路
JP2018520582A (ja) * 2015-05-29 2018-07-26 テレフオンアクチーボラゲット エルエム エリクソン（パブル） アナログ−デジタル変換器システム
JP2021175171A (ja) * 2020-04-29 2021-11-01 創意電子股▲ふん▼有限公司 アナログデジタル変換システム、クロックスキューの校正方法及び関連のコンピュータプログラム製品
US11258433B1 (en) 2020-09-16 2022-02-22 Kioxia Corporation Semiconductor integrated circuit and receiving device
US11641211B2 (en) 2019-03-04 2023-05-02 Mitsubishi Electric Corporation Receiver device and reception method

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2555434A4 (en) * 2010-03-26 2013-10-09 Nec Corp TIME-INTERLACING A / D CONVERSION DEVICE
JP5468442B2 (ja) * 2010-03-31 2014-04-09 本田技研工業株式会社 Ａｄ変換回路、及び、誤差補正方法
US8564462B2 (en) 2010-09-08 2013-10-22 Broadcom Corporation Digital correction techniques for data converters
US9030341B2 (en) * 2012-06-27 2015-05-12 Broadcom Corporation Compensation for lane imbalance in a multi-lane analog-to-digital converter (ADC)
GB2517152A (en) * 2013-08-12 2015-02-18 Gde Technology Ltd Position sensor
CN104702281B (zh) * 2015-03-11 2017-12-05 华为技术有限公司 一种采样时钟产生电路及模数转换器
CN106130551A (zh) * 2015-05-07 2016-11-16 松下知识产权经营株式会社 A/d 转换器
US9485039B1 (en) * 2015-06-11 2016-11-01 Applied Micro Circuits Corporation Calibration and tracking of receiver
US9843335B2 (en) * 2015-12-29 2017-12-12 Schweitzer Engineering Laboratories, Inc. Supervision of input signal channels
US9602119B1 (en) 2016-02-09 2017-03-21 Applied Micro Circuits Corporation Gain calibration by applying a portion of an input voltage to voltage associated with a capacitor array
PL238760B1 (pl) * 2017-12-08 2021-10-04 Politechnika Slaska Im Wincent Sposób i urządzenie do pomiaru interwałów czasowych
PL238759B1 (pl) * 2017-12-08 2021-10-04 Politechnika Slaska Im Wincent Sposób i urządzenie do pomiaru pojedynczych interwałów czasowych
US11677409B2 (en) * 2021-03-19 2023-06-13 Microsoft Technology Licensing, Llc Cloud assisted calibration of analog-to-digital converters
JP2022146460A (ja) 2021-03-22 2022-10-05 キオクシア株式会社 半導体回路、受信装置及びメモリシステム
TWI778590B (zh) * 2021-04-21 2022-09-21 創意電子股份有限公司 類比數位轉換器裝置與校正電路控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308804A (ja) * 2000-04-27 2001-11-02 Agilent Technologies Japan Ltd 冗長性をもったインターリーブ方法と、それを利用したａ／ｄ変換器と、ｄ／ａ変換器、トラック・ホールド回路
JP2009130444A (ja) * 2007-11-20 2009-06-11 Hitachi Ltd アナログデジタル変換器チップおよびそれを用いたｒｆ−ｉｃチップ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0866562A1 (fr) * 1997-03-18 1998-09-23 Koninklijke Philips Electronics N.V. Dispositif de conversion analogique/numérique muni d'un agencement de calibration de gain.
TW591095B (en) * 2000-10-25 2004-06-11 Harima Chemical Inc Electro-conductive metal paste and method for production thereof
US7336729B2 (en) * 2001-03-01 2008-02-26 Broadcom Corporation Digital signal processing based de-serializer
US6433712B1 (en) * 2001-07-25 2002-08-13 Texas Instruments Incorporated Offset error compensation of input signals in analog-to-digital converter
JP2003133954A (ja) 2001-10-26 2003-05-09 Agilent Technologies Japan Ltd インターリーブａ／ｄ変換器の校正方法
DE102004049481B4 (de) * 2004-10-11 2007-10-18 Infineon Technologies Ag Analog-Digital-Wandler
JP4774953B2 (ja) 2005-11-28 2011-09-21 株式会社日立製作所 時間インターリーブａｄ変換器
TWI355829B (en) * 2007-12-26 2012-01-01 Ind Tech Res Inst Circuit and method for calibrating direct current
EP2555434A4 (en) * 2010-03-26 2013-10-09 Nec Corp TIME-INTERLACING A / D CONVERSION DEVICE
US8446304B2 (en) * 2010-06-30 2013-05-21 University Of Limerick Digital background calibration system and method for successive approximation (SAR) analogue to digital converter
US8325072B2 (en) * 2011-01-10 2012-12-04 Intel Mobile Communications GmbH Calibration circuit and method for calibrating capacitive compensation in digital-to-analog converters

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308804A (ja) * 2000-04-27 2001-11-02 Agilent Technologies Japan Ltd 冗長性をもったインターリーブ方法と、それを利用したａ／ｄ変換器と、ｄ／ａ変換器、トラック・ホールド回路
JP2009130444A (ja) * 2007-11-20 2009-06-11 Hitachi Ltd アナログデジタル変換器チップおよびそれを用いたｒｆ−ｉｃチップ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012519419A (ja) * 2009-02-27 2012-08-23 アナログ ディヴァイスィズ インク アパーチャ遅延不整合によって発生する時間インタリーブのアナログ−デジタル変換器内の誤差を減少させる方法
JP2015192397A (ja) * 2014-03-28 2015-11-02 株式会社デンソー Ａ／ｄ変換装置
JP2015231239A (ja) * 2014-06-06 2015-12-21 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ Ａ／ｄ変換器における帯域幅不整合推定のための方法及び回路
JP2018520582A (ja) * 2015-05-29 2018-07-26 テレフオンアクチーボラゲット エルエム エリクソン（パブル） アナログ−デジタル変換器システム
US11641211B2 (en) 2019-03-04 2023-05-02 Mitsubishi Electric Corporation Receiver device and reception method
JP2021175171A (ja) * 2020-04-29 2021-11-01 創意電子股▲ふん▼有限公司 アナログデジタル変換システム、クロックスキューの校正方法及び関連のコンピュータプログラム製品
JP7028920B2 (ja) 2020-04-29 2022-03-02 創意電子股▲ふん▼有限公司 アナログデジタル変換システム、クロックスキューの校正方法及び関連のコンピュータプログラム製品
US11258433B1 (en) 2020-09-16 2022-02-22 Kioxia Corporation Semiconductor integrated circuit and receiving device

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