WO2014038056A1 - インターリーブａ／ｄ変換器 - Google Patents

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WO2014038056A1
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analog
digital converter
input
unit
adc
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PCT/JP2012/072837
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中村　洋平
俊 大島
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株式会社日立製作所
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    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type

Definitions

  • the present invention relates to an interleaved A / D converter.
  • ADC analog-to-digital converter
  • ADCs used in measuring instruments such as inspection devices used in semiconductor manufacturing
  • miniaturization advances high-speed, high-resolution medical diagnostic devices for more accurate diagnosis
  • the rate at which a single ADC can sample while maintaining an effective resolution of 10 bits or more is considered to be limited to about 250 MHz because of the rate limiting derived from the frequency characteristics of the transistors constituting the ADC.
  • time interleaving that parallelizes a plurality of ADCs, sets a time difference between the respective sampling timings, and increases the conversion speed as a whole has attracted attention.
  • this technique also has a limited resolution that can be guaranteed due to mismatches such as DC offset, conversion gain variation, and sampling clock timing shift in each paralleled ADC.
  • Patent Documents 1 and 2 are disclosed in Patent Documents 1 and 2 and Non-Patent Documents 2 and 3 to solve this problem. Heading to
  • Non-Patent Document 1 shows one typical configuration example of an interleave ADC.
  • 80 ADCs of 250 MS / s and 8 bits are arranged in parallel to realize an ADC having a sampling rate of 20 GS / s.
  • the analog input signal conveyed to the ADC is received by a high-speed buffer and distributed to a parallel ADC sampling circuit (a circuit described as 80 T / H in Non-Patent Document 1) in the subsequent stage. .
  • each ADC sampling circuit releases charge to the input at the sampling clock edge, and other parallel ADCs sample signals disturbed by this charge, thereby limiting the effective resolution.
  • the problem that it will be done arises.
  • the important point here is that the digital correction method cannot be effective against irregular factors, and directly leads to a decrease in effective resolution.
  • the existing digital correction method cannot be applied because the charge released from the ADC input depends irregularly on the input signal. This problem will not be a problem if the effective resolution of 8 bits targeted in Non-Patent Document 1 is used, but it becomes a new problem that it becomes a barrier to realizing a resolution larger than this.
  • Each ADC sampling circuit arranged in parallel in the interleave ADC performs charge discharge depending on the input signal at the time of sampling, and the other ADC arranged in parallel samples the disturbed input signal, thereby reducing the resolution of the interleave ADC.
  • the problem to be solved is a problem to be solved by the invention.
  • a common differential sampling clock signal is input to one set of ADCs that are sampled with a ⁇ phase shift of each ADC paralleled in the interleave ADC, and a separate buffer is provided in front of the input sampling circuit,
  • the above problem can be improved by isolating the common analog input signal line and the ADC input terminal and digitally correcting characteristic deterioration due to buffer insertion.
  • the sampling timing of a pair of ADCs having the highest possibility of interference due to the symmetry of the differential signal is accurately engraved with a ⁇ phase difference by a common sampling clock, so that the ideal ADC sampling timing is obtained.
  • the interference between the ADC inputs due to an error from the value is suppressed, and further, the input signal is transmitted to the ADC sampling circuit of the subsequent stage by the buffer, but the charge discharged from the ADC sampling circuit is shielded by the buffer and not transmitted to the common analog input signal line.
  • Other parallel ADCs do not receive interference with each other, and characteristic deterioration due to buffer insertion is suppressed by digital correction, so that a reduction in resolution can be prevented.
  • FIG. 6 is a diagram illustrating Example 1;
  • FIG. 3 is a diagram illustrating an embodiment of a digital correction unit in Example 1.
  • FIG. 3 is a diagram illustrating an example of an embodiment of a delay device in Example 1.
  • FIG. 6 is a diagram illustrating a second embodiment.
  • FIG. 6 is a diagram illustrating an embodiment of a buffer unit in Example 2.
  • FIG. 6 is a diagram illustrating Example 3;
  • FIG. 6 is a diagram illustrating Example 4;
  • FIG. 10 is a diagram for explaining a clock phase relationship in the sixth embodiment.
  • FIG. 1 shows an embodiment of an interleave ADC according to the first embodiment.
  • the input terminal of the reference ADC 104 is connected to the common analog input signal line.
  • the ADC 101-k and the reference ADC 104 include an input sampling circuit.
  • the digital output of each ADC 101-k is connected to the digital correction unit 102, and a direct current offset, a conversion gain variation, and a sampling timing shift generated in each AD conversion path based on a comparison between the output of the ADC 104 and the output of each ADC 101-k.
  • the mismatch between each AD conversion path is corrected.
  • the ideal sampling timing refers to a timing at which the sampling intervals between adjacent ADCs 101-k are equal for all sampling timings.
  • FIG. 2 shows a specific configuration of the digital correction unit.
  • the AD conversion result output from each ADC 101-k is connected to a gain correction unit 201-k (k is an integer of 1 to N) to correct the gain mismatch, and the corrected output is supplied to the gain correction unit 201-k.
  • the offset is corrected by the connected offset correction unit 202-k, and the corrected output result is further corrected by the skew correction unit 203-k and output to the multiplexer 103.
  • the skew is a deviation from the ideal sampling timing of the sampling in each ADC 101-k.
  • the gain correction unit, the offset correction unit, and the skew correction unit make a difference between the results output from the reference ADC 104 and the skew correction unit by the subtractor 204-k, and reduce the difference value (hereinafter referred to as e (k)). Each correction value is determined.
  • e (k) the difference value
  • the AD conversion data (d0 (k, t)) output from each unit ADC 101-k is input to the gain correction unit 201-k.
  • the gain correction unit 201-k the difference e (k) from the ideal AD conversion result obtained by the subtractor 204-k is converted by the multiplier 205-k into the AD conversion result d0 (k, t), Multiply by the gain correction loop factor ⁇ G.
  • the output result of the multiplier 205-k is input to the adder 206-k, and is combined with the adder output one clock cycle before delayed by the delay unit 207-k.
  • the output value ⁇ G (k, t) of the delay unit 207-k is a value obtained by integrating the output of the multiplier 205-k from the start of digital correction.
  • the structure constituted by the adder 206-k and the delay unit 207-k is generally known as an integrator.
  • ⁇ G (k, t) corresponds to a gain error between the reference ADC 104 and the unit ADC 101-k, and ⁇ G (k, t) is multiplied by the AD conversion data d0 (k, t) by the multiplier 208-k to obtain a gain. It is output as the output d1 (k, t) of the correction unit 201-k.
  • the output result d1 (k, t) corrected by the gain correction unit 201-k is input to the offset correction unit 202-k.
  • the difference value e (k) from the ideal conversion result and the offset correction loop coefficient ⁇ OFS are multiplied by the multiplier 209-k.
  • the output result of the multiplier 209-k is input to the adder 210-k, and is combined with the adder output one clock cycle before delayed by the delayer 211-k.
  • the output value ⁇ V (k, t) of the delay unit 211-k is a value obtained by integrating the output of the multiplier 209-k from the start of digital correction.
  • ⁇ V (k, t) corresponds to an offset error between the reference ADC 104 and the unit ADC 101-k, and the input data d1 (k, t) is subtracted by ⁇ V (k, t) by the adder 212-k to correct the offset.
  • the output is output as d2 (k, t) of the unit 202-k.
  • the output result d2 (k, t) corrected by the offset correction unit 202-k is input to the skew correction unit 203-k. Further, a time differential value of d2 (k, t), d (d2 (k, t-XT)) / dt is also input to the skew correction unit 202-k.
  • XT [s] is a delay time necessary for calculating a differential value by an FIR filter or the like
  • T [s] is one clock cycle period.
  • d (d2 (k, t ⁇ XT)) / dt can be calculated by an FIR filter or the like, and a specific method thereof will be described later.
  • the difference e (k) from the ideal AD conversion result obtained by the subtractor 204-k is d (d2 (k, t-XT) by the multiplier 213-k. ) / Dt and the skew correction loop coefficient ⁇ SKEW.
  • the output result of the multiplier 213-k is input to the adder 214-k, and is combined with the adder output one clock cycle before delayed by the delay unit 215-k.
  • the output value ⁇ t (k, t) of the delay unit 215-k is a value obtained by integrating the output of the multiplier 214-k from the start of digital correction.
  • ⁇ t (k, t) corresponds to a sampling timing error between the reference ADC 104 and the unit ADC 101-k
  • ⁇ t (k, t) is obtained by the multiplier 216-k by d (d2 (k, t ⁇ XT)) / Multiply by dt.
  • the result, ⁇ t (k, t) ⁇ d (d2 (k, t ⁇ XT)) / dt corresponds to the error of the AD conversion result caused by the sampling timing error.
  • the input data d2 (k, t) is input to the delay unit 217-k, and the output d2 (k, t-XT) of the delay unit 217-k is the output of the multiplier 216-k in the adder 218-k.
  • a certain ⁇ t (k, t) ⁇ d (d2 (k, t ⁇ XT)) / dt is subtracted and output as an output d3 (k, t) of the skew correction unit 203-k.
  • FIG. 9A shows an example of an embodiment of an FIR filter for obtaining a differential value d (d2 (k, t ⁇ XT)) / dt.
  • the FIR filter receives the offset correction unit output d2 (k, t) of FIG. 2, and is connected to each delay unit 901-n (n is an integer of 1 to K) connected to the input and to the subsequent stage of the delay unit, and the weight A tap unit 902-n for applying a coefficient and an adder 903 for adding the outputs multiplied by the weighting coefficient.
  • different ADC outputs can be input. In this example, four ADCs are interleaved.
  • the output of ADC 101-k is input to delay block 901-n or tap section 902-n, respectively, and the output of delay block 901-n is input to 902-n and multiplied by a weighting factor.
  • the outputs multiplied by the respective weighting factors are added by an adder 903 and output.
  • the differential value d (d2 (k, t ⁇ XT)) / dt can be obtained from the adder 903 by setting the weighting coefficient in each tap unit 902-n to an appropriate value.
  • the AD conversion results of the ADCs 101-k corrected by the digital correction unit 102 are integrated by the multiplexer 103 and output as a series of time series data.
  • Each ADC 101-l (l is an odd number from 1 to N) has a pair of ADCs 101-m (m is an even number from 1 to N), and the positive input clock terminal of each ADC 101-l is a pair of ADCs 101-l.
  • the negative input clock terminal of each ADC 101-l is connected to the positive input clock terminal of the ADC 101-m paired with the negative input clock terminal of -m.
  • the differential clock signal line is connected to the differential input clock terminals of the ADCs 101-1 and 101-m connected to each other via the delay unit 105-k, and the sampling clock signal having the frequency fs is input.
  • the positive and negative two signal lines of the differential input signal line may be connected to either of the two signal lines connecting the clock terminals of the ADC 101-l and ADC 101-m, respectively.
  • the value of the analog input signal Vin AD-converted at the sampling rate fs is output as a digital signal from each ADC 101-k, and they are complementary to each other.
  • a digital output Dout obtained by AD conversion at an interval of t + 1 / (fs ⁇ N) is obtained from the multiplexer, and as a result, AD conversion is performed at a sampling rate of fs ⁇ N.
  • each ADC 101-l is connected to the negative input clock terminal of the pair of ADC 101-m, and the negative input clock terminal of each ADC 101-l is connected to the positive input clock terminal of the pair of ADC 101-m. It may be the point that has been done. With this connection, the ADC 101-l and ADC 101-m that are paired share one type of sampling clock signal, but their clock input terminals are connected to each other in the positive and negative directions.
  • the ADC 101-m operates assuming that sampling clocks having opposite phases are input to each other.
  • the paired ADCs 101-k sample the input signals with a time difference of 1 / (fs ⁇ 2) and perform AD conversion.
  • the ADC 101-k turns the switch on and off by an internal sampling mechanism at the rising and falling moments of the sampling clock input to the ADC 101-k (hereinafter referred to as clock edges).
  • a kickback phenomenon is observed in which the charge accumulated in the sampling capacitor and the charge accumulated in the transistor constituting the switch are released from the input terminal of the ADC 101-k, and the input signal is disturbed.
  • ADC 101-k samples the input at the falling edge of the sampling clock and shifts to the sampling period at the rising edge of the sampling clock.
  • An ADC 101-k is most strongly affected by the input disturbance that occurs immediately before it.
  • ADC 1 and ADC 2 connected in parallel to the common analog input terminal.
  • sampling clock signals generated by different paths are input to these ADCs and each has a phase difference of 1 / (fs ⁇ 2)
  • the sampling clock phase difference generation method and the influence of the wiring path Therefore, the timing of the clock edge is shifted between ADC 1 and ADC 2 and an event occurs in which ADC 2 disturbs the analog input signal at the clock edge input to ADC 2 just before ADC 1 samples.
  • the kickback component is about 3 mV. If the ADC 1 samples the input signal as it is before the kickback component converges, it becomes less than 8 bits in terms of effective resolution.
  • the sampling clock input to the ADC No. 2 is the same as the sampling clock input to the ADC No. 1 although the connection is different. Therefore, the clock edge timing is almost the same. Therefore, if the time for the disturbance of the input generated by the ADC 2 to reach the input of the ADC 1 through the signal line is taken into consideration, the input disturbance generated by the ADC 2 does not affect the sampling of the ADC 1. This is because if the time at which the ADC 1 generates a disturbance component with respect to the input signal line at the clock edge timing is t1, the ADC 2 samples at exactly the same time as t1.
  • ADC 2 is not affected by the disturbance caused by ADC 1. This is also the case when ADC part 2 samples, and so on between the other ADC 101-k pairs.
  • This embodiment avoids such a phenomenon that the input signal just disturbed due to the timing shift between the sampling clocks is sampled, and at least 1 / (fs is required for the disturbed input to converge. ⁇ The period of N) is secured. Further, this embodiment is characterized by further comprising a digital correction unit, and the reason and effect will be described below.
  • a pair of ADC 101-l and ADC 101-m share one type of sampling clock signal, and the clock input terminals are connected to each other in the positive and negative directions, so that between ADC 101-l and ADC 101-m.
  • the operation is performed when sampling clocks having inversion phases are input, and as a result, the paired ADCs 101-k sample the input signals with a time difference of 1 / (fs ⁇ 2) and perform AD conversion. As described above, this ensures that the sampling timing between the paired ADCs is exactly 1 / (fs ⁇ 2) time difference from the nature of the differential sampling clock signal.
  • this sampling timing error is corrected using the reference ADC 104 and the digital correction unit 102, thereby solving the above-described problem that the sampling timing between ADCs deviates from the ideal value.
  • an inductance element 300 and a capacitance element An LC filter delay device using 301 is shown in FIG.
  • filter types such as a Butterworth filter and a Chebyshev filter.
  • an LC filter called a Bessel filter with little change in delay characteristics in a wide frequency band will be described as an example.
  • 3B shows element constants of a fifth-order ⁇ -type Bessel filter normalized to a cutoff frequency of 1 ⁇ 2 ⁇ [Hz] and an impedance of 1 [ ⁇ ].
  • the impedance of the conversion destination is R [ ⁇ ]
  • K R / 1
  • K is applied to all inductance element values, and all capacitance element values are converted. Is divided by K.
  • M fc ⁇ 2 ⁇ .
  • the delay amount of the signal input to the filter depends on the frequency of the input signal, the cutoff frequency of the filter, and the order of the filter, an appropriate amount of delay occurs with respect to the sampling clock frequency fs using a circuit simulator or numerical calculation. What is necessary is just to calculate M and to design a filter.
  • the capacitance elements 301 to a variable capacitor 303, it is possible to provide an adjustable width of the delay amount.
  • FIG. 4 shows an embodiment of an interleave ADC according to the second embodiment.
  • This example is shown as an example of a solution for further improving the problem that the kickback component of the ADC in Example 1 disturbs the input signal.
  • the input terminal of the buffer unit 401-k is connected to the common analog input signal line.
  • the input terminal of the buffer unit 400 is connected to the common input signal line, and the input terminal of the reference ADC 104 is connected to the output terminal of the buffer unit 400.
  • the ADC 101-k and the reference ADC 104 include an input sampling circuit.
  • each ADC 101-k is connected to the digital correction unit 102, and in the same way as in the first embodiment, the comparison with the output of the ADC 104 causes a direct current offset, conversion gain variation, sampling timing shift, etc. A mismatch between AD conversion paths is corrected.
  • the AD conversion results of the ADCs 101-k corrected by the digital correction unit 102 are integrated by the multiplexer 103 and output as a series of time series data.
  • Each ADC 101-l (l is an odd number from 1 to N) has a pair of ADCs 101-m (m is an even number from 1 to N), and the positive input clock terminal of each ADC 101-l is a pair of ADCs 101-l.
  • the negative input clock terminal of each ADC 101-l is connected to the positive input clock terminal of the ADC 101-m paired with the negative input clock terminal of -m.
  • the differential clock signal line is connected to the differential input clock terminals of the ADCs 101-1 and 101-m connected to each other via the delay unit 105-k, and the sampling clock signal having the frequency fs is input.
  • the positive and negative two signal lines of the differential input signal line may be connected to either of the two signal lines connecting the clock terminals of the ADC 101-l and ADC 101-m, respectively.
  • a feature of this embodiment is a buffer unit 401-k provided between the ADC 101-k and the common analog input signal line.
  • FIG. 5A showing an embodiment of the buffer unit has a negative feedback configuration in which an analog signal input line is connected to the non-inverting input terminal of the operational amplifier 500 and the output terminal and the inverting input terminal of the operational amplifier 500 are connected.
  • the non-inverting input terminal of the operational amplifier 500 is grounded via the capacitor 501.
  • a differential operational amplifier 502 may be connected to the output of the operational amplifier 500 to differentiate the analog input signal as shown in FIG. 5B. It is possible, and it does not matter whether the analog input terminal of the unit ADC is single-ended or differential.
  • the first embodiment by using a common differential clock signal as a sampling clock between ADCs in a pair, it is possible to prevent sampling of a disturbed signal due to a shift in sampling timing between ADCs. However, no countermeasure can be taken in the case where the influence of the disturbance caused by another ADC not paired remains.
  • the buffer unit 401-k in the second embodiment has a low output impedance as a characteristic peculiar to the buffer element, and the non-inverting input terminal and the inverting input terminal of the operational amplifier 500 constituting the buffer unit are insulated. Only parasitic capacitance exists. Therefore, the signal disturbance generated on the output side of the buffer unit 401-k is hardly transmitted to the input side of the buffer unit, and the disturbance component transmitted through the parasitic capacitance is also a parasitic capacitance between the capacitance of the capacitor 501 and the input terminal of the operational amplifier 500. Since the voltage is divided according to the ratio of the magnitudes, the signal disturbance component transmitted to the input signal side is very small. As described above, in the present embodiment, by providing the buffer unit 401-k, it is possible to prevent the kickback component from being transmitted to the other ADC 101-k. It is possible to solve the back problem and secure an effective resolution.
  • FIG. 5 shows an embodiment of an interleave ADC according to the third embodiment.
  • the characteristics of the buffer section are digitally corrected in order to prevent the deterioration of the characteristics due to the provision of the buffer section disclosed in the second embodiment.
  • N ADCs 101-k 1 to N natural numbers
  • buffer units 401-k connected to the analog input terminals of the ADCs 101-k
  • the ADCs 101-k are connected. It comprises a multiplexer 103 connected to the output of the digital correction unit 102, a buffer unit 400 whose input terminal is connected to the common input signal line, and a reference ADC 104 whose input terminal is connected to the output terminal of the buffer unit 400.
  • the ADC 101-k and the reference ADC 104 include an input sampling circuit.
  • Each buffer unit 401-k receives an analog signal Vin, and ADC 101-k receives a sampling clock signal having a frequency fs.
  • the digital output of each ADC 101-k is connected to the digital correction unit 102, and a mismatch between the AD conversion paths such as a DC offset, conversion gain variation, and sampling timing shift generated in the AD conversion path from comparison with the output of the ADC 104 Correct.
  • This correction can be performed in the same manner as described in the first embodiment.
  • the digital correction unit 102 further corrects the voltage offset, voltage gain, and signal band variation of the buffer unit 401-k and the buffer unit 400.
  • the AD conversion results of the respective ADCs 101-k corrected by the digital correction unit 102 are integrated by the multiplexer 103 and output as a series of time series data.
  • the sampling clock signals input to each ADC 101-k have a phase difference with each other, and those having the closest phases have a phase difference of approximately 1 / (fs ⁇ N).
  • the feature of this embodiment is that the digital correction unit 102 simultaneously corrects characteristic variations caused by the buffer unit 401-k, particularly signal band variations.
  • the analog signal passes through a different buffer unit for each AD conversion path of the interleaved ADC, it is affected by variations in the signal band of the operational amplifier constituting the buffer unit 401-k.
  • Such a signal band variation of the buffer unit causes a reduction in the resolution of the AD conversion result synthesized by the multiplexer 103 as well as other variations.
  • the digital correction unit 102 periodically specifies the amount of mismatch between these paths by comparing the sampling of each ADC 101-k, the AD conversion result of the ADC 104, and the AD conversion result of each ADC 101-k, The digital output value of each ADC 101-k is recalculated so as to cancel these mismatches, and is output to the multiplexer.
  • the configuration of the digital correction unit is the same as the configuration of FIG. 2, and the correction parameter of the signal band is reduced to the same parameter as the correction parameter of the sampling timing described in the first embodiment, thereby preventing a reduction in resolution due to mismatch between paths. be able to. The reason is as follows.
  • the frequency characteristic of the buffer unit 401-k can be generally expressed as a transfer function of Formula 1.
  • Equation 2 can be approximated in the form of Equation 2 in a frequency band lower than the frequency band of the buffer unit 401-k.
  • the AD conversion result affected by ⁇ t can be expressed by a transfer function as shown in Equation 3.
  • a component of ⁇ t ⁇ s + ( ⁇ t 2 ) / 2 ⁇ s 2 is an error caused by ⁇ t.
  • the digital correction of the sampling timing described above in Example 1 Delta] t is the coefficient of the s, seeking a Delta] t 2/2 is the coefficient of s 2, performing a process of subtracting from the AD conversion result to calculate the error term ing.
  • the influence due to the sampling timing error and the influence caused by the frequency characteristic of the buffer occur simultaneously, it can be expressed as a transfer function as shown in Expressions 2 and 3 to 4.
  • Equation 4 it can be seen that the influence of the sampling timing error and the frequency characteristic error between the buffer units can be corrected by obtaining the s coefficient and the s 2 coefficient. It can be seen that it can be corrected by the method. In this embodiment, by obtaining this coefficient, the sampling timing mismatch and the frequency characteristic mismatch between the buffer units are corrected simultaneously. Further, the gain correction and the offset correction of the buffer unit can be performed with the configuration of FIG. 2 similarly to the first embodiment, and it is possible to further prevent the effective resolution from being lowered.
  • FIG. 7 shows an embodiment of an interleave ADC according to the fourth embodiment.
  • the simultaneous correction structure of the characteristic mismatch between the buffers and the sampling timing described in the third embodiment, and the delay device 700 capable of adjusting the phase of the clock input to the reference ADC 104. Is provided.
  • each ADC 101 -k is connected to the multiplexer 103.
  • Each ADC 101-l (l is an odd number from 1 to N) has a pair of ADCs 101-m (m is an even number from 1 to N), and the positive input clock terminal of each ADC 101-l is a pair of ADCs 101-m
  • the negative input clock terminal of each ADC 101-l is connected to the positive input clock terminal of the ADC 101-m that forms a pair.
  • a differential clock signal line is connected to the differential input clock terminals of the ADCs 101-1 and 101-m connected to each other, and a sampling clock signal having a frequency fs is input.
  • the sampling clock signal input to each differential clock signal line is k / (fs ⁇ N) (k) generated by the delay unit 105-k from the reference differential clock signal (clk +, clk ⁇ ).
  • N / 2 types of clocks having a phase of 0 to N / 2-1 (natural number).
  • the differential clock signal (clk +, clk ⁇ ) may use a balanced-unbalanced converter or other elements that convert a single-ended signal into a differential signal.
  • a differential signal directly from the clock generator. May be generated.
  • the positive and negative two signal lines of the differential input signal line may be connected to either of the two signal lines connecting the clock terminals of the ADC 101-l and ADC 101-m, respectively.
  • the reference ADC 104 connected in parallel to the analog input signal line, and the digital correction unit for correcting the output result of the ADC 101-k based on the output comparison result of the ADC 104 and each ADC 101-k. It has.
  • the buffer units 401-k and 400 are further connected between the analog input terminals of the respective ADCs 101-k and the reference ADC 104 and the common input signal line. From the comparison value between the output of the ADC 104 and the output of the ADC 101-k, the digital correction unit simultaneously determines the delay error generated between the delay devices 105-k and the characteristic variation such as the input frequency band generated between the input buffers 401-k. The calculated output value of the ADC 101-k is obtained based on the calculation.
  • a delay device 700 capable of adjusting the delay amount is provided on the clock signal line input to the reference ADC 104.
  • phase relationship between the clocks input to the reference ADC 104 and each ADC 101-k is shown in FIG. clk1 and clk2 indicate arbitrary two types of sampling clock signals having the smallest phase difference among the sampling clock signals input to any of the ADCs 101-k.
  • t1 and t2 indicate clock falling times of clk1 and clk2, respectively.
  • ref_clk is a sampling clock input to the reference ADC 104, and is a reference clock for correcting the sampling timing of the ADC 101-k.
  • Tref indicates the clock fall time of ref_clk, and t1 and t2 have a time difference of approximately 1 / (fs ⁇ N). This interval determines the sampling interval of the interleave ADC.
  • the digital correction unit compares the value AD-converted by the ADC 101-k at time t1 with the value AD-converted by the reference ADC 104 at time tref, and calculates the correction value, thereby correcting the influence due to the shift in t1. If the time between tref and t1 is too far, a correct correction value cannot be calculated.
  • clk2 since it is necessary to bring t1 closer to tref, it is necessary to increase the delay amount of clk1. However, since t1 and t2 need to be maintained at approximately 1 / (fs ⁇ N), clk2 must also increase the delay amount. In this way, all the clk delay amounts must be increased in a chained manner. However, when the delay amount is generally increased in the delay unit, the delay circuit is increased, which is not desirable in terms of mounting.
  • the delay amount adjustment width of the delay device and the delay adjustment accuracy are generally in a trade-off, it is desirable to reduce the adjustment range of the delay amount.
  • the ref_clk itself is delayed by the delay device 700 provided on the path of the ref_clk input to the reference ADC 104.
  • tref and t2 can be brought closer by delaying tref.
  • the phase relationship between the sampling clock signals input to each ADC 101-k is maintained at approximately 1 / (fs ⁇ N), and the falling edge of ref_clk is input to any one ADC 101-k at any timing. If it coincides with the falling edge of the sampling clock signal, the other falling edges of the ADC can be periodically synchronized with any falling edge of ref_clk.
  • any falling edge of ref_clk can be periodically synchronized with the falling edge of the clock input of all ADCs 101-k.
  • ADC 102 Digital correction unit 103: Multiplexer 104: ADC for reference 105-1 to 105-N: delay units 201-1 to 201-N: gain correction units 202-1 to 202-N: offset correction units 203-1 to 203-N: skew correction units 204-1 to 204-N : Subtracters 205-1 to 205-N: multipliers 206-1 to 206-N: adders 207-1 to 207-N: delay units 208-1 to 208-N: multipliers 209-1 to 209-N : Multipliers 210-1 to 210-N: adders 211-1 to 211-N: delay units 212-1 to 212-N: adders 213-1 to 213-N: multipliers 214-1 to 214-N : Adders 215-1 to 215-N: delay units 216-1 to 216-N: multipliers 217-1 to 217-N: delay units 218-1 to 218-N: adder 300: resistor 301: capacitor 302

Landscapes

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Abstract

　インターリーブＡＤＣにおいて並列された各ＡＤＣサンプリング回路が、サンプリング時に入力信号依存の電荷放出を行い、並列された他のＡＤＣがそれにより擾乱された入力信号をサンプリングすることでインターリーブＡＤＣの分解能が低下することが課題である。　タイムインターリーブ型ＡＤＣにおいて並列された各々のＡＤＣのπ位相ずれてサンプリングされる２つで１組のＡＤＣに対して共通の差動サンプリングクロック信号を入力し、さらに入力サンプリング回路前段に個別のバッファを設け、共通アナログ入力信号線とＡＤＣ入力端子を隔離し、バッファ挿入による特性劣化をデジタル補正することにより、上記課題を改善する。

Description

インターリーブＡ／Ｄ変換器
　本発明は、インターリーブＡ／Ｄ変換器に関する。
　センサによってアナログの電気信号に変換された物理情報をデジタル信号で動作する計算機が処理するためには、アナログデジタル変換器（以下ＡＤＣという）が必要である。
　微細化が進展する半導体の製造に使用される検査装置、より正確な診断をするための高速、高解像度医療診断装置など、測定機器の性能向上要求に伴い、測定器に使用されるＡＤＣに対しては常により高い性能が求められている。
　しかしながら、ＡＤＣを構成するトランジスタの周波数特性に由来する律速から、単体のＡＤＣが１０ｂｉｔ以上の有効分解能を保ちつつサンプリングできる速度は２５０MHｚ程度に限界があると見られている。
　そこで、複数のＡＤＣを並列化し、それぞれのサンプリングタイミングに時間差を設け、全体として変換速度の高速化をはかるタイムインターリーブという技術が注目されてきた。
　たとえば、８［ｂｉｔ］、２５０［ＭＳ／ｓ］（［Ｓ／ｓ］は１［ｓ］にサンプリングする回数を表す単位である。サンプリングの間隔をＴとするとＴ＝１／２５０［ＭＳ／ｓ］＝４［ｎｓ］）の単位ＡＤＣ４個を同じアナログ信号線に対して並列に接続し、そのサンプリングタイミングを１［ｎｓ］の幅でシフトしてサンプリングすることにより、全体として１／１［ｎｓ］＝１［ＧＳ／ｓ］でサンプリングすることができる。この技術を用いることにより、ＣＭＯＳトランジスタの性能限界を超えるような速度のサンプリングレートをもつＡＤＣがこれまでにもいくつか開発されてきた。
　一方、この技術も並列された各々のＡＤＣに直流オフセット、変換利得のばらつき、サンプリングクロックタイミングのずれなどのミスマッチが生じることにより、保証出来る分解能に限界があった。
　しかし、近年はこの課題に対しても、ＡＤＣ間のミスマッチをＡＤ変換後のデジタル信号領域で補正する方式が特許文献１、２や非特許文献２，３に開示されており、ミスマッチ問題は解決に向かっている。
　ところが、ミスマッチ問題が解決され、インターリーブＡＤＣの高速性を維持しつつさらなる有効分解能の向上に糸口がついてきたところで、さらに新たな課題が生じてきた。
　ここで、非特許文献１はインターリーブＡＤＣの典型的な一つの構成例を示すものである。非特許文献１では２５０ＭＳ／ｓ、８ｂｉｔのＡＤＣを８０個並列にし、２０ＧＳ／ｓのサンプリングレートをもつＡＤＣを実現している。
　ＡＤＣに搬送されてきたアナログ入力信号は高速なバッファで受けられて、後段の並列されたＡＤＣサンプリング回路（非特許文献１では８０Ｔ／Ｈと記載の回路）に分配されるという形をとっている。
　しかしながら、各々のＡＤＣサンプリング回路はサンプリングクロックエッジにおいて、入力に対して電荷を放出してしまい、他の並列されたＡＤＣがこの電荷によって乱された信号をサンプリングしてしまうことにより、有効分解能が制限されてしまうという課題が生じる。ここで重要なのはデジタル補正方式は不規則な要因に対して効果を発揮することはできず、直接、有効分解能の低下につながるという点である。
　ＡＤＣの入力から放出される電荷は入力信号に不規則に依存してしまうため、既存のデジタル補正方式が適用できない。この問題は非特許文献１において目標としている８ｂｉｔの有効分解能であれば問題にならないが、これより大きなの分解能を実現する上では障壁となることが新たな課題として発生している。
ＷＯ２０１０／０９５２３２号公報 特開２００２－２１７７３２号公報
Ken Poulton, Robert Neff, Brian Setterberg, Bernd Wuppermann, Tom, Kopley, Robert Jewett, Jorge Pe nillo, Cha le Tan, Allen Montijo, "A 20GS/ 8b ADC with a 1MB Memory in 0.18um CMOS", ISSCC Digest of Technical Papers, pp. 318?319, Feb. 2003. Takashi Oshima, Tomomi Takahashi and Taizo Yamawaki, "LMS calibration of sampling timing for time-interleaved A/D converters," Electronics Letters, Vol. 45, pp. 615-617, June 2009. T.Oshima, T.Takahashi and T.Yamawaki,"LMS calibration of sampling timing fortime-interleaved A/D converters,"Electronics Letters, Vol. 45, pp.615-617, June 2009
　インターリーブＡＤＣにおいて並列された各ＡＤＣサンプリング回路が、サンプリング時に入力信号依存の電荷放出を行い、並列された他のＡＤＣがそれにより擾乱された入力信号をサンプリングしてしまうことでインターリーブＡＤＣの分解能が低下する問題が、発明が解決しようとする課題である。
　インターリーブＡＤＣにおいて並列された各々のＡＤＣのπ位相ずれてサンプリングされる２つで１組のＡＤＣに対して共通の差動サンプリングクロック信号を入力し、さらに入力サンプリング回路前段に個別のバッファを設け、共通アナログ入力信号線とＡＤＣ入力端子を隔離し、バッファ挿入による特性劣化をデジタル補正することにより、上記課題は改善可能である。
　本発明によれば、差動信号の対称性から最も干渉の可能性が高い,対になったＡＤＣのサンプリングタイミングを共通のサンプリングクロックによりπ位相差で正確に刻むことで、ＡＤＣサンプリングタイミングの理想値からの誤差によるＡＤＣ入力間の干渉を抑え、さらに入力信号はバッファにより後段のＡＤＣサンプリング回路に伝わるが、ＡＤＣサンプリング回路から放出された電荷はバッファにより遮蔽され共通アナログ入力信号線に伝わらず、他の並列されたＡＤＣは互いに干渉を受けなくなり、バッファ挿入による特性劣化もデジタル補正により抑えられるため分解能の低下を防ぐことができる。
実施例１を説明する図。 実施例１におけるデジタル補正部の実施形態を説明する図。 実施例１における遅延器の実施形態の一例を説明する図。 実施例２を説明する図。 実施例２におけるバッファ部の実施形態を説明する図。 実施例３を説明する図。 実施例４を説明する図。 実施例６におけるクロックの位相関係を説明する図。 微分値ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔを求めるためのＦＩＲフィルタの実施形態等を示す図。
　図1に第１の実施例にかかるインターリーブＡＤＣの実施形態を示す。
　本実施例の場合、差動入力クロック端子をもつＮ個のＡＤＣ１０１－ｋ（ｋ＝１～Ｎの整数であり、Ｎは２の倍数）のアナログ入力端子が共通アナログ入力信号線に接続されている。これに加えて、共通アナログ入力信号線には参照用ＡＤＣ１０４の入力端子が接続されている。
　ここでＡＤＣ１０１－ｋおよび参照用ＡＤＣ１０４は入力サンプリング回路を含む。各々のＡＤＣ１０１－ｋのデジタル出力はデジタル補正部１０２に接続され、ＡＤＣ１０４の出力と各々のＡＤＣ１０１－ｋの出力との比較からそれぞれのＡＤ変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、各々のＡＤ変換経路間のミスマッチを補正する。以下、各ＡＤＣ１０１－ｋにとって、ずれがなく、理想的なサンプリングタイミングとは、全てのサンプリングタイミングが隣り合うＡＤＣ１０１－ｋ間のサンプリング間隔が等しくなるようなタイミングのことをいう。図２はデジタル補正部の具体的な構成を示したものである。各ＡＤＣ１０１－ｋから出力されたＡＤ変換結果はそれぞれ利得補正部２０１－ｋ（ｋは１～Ｎの整数）に接続されて利得ミスマッチが補正され、補正された出力は利得補正部２０１－ｋに接続されたオフセット補正部２０２－ｋでオフセットが補正され、補正された出力結果はさらにスキュー補正部２０３－ｋによってスキューが補正され、マルチプレクサ１０３へ出力される。ここでスキューとは各ＡＤＣ１０１－ｋにおけるサンプリングの理想的なサンプリングタイミングからのずれである。利得補正部、オフセット補正部、スキュー補正部は参照ＡＤＣ１０４とスキュー補正部から出力された結果を減算器２０４－ｋによって差分し、その差分値（以下ｅ（ｋ）とする）を小さくするように各補正値を決定する。以下では、デジタル補正部のより具体的な実施形態について記述する。また、このデジタル補正の仕組みの詳細は非特許文献２、３に開示されている。
　各単位ＡＤＣ１０１－ｋから出力されたＡＤ変換データ（ｄ０（ｋ，ｔ））は利得補正部２０１－ｋに入力される。利得補正部２０１－ｋでは、前記減算器２０４－ｋによって得られた、理想的なＡＤ変換結果との差分ｅ（ｋ）は乗算器２０５－ｋにより、ＡＤ変換結果ｄ０（ｋ，ｔ）、利得補正ループ係数μＧと掛けられる。乗算器２０５－ｋの出力結果は加算器２０６－ｋに入力され、遅延器２０７－ｋによって遅延された１クロックサイクル前の加算器出力と合成される。この構成により、遅延器２０７－ｋの出力値ΔＧ（ｋ，ｔ）は乗算器２０５－ｋの出力をデジタル補正開始時から積分した値となる。ここで、加算器２０６－ｋ、遅延器２０７－ｋによって構成される前記構造は一般的に積分器として知られているものである。ΔＧ（ｋ，ｔ）は参照用ＡＤＣ１０４と単位ＡＤＣ１０１－ｋとの利得誤差に相当し、ΔＧ（ｋ，ｔ）は乗算器２０８－ｋによってＡＤ変換データｄ０（ｋ，ｔ）と掛け合わされ、利得補正部２０１－ｋの出力ｄ１（ｋ，ｔ）として出力される。
　利得補正部２０１－ｋによって補正された出力結果ｄ１（ｋ，ｔ）はオフセット補正部２０２－ｋに入力される。オフセット補正部２０２－ｋでは前記理想変換結果との差分値ｅ（ｋ）と、オフセット補正ループ係数μＯＦＳが乗算器２０９－ｋによって掛け合わされる。乗算器２０９－ｋの出力結果は加算器２１０－ｋに入力され、遅延器２１１－ｋによって遅延された１クロックサイクル前の加算器出力と合成される。この構成により、遅延器２１１－ｋの出力値ΔＶ（ｋ，ｔ）は乗算器２０９－ｋの出力をデジタル補正開始時から積分した値となる。ΔＶ（ｋ，ｔ）は参照用ＡＤＣ１０４と単位ＡＤＣ１０１－ｋとのオフセット誤差に相当し、入力データｄ１（ｋ，ｔ）は加算器２１２－ｋによりΔＶ（ｋ，ｔ）が差し引かれ、オフセット補正部２０２－ｋの出力ｄ２（ｋ，ｔ）として出力される。
　オフセット補正部２０２－ｋによって補正された出力結果ｄ２（ｋ，ｔ）はスキュー補正部２０３－ｋに入力される。スキュー補正部２０２－ｋにはさらにｄ２（ｋ，ｔ）の時間微分値、ｄ（ｄ２（ｋ，ｔ－ＸＴ））／ｄｔも入力される。ここで、ＸＴ［ｓ］はＦＩＲフィルタ等によって微分値を計算するために必要な遅延時間であり、Ｔ［ｓ］は１クロックサイクル周期である。ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔはＦＩＲフィルタ等によって計算することができるが、その具体的な方式は後述する。
　スキュー補正部２０３－ｋでは、前記減算器２０４－ｋによって得られた、理想的なＡＤ変換結果との差分ｅ（ｋ）は乗算器２１３－ｋにより、ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔ、スキュー補正ループ係数μＳＫＥＷと掛けられる。乗算器２１３－ｋの出力結果は加算器２１４－ｋに入力され、遅延器２１５－ｋによって遅延された１クロックサイクル前の加算器出力と合成される。この構成により、遅延器２１５－ｋの出力値Δｔ（ｋ，ｔ）は乗算器２１４－ｋの出力をデジタル補正開始時から積分した値となる。Δｔ（ｋ，ｔ）は参照用ＡＤＣ１０４と単位ＡＤＣ１０１－ｋとのサンプリングタイミング誤差に相当し、Δｔ（ｋ，ｔ）は乗算器２１６－ｋにより、ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔと掛け合わされる。その結果であるΔｔ（ｋ，ｔ）×ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔはサンプリングタイミング誤差によって生じたＡＤ変換結果の誤差に相当する。入力データｄ２（ｋ，ｔ）は遅延器２１７－ｋに入力され、遅延器２１７－ｋの出力ｄ２（ｋ，ｔ－ＸＴ）は、加算器２１８－ｋにおいて、乗算器２１６－ｋの出力であるΔｔ（ｋ，ｔ）×ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔを差し引かれ、スキュー補正部２０３－ｋの出力ｄ３（ｋ，ｔ）として出力される。
　図９（ａ）は微分値ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔを求めるためのＦＩＲフィルタの実施形態の一例を示すものである。ＦＩＲフィルタは図２のオフセット補正部出力ｄ２（ｋ、ｔ）が入力され、入力に接続された各遅延器９０１－ｎ（ｎは１～Ｋの整数）、遅延器の後段に接続され、重み係数をかけるタップ部９０２－ｎ、重み係数をかけられた出力を足し合わせる加算器９０３からなる。また、図９（ｂ）のように、互いに異なるＡＤＣ出力を入力とすることも可能である。ここでは４個のＡＤＣをインターリーブ動作させている例をとっている。ＡＤＣ１０１－ｋの出力はそれぞれ遅延ブロック９０１－ｎまたはタップ部９０２－ｎに入力され、遅延ブロック９０１－ｎの出力は９０２－ｎに入力されそれぞれ重み係数を掛け合わされる。それぞれの重み係数を掛け合わされた出力は加算器９０３で足し合わされ、出力される。このとき、各タップ部９０２－ｎにおける重み係数を適切な値にすることで加算器９０３からは微分値ｄ（ｄ２（ｋ、ｔ－ＸＴ））／ｄｔを得ることができる。
　デジタル補正部１０２によって補正された各ＡＤＣ１０１－ｋのＡＤ変換結果はマルチプレクサ１０３によって統合され、一連の時系列データとして出力される。
　また、各々のＡＤＣ１０１－ｌ（ｌは１～Ｎの奇数）は対になるＡＤＣ１０１－ｍ（ｍは１～Ｎの偶数）をもち、各々のＡＤＣ１０１－ｌの正入力クロック端子は対になるＡＤＣ１０１－ｍの負入力クロック端子に、各々のＡＤＣ１０１－ｌの負入力クロック端子は対になるＡＤＣ１０１－ｍの正入力クロック端子に接続されている。
　互いに接続されたＡＤＣ１０１－ｌとＡＤＣ１０１－ｍの差動入力クロック端子には遅延器１０５－ｋを介して差動クロック信号線が接続され周波数ｆｓのサンプリングクロック信号が入力される。
　このとき、それぞれのＡＤＣ１０１－ｌに直結している差動クロック信号線に入力されるサンプリングクロック信号はある一つの周波数ｆｓのサンプリングクロック信号の位相を基準に取ったとき、ｋ／（ｆｓ・Ｎ）の位相差をもつＮ／２種類のサンプリングクロックを振り分けたものとする。
　また、差動入力信号線の正負２本の信号線はそれぞれＡＤＣ１０１－ｌおよびＡＤＣ１０１－ｍのクロック端子間を接続している２本の信号線のどちらに接続しても良い。
　以下では、本構成によって得られる効果について述べる。
本構成では各々のＡＤＣ１０１－ｋからはサンプリングレートｆｓでＡＤ変換されたアナログ入力信号Ｖｉｎの値がデジタル信号として出力され、それらは互いに補完関係にある。
　すなわち、あるＡＤＣ１０１－ｋが入力をＡＤ変換した時刻をｔとすると同じＡＤＣ１０１－ｋが次にＡＤ変換するのは時刻ｔ＋１／ｆｓであるが、前述のサンプリングクロック位相関係により、時刻ｔ＋１／（ｆｓ・Ｎ）にサンプリングするＡＤＣ１０１－ｌ（ｌはｋとは異なる１～Ｎのいずれかの自然数）が存在する。
　すると、マルチプレクサからはＶｉｎをｔ＋１／（ｆｓ・Ｎ）の間隔でＡＤ変換したデジタル出力Ｄｏｕｔが得られ、結果としてｆｓ・ＮのサンプリングレートでＡＤ変換をしたことになる。
　このように、並列された各々のＡＤＣが互いにサンプリング間隔を補完しあうことによってサンプリング速度を向上させる仕組みのインターリーブＡＤＣは一般的に良く知られたものであるが、本実施例において特徴となるのは、各々のＡＤＣ１０１－ｌの正入力クロック端子は対になるＡＤＣ１０１－ｍの負入力クロック端子に、各々のＡＤＣ１０１－ｌの負入力クロック端子は対になるＡＤＣ１０１－ｍの正入力クロック端子に接続されている点であうる。このような接続により、対になったＡＤＣ１０１－ｌとＡＤＣ１０１－ｍ間では１種類のサンプリングクロック信号を共有しているが、互いにクロック入力端子は正負逆に接続されているため、ＡＤＣ１０１－ｌとＡＤＣ１０１－ｍの間では互いに反転位相のサンプリングクロックが入力されたとして動作する。
　その結果、対になったＡＤＣ１０１－ｋは互いに１／（ｆｓ・２）の時刻差をもって入力信号をサンプリングし、ＡＤ変換する。
　ここで本実施例の効果を説明するために、本実施例が解決しようとする課題について述べる。一般的に、ＡＤＣ１０１－ｋはＡＤＣ１０１－ｋに入力されるサンプリングクロックの立ち上がりおよび立下りの瞬間（以下クロックエッジという）に、内部のサンプリング機構でスイッチのＯＮ、ＯＦＦを行うが、その際にそれぞれサンプリング容量に蓄積されていた電荷および、スイッチを構成するトランジスタに蓄積されていた電荷がＡＤＣ１０１－ｋの入力端子から放出されるキックバック現象が観測され、入力信号が擾乱される。
　ここで、仮にＡＤＣ１０１－ｋはサンプリングクロックのたち下がりで入力をサンプリングし、サンプリングクロックの立ち上がりでサンプリング期間に移行するものとする。あるＡＤＣ１０１－ｋが最も強く影響を受けるのはその直前に生じた入力の擾乱である。ここで共通アナログ入力端子に対して並列に接続されたある２つのＡＤＣ１０１－ｋ（ＡＤＣその１、ＡＤＣその２とする）を考える。
　仮にこれらのＡＤＣに対して互いに別々の経路により生成されたサンプリングクロック信号が入力され、それぞれが１／（ｆｓ・２）の位相差を持つ場合、サンプリングクロックの位相差生成方法および配線経路の影響でクロックエッジのタイミングはＡＤＣその１とＡＤＣその２でずれてしまい、ＡＤＣその１がサンプリングする直前にＡＤＣその２がＡＤＣその２に入力されるクロックエッジにおいてアナログ入力信号を擾乱するという事象が発生する。例えば５００ＭＨｚ程度の入力信号周波数帯域を有するＡＤＣに振幅４００ｍＶ、周波数５０ＭＨｚの信号を入力した場合、キックバック成分はおよそ３ｍＶ程度になる。このキックバック成分が収束する前にＡＤＣその１がそのまま入力信号をサンプリングしてしまった場合、有効分解能に換算して８ビット弱となる。
　しかしながら、本実施例においてはＡＤＣその２に入力されるサンプリングクロックはＡＤＣその１に入力されるサンプリングクロックと接続は異なるが同じものであるので、そのクロックエッジタイミングはほぼ同時である。そのため、ＡＤＣその２によって発生する入力の擾乱が信号線を伝わってＡＤＣその１の入力に到達する時間を考慮すれば、ＡＤＣその２によって生じる入力擾乱はＡＤＣその１のサンプリングに影響を及ぼさない。なぜならば、ＡＤＣその１がクロックエッジタイミングにおいて入力信号線に対して擾乱成分を発生する時刻をｔ１とすれば、ＡＤＣその２はｔ１と全く同時刻にサンプリングをする。そしてＡＤＣ１が発生した擾乱成分が信号線を伝わってＡＤＣその２に届くまでには信号線の線長による遅延（Δｔとする）があるため、ＡＤＣその２の入力にＡＤＣその１が発生した擾乱成分が届くのはｔ１＋Δｔであり、ＡＤＣその２のサンプリングタイミングであるｔ１より後である。
　よってＡＤＣその２のサンプリングはＡＤＣその１による擾乱の影響を受けない。これはＡＤＣその２がサンプリングするときもまた同様であり、他のＡＤＣ１０１－ｋ対の間でも同様である。本実施形態はこのようなサンプリングクロック間のタイミングずれによって擾乱されたばかりの入力信号をサンプリングしてしまうという現象を回避するものであり、擾乱された入力が収束されるのに最低、１／（ｆｓ・Ｎ）の期間を確保しているものである。また、本実施例ではさらにデジタル補正部をそなえていることを特徴としており、以下ではその理由と効果について述べる。
　本実施例では対になったＡＤＣ１０１－ｌとＡＤＣ１０１－ｍ間で１種類のサンプリングクロック信号を共有し、互いにクロック入力端子は正負逆に接続されているため、ＡＤＣ１０１－ｌとＡＤＣ１０１－ｍの間では互いに反転位相のサンプリングクロックが入力されたとして動作するということと、その結果、対になったＡＤＣ１０１－ｋは互いに１／（ｆｓ・２）の時刻差をもって入力信号をサンプリングし、ＡＤ変換するということを前述したが、これにより対になったＡＤＣ間のサンプリングタイミングは正確に１／（ｆｓ・２）の時刻差であることが差動サンプリングクロック信号の性質より保証される。しかしながら、対になっていない他のＡＤＣとは、サンプリングクロックの生成時に、位相関係を正確に１／（ｆｓ・Ｎ）刻みにすることが難しく、ＡＤＣサンプリング回路間のサンプリングタイミング誤差によってＡＤＣの分解能が低下するという課題が生じる。本実施例では、このサンプリングタイミング誤差を参照用ＡＤＣ１０４とデジタル補正部１０２を用いて補正することにより、前述したＡＤＣ間のサンプリングタイミングが理想値からずれる課題を解決している。
　ここで、前述したｋ／（ｆｓ・Ｎ）の位相をもつＮ／２種類のクロックを基準となる差動クロック信号（ｃｌｋ＋、ｃｌｋ－）から生成するための一例として、インダクタンス素子３００とキャパシタンス素子３０１を用いたＬＣフィルタ遅延器を図３（ａ）に示す。ＬＣフィルタはその特性により、バターワースフィルタ、チェビシェフフィルタ等、名前が付けられて一般的に知られているフィルタの型が存在する。ここでは、仮に広い周波数帯域において遅延特性の変化が少ないベッセルフィルタと呼ばれるＬＣフィルタを例に説明する。遮断周波数１／２π　［Ｈｚ］、インピーダンス１［Ω］に規格化された５次のπ型ベッセルフィルタの各素子定数を図３（ｂ）に示す。フィルタの特性を維持したままインピーダンスを変換するためには、変換先のインピーダンスをＲ［Ω］とすれば、Ｋ＝Ｒ／１として、全てのインダクタンス素子値にＫをかけ、全てのキャパシタンス素子値をＫで割ればよい。また、遮断各周波数を変換するためには変換先の遮断各周波数をｆｃ［Ｈｚ］とすれば、Ｍ＝ｆｃ×２πとして全てのインダクタンス素子値、キャパシタンス素子値をＭで割ればよい。フィルタに入力された信号の遅延量は入力信号の周波数とフィルタの遮断周波数、フィルタの次数に依存するので回路シミュレータや数値計算を用いて、サンプリングクロック周波数ｆｓに対して適切な量の遅延が生じるようなＭを求め、フィルタを設計すればよい。また、図３（ｃ）に示すように、キャパシタンス素子３０１のいずれかを可変容量コンデンサ３０３に変更することで、遅延量の調整可能幅を設けることも可能である。
　図４に第２の実施例にかかるインターリーブＡＤＣの実施形態を示す。
　本実施例は実施例１におけるＡＤＣのキックバック成分が入力信号を擾乱する課題をより改善するための解決策の一例として示されるものである。
　本実施例の場合、差動入力クロック端子をもつＮ個のＡＤＣ１０１－ｋ（ｋ＝１～Ｎの整数であり、Ｎは２の倍数）のアナログ入力端子がバッファ部４０１－ｋの出力端子に接続されており、バッファ部４０１－ｋの入力端子は共通アナログ入力信号線に接続されている。これに加えて、共通入力信号線にバッファ部４００の入力端子が接続されバッファ部４００の出力端子に参照用ＡＤＣ１０４の入力端子が接続されている。　ここでＡＤＣ１０１－ｋおよび参照用ＡＤＣ１０４は入力サンプリング回路を含む。各々のＡＤＣ１０１－ｋのデジタル出力はデジタル補正部１０２に接続され、実施例１と同様にＡＤＣ１０４の出力との比較からそれぞれのＡＤ変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、ＡＤ変換経路間のミスマッチを補正する。
　デジタル補正部１０２によって補正された各ＡＤＣ１０１－ｋのＡＤ変換結果はマルチプレクサ１０３によって統合され、一連の時系列データとして出力される。
　また、各々のＡＤＣ１０１－ｌ（ｌは１～Ｎの奇数）は対になるＡＤＣ１０１－ｍ（ｍは１～Ｎの偶数）をもち、各々のＡＤＣ１０１－ｌの正入力クロック端子は対になるＡＤＣ１０１－ｍの負入力クロック端子に、各々のＡＤＣ１０１－ｌの負入力クロック端子は対になるＡＤＣ１０１－ｍの正入力クロック端子に接続されている。
　互いに接続されたＡＤＣ１０１－ｌとＡＤＣ１０１－ｍの差動入力クロック端子には遅延器１０５－ｋを介して差動クロック信号線が接続され周波数ｆｓのサンプリングクロック信号が入力される。
　このとき、それぞれのＡＤＣ１０１－ｌに直結している差動クロック信号線に入力されるサンプリングクロック信号はある一つの周波数ｆｓのサンプリングクロック信号の位相を基準に取ったとき、ｋ／（ｆｓ・Ｎ）の位相差をもつＮ／２種類のサンプリングクロックを振り分けたものとする。
　また、差動入力信号線の正負２本の信号線はそれぞれＡＤＣ１０１－ｌおよびＡＤＣ１０１－ｍのクロック端子間を接続している２本の信号線のどちらに接続しても良い。
　本実施例において特徴となるのはＡＤＣ１０１－ｋと共通アナログ入力信号線の間に設けられたバッファ部４０１－ｋである。
　バッファ部の実施形態例として示す図５（ａ）はオペアンプ５００の非反転入力端子にアナログ信号入力線が接続され、同オペアンプ５００の出力端子と反転入力端子が接続される負帰還構成をとっており、オペアンプ５００の非反転入力端子はキャパシタ５０１を介して接地されている。
　また、ＡＤＣ１０１－ｋのアナログ入力端子が差動入力を要求する場合は、図５（ｂ）のようにオペアンプ５００の出力に差動オペアンプ５０２を接続し、アナログ入力信号を差動化することも可能であり、単位ＡＤＣのアナログ入力端子がシングルエンドであるか、差動であるかということは問わない。
　以下では実施例１に前述した、クロックエッジにおけるＡＤＣの入力線に対するキックバックが入力信号の擾乱を引き起こす課題に対して、この構成によって得られる効果について述べる。
　実施例１では対になるＡＤＣ間のサンプリングクロックとして共通の差動クロック信号を使用することで、ＡＤＣ間のサンプリングタイミングがずれることによる擾乱された信号をサンプリングすることを防ぐものであった。しかし、対になっていない他のＡＤＣが引き起こした擾乱の影響が残ったままである場合に関しては対策することができない。
　そこで、実施例２におけるバッファ部４０１－ｋはバッファ素子固有の特性として出力インピーダンスが低く、またバッファ部を構成するオペアンプ５００の非反転入力端子と反転入力端子の間は絶縁されており、微小な寄生容量のみが存在する。そのため、バッファ部４０１－ｋの出力側に発生した信号擾乱はほとんどバッファ部の入力側に伝わらず、寄生容量を介して伝わる擾乱成分もコンデンサ５０１の容量とオペアンプ５００の入力端子間の寄生容量の大きさの比に応じて分圧されるため、入力信号側に伝わる信号擾乱成分は非常に小さなものとなる。このように、本実施例では、バッファ部４０１－ｋを設けたことにより、キックバック成分が他のＡＤＣ１０１－ｋに伝達することを抑制することができ、対になっていないＡＤＣ間においてもキックバック問題を解決し、有効分解能を確保することが可能になる。
　図５に第３の実施例にかかるインターリーブＡＤＣの実施形態を示す。
　本実施例は実施例２で開示した、バッファ部を設けたことによる特性の劣化を防ぐために、バッファ部の特性をデジタル補正するものである。
　本実施例の場合、Ｎ個のＡＤＣ１０１－ｋ（ｋ＝１～Ｎの自然数）と、ＡＤＣ１０１－ｋのアナログ入力端子にそれぞれ接続されたバッファ部４０１－ｋと各々のＡＤＣ１０１－ｋに接続されたデジタル補正部１０２の出力に接続されたマルチプレクサ１０３と、共通入力信号線に入力端子が接続されたバッファ部４００とバッファ部４００の出力端子に入力端子が接続された参照用ＡＤＣ１０４からなる。
　ここでＡＤＣ１０１－ｋおよび参照用ＡＤＣ１０４は入力サンプリング回路を含む。各々のバッファ部４０１－ｋにはアナログ信号Ｖｉｎが入力され、ＡＤＣ１０１－ｋには周波数ｆｓのサンプリングクロック信号が入力される。各々のＡＤＣ１０１－ｋのデジタル出力はデジタル補正部１０２に接続され、ＡＤＣ１０４の出力との比較からＡＤ変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、各々のＡＤ変換経路間のミスマッチを補正する。この補正は実施例１に前述した方法と同様に実施することができる。本実施例ではさらに、デジタル補正部１０２がバッファ部４０１－ｋ、バッファ部４００の電圧オフセット、電圧利得、信号帯域ばらつきを補正する。デジタル補正部１０２によって補正された各ＡＤＣ１０１－ｋのＡＤ変換結果はマルチプレクサ１０３によって統合され、一連の時系列データとして出力される。また、各ＡＤＣ１０１－ｋに入力される各々のサンプリングクロック信号は互いに位相差があり、互いに最も位相が近いもの同士ではおよそ１／（ｆｓ・Ｎ）の位相差をもつ。
　以下に本構成の効果について説明する。
　本実施例で特徴となるのはデジタル補正部１０２がバッファ部４０１－ｋによって生じる特性のばらつき、特に信号帯域ばらつきを同時に補正する点である。
　アナログ信号はインターリーブＡＤＣのＡＤ変換経路ごとに異なるバッファ部を経由するため、バッファ部４０１－ｋを構成するオペアンプの信号帯域ばらつきの影響を受ける。このようなバッファ部の信号帯域ばらつきも他のばらつきと同様マルチプレクサ１０３によって合成したＡＤ変換結果の分解能を低下させる要因となる。
　ここで、デジタル補正部１０２は定期的に各ＡＤＣ１０１－ｋのサンプリングとＡＤＣ１０４のＡＤ変換結果と各ＡＤＣ１０１－ｋのＡＤ変換結果とを比較することにより、これらの経路間のミスマッチ量を特定し、それらのミスマッチを打ち消すように各ＡＤＣ１０１－ｋのデジタル出力値を再計算し、マルチプレクサに出力する。デジタル補正部の構成は図２の構成と同様であり、信号帯域の補正パラメータは実施例１に前述したサンプリングタイミングの補正パラメータと同一のパラメータに帰着され、経路間のミスマッチによる分解能の低下を防ぐことができる。その理由を以下に示す。
　バッファ部４０１－ｋの周波数特性は一般的に数１の伝達関数として表すことができる。
Figure JPOXMLDOC01-appb-M000001
　ここで、ｊを虚数単位、ωを入力信号の角周波数としたときｓ＝ｊ×ωであり、ａ、ｂはそれぞれバッファ部４０１－ｋのもつ周波数特性に依存する定数である。上記の式はバッファ部４０１－ｋのもつ周波数帯域よりも低い周波数帯域においては数２のような形に近似を行うことができる。
Figure JPOXMLDOC01-appb-M000002
　一方、サンプリングタイミングの理想値からのずれをΔｔとすれば、Δｔの影響を受けたＡＤ変換結果を数３のような伝達関数で表すことができる。
Figure JPOXMLDOC01-appb-M000003
　ここで、Δｔ×ｓ＋（Δｔ２）／２×ｓ２の成分がΔｔによって生じる誤差である。実施例１で前述したサンプリングタイミングのデジタル補正では、このｓの係数であるΔｔ、ｓ２の係数であるΔｔ２／２をを求め、誤差項を計算してＡＤ変換結果から引くという処理を行っている。ここで、サンプリングタイミングの誤差による影響とバッファの周波数特性によって生じる影響が同時に起こった場合、数２、数３から数４のような伝達関数として表すことができる。
Figure JPOXMLDOC01-appb-M000004
　数４より、サンプリングタイミングの誤差とバッファ部間における周波数特性の誤差の影響はｓの係数、ｓ２の係数を求めることにより補正することができることがわかるので実施例１で述べたものと同様の方法で補正できることが分かる。本実施例ではこの係数を求めることにより、サンプリングタイミングのミスマッチとバッファ部間の周波数特性ミスマッチを同時に補正している。また、バッファ部の利得補正、オフセット補正も実施例１と同様に図２の構成で行うことができ、有効分解能の低下をさらに防ぐことを可能にしているものである。
　図７に第４の実施例にかかるインターリーブＡＤＣの実施形態を示す。
　本実施例では実施例２の形態に加えて、実施例３で前述したバッファ間の特性ミスマッチとサンプリングタイミングの同時補正構造、さらに、参照用ＡＤＣ１０４に入力するクロックの位相を調整可能な遅延器７００を備えるものである。
　本実施例の場合、差動入力クロック端子をもつＮ個のＡＤＣ１０１－ｋ（ｋ＝１～Ｎの整数であり、Ｎは２の倍数）のアナログ入力端子が共通のアナログ入力信号線に接続されている。
　また、各々のＡＤＣ１０１－ｋの出力はマルチプレクサ１０３に接続されている。各々のＡＤＣ１０１－ｌ（ｌは１～Ｎの奇数）は対になるＡＤＣ１０１－ｍ（ｍは１～Ｎの偶数）をもち、各々のＡＤＣ１０１－ｌの正入力クロック端子は対になるＡＤＣ１０１－ｍの負入力クロック端子に、各々のＡＤＣ１０１－ｌの負入力クロック端子は対になるＡＤＣ１０１－ｍの正入力クロック端子に接続されている。
　互いに接続されたＡＤＣ１０１－ｌとＡＤＣ１０１－ｍの差動入力クロック端子には差動クロック信号線が接続され周波数ｆｓのサンプリングクロック信号が入力される。このとき、それぞれの差動クロック信号線に入力されるサンプリングクロック信号は基準となる差動クロック信号（ｃｌｋ＋、ｃｌｋ－）から遅延器１０５－ｋによって生成されたｋ／（ｆｓ・Ｎ）（ｋは０～Ｎ／２－１の自然数）の位相をもつＮ／２種類のクロック振り分けたものとする。
　ここで、差動クロック信号（ｃｌｋ＋、ｃｌｋ－）は平衡‐不平衡変換器や、その他のシングルエンド信号を差動信号に変換する素子を用いても良く、クロック発生器から直接差動信号として生成されても良い。
　また、差動入力信号線の正負２本の信号線はそれぞれＡＤＣ１０１－ｌおよびＡＤＣ１０１－ｍのクロック端子間を接続している２本の信号線のどちらに接続しても良い。
　また、本実施例においてはアナログ入力信号線に並列に接続された参照用のＡＤＣ１０４と、ＡＤＣ１０４と各々のＡＤＣ１０１－ｋの出力比較結果をもとにＡＤＣ１０１－ｋの出力結果を補正するデジタル補正部を備えている。
　実施例では、さらに、各々のＡＤＣ１０１－ｋおよび参照用ＡＤＣ１０４のアナログ入力端子と共通入力信号線の間にバッファ部４０１－ｋ、４００が接続されている。デジタル補正部はＡＤＣ１０４の出力とＡＤＣ１０１－ｋの出力との比較値から、各々の遅延器１０５－ｋ間に生じる遅延誤差及び、入力バッファ４０１－ｋ間に生じる入力周波数帯域等の特性ばらつきを同時に計算し、それをもとに補正されたＡＤＣ１０１－ｋの出力値を得る。
　これにより、各々のＡＤＣ１０１－ｋがそれに入力されたサンプリングクロック信号のエッジタイミングで発生する入力信号の擾乱に対して整定する期間を確保し、さらに直接共通の入力信号に対して擾乱成分の流出を防ぎつつ、それぞれの遅延器精度、バッファ部の特性ばらつきによる有効分解能低下を防いでいる。
　本実施例では、これに加えて、参照用ＡＤＣ１０４に入力されるクロック信号線上に遅延量を調整可能な遅延器７００を備える。
　以下では本実施例の効果について記述する。
　ここで、参照用ＡＤＣ１０４と各ＡＤＣ１０１－ｋに入力されるクロックの位相関係を図８に示す。ｃｌｋ１およびｃｌｋ２はＡＤＣ１０１－ｋのいずれかに入力されるサンプリングクロック信号のうち最も位相差が少ない任意の２種類のサンプリングクロック信号を示している。
　ここで、ｔ１とｔ２はそれぞれｃｌｋ１とｃｌｋ２のクロック立下り時刻を示している。また、ｒｅｆ＿ｃｌｋは参照用ＡＤＣ１０４に入力されるサンプリングクロックであり、ＡＤＣ１０１－ｋのサンプリングタイミングを補正する際の基準となるクロックである。
　ｔｒｅｆはｒｅｆ＿ｃｌｋのクロック立下り時刻を示しており、ｔ１とｔ２はおよそ１／（ｆｓ・Ｎ）の時間差がある。この間隔がインターリーブＡＤＣのサンプリング間隔を決定する。デジタル補正部は時刻ｔ１にＡＤＣ１０１－ｋがＡＤ変換した値と時刻ｔｒｅｆに参照用ＡＤＣ１０４がＡＤ変換した値を比較し、補正値を算出することで、ｔ１のずれによる影響を補正する。ｔｒｅｆとｔ１の時刻が離れすぎていると正しい補正値を算出することができない。
　そこで、ｔ１をｔｒｅｆに近づける必要があるので、ｃｌｋ１の遅延量をより大きくする必要がある。しかし、ｔ１とｔ２はおよそ１／（ｆｓ・Ｎ）に保たれている必要があるため、ｃｌｋ２もまた遅延量を増やさなければならない。このようにして、連鎖的に全てのｃｌｋ遅延量を増やさなければならなくなってしまうが、一般的に遅延器において遅延量を増加させる際には遅延回路の増大を招くため、実装上望ましくない。
　また、一般的に遅延器の遅延量調整幅と遅延調整精度とはトレードオフにあるので、遅延量の調整範囲を小さくすることが望ましい。
　そこで本構成では参照用ＡＤＣ１０４に入力するｒｅｆ＿ｃｌｋの経路上に設けられた遅延器７００によってｒｅｆ＿ｃｌｋそのものを遅延させる。
　これにより、ｔｒｅｆを遅延させることでｔｒｅｆとｔ２を近づけることができる。各々のＡＤＣ１０１－ｋに入力されるサンプリングクロック信号間の位相関係がおよそ１／（ｆｓ・Ｎ）に保たれ、ｒｅｆ＿ｃｌｋの立ち下がりエッジがいずれかのタイミングで、いずれか一つのＡＤＣ１０１－ｋに入力されるサンプリングクロック信号の立ち下がりエッジに一致していれば、それ以外のＡＤＣの立下りエッジも定期的にｒｅｆ＿ｃｌｋのいずれかの立ち下がりエッジと同期できる。
　ゆえに、結果的にすべてのＡＤＣ１０１－ｋのクロック入力の立下りエッジにｒｅｆ＿ｃｌｋのいずれかの立下りエッジを周期的に同期させることができる。
　以上の仕組みにより、ＡＤＣ１０１－ｋ用の遅延器１０５－ｋの遅延調整精度の低下および回路規模の増大を防ぎつつ、デジタル補正可能な範囲にｒｅｆ＿ｃｌｋのタイミングを合わせることが可能になるという効果が得られる。
１０１－１～１０１－Ｎ：ＡＤＣ
１０２：デジタル補正部
１０３：マルチプレクサ
１０４：参照用ＡＤＣ
１０５－１～１０５－Ｎ：遅延器
２０１－１～２０１－Ｎ：利得補正部
２０２－１～２０２－Ｎ：オフセット補正部
２０３－１～２０３－Ｎ：スキュー補正部
２０４－１～２０４－Ｎ：減算器
２０５－１～２０５－Ｎ：乗算器
２０６－１～２０６－Ｎ：加算器
２０７－１～２０７－Ｎ：遅延器
２０８－１～２０８－Ｎ：乗算器
２０９－１～２０９－Ｎ：乗算器
２１０－１～２１０－Ｎ：加算器
２１１－１～２１１－Ｎ：遅延器
２１２－１～２１２－Ｎ：加算器
２１３－１～２１３－Ｎ：乗算器
２１４－１～２１４－Ｎ：加算器
２１５－１～２１５－Ｎ：遅延器
２１６－１～２１６－Ｎ：乗算器
２１７－１～２１７－Ｎ：遅延器
２１８－１～２１８－Ｎ：加算器
３００：抵抗
３０１：コンデンサ
３０２：インダクタンス
３０３：可変容量コンデンサ
４００：バッファ部
４０１－１～４０１－Ｎ：バッファ部
５００：オペアンプ
５０１：コンデンサ
５０２：差動出力オペアンプ
７００：遅延器
９０１－１～９０１－Ｋ：遅延器
９０２－１～９０２－Ｋ：タップ部
９０３：加算器

Claims (17)

  1. 　複数の単位アナログデジタル変換器によって構成される、タイムインターリーブ型アナログデジタル変換器において、２本で１組の差動クロック信号線の片側の第１のクロック信号線が、前記タイムインターリーブ型アナログデジタル変換器を構成する、第１の単位アナログデジタル変換器の正入力クロック端子と、第１の単位アナログデジタル変換器とひと組になってタイムインターリーブ型アナログデジタル変換器を構成する第２の単位アナログデジタル変換器の負入力クロック端子に入力され、前記差動クロック信号線対のうち、前記第１のクロック信号線とは異なる側のクロック信号線である第２のクロック信号線が、前記第１のアナログデジタル変換器の負入力クロック端子と、前記第２のアナログデジタル変換器の正入力クロック端子に入力されることを特徴とするタイムインターリーブ型アナログデジタル変換器。
  2. 　各単位アナログデジタル変換器に入力される各サンプリングクロックの理想的なサンプリングタイミングからのずれを、各単位アナログデジタル変換器後に設けた各デジタル補正部において各単位アナログデジタル変換器出力の微分値に相当する値と理想的なサンプリングタイミングからのタイミング誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことで補正することを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
  3. 　各単位アナログデジタル変換器と共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いてデジタル補正を行うことを特徴とする請求項２記載のタイムインターリーブ型アナログデジタル変換器。
  4. 　共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
  5. 　共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項２記載のタイムインターリーブ型アナログデジタル変換器。
  6. 　共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項３記載のタイムインターリーブ型アナログデジタル変換器。
  7. 　複数の単位アナログデジタル変換器によって構成される、タイムインターリーブ型アナログデジタル変換器において、共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記入力バッファの後段に前記単位アナログデジタル変換器が接続され、各単位アナログデジタル変換器直後に設けたデジタル補正部において、理想的なバッファ部利得に相当する値を各単位アナログデジタル変換器出力に乗算することによるバッファ利得の補正、または、理想的な直流オフセット電圧値に相当する値を各単位アナログデジタル変換器出力から差し引くことによる直流オフセットの補正、または、各単位アナログデジタル変換器出力の微分値に相当する値と理想的なバッファ周波数帯域からの誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことによるバッファ間の信号帯域補正のいずれかひとつを実施することを特徴としたタイムインターリーブ型アナログデジタル変換器。
  8. 　共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いて、デジタル補正を行うことを特徴とする請求項７記載のタイムインターリーブ型アナログデジタル変換器。
  9. 　サンプリングクロックの理想時間からのずれを、各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項８記載のタイムインターリーブ型アナログデジタル変換器。
  10. 　共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記入力バッファの後段に前記単位アナログデジタル変換器が接続され、各単位アナログデジタル変換器直後に設けたデジタル補正部において、理想的なバッファ部利得に相当する値を各単位アナログデジタル変換器出力に乗算することによるバッファ利得の補正、または、理想的な直流オフセット電圧値に相当する値を各単位アナログデジタル変換器出力から差し引くことによる直流オフセットの補正、または、各単位アナログデジタル変換器出力の微分値に相当する値と理想的なバッファ周波数帯域からの誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことによるバッファ間の信号帯域補正のいずれかひとつを実施することを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
  11. 　サンプリングクロックの理想時間からのずれを、前記各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項１０記載のタイムインターリーブ型アナログデジタル変換器。
  12. 　共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いて、デジタル補正を行うことを特徴とする請求項１０記載のタイムインターリーブ型アナログデジタル変換器。
  13. 　サンプリングクロックの理想時間からのずれを、前記各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項１２記載のタイムインターリーブ型アナログデジタル変換器。
  14. 　前記参照用アナログデジタル変換器に入力するサンプリングクロック信号の位相を調整可能な位相遅延回路を持つことを特徴としたタイムインターリーブ型アナログデジタル変換器。
  15. 　請求項１３に記載のアナログデジタル変換器において、前記参照用アナログデジタル変換器に入力するサンプリングクロック信号の位相を調整可能な位相遅延回路を持つことを特徴とする請求項１３記載のタイムインターリーブ型アナログデジタル変換器。
  16. 　サンプリングクロックの位相差をＬＣフィルタにより作り出すことを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
  17. 　ナログデジタル変換器に入力されるサンプリングクロックの少なくとも1つの遅延をＬＣフィルタにより作り出すことを特徴とする請求項１５記載のタイムインターリーブ型アナログデジタル変換器。
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