JPWO2014038056A1

JPWO2014038056A1 - インターリーブａ／ｄ変換器

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Publication number: JPWO2014038056A1
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Inventors: 中村　洋平; 洋平中村; 俊大島
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Abstract

インターリーブＡＤＣにおいて並列された各ＡＤＣサンプリング回路が、サンプリング時に入力信号依存の電荷放出を行い、並列された他のＡＤＣがそれにより擾乱された入力信号をサンプリングすることでインターリーブＡＤＣの分解能が低下することが課題である。タイムインターリーブ型ＡＤＣにおいて並列された各々のＡＤＣのπ位相ずれてサンプリングされる２つで１組のＡＤＣに対して共通の差動サンプリングクロック信号を入力し、さらに入力サンプリング回路前段に個別のバッファを設け、共通アナログ入力信号線とＡＤＣ入力端子を隔離し、バッファ挿入による特性劣化をデジタル補正することにより、上記課題を改善する。

Description

本発明は、インターリーブＡ／Ｄ変換器に関する。

センサによってアナログの電気信号に変換された物理情報をデジタル信号で動作する計算機が処理するためには、アナログデジタル変換器（以下ＡＤＣという）が必要である。

微細化が進展する半導体の製造に使用される検査装置、より正確な診断をするための高速、高解像度医療診断装置など、測定機器の性能向上要求に伴い、測定器に使用されるＡＤＣに対しては常により高い性能が求められている。

しかしながら、ＡＤＣを構成するトランジスタの周波数特性に由来する律速から、単体のＡＤＣが１０ｂｉｔ以上の有効分解能を保ちつつサンプリングできる速度は２５０MHｚ程度に限界があると見られている。

そこで、複数のＡＤＣを並列化し、それぞれのサンプリングタイミングに時間差を設け、全体として変換速度の高速化をはかるタイムインターリーブという技術が注目されてきた。

たとえば、８［ｂｉｔ］、２５０［ＭＳ／ｓ］（［Ｓ／ｓ］は１［ｓ］にサンプリングする回数を表す単位である。サンプリングの間隔をＴとするとＴ＝１／２５０［ＭＳ／ｓ］＝４［ｎｓ］）の単位ＡＤＣ４個を同じアナログ信号線に対して並列に接続し、そのサンプリングタイミングを１［ｎｓ］の幅でシフトしてサンプリングすることにより、全体として１／１［ｎｓ］＝１［ＧＳ／ｓ］でサンプリングすることができる。この技術を用いることにより、ＣＭＯＳトランジスタの性能限界を超えるような速度のサンプリングレートをもつＡＤＣがこれまでにもいくつか開発されてきた。

一方、この技術も並列された各々のＡＤＣに直流オフセット、変換利得のばらつき、サンプリングクロックタイミングのずれなどのミスマッチが生じることにより、保証出来る分解能に限界があった。

しかし、近年はこの課題に対しても、ＡＤＣ間のミスマッチをＡＤ変換後のデジタル信号領域で補正する方式が特許文献１、２や非特許文献２，３に開示されており、ミスマッチ問題は解決に向かっている。

ところが、ミスマッチ問題が解決され、インターリーブＡＤＣの高速性を維持しつつさらなる有効分解能の向上に糸口がついてきたところで、さらに新たな課題が生じてきた。

ここで、非特許文献１はインターリーブＡＤＣの典型的な一つの構成例を示すものである。非特許文献１では２５０ＭＳ／ｓ、８ｂｉｔのＡＤＣを８０個並列にし、２０ＧＳ／ｓのサンプリングレートをもつＡＤＣを実現している。

ＡＤＣに搬送されてきたアナログ入力信号は高速なバッファで受けられて、後段の並列されたＡＤＣサンプリング回路（非特許文献１では８０Ｔ／Ｈと記載の回路）に分配されるという形をとっている。

しかしながら、各々のＡＤＣサンプリング回路はサンプリングクロックエッジにおいて、入力に対して電荷を放出してしまい、他の並列されたＡＤＣがこの電荷によって乱された信号をサンプリングしてしまうことにより、有効分解能が制限されてしまうという課題が生じる。ここで重要なのはデジタル補正方式は不規則な要因に対して効果を発揮することはできず、直接、有効分解能の低下につながるという点である。

ＡＤＣの入力から放出される電荷は入力信号に不規則に依存してしまうため、既存のデジタル補正方式が適用できない。この問題は非特許文献１において目標としている８ｂｉｔの有効分解能であれば問題にならないが、これより大きなの分解能を実現する上では障壁となることが新たな課題として発生している。

ＷＯ２０１０／０９５２３２号公報特開２００２−２１７７３２号公報

Ken Poulton, Robert Neff, Brian Setterberg, Bernd Wuppermann, Tom, Kopley, Robert Jewett, Jorge Pe nillo, Cha le Tan, Allen Montijo, "A 20GS/ 8b ADC with a 1MB Memory in 0.18um CMOS", ISSCC Digest of Technical Papers, pp. 318?319, Feb. 2003. Takashi Oshima, Tomomi Takahashi and Taizo Yamawaki, "LMS calibration of sampling timing for time-interleaved A/D converters," Electronics Letters, Vol. 45, pp. 615-617, June 2009. T.Oshima, T.Takahashi and T.Yamawaki,"LMS calibration of sampling timing fortime-interleaved A/D converters,"Electronics Letters, Vol. 45, pp.615-617, June 2009

インターリーブＡＤＣにおいて並列された各ＡＤＣサンプリング回路が、サンプリング時に入力信号依存の電荷放出を行い、並列された他のＡＤＣがそれにより擾乱された入力信号をサンプリングしてしまうことでインターリーブＡＤＣの分解能が低下する問題が、発明が解決しようとする課題である。

インターリーブＡＤＣにおいて並列された各々のＡＤＣのπ位相ずれてサンプリングされる２つで１組のＡＤＣに対して共通の差動サンプリングクロック信号を入力し、さらに入力サンプリング回路前段に個別のバッファを設け、共通アナログ入力信号線とＡＤＣ入力端子を隔離し、バッファ挿入による特性劣化をデジタル補正することにより、上記課題は改善可能である。

本発明によれば、差動信号の対称性から最も干渉の可能性が高い,対になったＡＤＣのサンプリングタイミングを共通のサンプリングクロックによりπ位相差で正確に刻むことで、ＡＤＣサンプリングタイミングの理想値からの誤差によるＡＤＣ入力間の干渉を抑え、さらに入力信号はバッファにより後段のＡＤＣサンプリング回路に伝わるが、ＡＤＣサンプリング回路から放出された電荷はバッファにより遮蔽され共通アナログ入力信号線に伝わらず、他の並列されたＡＤＣは互いに干渉を受けなくなり、バッファ挿入による特性劣化もデジタル補正により抑えられるため分解能の低下を防ぐことができる。

実施例１を説明する図。実施例１におけるデジタル補正部の実施形態を説明する図。実施例１における遅延器の実施形態の一例を説明する図。実施例２を説明する図。実施例２におけるバッファ部の実施形態を説明する図。実施例３を説明する図。実施例４を説明する図。実施例６におけるクロックの位相関係を説明する図。微分値ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔを求めるためのＦＩＲフィルタの実施形態等を示す図。

図1に第１の実施例にかかるインターリーブＡＤＣの実施形態を示す。

本実施例の場合、差動入力クロック端子をもつＮ個のＡＤＣ１０１−ｋ（ｋ＝１〜Ｎの整数であり、Ｎは２の倍数）のアナログ入力端子が共通アナログ入力信号線に接続されている。これに加えて、共通アナログ入力信号線には参照用ＡＤＣ１０４の入力端子が接続されている。

ここでＡＤＣ１０１−ｋおよび参照用ＡＤＣ１０４は入力サンプリング回路を含む。各々のＡＤＣ１０１−ｋのデジタル出力はデジタル補正部１０２に接続され、ＡＤＣ１０４の出力と各々のＡＤＣ１０１−ｋの出力との比較からそれぞれのＡＤ変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、各々のＡＤ変換経路間のミスマッチを補正する。以下、各ＡＤＣ１０１−ｋにとって、ずれがなく、理想的なサンプリングタイミングとは、全てのサンプリングタイミングが隣り合うＡＤＣ１０１−ｋ間のサンプリング間隔が等しくなるようなタイミングのことをいう。図２はデジタル補正部の具体的な構成を示したものである。各ＡＤＣ１０１−ｋから出力されたＡＤ変換結果はそれぞれ利得補正部２０１−ｋ（ｋは１〜Ｎの整数）に接続されて利得ミスマッチが補正され、補正された出力は利得補正部２０１−ｋに接続されたオフセット補正部２０２−ｋでオフセットが補正され、補正された出力結果はさらにスキュー補正部２０３−ｋによってスキューが補正され、マルチプレクサ１０３へ出力される。ここでスキューとは各ＡＤＣ１０１−ｋにおけるサンプリングの理想的なサンプリングタイミングからのずれである。利得補正部、オフセット補正部、スキュー補正部は参照ＡＤＣ１０４とスキュー補正部から出力された結果を減算器２０４−ｋによって差分し、その差分値（以下ｅ（ｋ）とする）を小さくするように各補正値を決定する。以下では、デジタル補正部のより具体的な実施形態について記述する。また、このデジタル補正の仕組みの詳細は非特許文献２、３に開示されている。

各単位ＡＤＣ１０１−ｋから出力されたＡＤ変換データ（ｄ０（ｋ，ｔ））は利得補正部２０１−ｋに入力される。利得補正部２０１−ｋでは、前記減算器２０４−ｋによって得られた、理想的なＡＤ変換結果との差分ｅ（ｋ）は乗算器２０５−ｋにより、ＡＤ変換結果ｄ０（ｋ，ｔ）、利得補正ループ係数μＧと掛けられる。乗算器２０５−ｋの出力結果は加算器２０６−ｋに入力され、遅延器２０７−ｋによって遅延された１クロックサイクル前の加算器出力と合成される。この構成により、遅延器２０７−ｋの出力値ΔＧ（ｋ，ｔ）は乗算器２０５−ｋの出力をデジタル補正開始時から積分した値となる。ここで、加算器２０６−ｋ、遅延器２０７−ｋによって構成される前記構造は一般的に積分器として知られているものである。ΔＧ（ｋ，ｔ）は参照用ＡＤＣ１０４と単位ＡＤＣ１０１−ｋとの利得誤差に相当し、ΔＧ（ｋ，ｔ）は乗算器２０８−ｋによってＡＤ変換データｄ０（ｋ，ｔ）と掛け合わされ、利得補正部２０１−ｋの出力ｄ１（ｋ，ｔ）として出力される。

利得補正部２０１−ｋによって補正された出力結果ｄ１（ｋ，ｔ）はオフセット補正部２０２−ｋに入力される。オフセット補正部２０２−ｋでは前記理想変換結果との差分値ｅ（ｋ）と、オフセット補正ループ係数μＯＦＳが乗算器２０９−ｋによって掛け合わされる。乗算器２０９−ｋの出力結果は加算器２１０−ｋに入力され、遅延器２１１−ｋによって遅延された１クロックサイクル前の加算器出力と合成される。この構成により、遅延器２１１−ｋの出力値ΔＶ（ｋ，ｔ）は乗算器２０９−ｋの出力をデジタル補正開始時から積分した値となる。ΔＶ（ｋ，ｔ）は参照用ＡＤＣ１０４と単位ＡＤＣ１０１−ｋとのオフセット誤差に相当し、入力データｄ１（ｋ，ｔ）は加算器２１２−ｋによりΔＶ（ｋ，ｔ）が差し引かれ、オフセット補正部２０２−ｋの出力ｄ２（ｋ，ｔ）として出力される。

オフセット補正部２０２−ｋによって補正された出力結果ｄ２（ｋ，ｔ）はスキュー補正部２０３−ｋに入力される。スキュー補正部２０２−ｋにはさらにｄ２（ｋ，ｔ）の時間微分値、ｄ（ｄ２（ｋ，ｔ−ＸＴ））／ｄｔも入力される。ここで、ＸＴ［ｓ］はＦＩＲフィルタ等によって微分値を計算するために必要な遅延時間であり、Ｔ［ｓ］は１クロックサイクル周期である。ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔはＦＩＲフィルタ等によって計算することができるが、その具体的な方式は後述する。

スキュー補正部２０３−ｋでは、前記減算器２０４−ｋによって得られた、理想的なＡＤ変換結果との差分ｅ（ｋ）は乗算器２１３−ｋにより、ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔ、スキュー補正ループ係数μＳＫＥＷと掛けられる。乗算器２１３−ｋの出力結果は加算器２１４−ｋに入力され、遅延器２１５−ｋによって遅延された１クロックサイクル前の加算器出力と合成される。この構成により、遅延器２１５−ｋの出力値Δｔ（ｋ，ｔ）は乗算器２１４−ｋの出力をデジタル補正開始時から積分した値となる。Δｔ（ｋ，ｔ）は参照用ＡＤＣ１０４と単位ＡＤＣ１０１−ｋとのサンプリングタイミング誤差に相当し、Δｔ（ｋ，ｔ）は乗算器２１６−ｋにより、ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔと掛け合わされる。その結果であるΔｔ（ｋ，ｔ）×ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔはサンプリングタイミング誤差によって生じたＡＤ変換結果の誤差に相当する。入力データｄ２（ｋ，ｔ）は遅延器２１７−ｋに入力され、遅延器２１７−ｋの出力ｄ２（ｋ，ｔ−ＸＴ）は、加算器２１８−ｋにおいて、乗算器２１６−ｋの出力であるΔｔ（ｋ，ｔ）×ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔを差し引かれ、スキュー補正部２０３−ｋの出力ｄ３（ｋ，ｔ）として出力される。

図９（ａ）は微分値ｄ（ｄ２（ｋ，ｔ―ＸＴ））／ｄｔを求めるためのＦＩＲフィルタの実施形態の一例を示すものである。ＦＩＲフィルタは図２のオフセット補正部出力ｄ２（ｋ、ｔ）が入力され、入力に接続された各遅延器９０１−ｎ（ｎは１〜Ｋの整数）、遅延器の後段に接続され、重み係数をかけるタップ部９０２−ｎ、重み係数をかけられた出力を足し合わせる加算器９０３からなる。また、図９（ｂ）のように、互いに異なるＡＤＣ出力を入力とすることも可能である。ここでは４個のＡＤＣをインターリーブ動作させている例をとっている。ＡＤＣ１０１−ｋの出力はそれぞれ遅延ブロック９０１−ｎまたはタップ部９０２−ｎに入力され、遅延ブロック９０１−ｎの出力は９０２−ｎに入力されそれぞれ重み係数を掛け合わされる。それぞれの重み係数を掛け合わされた出力は加算器９０３で足し合わされ、出力される。このとき、各タップ部９０２−ｎにおける重み係数を適切な値にすることで加算器９０３からは微分値ｄ（ｄ２（ｋ、ｔ−ＸＴ））／ｄｔを得ることができる。

デジタル補正部１０２によって補正された各ＡＤＣ１０１−ｋのＡＤ変換結果はマルチプレクサ１０３によって統合され、一連の時系列データとして出力される。

また、各々のＡＤＣ１０１−ｌ（ｌは１〜Ｎの奇数）は対になるＡＤＣ１０１−ｍ（ｍは１〜Ｎの偶数）をもち、各々のＡＤＣ１０１−ｌの正入力クロック端子は対になるＡＤＣ１０１−ｍの負入力クロック端子に、各々のＡＤＣ１０１−ｌの負入力クロック端子は対になるＡＤＣ１０１−ｍの正入力クロック端子に接続されている。

互いに接続されたＡＤＣ１０１−ｌとＡＤＣ１０１−ｍの差動入力クロック端子には遅延器１０５−ｋを介して差動クロック信号線が接続され周波数ｆｓのサンプリングクロック信号が入力される。

このとき、それぞれのＡＤＣ１０１−ｌに直結している差動クロック信号線に入力されるサンプリングクロック信号はある一つの周波数ｆｓのサンプリングクロック信号の位相を基準に取ったとき、ｋ／（ｆｓ・Ｎ）の位相差をもつＮ／２種類のサンプリングクロックを振り分けたものとする。

また、差動入力信号線の正負２本の信号線はそれぞれＡＤＣ１０１−ｌおよびＡＤＣ１０１−ｍのクロック端子間を接続している２本の信号線のどちらに接続しても良い。

以下では、本構成によって得られる効果について述べる。
本構成では各々のＡＤＣ１０１−ｋからはサンプリングレートｆｓでＡＤ変換されたアナログ入力信号Ｖｉｎの値がデジタル信号として出力され、それらは互いに補完関係にある。

すなわち、あるＡＤＣ１０１−ｋが入力をＡＤ変換した時刻をｔとすると同じＡＤＣ１０１−ｋが次にＡＤ変換するのは時刻ｔ＋１／ｆｓであるが、前述のサンプリングクロック位相関係により、時刻ｔ＋１／（ｆｓ・Ｎ）にサンプリングするＡＤＣ１０１−ｌ（ｌはｋとは異なる１〜Ｎのいずれかの自然数）が存在する。

すると、マルチプレクサからはＶｉｎをｔ＋１／（ｆｓ・Ｎ）の間隔でＡＤ変換したデジタル出力Ｄｏｕｔが得られ、結果としてｆｓ・ＮのサンプリングレートでＡＤ変換をしたことになる。

このように、並列された各々のＡＤＣが互いにサンプリング間隔を補完しあうことによってサンプリング速度を向上させる仕組みのインターリーブＡＤＣは一般的に良く知られたものであるが、本実施例において特徴となるのは、各々のＡＤＣ１０１−ｌの正入力クロック端子は対になるＡＤＣ１０１−ｍの負入力クロック端子に、各々のＡＤＣ１０１−ｌの負入力クロック端子は対になるＡＤＣ１０１−ｍの正入力クロック端子に接続されている点であうる。このような接続により、対になったＡＤＣ１０１−ｌとＡＤＣ１０１−ｍ間では１種類のサンプリングクロック信号を共有しているが、互いにクロック入力端子は正負逆に接続されているため、ＡＤＣ１０１−ｌとＡＤＣ１０１−ｍの間では互いに反転位相のサンプリングクロックが入力されたとして動作する。

その結果、対になったＡＤＣ１０１−ｋは互いに１／（ｆｓ・２）の時刻差をもって入力信号をサンプリングし、ＡＤ変換する。

ここで本実施例の効果を説明するために、本実施例が解決しようとする課題について述べる。一般的に、ＡＤＣ１０１−ｋはＡＤＣ１０１−ｋに入力されるサンプリングクロックの立ち上がりおよび立下りの瞬間（以下クロックエッジという）に、内部のサンプリング機構でスイッチのＯＮ、ＯＦＦを行うが、その際にそれぞれサンプリング容量に蓄積されていた電荷および、スイッチを構成するトランジスタに蓄積されていた電荷がＡＤＣ１０１−ｋの入力端子から放出されるキックバック現象が観測され、入力信号が擾乱される。

ここで、仮にＡＤＣ１０１−ｋはサンプリングクロックのたち下がりで入力をサンプリングし、サンプリングクロックの立ち上がりでサンプリング期間に移行するものとする。あるＡＤＣ１０１−ｋが最も強く影響を受けるのはその直前に生じた入力の擾乱である。ここで共通アナログ入力端子に対して並列に接続されたある２つのＡＤＣ１０１−ｋ（ＡＤＣその１、ＡＤＣその２とする）を考える。

仮にこれらのＡＤＣに対して互いに別々の経路により生成されたサンプリングクロック信号が入力され、それぞれが１／（ｆｓ・２）の位相差を持つ場合、サンプリングクロックの位相差生成方法および配線経路の影響でクロックエッジのタイミングはＡＤＣその１とＡＤＣその２でずれてしまい、ＡＤＣその１がサンプリングする直前にＡＤＣその２がＡＤＣその２に入力されるクロックエッジにおいてアナログ入力信号を擾乱するという事象が発生する。例えば５００ＭＨｚ程度の入力信号周波数帯域を有するＡＤＣに振幅４００ｍＶ、周波数５０ＭＨｚの信号を入力した場合、キックバック成分はおよそ３ｍＶ程度になる。このキックバック成分が収束する前にＡＤＣその１がそのまま入力信号をサンプリングしてしまった場合、有効分解能に換算して８ビット弱となる。

しかしながら、本実施例においてはＡＤＣその２に入力されるサンプリングクロックはＡＤＣその１に入力されるサンプリングクロックと接続は異なるが同じものであるので、そのクロックエッジタイミングはほぼ同時である。そのため、ＡＤＣその２によって発生する入力の擾乱が信号線を伝わってＡＤＣその１の入力に到達する時間を考慮すれば、ＡＤＣその２によって生じる入力擾乱はＡＤＣその１のサンプリングに影響を及ぼさない。なぜならば、ＡＤＣその１がクロックエッジタイミングにおいて入力信号線に対して擾乱成分を発生する時刻をｔ１とすれば、ＡＤＣその２はｔ１と全く同時刻にサンプリングをする。そしてＡＤＣ１が発生した擾乱成分が信号線を伝わってＡＤＣその２に届くまでには信号線の線長による遅延（Δｔとする）があるため、ＡＤＣその２の入力にＡＤＣその１が発生した擾乱成分が届くのはｔ１＋Δｔであり、ＡＤＣその２のサンプリングタイミングであるｔ１より後である。

よってＡＤＣその２のサンプリングはＡＤＣその１による擾乱の影響を受けない。これはＡＤＣその２がサンプリングするときもまた同様であり、他のＡＤＣ１０１−ｋ対の間でも同様である。本実施形態はこのようなサンプリングクロック間のタイミングずれによって擾乱されたばかりの入力信号をサンプリングしてしまうという現象を回避するものであり、擾乱された入力が収束されるのに最低、１／（ｆｓ・Ｎ）の期間を確保しているものである。また、本実施例ではさらにデジタル補正部をそなえていることを特徴としており、以下ではその理由と効果について述べる。

本実施例では対になったＡＤＣ１０１−ｌとＡＤＣ１０１−ｍ間で１種類のサンプリングクロック信号を共有し、互いにクロック入力端子は正負逆に接続されているため、ＡＤＣ１０１−ｌとＡＤＣ１０１−ｍの間では互いに反転位相のサンプリングクロックが入力されたとして動作するということと、その結果、対になったＡＤＣ１０１−ｋは互いに１／（ｆｓ・２）の時刻差をもって入力信号をサンプリングし、ＡＤ変換するということを前述したが、これにより対になったＡＤＣ間のサンプリングタイミングは正確に１／（ｆｓ・２）の時刻差であることが差動サンプリングクロック信号の性質より保証される。しかしながら、対になっていない他のＡＤＣとは、サンプリングクロックの生成時に、位相関係を正確に１／（ｆｓ・Ｎ）刻みにすることが難しく、ＡＤＣサンプリング回路間のサンプリングタイミング誤差によってＡＤＣの分解能が低下するという課題が生じる。本実施例では、このサンプリングタイミング誤差を参照用ＡＤＣ１０４とデジタル補正部１０２を用いて補正することにより、前述したＡＤＣ間のサンプリングタイミングが理想値からずれる課題を解決している。

ここで、前述したｋ／（ｆｓ・Ｎ）の位相をもつＮ／２種類のクロックを基準となる差動クロック信号（ｃｌｋ＋、ｃｌｋ−）から生成するための一例として、インダクタンス素子３００とキャパシタンス素子３０１を用いたＬＣフィルタ遅延器を図３（ａ）に示す。ＬＣフィルタはその特性により、バターワースフィルタ、チェビシェフフィルタ等、名前が付けられて一般的に知られているフィルタの型が存在する。ここでは、仮に広い周波数帯域において遅延特性の変化が少ないベッセルフィルタと呼ばれるＬＣフィルタを例に説明する。遮断周波数１／２π ［Ｈｚ］、インピーダンス１［Ω］に規格化された５次のπ型ベッセルフィルタの各素子定数を図３（ｂ）に示す。フィルタの特性を維持したままインピーダンスを変換するためには、変換先のインピーダンスをＲ［Ω］とすれば、Ｋ＝Ｒ／１として、全てのインダクタンス素子値にＫをかけ、全てのキャパシタンス素子値をＫで割ればよい。また、遮断各周波数を変換するためには変換先の遮断各周波数をｆｃ［Ｈｚ］とすれば、Ｍ＝ｆｃ×２πとして全てのインダクタンス素子値、キャパシタンス素子値をＭで割ればよい。フィルタに入力された信号の遅延量は入力信号の周波数とフィルタの遮断周波数、フィルタの次数に依存するので回路シミュレータや数値計算を用いて、サンプリングクロック周波数ｆｓに対して適切な量の遅延が生じるようなＭを求め、フィルタを設計すればよい。また、図３（ｃ）に示すように、キャパシタンス素子３０１のいずれかを可変容量コンデンサ３０３に変更することで、遅延量の調整可能幅を設けることも可能である。

図４に第２の実施例にかかるインターリーブＡＤＣの実施形態を示す。

本実施例は実施例１におけるＡＤＣのキックバック成分が入力信号を擾乱する課題をより改善するための解決策の一例として示されるものである。

本実施例の場合、差動入力クロック端子をもつＮ個のＡＤＣ１０１−ｋ（ｋ＝１〜Ｎの整数であり、Ｎは２の倍数）のアナログ入力端子がバッファ部４０１−ｋの出力端子に接続されており、バッファ部４０１−ｋの入力端子は共通アナログ入力信号線に接続されている。これに加えて、共通入力信号線にバッファ部４００の入力端子が接続されバッファ部４００の出力端子に参照用ＡＤＣ１０４の入力端子が接続されている。ここでＡＤＣ１０１−ｋおよび参照用ＡＤＣ１０４は入力サンプリング回路を含む。各々のＡＤＣ１０１−ｋのデジタル出力はデジタル補正部１０２に接続され、実施例１と同様にＡＤＣ１０４の出力との比較からそれぞれのＡＤ変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、ＡＤ変換経路間のミスマッチを補正する。

本実施例において特徴となるのはＡＤＣ１０１−ｋと共通アナログ入力信号線の間に設けられたバッファ部４０１−ｋである。

バッファ部の実施形態例として示す図５（ａ）はオペアンプ５００の非反転入力端子にアナログ信号入力線が接続され、同オペアンプ５００の出力端子と反転入力端子が接続される負帰還構成をとっており、オペアンプ５００の非反転入力端子はキャパシタ５０１を介して接地されている。

また、ＡＤＣ１０１−ｋのアナログ入力端子が差動入力を要求する場合は、図５（ｂ）のようにオペアンプ５００の出力に差動オペアンプ５０２を接続し、アナログ入力信号を差動化することも可能であり、単位ＡＤＣのアナログ入力端子がシングルエンドであるか、差動であるかということは問わない。

以下では実施例１に前述した、クロックエッジにおけるＡＤＣの入力線に対するキックバックが入力信号の擾乱を引き起こす課題に対して、この構成によって得られる効果について述べる。

実施例１では対になるＡＤＣ間のサンプリングクロックとして共通の差動クロック信号を使用することで、ＡＤＣ間のサンプリングタイミングがずれることによる擾乱された信号をサンプリングすることを防ぐものであった。しかし、対になっていない他のＡＤＣが引き起こした擾乱の影響が残ったままである場合に関しては対策することができない。

そこで、実施例２におけるバッファ部４０１−ｋはバッファ素子固有の特性として出力インピーダンスが低く、またバッファ部を構成するオペアンプ５００の非反転入力端子と反転入力端子の間は絶縁されており、微小な寄生容量のみが存在する。そのため、バッファ部４０１−ｋの出力側に発生した信号擾乱はほとんどバッファ部の入力側に伝わらず、寄生容量を介して伝わる擾乱成分もコンデンサ５０１の容量とオペアンプ５００の入力端子間の寄生容量の大きさの比に応じて分圧されるため、入力信号側に伝わる信号擾乱成分は非常に小さなものとなる。このように、本実施例では、バッファ部４０１−ｋを設けたことにより、キックバック成分が他のＡＤＣ１０１−ｋに伝達することを抑制することができ、対になっていないＡＤＣ間においてもキックバック問題を解決し、有効分解能を確保することが可能になる。

図５に第３の実施例にかかるインターリーブＡＤＣの実施形態を示す。

本実施例は実施例２で開示した、バッファ部を設けたことによる特性の劣化を防ぐために、バッファ部の特性をデジタル補正するものである。

本実施例の場合、Ｎ個のＡＤＣ１０１−ｋ（ｋ＝１〜Ｎの自然数）と、ＡＤＣ１０１−ｋのアナログ入力端子にそれぞれ接続されたバッファ部４０１−ｋと各々のＡＤＣ１０１−ｋに接続されたデジタル補正部１０２の出力に接続されたマルチプレクサ１０３と、共通入力信号線に入力端子が接続されたバッファ部４００とバッファ部４００の出力端子に入力端子が接続された参照用ＡＤＣ１０４からなる。

ここでＡＤＣ１０１−ｋおよび参照用ＡＤＣ１０４は入力サンプリング回路を含む。各々のバッファ部４０１−ｋにはアナログ信号Ｖｉｎが入力され、ＡＤＣ１０１−ｋには周波数ｆｓのサンプリングクロック信号が入力される。各々のＡＤＣ１０１−ｋのデジタル出力はデジタル補正部１０２に接続され、ＡＤＣ１０４の出力との比較からＡＤ変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、各々のＡＤ変換経路間のミスマッチを補正する。この補正は実施例１に前述した方法と同様に実施することができる。本実施例ではさらに、デジタル補正部１０２がバッファ部４０１−ｋ、バッファ部４００の電圧オフセット、電圧利得、信号帯域ばらつきを補正する。デジタル補正部１０２によって補正された各ＡＤＣ１０１−ｋのＡＤ変換結果はマルチプレクサ１０３によって統合され、一連の時系列データとして出力される。また、各ＡＤＣ１０１−ｋに入力される各々のサンプリングクロック信号は互いに位相差があり、互いに最も位相が近いもの同士ではおよそ１／（ｆｓ・Ｎ）の位相差をもつ。

以下に本構成の効果について説明する。

本実施例で特徴となるのはデジタル補正部１０２がバッファ部４０１−ｋによって生じる特性のばらつき、特に信号帯域ばらつきを同時に補正する点である。

アナログ信号はインターリーブＡＤＣのＡＤ変換経路ごとに異なるバッファ部を経由するため、バッファ部４０１−ｋを構成するオペアンプの信号帯域ばらつきの影響を受ける。このようなバッファ部の信号帯域ばらつきも他のばらつきと同様マルチプレクサ１０３によって合成したＡＤ変換結果の分解能を低下させる要因となる。

ここで、デジタル補正部１０２は定期的に各ＡＤＣ１０１−ｋのサンプリングとＡＤＣ１０４のＡＤ変換結果と各ＡＤＣ１０１−ｋのＡＤ変換結果とを比較することにより、これらの経路間のミスマッチ量を特定し、それらのミスマッチを打ち消すように各ＡＤＣ１０１−ｋのデジタル出力値を再計算し、マルチプレクサに出力する。デジタル補正部の構成は図２の構成と同様であり、信号帯域の補正パラメータは実施例１に前述したサンプリングタイミングの補正パラメータと同一のパラメータに帰着され、経路間のミスマッチによる分解能の低下を防ぐことができる。その理由を以下に示す。

バッファ部４０１−ｋの周波数特性は一般的に数１の伝達関数として表すことができる。

ここで、ｊを虚数単位、ωを入力信号の角周波数としたときｓ＝ｊ×ωであり、ａ、ｂはそれぞれバッファ部４０１−ｋのもつ周波数特性に依存する定数である。上記の式はバッファ部４０１−ｋのもつ周波数帯域よりも低い周波数帯域においては数２のような形に近似を行うことができる。

一方、サンプリングタイミングの理想値からのずれをΔｔとすれば、Δｔの影響を受けたＡＤ変換結果を数３のような伝達関数で表すことができる。

ここで、Δｔ×ｓ＋（Δｔ^２）／２×ｓ^２の成分がΔｔによって生じる誤差である。実施例１で前述したサンプリングタイミングのデジタル補正では、このｓの係数であるΔｔ、ｓ^２の係数であるΔｔ^２／２をを求め、誤差項を計算してＡＤ変換結果から引くという処理を行っている。ここで、サンプリングタイミングの誤差による影響とバッファの周波数特性によって生じる影響が同時に起こった場合、数２、数３から数４のような伝達関数として表すことができる。

数４より、サンプリングタイミングの誤差とバッファ部間における周波数特性の誤差の影響はｓの係数、ｓ^２の係数を求めることにより補正することができることがわかるので実施例１で述べたものと同様の方法で補正できることが分かる。本実施例ではこの係数を求めることにより、サンプリングタイミングのミスマッチとバッファ部間の周波数特性ミスマッチを同時に補正している。また、バッファ部の利得補正、オフセット補正も実施例１と同様に図２の構成で行うことができ、有効分解能の低下をさらに防ぐことを可能にしているものである。

図７に第４の実施例にかかるインターリーブＡＤＣの実施形態を示す。

本実施例では実施例２の形態に加えて、実施例３で前述したバッファ間の特性ミスマッチとサンプリングタイミングの同時補正構造、さらに、参照用ＡＤＣ１０４に入力するクロックの位相を調整可能な遅延器７００を備えるものである。

本実施例の場合、差動入力クロック端子をもつＮ個のＡＤＣ１０１−ｋ（ｋ＝１〜Ｎの整数であり、Ｎは２の倍数）のアナログ入力端子が共通のアナログ入力信号線に接続されている。

また、各々のＡＤＣ１０１−ｋの出力はマルチプレクサ１０３に接続されている。各々のＡＤＣ１０１−ｌ（ｌは１〜Ｎの奇数）は対になるＡＤＣ１０１−ｍ（ｍは１〜Ｎの偶数）をもち、各々のＡＤＣ１０１−ｌの正入力クロック端子は対になるＡＤＣ１０１−ｍの負入力クロック端子に、各々のＡＤＣ１０１−ｌの負入力クロック端子は対になるＡＤＣ１０１−ｍの正入力クロック端子に接続されている。

互いに接続されたＡＤＣ１０１−ｌとＡＤＣ１０１−ｍの差動入力クロック端子には差動クロック信号線が接続され周波数ｆｓのサンプリングクロック信号が入力される。このとき、それぞれの差動クロック信号線に入力されるサンプリングクロック信号は基準となる差動クロック信号（ｃｌｋ＋、ｃｌｋ−）から遅延器１０５−ｋによって生成されたｋ／（ｆｓ・Ｎ）（ｋは０〜Ｎ／２−１の自然数）の位相をもつＮ／２種類のクロック振り分けたものとする。

ここで、差動クロック信号（ｃｌｋ＋、ｃｌｋ−）は平衡‐不平衡変換器や、その他のシングルエンド信号を差動信号に変換する素子を用いても良く、クロック発生器から直接差動信号として生成されても良い。

また、本実施例においてはアナログ入力信号線に並列に接続された参照用のＡＤＣ１０４と、ＡＤＣ１０４と各々のＡＤＣ１０１−ｋの出力比較結果をもとにＡＤＣ１０１−ｋの出力結果を補正するデジタル補正部を備えている。

実施例では、さらに、各々のＡＤＣ１０１−ｋおよび参照用ＡＤＣ１０４のアナログ入力端子と共通入力信号線の間にバッファ部４０１−ｋ、４００が接続されている。デジタル補正部はＡＤＣ１０４の出力とＡＤＣ１０１−ｋの出力との比較値から、各々の遅延器１０５−ｋ間に生じる遅延誤差及び、入力バッファ４０１−ｋ間に生じる入力周波数帯域等の特性ばらつきを同時に計算し、それをもとに補正されたＡＤＣ１０１−ｋの出力値を得る。

これにより、各々のＡＤＣ１０１−ｋがそれに入力されたサンプリングクロック信号のエッジタイミングで発生する入力信号の擾乱に対して整定する期間を確保し、さらに直接共通の入力信号に対して擾乱成分の流出を防ぎつつ、それぞれの遅延器精度、バッファ部の特性ばらつきによる有効分解能低下を防いでいる。

本実施例では、これに加えて、参照用ＡＤＣ１０４に入力されるクロック信号線上に遅延量を調整可能な遅延器７００を備える。

以下では本実施例の効果について記述する。

ここで、参照用ＡＤＣ１０４と各ＡＤＣ１０１−ｋに入力されるクロックの位相関係を図８に示す。ｃｌｋ１およびｃｌｋ２はＡＤＣ１０１−ｋのいずれかに入力されるサンプリングクロック信号のうち最も位相差が少ない任意の２種類のサンプリングクロック信号を示している。

ここで、ｔ１とｔ２はそれぞれｃｌｋ１とｃｌｋ２のクロック立下り時刻を示している。また、ｒｅｆ＿ｃｌｋは参照用ＡＤＣ１０４に入力されるサンプリングクロックであり、ＡＤＣ１０１−ｋのサンプリングタイミングを補正する際の基準となるクロックである。

ｔｒｅｆはｒｅｆ＿ｃｌｋのクロック立下り時刻を示しており、ｔ１とｔ２はおよそ１／（ｆｓ・Ｎ）の時間差がある。この間隔がインターリーブＡＤＣのサンプリング間隔を決定する。デジタル補正部は時刻ｔ１にＡＤＣ１０１−ｋがＡＤ変換した値と時刻ｔｒｅｆに参照用ＡＤＣ１０４がＡＤ変換した値を比較し、補正値を算出することで、ｔ１のずれによる影響を補正する。ｔｒｅｆとｔ１の時刻が離れすぎていると正しい補正値を算出することができない。

そこで、ｔ１をｔｒｅｆに近づける必要があるので、ｃｌｋ１の遅延量をより大きくする必要がある。しかし、ｔ１とｔ２はおよそ１／（ｆｓ・Ｎ）に保たれている必要があるため、ｃｌｋ２もまた遅延量を増やさなければならない。このようにして、連鎖的に全てのｃｌｋ遅延量を増やさなければならなくなってしまうが、一般的に遅延器において遅延量を増加させる際には遅延回路の増大を招くため、実装上望ましくない。

また、一般的に遅延器の遅延量調整幅と遅延調整精度とはトレードオフにあるので、遅延量の調整範囲を小さくすることが望ましい。

そこで本構成では参照用ＡＤＣ１０４に入力するｒｅｆ＿ｃｌｋの経路上に設けられた遅延器７００によってｒｅｆ＿ｃｌｋそのものを遅延させる。

これにより、ｔｒｅｆを遅延させることでｔｒｅｆとｔ２を近づけることができる。各々のＡＤＣ１０１−ｋに入力されるサンプリングクロック信号間の位相関係がおよそ１／（ｆｓ・Ｎ）に保たれ、ｒｅｆ＿ｃｌｋの立ち下がりエッジがいずれかのタイミングで、いずれか一つのＡＤＣ１０１−ｋに入力されるサンプリングクロック信号の立ち下がりエッジに一致していれば、それ以外のＡＤＣの立下りエッジも定期的にｒｅｆ＿ｃｌｋのいずれかの立ち下がりエッジと同期できる。

ゆえに、結果的にすべてのＡＤＣ１０１−ｋのクロック入力の立下りエッジにｒｅｆ＿ｃｌｋのいずれかの立下りエッジを周期的に同期させることができる。

以上の仕組みにより、ＡＤＣ１０１−ｋ用の遅延器１０５−ｋの遅延調整精度の低下および回路規模の増大を防ぎつつ、デジタル補正可能な範囲にｒｅｆ＿ｃｌｋのタイミングを合わせることが可能になるという効果が得られる。

１０１−１〜１０１−Ｎ：ＡＤＣ
１０２：デジタル補正部
１０３：マルチプレクサ
１０４：参照用ＡＤＣ
１０５−１〜１０５−Ｎ：遅延器
２０１−１〜２０１−Ｎ：利得補正部
２０２−１〜２０２−Ｎ：オフセット補正部
２０３−１〜２０３−Ｎ：スキュー補正部
２０４−１〜２０４−Ｎ：減算器
２０５−１〜２０５−Ｎ：乗算器
２０６−１〜２０６−Ｎ：加算器
２０７−１〜２０７−Ｎ：遅延器
２０８−１〜２０８−Ｎ：乗算器
２０９−１〜２０９−Ｎ：乗算器
２１０−１〜２１０−Ｎ：加算器
２１１−１〜２１１−Ｎ：遅延器
２１２−１〜２１２−Ｎ：加算器
２１３−１〜２１３−Ｎ：乗算器
２１４−１〜２１４−Ｎ：加算器
２１５−１〜２１５−Ｎ：遅延器
２１６−１〜２１６−Ｎ：乗算器
２１７−１〜２１７−Ｎ：遅延器
２１８−１〜２１８−Ｎ：加算器
３００：抵抗
３０１：コンデンサ
３０２：インダクタンス
３０３：可変容量コンデンサ
４００：バッファ部
４０１−１〜４０１−Ｎ：バッファ部
５００：オペアンプ
５０１：コンデンサ
５０２：差動出力オペアンプ
７００：遅延器
９０１−１〜９０１−Ｋ：遅延器
９０２−１〜９０２−Ｋ：タップ部
９０３：加算器

Claims

複数の単位アナログデジタル変換器によって構成される、タイムインターリーブ型アナログデジタル変換器において、２本で１組の差動クロック信号線の片側の第１のクロック信号線が、前記タイムインターリーブ型アナログデジタル変換器を構成する、第１の単位アナログデジタル変換器の正入力クロック端子と、第１の単位アナログデジタル変換器とひと組になってタイムインターリーブ型アナログデジタル変換器を構成する第２の単位アナログデジタル変換器の負入力クロック端子に入力され、前記差動クロック信号線対のうち、前記第１のクロック信号線とは異なる側のクロック信号線である第２のクロック信号線が、前記第１のアナログデジタル変換器の負入力クロック端子と、前記第２のアナログデジタル変換器の正入力クロック端子に入力されることを特徴とするタイムインターリーブ型アナログデジタル変換器。
各単位アナログデジタル変換器に入力される各サンプリングクロックの理想的なサンプリングタイミングからのずれを、各単位アナログデジタル変換器後に設けた各デジタル補正部において各単位アナログデジタル変換器出力の微分値に相当する値と理想的なサンプリングタイミングからのタイミング誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことで補正することを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
各単位アナログデジタル変換器と共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いてデジタル補正を行うことを特徴とする請求項２記載のタイムインターリーブ型アナログデジタル変換器。
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項２記載のタイムインターリーブ型アナログデジタル変換器。
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項３記載のタイムインターリーブ型アナログデジタル変換器。
複数の単位アナログデジタル変換器によって構成される、タイムインターリーブ型アナログデジタル変換器において、共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記入力バッファの後段に前記単位アナログデジタル変換器が接続され、各単位アナログデジタル変換器直後に設けたデジタル補正部において、理想的なバッファ部利得に相当する値を各単位アナログデジタル変換器出力に乗算することによるバッファ利得の補正、または、理想的な直流オフセット電圧値に相当する値を各単位アナログデジタル変換器出力から差し引くことによる直流オフセットの補正、または、各単位アナログデジタル変換器出力の微分値に相当する値と理想的なバッファ周波数帯域からの誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことによるバッファ間の信号帯域補正のいずれかひとつを実施することを特徴としたタイムインターリーブ型アナログデジタル変換器。
共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いて、デジタル補正を行うことを特徴とする請求項７記載のタイムインターリーブ型アナログデジタル変換器。
サンプリングクロックの理想時間からのずれを、各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項８記載のタイムインターリーブ型アナログデジタル変換器。
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記入力バッファの後段に前記単位アナログデジタル変換器が接続され、各単位アナログデジタル変換器直後に設けたデジタル補正部において、理想的なバッファ部利得に相当する値を各単位アナログデジタル変換器出力に乗算することによるバッファ利得の補正、または、理想的な直流オフセット電圧値に相当する値を各単位アナログデジタル変換器出力から差し引くことによる直流オフセットの補正、または、各単位アナログデジタル変換器出力の微分値に相当する値と理想的なバッファ周波数帯域からの誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことによるバッファ間の信号帯域補正のいずれかひとつを実施することを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
サンプリングクロックの理想時間からのずれを、前記各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項１０記載のタイムインターリーブ型アナログデジタル変換器。
共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いて、デジタル補正を行うことを特徴とする請求項１０記載のタイムインターリーブ型アナログデジタル変換器。
サンプリングクロックの理想時間からのずれを、前記各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項１２記載のタイムインターリーブ型アナログデジタル変換器。
前記参照用アナログデジタル変換器に入力するサンプリングクロック信号の位相を調整可能な位相遅延回路を持つことを特徴としたタイムインターリーブ型アナログデジタル変換器。
請求項１３に記載のアナログデジタル変換器において、前記参照用アナログデジタル変換器に入力するサンプリングクロック信号の位相を調整可能な位相遅延回路を持つことを特徴とする請求項１３記載のタイムインターリーブ型アナログデジタル変換器。
サンプリングクロックの位相差をＬＣフィルタにより作り出すことを特徴とする請求項１記載のタイムインターリーブ型アナログデジタル変換器。
ナログデジタル変換器に入力されるサンプリングクロックの少なくとも1つの遅延をＬＣフィルタにより作り出すことを特徴とする請求項１５記載のタイムインターリーブ型アナログデジタル変換器。