JP2022146460A - 半導体回路、受信装置及びメモリシステム - Google Patents

Abstract

【課題】 半導体回路の特性を向上する。【解決手段】実施形態の半導体回路は、第１のクロックに基づいて入力信号に関する１つ以上の第１のサンプリング信号をサンプルする第１のアナログデジタル変換器１０１－１と、第１のクロックから第１の時間分シフトした第２のクロックに基づいて入力信号に関する１つ以上の第２のサンプリング信号をサンプルする第２のアナログデジタル変換器１０１－２と、を含むアナログデジタル変換回路１０と、第１及び第２のサンプリング信号の移動平均の計算結果に基づいて、第１及び第２のクロックのうち少なくとも一方のタイミングを校正する第１のキャリブレーション回路１２と、を含む。【選択図】 図６

Description

実施形態は、半導体回路、受信装置及びメモリシステムに関する。

高速データ転送のための送信回路及び受信回路の研究及び開発が、推進されている。

特許第５２８８００３号明細書 特許第６７２２９００号明細書 特開２０１７－１５３０７５号公報 特許第５８３６４９３号明細書 特許第５５３７５２７号明細書 特表２０１７－５０５０４５号公報

半導体回路、受信装置及びメモリシステムの特性を向上する。

実施形態の半導体回路は、第１のクロックに基づいて入力信号に関する１つ以上の第１のサンプリング信号をサンプルする第１のアナログデジタル変換器と、前記第１のクロックから第１の時間だけシフトした第２のクロックに基づいて前記入力信号に関する１つ以上の第２のサンプリング信号をサンプルする第２のアナログデジタル変換器と、を含むアナログデジタル変換回路と、前記第１及び第２のサンプリング信号の移動平均の計算結果に基づいて、前記第１及び第２のクロックのうち少なくとも一方のタイミングを校正する第１のキャリブレーション回路と、を含む。

実施形態の半導体回路を含む装置を説明するため図。 メモリシステムの構成例を示す図。 メモリセルアレイの回路構成の一例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路のコンセプトを説明するための図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の特性を示す図。 実施形態の半導体回路の特性を示す図。 実施形態の半導体回路の特性を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路の構成例を示す図。 実施形態の半導体回路のコンセプトを説明するための図。 実施形態の半導体回路の特性を示す図。

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。

［実施形態］
図１乃至図１８を参照して、実施形態の半導体回路、受信装置、メモリシステム及び半導体回路の制御方法について、説明する。

（ａ）全体構成
図１は、本実施形態の半導体回路を含む装置を説明するための図である。

図１に示されるように、サーバ９００は、ネットワークＮＴＷを介して、情報通信デバイス８００に接続される。サーバ９００は、情報通信デバイス８００に対して、各種のデータを送ることができる。サーバ９００は、情報通信デバイス８００からのデータを受けることができる。

サーバ９００は、プロセッサ９１、ＲＡＭ９２、ストレージデバイス９３及びインターフェイス回路９４を含む。

プロセッサ９１は、サーバ９００内の各種の処理（計算処理及びデータ処理）及び制御を行う。プロセッサ９１は、各種のデータ及び（又は）情報を含むファイルを作成できる。

ＲＡＭ９２は、サーバ９００内における各種のデータ処理の作業領域として機能する。ＲＡＭ９２は、プログラム（ソフトウェアの一例）、及び、プロセッサ９１による各種の処理に用いられるデータ（例えば、計算処理の結果、計算処理の途中のデータ及び（又は）パラメータなど）を一時的に記憶する。
ストレージデバイス９３は、各種のプログラム及び各種の情報を記憶する。

インターフェイス回路９４は、或るインターフェイス規格及び（又は）ネットワークＮＴＷに用いられる通信プロトコルに基づいて、他のデバイス（ここでは、情報通信デバイス８００）に対する通信を行う。

インターフェイス回路９４は、データの送信のための送信回路ＴＸｓｖを有する。インターフェイス回路９４は、データの受信のための受信回路ＲＸｓｖを有する。

情報通信デバイス８００は、本実施形態のメモリシステム５００、及び、ホストデバイス７００を含む。

本実施形態のメモリシステム５００は、情報通信デバイス８００内において、ホストデバイス７００からの要求に基づいて、メモリシステム５００内におけるデータの書き込み、データの読み出し及びデータの消去を行う。
本実施形態のメモリシステム５００の内部構成は、後述される。

ホストデバイス７００は、プロセッサ７０、ＲＡＭ７１、インターフェイス回路７３，７４を含む。

プロセッサ（以下では、ホストプロセッサともよばれる）７０は、ホストデバイス７００の各種の処理及び動作を、制御する。

ホストプロセッサ７０は、メモリシステム５００に対する各種の処理及び動作を要求（命令、指示）するためのコマンド（以下では、ホストコマンドとよばれる）を、発行（生成及び転送）できる。ホストプロセッサ７０は、ホストコマンドに応じたデータを生成できる。データは、メモリシステム５００の処理及び動作に用いられる情報（例えば、アドレス情報）、パラメータ、及び、メモリシステム５００に書き込まれるべきデータなどである。

ＲＡＭ７１は、ホストプロセッサ７０による各種のデータ処理のための作業領域（ワークメモリ）として機能を有する。ＲＡＭ７１は、プログラム（ソフトウェアの一例）、及び、ホストプロセッサ７０による各種の処理に用いられるデータ（計算処理の結果、計算処理の途中のデータ、パラメータ）を一時的に記憶する。

インターフェイス回路７３は、或るインターフェイス規格及び（又は）通信プロトコルに基づいて、ネットワークＮＴＷを介したサーバ９００との通信を行う。インターフェイス回路７３は、サーバ９００からの信号及びデータなどを、ホストデバイス７００内の内部バスに出力する。

インターフェイス回路７４は、或るインターフェイス規格及び（又は）通信プロトコルに基づいて、メモリシステム５００との通信を行う。インターフェイス回路７３，７４のそれぞれは、データの送信のための送信回路ＴＸｈｓｔ、及び、データの受信のための受信回路ＲＸｈｓｔを有する。

尚、メモリシステム５００に対するホストコマンドは、インターフェイス回路７４のインターフェイス規格に基づく。例えば、インターフェイス回路５４に用いられるインターフェイス規格（又は通信プロトコル）は、ＳＡＳ規格、ＳＡＴＡ規格、ＰＣＩｅｘｐｒｅｓｓ（登録商標）規格（以下では、ＰＣＩｅ規格と表記される）、ＮＶＭｅｘｐｒｅｓｓ（登録商標）規格（以下では、ＮＶＭｅ規格と表記される）、ＵＦＳ（Universal Flash Storage）規格などの中から選択される。尚、これらの規格のいずれかに準拠したインターフェイス規格又は他のインターフェイス規格が、インターフェイス回路５４に用いられてもよい。

ホストデバイス７００は、上記の構成に加えて、バッファ回路、及び、ＨＤＤ（Hard Disc Drive）のようなストレージデバイス（図示せず）をさらに含んでもよい。

例えば、ホストデバイス７００（又は、情報通信デバイス８００）は、パーソナルコンピュータ、スマートフォン、フューチャーフォン、携帯端末（例えば、タブレット端末）、ゲーム機器、車載端末、ルーター及び基地局などである。

＜メモリシステム＞
図２は、本実施形態のメモリシステムの構成例を説明するための図である。

本実施形態のメモリシステム５００は、メモリコントローラ５０及びＮＡＮＤフラッシュメモリ（以下では、単にフラッシュメモリともよばれる）６０を含む。

（メモリコントローラ）
メモリコントローラ５０は、ホストデバイス７００からの要求に基づいて、ＮＡＮＤフラッシュメモリ６０に対するデータの書き込み、データの読み出し及びデータの消去などの各種の処理及び動作を、ＮＡＮＤフラッシュメモリ６０に指示（命令）する。

メモリコントローラ５０は、プロセッサ５１、ＲＡＭ５２、バッファ回路５３、インターフェイス回路５４，５５を含む。

プロセッサ５１は、ＮＡＮＤフラッシュメモリ６０に対する各種の処理又は動作を、指示（命令）できる。例えば、プロセッサは、ＮＡＮＤフラッシュメモリ６０に対する指示を示すコマンド（以下では、コントローラコマンドともよばれる）を生成できる。

ＲＡＭ５２は、メモリコントローラ５０内における、プロセッサ５１の各種の処理及び動作のための作業領域として機能する。ＲＡＭ５２は、プログラム、及び、プロセッサ５１による各種の処理に用いられるデータ（計算処理の結果、計算処理の途中のデータ及びパラメータ）等を一時的に記憶する。
尚、ＲＡＭ５２は、プロセッサ５２内に設けられたメモリ領域でもよい。

バッファ回路５３は、メモリコントローラ５０とホストデバイス７００との間において転送されるデータ、及び、メモリコントローラ５０とフラッシュメモリ６０との間において転送されるデータを、一時的に記憶する。

インターフェイス回路（以下では、ホストインターフェイス回路ともよばれる）５４は、或るインターフェイス規格に基づいて、ホストデバイス７００とメモリコントローラ５０との間のデータ転送を行う。インターフェイス回路５４のインターフェイス規格（及び通信プロトコル）は、ホストデバイス７００のインターフェイス回路７４のインターフェイス規格と同じ規格（又は準拠した規格）である。

インターフェイス回路（以下では、ＮＡＮＤインターフェイス回路ともよばれる）５５は、ＮＡＮＤインターフェイス規格に基づいて、メモリコントローラ５０とＮＡＮＤフラッシュメモリ６０との間の通信（例えば、データ転送）を行う。

メモリコントローラ５０がＮＡＮＤフラッシュメモリ６０に或る動作を命令する場合、メモリコントローラ５０は、コマンド及びアドレス情報を含むデータ群（以下では、ＮＡＮＤコマンドセットともよばれる）を、ＮＡＮＤフラッシュメモリ６０に送る。尚、メモリコントローラ５０がデータの書き込みをＮＡＮＤフラッシュメモリ６０に命令する場合、ＮＡＮＤコマンドセットは、書き込みデータをさらに含む。

尚、メモリコントローラ５０は、上記の構成に加えて、データ内のエラーの検出及び訂正のためのＥＣＣ回路（図示せず）のような他の構成を含んでもよい。

（ＮＡＮＤフラッシュメモリ）
ＮＡＮＤフラッシュメモリ６０は、不揮発性半導体メモリデバイスである。ＮＡＮＤフラッシュメモリ６０は、データを実質的に不揮発に記憶できる。
以下において、ＮＡＮＤフラッシュメモリ６０は、単に、フラッシュメモリ６０ともよばれる。

フラッシュメモリ６０は、例えば、メモリセルアレイ６１、コマンドレジスタ６２、アドレスレジスタ６３、シーケンサ６４、ドライバ回路６５、ロウ制御回路６６、センスアンプ回路６７、及びインターフェイス回路（入出力回路）６８などを含む。

メモリセルアレイ６１は、データを記憶する。メモリセルアレイ６１内に、複数のビット線（図示せず）及び複数のワード線（図示せず）が設けられる。メモリセルアレイ６１は、１つ以上のブロックＢＬＫ１～ＢＬＫｉ（ｉは１以上の整数）を含んでいる。ブロックＢＬＫ（ＢＬＫ１～ＢＬＫｉ）は、複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。

図３は、ＮＡＮＤフラッシュメモリ６０のメモリセルアレイ６１の回路構成の一例を示す等価回路図である。図３において、メモリセルアレイ６１に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出して示されている。

図３に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。各ストリングユニットＳＵは、複数のメモリセルストリング（以下では、ＮＡＮＤストリングとよばれる）ＮＳを含む。複数のＮＡＮＤストリングＮＳのそれぞれは、複数のビット線ＢＬ１～ＢＬｐ（ｐは１以上の整数）のうち対応する１つに関連付けられている。

ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ１～ＭＣｑ（ｑは１以上の整数）、及びセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。
メモリセル（以下では、メモリセルトランジスタともよばれる）ＭＣ（ＭＣ１～ＭＣｑ）は、電荷蓄積層を含む電界効果トランジスタである。メモリセルＭＣは、１ビット以上のデータを実質的に不揮発に記憶できる。
セレクトトランジスタＳＴ１，ＳＴ２のそれぞれは、各種の動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルＭＣ１～ＭＣｑは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルＭＣ１～ＭＣｑの制御ゲートは、複数のワード線ＷＬ１～ＷＬｑのうち対応する１つに共通接続される。

各ＮＡＮＤストリングＮＳにおいて、セレクトトランジスタＳＴ１の一端（ソース）が、直列接続されたメモリセルＭＣの一端に接続され、セレクトトランジスタＳＴ１の他端（ドレイン）が、対応するビット線ＢＬに接続される。セレクトトランジスタＳＴ１のゲートは、複数のセレクトゲート線ＳＧＤのうち対応する１つに接続される。

各ＮＡＮＤストリングＮＳにおいて、セレクトトランジスタＳＴ２の一端（ソース）は、ソース線ＳＬに接続され、セレクトトランジスタＳＴ２の他端（ドレイン）は、直列接続されたメモリセルＭＣの他端に接続される。セレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。例えば、同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のソースは、１つのソース線ＳＬに共通に接続される。同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のゲートは、１つのセレクトゲート線ＳＧＳに共通接続される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣの単位は、例えばセルユニットＣＵとよばれる。例えば、メモリセルＭＣの各々が１ビットのデータを記憶する場合、１つのセルユニットＣＵは、１ページデータを記憶することが可能である。メモリセルＭＣの各々が２ビットのデータを記憶する場合、１つのセルユニットＣＵは、２ページデータを記憶することが可能である。「１ページデータ」は、例えば１ビットのデータを記憶するメモリセルＭＣで構成されたセルユニットＣＵが記憶するデータの総量で定義される。

尚、実施形態のＮＡＮＤフラッシュメモリ６０のメモリセルアレイ６１の回路構成は、上述の構成に限定されない。例えば、各ＮＡＮＤストリングＮＳ内のメモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫ内のストリングユニットＳＵの個数は、任意の個数に設計され得る。

図２に戻って、フラッシュメモリ６０内のメモリセルアレイ６１以外の構成について説明する。

コマンドレジスタ６２は、メモリコントローラ５０からのコマンド（コントローラコマンド）ＣＭＤを保持する。コントローラコマンドＣＭＤは、例えばシーケンサ６４に読み出し動作、書き込み動作、及び消去動作等を実行させるための信号セットである。

アドレスレジスタ６３は、メモリコントローラ５０からのアドレス情報（以下では、選択アドレスともよばれる）ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス（ワード線アドレス）、及びカラムアドレスを含んでいる。例えば、ブロックアドレス、ページアドレス、及びカラムアドレスは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬの選択に使用される。以下において、ブロックアドレスに基づいて選択されたブロックは、選択ブロックとよばれる。ページアドレスに基づいて選択されたワード線は、選択ワード線とよばれる。

シーケンサ６４は、フラッシュメモリ６０の内部回路の動作を制御する。例えば、シーケンサ６４は、コマンドレジスタ６２内のコントローラコマンドＣＭＤに基づいてドライバ回路６５を制御する。

ドライバ回路６５は、データの読み出し（読み出し動作）、データの書き込み（書き込み動作）、及びデータの消去（消去動作）等で使用される複数の電圧を出力する。例えばドライバ回路６５は、アドレスレジスタ６３内のページアドレスに基づいて、選択ワード線に対応する配線に、電圧を印加する。

ロウ制御回路６６は、メモリセルアレイ６１のロウに関する動作を制御する。ロウ制御回路６６は、アドレスレジスタ６３内のブロックアドレスに基づいて、メモリセルアレイ６１内の１つのブロックＢＬＫを選択する。ロウ制御回路６６は、例えば選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。

センスアンプ回路６７は、メモリセルアレイ６１のカラムに関する動作を制御する。センスアンプ回路６７は、書き込み動作において、メモリコントローラ５０からの書き込みデータＤＴに応じて、メモリセルアレイ６１内に設けられたビット線のそれぞれに電圧を印加する。センスアンプ回路６７は、読み出し動作において、ビット線の電位（又は、電流の発生の有無）に基づいてメモリセルに記憶されたデータを判定する。センスアンプ回路６７は、この判定結果に基づいたデータを、読み出しデータＤＴとしてメモリコントローラ５０に転送する。

インターフェイス回路６８は、メモリコントローラ５０とフラッシュメモリ６０との間において、各種の制御信号及びデータの入力及び出力を行う。

ＮＡＮＤフラッシュメモリ６０とメモリコントローラ５０との間の通信は、ＮＡＮＤインターフェイス規格によってサポートされている。例えば、フラッシュメモリ６０とメモリコントローラ５０との間の通信において、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号ＩＯが使用される。

コマンドラッチイネーブル信号ＣＬＥは、フラッシュメモリ６０が受けた入出力信号ＩＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、フラッシュメモリ６０が受けた信号ＩＯがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、フラッシュメモリ６０内への入出力信号ＩＯの入力をフラッシュメモリ６０に命令する信号である。リードイネーブル信号ＲＥｎは、メモリコントローラ５０への入出力信号Ｉ／Ｏの出力をフラッシュメモリ６０に命令する信号である。

レディビジー信号ＲＢｎは、フラッシュメモリ６０がレディ状態であるか、ビジー状態であるかをメモリコントローラ５０に通知する信号である。レディ状態は、メモリコントローラ５０からのコマンドを受け付ける状態である。ビジー状態は、フラッシュメモリ６０がコマンドを受け付けない状態である。
入出力信号ＩＯは、コントローラコマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。入出力信号ＩＯは、例えば８ビット幅の信号（信号セット）である。

尚、ＮＡＮＤフラッシュメモリ６０は、メモリセルアレイ６１、ロウ制御回路６６及びセンスアンプ回路６７を含む構成（制御単位）によって、プレーンとよばれる制御単位が、形成される場合がある。

例えば、メモリシステム５００は、ＳＳＤ（Slid State Drive）、ＵＦＳ（Universal Flash Storage）デバイス、メモリカード、又は、ＵＳＢ（Universal Serial Bus）メモリなどである。
尚、ＮＡＮＤフラッシュメモリ６０の代わりに、他の不揮発性又は揮発性のメモリデバイスが、メモリシステム５００に用いられてもよい。

例えば、メモリシステム５００において、インターフェイス回路５５，５４，６８は、送信回路（トランシーバ）ＴＸ及び受信回路（レシーバ）ＲＸを、含む。
送信回路ＴＸは、各種の信号（例えば、データ）を、送る。
受信回路ＲＸは、各種の信号（例えば、データ）を、受ける。例えば、メモリシステム５００内において、メモリコントローラ５０は、受信回路ＲＸからのデータに対して、各種の処理を施すことができる。フラッシュメモリ６０は、処理が施された受信回路ＲＸからのデータ（又は処理が施されないデータ）を記憶できる。

例えば、送信回路ＴＸ及び受信回路ＲＸは、１０Ｇｂｐｓ以上の比較的高速なデータ転送（例えば、１００Ｇｂｐｓ級のデータ転送）に用いられる。

本実施形態のメモリシステムにおいて、受信回路ＲＸは、アナログデジタル変換回路（以下では、ＡＤＣ回路とも表記される）を含む。

＜受信回路＞
図４は、本実施形態における、受信回路の回路構成を示すブロック図である。

受信回路ＲＸは、本実施形態のアナログデジタル変換型受信回路（以下では、ＡＤＣ型受信回路とよばれる）１、第１のイコライザ回路２０、可変ゲインアンプ回路２１、第２のイコライザ回路２２、第１のゲイン適応回路２７、第２のゲイン適応回路２８及びクロック生成回路２３を含む。

ＡＤＣ型受信回路１は、受信回路ＲＸに供給された信号（例えば、或るデータ幅の信号）を、サンプルする。ＡＤＣ型受信回路１は、信号（データ）の伝送に関するキャリブレーション処理を行う複数の回路を含む。本実施形態において、ＡＤＣ型受信回路１は、信号のサンプリングにおけるタイミングスキューに関するキャリブレーションを行う回路（以下では、スキューキャリブレーション回路とよばれる）１２，１３を含む。

例えば、ＡＤＣ型受信回路１は、時間インターリーブＡＤＣ回路（以下では、ＴＩ－ＡＤＣ回路とよばれる）１０、オフセット－ゲインキャリブレーション回路１１、第１のスキューキャリブレーション回路１２、及び第２のスキューキャリブレーション回路１３を含む。
ＡＤＣ型受信回路１の構成の詳細については、後述する。

イコライザ回路２０は、他のデバイスの送信回路ＴＸからの或るデータ幅の信号（以下では、受信信号又は入力信号とよばれる）を受ける。イコライザ回路２０は、受信信号に対して各種の信号処理（例えば、イコライジング処理）を施した信号を、出力する。例えば、イコライザ回路２０は、連続時間線型イコライザ（ＣＴＬＥ）である。ＣＴＬＥ２０は、伝送路で発生したロスをハイパスフィルターで補償し、受信信号に対するジッタを、低減できる。

可変ゲインアンプ回路（ＶＧＡ回路）２１は、設定されたゲインに応じて、イコライザ回路２０からの信号を増幅（又は減衰）する。ＶＧＡ回路２１は、ゲインに基づいて増幅された信号を、ＴＩ－ＡＤＣ回路１０に出力する。例えば、増幅された信号は、ＴＩ－ＡＤＣ回路１０に供給される。

イコライザ回路２２は、ＡＤＣ型受信回路１からの信号（デジタル信号）を受ける。イコライザ回路２２は、供給された信号に対してジッタ（例えば、ＩＳＩジッタ）の補償及び低減のための各種の処理を行う。イコライザ回路２２は、各種の処理を施した信号を、受信回路ＲＸの後段の回路へ出力する。イコライザ回路２２は、ＦＦＥ（Feed Forward Equalizer）回路及びＤＦＥ（Decision Feedback Equalizer）回路のうちすくなくとも一方を含む。

第１のゲイン適応回路２７は、イコライザ回路２２からの情報に基づいて、イコライザ回路２０のゲインを調整する。

第２のゲイン適応回路２８は、ＡＤＣ型受信回路１からの情報（例えば、ＴＩ－ＡＤＣ回路１０からの出力信号）に基づいて、ＶＧＡ回路２１のゲインを調整する。

クロック生成回路２３は、ＡＤＣ型受信回路１に、受信信号のサンプリングのための１つ以上のクロック（以下では、サンプリングクロックとよばれる）を供給する。
例えば、クロック生成回路２３は、ＰＬＬ（phase locked loop）回路２３１、位相補間回路（ＰＩ）回路２３２及びクロックデータリカバリ（ＣＤＲ）回路２３０を含む。

ＰＬＬ回路２３１は、基準クロック（リファレンスクロック）ＣＬＫを、ＰＩ回路２３２に供給する。

ＣＤＲ回路２３０は、ＡＤＣ型受信回路１からの情報（例えば、オフセット－ゲインキャリブレーション回路１１からの信号）に基づいて、ＣＤＲ回路２３０に接続された伝送パス（以下では、ＣＤＲパスとよばれる）の信号からクロックを、抽出する。ＣＤＲ回路２３０は、抽出されたクロックに基づく信号を、ＰＩ回路２３２に供給する。

ＰＩ回路２３２は、ＰＬＬ回路２３１からの信号（基準クロック）及びＣＤＲ回路２３０からの信号に基づいて、１以上のサンプリングクロックを生成する。ＰＩ回路２３２は、生成されたサンプリングクロックを、ＡＤＣ型受信回路１（例えば、第１のスキューキャリブレーション回路１２）に出力する。

ＡＤＣ型受信回路１において、ＴＩ－ＡＤＣ回路１０は、例えば、第１のスキューキャリブレーション回路１２を介して、クロック生成回路２３からの１つ又は複数のサンプリングクロックＳＣＬＫを受ける。

（ＡＤＣ型受信回路）
上述の図４のように、受信回路ＲＸ内において、ＡＤＣ型受信回路１は、ＴＩ－ＡＤＣ回路１０、オフセット－ゲインキャリブレーション回路１１、第１及び第２のスキューキャリブレーション回路１２，１３を含む。
ＡＤＣ型受信回路１は、以下の構成によって、サンプリング時におけるスキューの影響を低減するためのキャリブレーション処理を行う。

ＴＩ－ＡＤＣ回路１０は、ＶＧＡ回路２１からの信号（アナログ信号）を受ける。ＴＩ－ＡＤＣ回路１０は、アナログ信号をサンプルし、サンプルした信号をデジタル信号に変換する。
ＴＩ－ＡＤＣ回路１０は、時間インターリーブ型のＡＤＣ回路である。ＴＩ－ＡＤＣ回路１０は、複数のアナログデジタル変換器（以下では、サブＡＤＣともよばれる）１０１を含む。複数のサブＡＤＣ１０１は、ＴＩ－ＡＤＣ回路１０内の回路領域（例えば、ＡＤＣアレイとよばれる）内に設けられている。各サブＡＤＣ１０１は、受信回路１の信号パスにおけるチャネルとして機能する。

ＴＩ－ＡＤＣ回路１０の構成は、後述される。

ＴＩ－ＡＤＣ回路１０は、サンプルされたデジタル信号を、オフセット－ゲインキャリブレーション回路１１及び上述の第２のゲイン適応回路２８に供給する。

オフセット－ゲインキャリブレーション回路１１は、ＴＩ－ＡＤＣ回路１０から信号に関してオフセットの大きさ及びゲインの大きさを、校正する。オフセット－ゲインキャリブレーション回路１１は、オフセット及びゲインが校正された信号を、第１及び第２のスキューキャリブレーション回路１２，１３及び上述のクロック生成回路２３に供給する。

第１及び第２のスキューキャリブレーション回路１２，１３は、タイミングスキューの校正を行う。

第１のスキューキャリブレーション回路１２は、各サブＡＤＣ（チャネル）１０１のタイミングスキューのミスマッチに関する情報（以下では、タイミングスキュー情報とよばれる）を抽出する。第１のスキューキャリブレーション回路１２は、タイミングスキュー情報に基づいて、サンプリングクロックＳＣＬＫを調整する。

第１のスキューキャリブレーション回路１２は、供給された信号のタイミングスキューをデジタル的に推定し、タイミングスキューをアナログ的に校正（及び補正）する。

第１のスキューキャリブレーション回路１２の校正結果が反映されたＴＩ－ＡＤＣ回路１０の出力信号は、比較的短い遅延が望ましい回路ブロック（例えば、ＣＤＲ回路２３０）へ供給される。これによって、キャリブレーションに起因した遅延が、低減される。

第２のスキューキャリブレーション回路１３は、タイミングスキューに起因するエラーの微調整を行う。

第２のスキューキャリブレーション回路１３は、供給された信号（例えば、第１のスキューキャリブレーション回路１２による校正結果が反映された信号）のタイミングスキューをデジタル的に推定し、そのタイミングスキューをデジタル的に校正（及び補正）する。

第２のスキューキャリブレーション回路１３の校正結果は、デジタル補正による遅延の影響が比較的小さい回路ブロック（例えば、ＦＦＥ／ＤＦＥ回路２２）に供給される。

図５は、ＴＩ－ＡＤＣ回路の構成例を説明するための図である。

図５の（ａ）は、ＴＩ－ＡＤＣ回路の回路構成を示している。図５の（ｂ）は、ＴＩ－ＡＤＣ回路のサンプリング動作を示している。

複数のサブＡＤＣ１０１（１０１－１，１０１－２，１０１－３，１０１－４）が、入力ノードｎｄ０とマルチプレクサ１０９との間に並列に接続される。図５の例において、ＴＩ－ＡＤＣ回路１０は、４つのサブＡＤＣ１０１－１，１０１－２，１０１－３，１０１－４を含む。この場合において、ＴＩ－ＡＤＣ回路１０は、４つのチャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４を有する。

尚、図５に示されるチャネル数は一例であって、ＴＩ－ＡＤＣ回路１０のチャネル数は、４より小さいチャネル数（例えば、２つ）でもよいし、４より多いチャネル数（例えば、８、１６）でもよい。

複数のサブＡＤＣ１０１のそれぞれは、サンプリングクロックＳＣＬＫ（ＳＣＬＫ１，ＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４）に基づいて、信号ＳｉｇＩＮをサンプルする。サブＡＤＣ１０１のそれぞれは、信号ＳｉｇＩＮのサンプリング結果の信号（以下では、サンプリング信号とよばれる）ｘ_１［ｎ］，ｘ_２［ｎ］，ｘ_３［ｎ］，ｘ_４［ｎ］を出力する。
例えば、各サブＡＤＣ１０１は、サンプリング信号を或るデータ幅で転送できる。

マルチプレクサ１０９は、複数のサブＡＤＣ１０１からの信号ｘ_１［ｎ］，ｘ_２［ｎ］，ｘ_３［ｎ］，ｘ_４［ｎ］を、所定のサイクルで、出力ノードｎｄ１へ順次出力する。この結果として、ＴＩ－ＡＤＣ回路１０の出力信号（デジタル信号）が、後段の回路へ転送される。

複数のサブＡＤＣ１０１は、複数のサンプリングクロックＳＣＬＫ（ＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４）のうち対応する１つを受ける。サンプリングクロックＳＣＬＫ１が、サブＡＤＣ１０１－１に供給される。サンプリングクロックＳＣＬＫ２が、サブＡＤＣ１０１－２に供給される。サンプリングクロックＳＣＬＫ３が、サブＡＤＣ１０１－３に供給される。サンプリングクロックＳＣＬＫ４が、サブＡＤＣ１０１－４に供給される。

サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４は、互いに異なる信号経路（クロックパス）を介して、複数のサブＡＤＣ１０１のうち対応する１つに供給される。これによって、各サブＡＤＣ１０１は、互いに異なるサンプリングクロックＳＣＬＫに基づいて、供給された信号ＳｉｇＩＮに対するサンプリング動作を行う。

図５の（ｂ）は、ＴＩ－ＡＤＣ回路及びサブＡＤＣのサンプリング動作を説明するための模式図である。

例えば、ＴＩ－ＡＤＣ回路１０の動作タイミングを示す基準クロックＣＬＫは、“Ｔｓ”のサイクルを有する。各サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４は、“Ｔａ”のサイクルを有する。“Ｔａ”のサイクルは、“Ｔｓ”のサイクルの４倍に相当する。各サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２、ＳＣＬＫ３，ＳＣＬＫ４の位相（クロックＳＣＬＫの信号の立ち上がり又は立ち下りのタイミング）は、“Ｔａ／４（＝Ｔｓ）”ずつ、シフトしている。各サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４は、所定のサイクルにおいて“Ｈ”レベル（第１のレベル）及び“Ｌ”レベル（第２のレベル）によって繰り返し振幅することが望ましい。

尚、図５の（ｂ）において、サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４のデューティサイクルが５０％である場合の例が示されているが、サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４のデューティサイクルは、５０％でなくてもよい。例えば、サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４のデューティサイクルは、例えば２５％、３７．５％、７５％などでもよい。

サブＡＤＣ１０１のそれぞれは、“Ｔａ”のサイクルで、入力信号ＳｉｇＩＮをサンプルする。サブＡＤＣ１０１のそれぞれは、時間的に連続した入力信号ＳｉｇＩＮを異なるタイミングでサンプルする。マルチプレクサ１０９が、“Ｔｓ”のサイクルで、複数のサブＡＤＣ１０１と出力ノードｎｄ１との信号経路を切り替える。

これによって、ＴＩ－ＡＤＣ回路１０は、入力信号ＳｉｇＩＮが基準クロックＣＬＫのサイクルＴｓに同期したタイミングでサンプルされた信号と実質的に同じ信号を、出力信号として、後段の回路へ転送できる。

但し、各サブＡＤＣ１０１において、サンプリングクロックＳＣＬＫの位相のずれ（例えば、立ち上がりのタイミングのシフト）に起因して、信号のサンプリング動作に対する或る大きさΔｔ（Δｔ_１，Δｔ_２，Δｔ_３，Δｔ_４）のタイミングスキュー（以下では、単にスキューともよばれる）が生じる場合がある。

タイミングスキューに起因して、サンプルされる信号の大きさが、サンプリングタイミングのずれに応じた量Δｙ（Δｙ_１，Δｙ_２，Δｙ_３，Δｙ_４）だけ、シフトする。

ＴＩ－ＡＤＣ回路１０の出力信号に対するタイミングスキューΔｔの影響は、チャンネル（サブＡＤＣ１０１）間の動作特性の違い及びサンプリングクロック間の位相のずれの違いなどに起因したチャネル間のミスマッチによって、より大きくなる可能性がある。
例えば、サンプリングタイミングが隣り合う複数のチャネルに関してチャネルタイミングスキューに起因するサンプリング期間Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_４のミスマッチ（以下において、タイミングスキューミスマッチともよばれる）が、発生する。

この結果として、複数のチャネルにおける等間隔でのサンプリングが、行われなくなる。

このようなスキューが原因で、ＡＤＣ型受信回路１の出力特性及び出力性能が、劣化する可能性がある。

本実施形態において、ＡＤＣ型受信回路１は、第１及び第２のスキューキャリブレーション回路１２，１３によって、タイミングスキューの影響を、軽減する。

尚、本実施形態のＡＤＣ型受信回路１は、サーバ９００の受信回路ＲＸｓｖ及びホストデバイス７００の受信回路ＲＸｈｓｔに用いられてもよい。

（ｂ）第１のスキューキャリブレーション回路
図６は、本実施形態における、第１のスキューキャリブレーション回路の構成例を説明するためのブロック図である。

図６に示されるように、第１のスキューキャリブレーション回路１２は、第１のスキュー推定回路１２１及び第１のスキュー補正回路１２２を含む。

第１のスキューキャリブレーション回路１２は、動作の遅延を抑制するために、デジタル的なスキューの推定（検出）処理及びアナログ的なスキューの補正処理によって、粗いキャリブレーション処理を行う。
以下では、第１のスキューキャリブレーション回路１２は、粗スキューキャリブレーション回路１２ともよばれる。

第１のスキュー推定回路１２１は、ＴＩ－ＡＤＣ回路１０が備えるＭ個のサブＡＤＣ（チャネル）１０１－１，１０１－Ｍからのサンプリング信号ｘ_{１・・・Ｍ}［ｎ］を、オフセット－ゲインキャリブレーション回路１１を介して、受ける。

第１のスキュー推定回路１２１は、供給された信号に対する各種の処理によって、各サンプリング信号ｘ_{１・・・Ｍ}［ｎ］に生じているスキューの大きさ（以下では、スキュー量とよばれる）Δｔ_{ｃｏａｒｓｅ}を計算（検出、推定）する。

第１のスキュー推定回路１２１は、計算結果に基づくスキュー量Δｔ_{ｃｏａｒｓｅ}を、第１のスキュー補正回路１２２へ供給する。

第１のスキュー補正回路１２２は、スキュー量Δｔ_{ｃｏａｒｓｅ}を受ける。第１のスキュー補正回路１２２は、クロック生成回路２３からサンプリングクロックＳＣＬＫを受ける。

第１のスキュー補正回路１２２は、アナログ処理によって、スキュー量Δｔ_{ｃｏａｒｓｅ}に基づいて、サンプリングクロックＳＣＬＫの補正量（例えば、信号の立ち上がり又は立ち下りタイミングのシフト量）を計算する。第１のスキュー補正回路１２２は、計算結果に基づいて、サンプリングクロックＳＣＬＫを補正する。

本実施形態において、第１のスキュー推定回路１２１は、隣り合う２つのチャネル間のサンプリング信号の差の移動平均（ＭＡ:moving average）を計算する。第１のスキュー推定回路１２１は、移動平均の値（以下では、移動平均値又はＭＡ値とよばれる）に基づいて、サンプリングクロックを補正するための補正量を計算する。
第１のスキュー推定回路１２１は、移動平均計算回路２０４を含む。移動平均計算回路２０４は、サンプリング信号ｘ_{１・・・Ｍ}［ｎ］に関する移動平均ＭＡを計算する。尚、移動平均計算回路２０４の代わりに、供給された複数の信号（信号値）の平均値を計算する回路（以下では、平均値計算回路とよばれる）が、第１のスキュー推定回路１２１に用いられてもよい。

＜コンセプト＞
図７乃至図９を用いて、本実施形態における、粗キャリブレーション回路によるスキューに関するキャリブレーション処理のコンセプトについて説明する。

図７は、本実施形態における、スキュー推定回路の内部構成を説明するための回路図である。

図７において、２つのチャネルＣＨ１，ＣＨ２に関する第１のスキュー推定回路１２１が示されている。図７において、ＴＩ－ＡＤＣ回路１０内のサブＡＤＣ以外の構成要素（例えば、マルチプレクサ１０９）及びオフセット－ゲインキャリブレーション回路１１の図示は、省略されている。

図７の例のＴＩ－ＡＤＣ回路１０において、サブＡＤＣ１０１－１は、第１のチャネルＣＨ１に対応し、サブＡＤＣ１０１－２は、第２のチャネルＣＨ２に対応する。サブＡＤＣ１０１－２は、サブＡＤＣ１０１－１における入力信号ＳｉｇＩＮのサンプリングからある期間の経過の後に、入力信号ＳｉｇＩＮをサンプルする。

図７に示されるように、粗スキューキャリブレーション回路１２の第１のスキュー推定回路１２１は、入力信号ＳｉｇＩＮのサンプリング信号ｘ_１［ｎ］、ｘ_２［ｎ］に対する各種の処理を行う複数の処理部（計算回路）を含む。

例えば、第１のスキュー推定回路１２１は、複数の遅延回路（Ｚ^－１）２００（２００－１，２００－２），２０７、複数の加算回路（加算器）２０１（２０１－１，２０１－２），２０３，２０６、複数の絶対値変換回路（Ａｂｓ）２０２（２０２－１，２０２－２）、移動平均計算回路２０４及び乗算回路（乗算器）２０５を含む。

サブＡＤＣ１０１－１の入力ノードは、ＴＩ－ＡＤＣ回路１０の入力ノードに接続されている。サブＡＤＣ１０１－１の出力ノードは、遅延回路２００－１の入力ノード及び加算回路２０１－１の正極性の入力ノードに接続される。或るタイミング（時刻）でサンプルされたサブＡＤＣ１０１－１の出力信号（サンプリング信号）ｘ_１［ｎ］が、遅延回路２００－１及び加算回路２０１－１に供給される。

遅延回路２００－１の入力ノードは、サブＡＤＣ１０１－１の出力ノードに接続される。遅延回路２００－１の出力ノードは、加算回路２０１－２の負極性の入力ノードに接続される。遅延回路２００－１の出力信号は、負の極性となって、加算回路２０１－２に供給される。
遅延回路２００－１は、サンプリング信号ｘ_１［ｎ］に或る大きさの遅延量を加える。

サブＡＤＣ１０１－２の入力ノードは、ＴＩ－ＡＤＣ回路１０の入力ノードに接続されている。サブＡＤＣ１０１－２の出力ノードは、遅延回路２００－２の入力ノードに接続される。サブＡＤＣ１０１－２のサンプリング信号ｘ_２［ｎ］が、遅延回路２００－２に供給される。

遅延回路２００－２の入力ノードは、サブＡＤＣ１０１－２の出力ノードに接続される。遅延回路２００－２の出力ノードは、加算回路２０１－１の負極性の入力ノード及び加算回路２０１－２の正極性の入力ノードに接続される。遅延回路２００－２の出力信号は、負の極性となって、加算回路２０１－１に供給される。遅延回路２００－２の出力信号は、正の極性で、加算回路２０１－２に供給される。
遅延回路２００－２は、サンプリング信号ｘ_２［ｎ］に或る大きさの遅延量を加える。例えば、遅延回路２００－２の遅延量は、遅延回路２００－１の遅延量と同じである。

加算回路２０１－１の正極性の入力ノードは、サブＡＤＣ１０１－１の出力ノードに接続される。加算回路２０１－１の負極性の入力ノードは、遅延回路２００－２の出力ノードに接続される。加算回路２０１－１の出力ノードは、絶対値変換回路２０２－１の入力ノードに接続される。

加算回路２０１－１は、サブＡＤＣ１０１－１の出力信号と遅延回路２００－２の出力信号（遅延量を含むサブＡＤＣ１０１－２からの出力信号）との減算処理を行う。加算回路２０１－１は、チャネルＣＨ１に関する信号（例えば、チャネルＣＨ１の信号値）からチャネルＣＨ２に関する信号（例えば、チャネルＣＨ２の遅延信号の信号値）が減算された値（差分値）を、計算結果として得る。加算回路２０１－１は、計算結果を、絶対値変換回路２０２－１に出力する。

加算回路２０１－２の正極性の入力ノードは、遅延回路２００－２の出力ノードに接続される。加算回路２０１－２の負極性の入力ノードは、遅延回路２００－１の出力ノードに接続される。加算回路２０１－２の出力ノードは、絶対値変換回路２０２－２の入力ノードに接続される。

加算回路２０１－２は、遅延回路２００－１の出力信号（遅延量を含むサブＡＤＣ１０１－１からの出力信号）と遅延回路２００－２の出力信号（遅延量を含むサブＡＤＣ１０１－２からの出力信号）との減算処理を行う。加算回路２０１－２は、チャネルＣＨ２に関する信号（例えば、チャネルＣＨ２の遅延信号の信号値）からチャネルＣＨ１に関する信号（例えば、チャネルＣＨ１の遅延信号の信号値）が減算された値を、計算結果として得る。加算回路２０１－２は、計算結果を、絶対値変換回路２０２－２に出力する。

絶対値変換回路２０２－１の入力ノードは、加算回路２０１－１に接続される。絶対値変換回路２０２－１の出力ノードは、加算回路２０３の負極性の入力ノードに接続される。
絶対値変換回路２０２－１は、加算回路２０１－１からの出力信号の信号値を、絶対値に変換する。絶対値変換回路２０２－１は、加算回路２０１－１の出力信号の絶対値を、加算回路２０３に出力する。

絶対値変換回路２０２－２の入力ノードは、加算回路２０１－２に接続される。絶対値変換回路２０２－２の出力ノードは、加算回路２０３の正極性の入力ノードに接続される。
絶対値変換回路２０２－２は、加算回路２０１－２からの出力信号の信号値を、絶対値に変換する。絶対値変換回路２０２－２は、加算回路２０１－２の出力信号の絶対値を、加算回路２０３に出力する。

加算回路２０３の負極性の入力ノードは、絶対値変換回路２０２－１の出力ノードに接続される。加算回路２０３の正極性の入力ノードは、絶対値変換回路２０２－２の出力ノードに接続される。加算回路２０３の出力ノードは、移動平均計算回路２０４の入力ノードに接続される。
加算回路２０３は、絶対値変換回路２０２－１の出力信号（加算回路２０１－１の出力信号の絶対値）と絶対値変換回路２０２－２の出力信号（加算回路２０１－２の出力信号の絶対値）との減算処理を行う。加算回路２０３は、計算処理の結果を、移動平均計算回路２０４に出力する。

移動平均計算回路２０４の入力ノードは、加算回路２０３の出力ノードに接続される。移動平均計算回路２０４の出力ノードは、乗算回路２０５の入力ノードに接続される。
移動平均計算回路２０４は、各サブＡＤＣ１０１のサンプリングタイミングにおけるサンプリング信号に応じた信号を逐次受ける。移動平均計算回路２０４は、供給された複数の信号に関する移動平均の計算処理を行う。

乗算回路２０５の入力ノードは、移動平均計算回路２０４の出力ノードに接続される。乗算回路２０５の出力ノードは、加算回路２０６の一方の入力ノードに接続される。乗算回路２０５に、或る大きさの係数（パラメータ）μ_{ｃｏaｒｓｅ}が供給される。
乗算回路２０５は、移動平均計算回路２０４の計算結果と係数μ_{ｃｏaｒｓｅ}との乗算処理を行う。乗算回路２０５は、計算結果を、加算回路２０６に出力する。

加算回路２０６の一方の入力ノードは、乗算回路２０５の出力ノードに接続される。加算回路２０６の他方の入力ノードは、遅延回路２０７の出力ノードに接続される。加算回路２０６の出力ノードは、第１のスキュー補正回路１２２及び遅延回路２０７の入力ノードに接続される。
加算回路２０６は、乗算回路２０５の出力信号と遅延回路２０７の出力信号との加算処理を行う。加算回路２０６は、計算結果を、遅延回路２０７及び第１のスキュー補正回路１２２に出力する。

遅延回路２０７の入力ノードは、加算回路２０６の出力ノードに接続される。遅延回路２０７の出力ノードは、加算回路２０６の他方の入力ノードに接続される。遅延回路２０７は、加算回路２０６の出力信号に対して、或る大きさの遅延量を印加する。遅延回路２０７は、遅延量を印加した信号を、加算回路２０６に出力する。このように、遅延量を含む信号が、加算回路２０６にフィードバックされる。例えば、遅延回路２０７の遅延量は、加算回路２０６の動作タイミングに応じて設定される。

図８は、移動平均計算回路の内部構成の一例を示す回路図である。
図８に示されるように、移動平均計算回路２０４は、加算回路４１、乗算回路４２、加算回路４３及び遅延回路４４を含む。

加算回路４１の正極性の入力ノードは、上述の加算回路２０３の出力ノードに接続される。加算回路４１の負極性の入力ノードは、遅延回路４４の出力ノードに接続される。加算回路４１の出力ノードは、乗算回路４２の入力ノードに接続される。

加算回路４１は、加算回路２０３の計算結果と遅延回路４４の出力信号との減算処理を行う。加算回路４１は、計算結果を、乗算回路４２に出力する。

乗算回路４２の入力ノードは、加算回路４１に接続される。乗算回路４２の出力ノードは、加算回路４３に接続される。乗算回路４２に、或る大きさの係数（パラメータ）“１／Ｎ”が供給される。“Ｎ”は、移動平均の計算処理の対象となる信号数（信号のサンプリング数）を示す値である。
乗算回路４２は、加算回路４１の計算結果と係数（１／Ｎ）との乗算処理を行う。乗算回路４２は、計算結果を、加算回路４３に出力する。

加算回路４３の一方の入力ノードは、乗算回路４２の出力ノードに接続される。加算回路４３の他方の入力ノードは、遅延回路４４の出力ノードに接続される。加算回路４３の出力ノードは、遅延回路４４の入力ノード及び上述の乗算回路２０５の入力ノードに接続される。
加算回路４３は、乗算回路４２の出力信号と遅延回路４４の出力信号との加算処理を行う。加算回路４３は、計算結果を、遅延回路４４及び乗算回路２０５に出力する。

遅延回路４４の入力ノードは、加算回路４３の出力ノードに接続される。遅延回路４４の出力ノードは、加算回路４１の負極性の入力ノード及び加算回路４３の他方の入力ノードに接続される。遅延回路４４は、加算回路４３の出力信号に対して、或る大きさの遅延量を印加する。遅延回路４４は、遅延量を印加した信号を、加算回路４１，４３に出力する。遅延量を含む信号が、加算回路４１，４３にフィードバックされる。これによって、前回の計算サイクルの移動平均値が、今回の計算サイクルの移動平均値に対して、反映される。

図８の回路構成の移動平均計算回路２０４によって、Ｎ個のサンプル数（例えば、Ｎ回のサンプリングサイクル）に関する信号（信号値）の移動平均が、計算される。
尚、移動平均計算回路２０４の内部構成は、図８の例に限定されない。

図９は、本実施形態のＡＤＣ型受信回路における、タイミングスキューのキャリブレーションに関するコンセプトを説明するための図である。

図９の（ａ）及び（ｂ）において、グラフの横軸は、時間（サンプリング時刻）に対応し、グラフの縦軸は、サンプリングされた信号の信号値に対応する。図９の（ａ）及び（ｂ）において、図７のように２つのチャネルを有するＴＩ－ＡＤＣ回路１０におけるサンプリング動作が、示されている。

図９の（ａ）に示されるように、例えば、第１のチャネルのサブＡＤＣ１０１－１は、ＴＩ－ＡＤＣ回路１０のｎサイクル目（ここでは、ｎは１以上の整数）のサンプリング処理として、時刻ｔ_１［ｎ］において、信号値ｘ_１［ｎ］をサンプルする。時刻ｔ_１［ｎ］の後の時刻ｔ_２［ｎ］において、第２のチャネルのサブＡＤＣ１０１－２は、ＴＩ－ＡＤＣ回路１０のｎ回目のサンプリング処理として、の信号値ｘ_２［ｎ］をサンプルする。

ＴＩ－ＡＤＣ回路１０は、ｎ回目のサンプリング処理に続いて、ｎ＋１回目のサンプリング処理を行う。時刻ｔ_２［ｎ］の後の時刻ｔ_１［ｎ＋１］において、例えば、サブＡＤＣ１０１－１は、信号値ｘ_１［ｎ＋１］をサンプルする。

この後、ＴＩ－ＡＤＣ回路１０は、各サブＡＤＣ１０１によって、第２のチャネルの信号値のサンプリング及び第１のチャネルの信号値のサンプリングを、順次行う
時刻ｔ_１［ｎ］から時刻ｔ_２［ｎ］までのサンプリング期間において、信号値ｘ_２［ｎ］と信号値ｘ_１［ｎ］との差は、“ｘ_２［ｎ］－ｘ_１［ｎ］”である。
時刻ｔ_２［ｎ］から時刻ｔ_１［ｎ＋１］までのサンプリング期間において、信号値ｘ１［ｎ＋１］と信号値ｘ２［ｎ］との差は、“ｘ_１［ｎ＋１］－ｘ_２［ｎ］”である。

ここで、２つのチャネルにおける受信信号（受信信号の信号値）のサンプリングに関してサンプリングタイミングのミスマッチが生じない場合、２つのチャネルにおけるサンプリング期間は、“Ｔｓ”である。

サンプリングタイミングのミスマッチが生じない場合、時間（例えば、サンプリング期間）に関する“ｘ_２［ｎ］－ｘ_１［ｎ］”の平均値（以下では、Ａｖｅ｛｜ｘ_２［ｎ］－ｘ_１［ｎ］｜｝と表記される）は、時間に関する“ｘ_１［ｎ＋１］－ｘ_２［ｎ］”の平均値（以下では、Ａｖｅ｛｜ｘ_１［ｎ＋１］－ｘ_２［ｎ］｜｝と表記される）と等しい。

上述のように、ＴＩ－ＡＤＣ回路１０において、スキュー（例えば、タイミングスキュー）が発生する可能性がある。このスキューに起因して、サンプリング期間のずれ“Δｔ”が、サンプリング期間Ｔｓに対して加わる。この場合において、Ａｖｅ｛｜ｘ_２［ｎ］－ｘ_１［ｎ］｜｝の値は、Ａｖｅ｛｜ｘ_１［ｎ＋１］－ｘ_２［ｎ］｜｝の値と異なる値となる可能性がある。

図９の（ｂ）に示されるように、例えば、サンプリングタイミングに関して隣り合う２つのチャネルＣＨｋ，ＣＨｋ＋１（ここでは、ｋは１以上の整数）において、チャネルＣＨｋに関して、Δｔ_ｋのスキューがサンプリングクロックに発生し、チャネルＣＨｋ＋１に関して、Δｔ_ｋ＋１のスキューがサンプリングクロックに発生している。

チャネルＣＨｋのサブＡＤＣ１０１ｋは、時刻ｋＴｓ＋Δｔ_ｋにおいて、信号ｘ_ｋをサンプルする。
チャネルＣＨｋ＋１のサブＡＤＣ１０１ｋ＋１は、時刻ｋ（Ｔｓ＋１）＋Δｔ_ｋ＋１において、信号ｘ_ｋ＋１をサンプルする。

タイミングスキューによってサンプリングタイミングのミスマッチが生じた場合、サンプリングタイミングに関して時間的に隣り合う２つのチャネルＣＨｋ，ＣＨｋ＋１におけるサンプリング信号ｘ_ｋ，ｘ_ｋ＋１の信号値の差（ｘ_ｋ＋１－ｘ_ｋ）の移動平均は、２つのチャネルＣＨｋ，ＣＨｋ＋１のスキュー量Δｔ_ｋ，Δｔ_ｋ＋１の差（Δｔ_ｋ＋１－Δｔ_ｋ）に比例する傾向がある。

本実施形態において、ＡＤＣ型受信回路１の粗スキューキャリブレーション回路１２は、隣り合う２つのチャネルに関して一方のチャネルＣＨｋの信号値ｘ_ｋと他方のチャネルＣＨｋ＋１の信号値ｘ_ｋ＋１との差の移動平均値（ＭＡ値）がスキュー量Δｔ_ｋ，Δｔ_ｋ＋１の差に比例する性質に基づくアルゴリズムによって、信号のサンプリングタイミングのキャリブレーションを行う。
粗スキューキャリブレーション回路１２は、サンプリングタイミングが隣り合う２つのチャネルの信号差の移動平均値が均等になるように、サンプリングクロックＳＣＬＫを調整（校正）する。

図７及び図８の第１のスキュー推定回路１２１は、チャネル間の信号値の移動平均に関する計算処理を行う。第１のスキュー推定回路１２１は、計算結果を、第１のスキュー補正回路１２２に供給する。

第１のスキュー補正回路１２２は、第１のスキュー推定回路１２１の計算結果に基づいて、サブＡＤＣ１０１に対するサンプリングクロックＳＣＬＫ１，ＳＣＬＫ２を補正する。

これによって、本実施形態のＡＤＣ型受信回路１は、スキューの影響を軽減できる。

＜構成例＞
図１０は、本実施形態のＡＤＣ型受信回路におけるスキューキャリブレーション回路を説明するための図である。

図１０において、４チャネル型のＴＩ－ＡＤＣ回路１０を含むＡＤＣ型受信回路１における、スキューキャリブレーション回路の構成例が示されている。

尚、第１のチャネルＣＨ１と第２のチャネルＣＨ２とに関して、キャリブレーション回路の構成要素の接続関係は、図７の例と同じであるため、ここでは、省略又は簡略化して説明する。

図１０に示されるように、各サブＡＤＣ１０１－１，１０１－２，１０１－３，１０１－４は、サンプリングクロックＳＣＬＫ１，ＳＣＬＫ２，ＳＣＬＫ３，ＳＣＬＫ４に応じたタイミングで、信号ＳｉｇＩＮをサンプルする。各サブＡＤＣ１０１－１，１０１－２，１０１－３，１０１－４は、サンプリング信号ｘ_１［ｎ］，ｘ_２［ｎ］，ｘ_３［ｎ］，ｘ_４［ｎ］を、粗スキューキャリブレーション回路１２に出力する。

遅延回路２００－３の入力ノードは、第３のチャネルＣＨ３に対応するサブＡＤＣ１０１－３の出力ノードに、接続される。遅延回路２００－３の出力ノードは、２つの加算回路２０１－２，２０１－３に接続される。遅延回路２００－３は、サブＡＤＣ１０１－３からの信号に、或る大きさの遅延量を印加する。

遅延回路２００－４の入力ノードは、第４のチャネルＣＨ４に対応するサブＡＤＣ１０１－４の出力ノードに、接続される。遅延回路２００－４の出力ノードは、２つの加算回路２０１－３，２０１－４に接続される。遅延回路２００－４は、サブＡＤＣ１０１－４からの信号に、或る大きさの遅延量を印加する。

加算回路２０１－２の負極性の入力ノードは、遅延回路２００－２の出力ノードに接続される。加算回路２０１－２の正極性の入力ノードは、遅延回路２００－３の出力ノードに接続される。加算回路２０１－２の出力ノードは、絶対値変換回路２０２－２の入力ノードに接続される。
加算回路２０１－２は、遅延回路２００－２の出力信号の負の値と遅延回路２００－３の出力信号の値との加算処理を行う。すなわち、加算回路２０１－２は、遅延回路２００－２の出力信号の出力信号と遅延回路２００－３の出力信号との減算処理を行う。

加算回路２０１－２は、チャネルＣＨ３に関する信号（例えば、チャネルＣＨ３の遅延信号の信号値）からチャネルＣＨ２に関する信号（例えば、チャネルＣＨ２の遅延信号の信号値）が減算された値を、計算結果として得る。加算回路２０１－２は、計算結果を、絶対値変換回路２０２－２に出力する。

加算回路２０１－３の負極性の入力ノードは、遅延回路２００－３の出力ノードに接続される。加算回路２０１－３の正極性の入力ノードは、遅延回路２００－４の出力ノードに接続される。加算回路２０１－３の出力ノードは、絶対値変換回路２０２－３の入力ノードに接続される。
加算回路２０１－３は、遅延回路２００－３の出力信号の負の値と遅延回路２００－４の出力信号との加算処理を行う。すなわち、加算回路２０１－３は、遅延回路２００－３の出力信号の信号値と遅延回路２００－４の出力信号の信号値との減算処理を行う。

加算回路２０１－３は、チャネルＣＨ４に関する信号値（例えば、チャネルＣＨ４の遅延信号の信号値）からチャネルＣＨ３に関する信号値（例えば、チャネルＣＨ３の遅延信号の信号値）が減算された値を、計算結果として得る。加算回路２０１－３は、計算結果を、絶対値変換回路２０２－３に出力する。

加算回路２０１－４の負極性の入力ノードは、遅延回路２００－４の出力ノードに接続される。加算回路２０１－４の正極性の入力ノードは、サブＡＤＣ１０１－１の出力ノードに接続される。加算回路２０１－４の出力ノードは、絶対値変換回路２０２－４の入力ノードに接続される。
加算回路２０１－４は、遅延回路２００－４の出力信号の負の値と、サブＡＤＣ１０１－１の出力信号との加算処理を行う。すなわち、加算回路２０１－４は、遅延回路２００－４の出力信号の信号値とサブＡＤＣ１０１－１の出力信号の信号値との減算処理を行う。

加算回路２０１－４は、チャネルＣＨ１に関する信号値（例えば、チャネルＣＨ１の出力信号の信号値）からチャネルＣＨ４に関する信号値（例えば、チャネルＣＨ４の遅延信号の信号値）が減算された値を、計算結果として得る。加算回路２０１－４は、計算結果を、絶対値変換回路２０２－４に出力する。

絶対値変換回路２０２－２の入力ノードは、加算回路２０１－２の出力ノードに接続される。絶対値変換回路２０２－２の出力ノードは、加算回路２０３－１，２０３－２に接続される。
絶対値変換回路２０２－２は、加算回路２０１－２の出力信号の信号値を絶対値に変換する。

絶対値変換回路２０２－３の入力ノードは、加算回路２０１－３の出力ノードに接続される。絶対値変換回路２０２－３の出力ノードは、加算回路２０３－２，２０３－３に接続される。
絶対値変換回路２０２－３は、加算回路２０１－３の出力信号の信号値を絶対値に変換する。

絶対値変換回路２０２－４の入力ノードは、加算回路２０１－４の出力ノードに接続される。絶対値変換回路２０２－４の出力ノードは、加算回路２０３－３に接続される。
絶対値変換回路２０２－４は、加算回路２０１－４の出力信号の信号値を絶対値に変換する。

加算回路２０３－１の正極性の入力ノードは、絶対値変換回路２０２－１の出力ノードに接続される。加算回路２０３－１の負極性の入力ノードは、絶対値変換回路２０２－２の出力ノードに接続される。加算回路２０３－１の出力ノードは、第１の移動平均計算回路２０４－１に接続される。
加算回路２０３－１は、絶対値変換回路２０２－１の出力信号と絶対値変換回路２０２－２の出力信号との減算処理を行う。加算回路２０３－１は、加算回路２０１－１の出力信号の絶対値から加算回路２０１－２の出力信号の絶対値が減算された値を得る。加算回路２０３－１は、計算結果を第１の移動平均計算回路２０４－１に出力する。

加算回路２０３－２の正極性の入力ノードは、絶対値変換回路２０２－２の出力ノードに接続される。加算回路２０３－２の負極性の入力ノードは、絶対値変換回路２０２－３の出力ノードに接続される。加算回路２０３－２の出力ノードは、第２の移動平均計算回路２０４－２に接続される。
加算回路２０３－２は、絶対値変換回路２０２－２の出力信号と絶対値変換回路２０２－３の出力信号との減算処理を行う。加算回路２０３－２は、加算回路２０１－２の出力信号の絶対値から加算回路２０１－３の出力信号の絶対値が減算された値を得る。加算回路２０３－２は、計算結果を第２の移動平均計算回路２０４－２に出力する。

加算回路２０３－３の正極性の入力ノードは、絶対値変換回路２０２－３の出力ノードに接続される。加算回路２０３－３の負極性の入力ノードは、絶対値変換回路２０２－４の出力ノードに接続される。加算回路２０３－３の出力ノードは、第３の移動平均計算回路２０４－３に接続される。
加算回路２０３－３は、絶対値変換回路２０２－３の出力信号と絶対値変換回路２０２－４の出力信号との減算処理を行う。加算回路２０３－３は、加算回路２０１－３の出力信号の絶対値から加算回路２０１－４の出力信号の絶対値が減算された値を得る。加算回路２０３－３は、計算結果を第３の移動平均計算回路２０４－３に出力する。

第１の移動平均計算回路２０４－１の入力ノードは、加算回路２０３－１の出力ノードに接続される。第１の移動平均計算回路２０４－１の出力ノードは、乗算回路２０５－１の入力ノードに接続される。
第１の移動平均計算回路２０４－１は、加算回路２０３－１から逐次供給される複数の信号の移動平均値を、計算する。第１の移動平均計算回路２０４－１は、得られた移動平均値を乗算回路２０５－１に出力する。

第２の移動平均計算回路２０４－２の入力ノードは、加算回路２０３－２の出力ノードに接続される。第２の移動平均計算回路２０４－２の出力ノードは、乗算回路２０５－２の入力ノードに接続される。
第２の移動平均計算回路２０４－２は、加算回路２０３－２から逐次供給される複数の信号の移動平均値を、計算する。第２の移動平均計算回路２０４－２は、得られた移動平均値を乗算回路２０５－２に出力する。

第３の移動平均計算回路２０４－３の入力ノードは、加算回路２０３－３の出力ノードに接続される。第３の移動平均計算回路２０４－３の出力ノードは、乗算回路２０５－３の入力ノードに接続される。
第３の移動平均計算回路２０４－３は、加算回路２０３－３から逐次供給される複数の信号の移動平均値を、計算する。第３の移動平均計算回路２０４－３は、得られた移動平均値を乗算回路２０５－３に出力する。

乗算回路２０５－１の入力ノードは、第１の移動平均計算回路２０４－１の出力ノードに接続される。乗算回路２０５－１の出力ノードは、加算回路２０６－１に接続されている。乗算回路２０５－１は、係数（例えば、重み係数）μ_{ｃｏａｒｓｅ１}を受ける。
乗算回路２０５－１は、第１の移動平均計算回路２０４－１の出力信号（信号値）に、係数μ_{ｃｏａｒｓｅ１}を乗算する。乗算回路２０５－１は、計算結果を、加算回路２０６－１に出力する。

乗算回路２０５－２の入力ノードは、第２の移動平均計算回路２０４－２の出力ノードに接続される。乗算回路２０５－２の出力ノードは、加算回路２０６－２に接続されている。乗算回路２０５－２は、係数μ_{ｃｏａｒｓｅ２}を受ける。
乗算回路２０５－２は、第２の移動平均計算回路２０４－２の出力信号に、係数μ_{ｃｏａｒｓｅ２}を乗算する。乗算回路２０５－２は、計算結果を、加算回路２０６－２に出力する。

乗算回路２０５－３の入力ノードは、第３の移動平均計算回路２０４－３の出力ノードに接続される。乗算回路２０５－３の出力ノードは、加算回路２０６－３に接続されている。乗算回路２０５－３は、係数μ_{ｃｏａｒｓｅ３}を受ける。
乗算回路２０５－３は、第３の移動平均計算回路２０４－３の出力信号に、係数μ_{ｃｏａｒｓｅ３}を乗算する。乗算回路２０５－３は、計算結果を、加算回路２０６－３に出力する。

加算回路２０６－１の正極性の第１の入力ノードは、乗算回路２０５－１に接続される。加算回路２０６－１の正極性の第２の入力ノードは、遅延回路２０７－１の出力ノードに接続される。加算回路２０６－１の出力ノードは、遅延回路２０７－１の入力ノード及び第１のスキュー補正回路１２２に接続される。

加算回路２０６－１は、乗算回路２０５－１の出力信号と遅延回路２０７－１の出力信号（遅延量を含む加算回路２０６－１のフィードバック信号）との加算処理を行う。加算回路２０６－１は、計算結果を、遅延回路２０７－１及び第１のスキュー補正回路１２２に出力する。
加算回路２０６－１の計算結果が、第２のチャネルＣＨ２に生じるスキューの補正のためのパラメータとして用いられる。

加算回路２０６－２の正極性の第１の入力ノードは、乗算回路２０５－２に接続される。加算回路２０６－２の正極性の第２の入力ノードは、遅延回路２０７－２の出力ノードに接続される。加算回路２０６－２の出力ノードは、遅延回路２０７－２の入力ノード及び第１のスキュー補正回路１２２に接続される。

加算回路２０６－２は、乗算回路２０５－２の出力信号と遅延回路２０７－２の出力信号（遅延量を含む加算回路２０６－２のフィードバック信号）との加算処理を行う。加算回路２０６－２は、計算結果を、遅延回路２０７－２及び第１のスキュー補正回路１２２に出力する。
加算回路２０６－２の計算結果が、第３のチャネルＣＨ３に生じるスキューの補正のためのパラメータとして用いられる。

加算回路２０６－３の正極性の第１の入力ノードは、乗算回路２０５－３に接続される。加算回路２０６－３の正極性の第２の入力ノードは、遅延回路２０７－３の出力ノードに接続される。加算回路２０６－３の出力ノードは、遅延回路２０７－３の入力ノード及び第１のスキュー補正回路１２２に接続される。

加算回路２０６－３は、乗算回路２０５－３の出力信号と遅延回路２０７－３の出力信号（遅延量を含む加算回路２０６－３のフィードバック信号）との加算処理を行う。加算回路２０６－３は、計算結果を、遅延回路２０７－３及び第１のスキュー補正回路１２２に出力する。
加算回路２０６－３の計算結果が、第４のチャネルＣＨ４に生じるスキューの補正のためのパラメータとして用いられる。

＜計算処理＞
以下のように、スキューのキャリブレーションのための計算処理が、図１０の回路によって、実行される。

ｎサイクル目のサンプリングにおけるチャネルＣＨｋの信号値ｘ_ｋ［ｎ］とチャネルＣＨｋ＋１の信号値ｘ_ｋ＋１［ｎ］の差Δｘ_ｋ［ｎ］は、図９の（ｂ）に示されるように、以下の式（ｅｑ０）のように示される。
Δｘ_ｋ［ｎ］＝ｘ_ｋ＋１［ｎ］－ｘ_ｋ［ｎ］
≒（Ｔｓ＋Δｔ_ｋ＋１－Δｔ_ｋ）×（ｄｘ_ｋ［ｎ］／ｄｔ）・・・（ｅｑ０）

式（ｅｑ０）において、“Ｔｓ”は、サンプリング期間を示し、“Δｔ_ｋ＋１”は、チャネルＣＨｋ＋１におけるスキュー量を示し、“Δｔ_ｋ”はチャネルＣＨｋにおけるスキュー量を示している。“ｄｘ_ｋ［ｎ］／ｄｔ”は、時間に関する信号値ｘ_ｋ［ｎ］の傾きを示している。

図１０のように、ＴＩ－ＡＤＣ回路が４つのチャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４を有する場合、隣り合う２つチャネルに関して、以下の式（ｅｑ１ａ），（ｅｑ１ｂ），（ｅｑ１ｃ），（ｅｑ１ｄ）が、式（ｅｑ０）に基づいて、得られる。
尚、チャネルＣＨ１が、チャネルＣＨ４の理論上のサンプリングタイミングに関する隣接チャネルに、用いられる。チャネルＣＨ４のｎサイクル目の信号値ｘ_４［ｎ］とチャネルＣＨ１の（ｎ＋１）サイクル目の信号値ｘ_１［ｎ＋１］とが、計算対象に用いられる。

Δｘ_１［ｎ］＝（Ｔｓ＋Δｔ_２－Δｔ_１）×ｄｘ_１［ｎ］／ｄｔ ・・・（ｅｑ１ａ）
Δｘ_２［ｎ］＝（Ｔｓ＋Δｔ_３－Δｔ_２）×ｄｘ_２［ｎ］／ｄｔ ・・・（ｅｑ１ｂ）
Δｘ_３［ｎ］＝（Ｔｓ＋Δｔ_４－Δｔ_３）×ｄｘ_３［ｎ］／ｄｔ ・・・（ｅｑ１ｃ）
Δｘ_１［ｎ］＝ｘ_１［ｎ＋１］－ｘ_４［ｎ］
＝（Ｔｓ＋Δｔ_１－Δｔ_４）×ｄｘ_４［ｎ］／ｄｔ ・・・（ｅｑ１ｄ）

複数のチャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４（サブＡＤＣ１０１－１～１０１－４）は、同じ入力信号ＳｉｇＩＮをサンプルする。そのため、各移動平均計算回路２０４における移動平均“ＭＡ”の計算処理の対象となるサンプル数“Ｎ”が、十分大きい場合、上述の式（ｅｑ１ａ）～（ｅｑ１ｄ）の傾き“ｄｘ_ｋ［ｎ］／ｄｔ”の平均値は、同じ値（例えば、“Ａ”）を有する。例えば、本実施形態において、各チャネルＣＨの信号の傾きの移動平均“ＭＡ｛｜ｄｘ_ｋ［ｎ］／ｄｔ｜｝”が、或る値（係数、パラメータ）“Ａ”となる。

それゆえ、各チャネルＣＨの信号に関する移動平均（ＭＡ）の計算において、上述の式（ｅｑ１ａ）～（ｅｑ１ｄ）に基づいて、以下の式（ｅｑ２ａ）～（ｅｑ２ｄ）が得られる。式（ｅｑ２ａ）～（ｅｑ２ｄ）における“ＭＡ”は、その式（又は関数又は数値）が移動平均に関する式であることを示している。
ＭＡ｛｜Δｘ_１［ｎ］｜｝＝Ａ（Ｔｓ＋Δｔ_２－Δｔ_１） ・・・（ｅｑ２ａ）
ＭＡ｛｜Δｘ_２［ｎ］｜｝＝Ａ（Ｔｓ＋Δｔ_３－Δｔ_２） ・・・（ｅｑ２ｂ）
ＭＡ｛｜Δｘ_３［ｎ］｜｝＝Ａ（Ｔｓ＋Δｔ_４－Δｔ_３） ・・・（ｅｑ２ｃ）
ＭＡ｛｜Δｘ_４［ｎ］｜｝＝Ａ（Ｔｓ＋Δｔ_１－Δｔ_４） ・・・（ｅｑ２ｄ）

式（ｅｑ２ａ）～（ｅｑ２ｄ）に基づいて、隣り合う２つのチャネルの移動平均値の差分から、以下の式（ｅｑ３ａ），（ｅｑ３ｂ），（ｅｑ３ｃ）に示されるような、２つのチャネル間において影響を及ぼすタイミングスキューの大きさΔｔ_ｋに関する式が得られる。

ＭＡ｛｜Δｘ_１［ｎ］｜｝－ＭＡ｛｜Δｘ_２［ｎ］｜｝
＝Ａ（２Δｔ_２－Δｔ_３－Δｔ_１） ・・・（ｅｑ３ａ）
ＭＡ｛｜Δｘ_２［ｎ］｜｝－ＭＡ｛｜Δｘ_３［ｎ］｜｝
＝Ａ（２Δｔ_３－Δｔ_２－Δｔ_４） ・・・（ｅｑ３ｂ）
ＭＡ｛｜Δｘ_３［ｎ］｜｝－ＭＡ｛｜Δｘ_４［ｎ］｜｝
＝Ａ（２Δｔ_４－Δｔ_１－Δｔ_３） ・・・（ｅｑ３ｃ）

ここで、タイミングスキューが、ＴＩ－ＡＤＣ回路１０内で生じていなければ、各チャネルＣＨｋにおけるタイミングスキューのスキュー量Δｔ_ｋは、以下の式（ｅｑ４）で示される。
Δｔ_１＝Δｔ_２＝Δｔ_３＝Δｔ_４＝０ ・・・（ｅｑ４）

それゆえ、スキューの発生しない場合、式（ｅｑ３ａ），（ｅｑ３ｂ），（ｅｑ３ｃ）は、以下の式（ｅｑ５ａ），（ｅｑ５ｂ），（ｅｑ５ｃ）のようになる。
ＭＡ｛｜Δｘ_１［ｎ］｜｝－ＭＡ｛｜Δｘ_２［ｎ］｜｝＝０ ・・・（ｅｑ５ａ）
ＭＡ｛｜Δｘ_２［ｎ］｜｝－ＭＡ｛｜Δｘ_３［ｎ］｜｝＝０ ・・・（ｅｑ５ｂ）
ＭＡ｛｜Δｘ_３［ｎ］｜｝－ＭＡ｛｜Δｘ_４［ｎ］｜｝＝０ ・・・（ｅｑ５ｃ）

本実施形態において、式（ｅｑ５ａ），（ｅｑ５ｂ），（ｅｑ５ｃ）の関係を満たすように、各チャネルＣＨｋにおけるスキュー量Δｔ_ｋが補正されることによって、ＴＩ－ＡＤＣ回路１０の複数のサブＡＤＣ１０１におけるスキューの影響は、軽減され得る。

以下のように、本実施形態において、移動平均ＭＡに関する式（ｅｑ３ａ），（ｅｑ３ｂ），（ｅｑ３ｃ）に対して、上述の式（ｅｑ５ａ），（ｅｑ５ｂ），（ｅｑ５ｃ）の関係（条件）を満たすように、各チャネルＣＨｋに関するスキューの補正量Δｔ_２ｃａｌ，Δｔ_３ｃａｌ，Δｔ_４ｃａｌが計算される。
ここで、第１のチャネルＣＨ１のサブＡＤＣ１０１－１のサンプリングクロックＳＣＬＫ１（及びサンプリング信号ｘ_１［ｎ］）は、参照値とみなす。それゆえ、第１のチャネルＣＨ１におけるスキュー量Δｔ１は、ゼロとする。

チャネルＣＨ１とチャネルＣＨ２とにおける移動平均の関係式“ＭＡ｛｜Δｘ_１［ｎ］｜｝－ＭＡ｛｜Δｘ_２［ｎ］｜｝”に関して、スキュー量の推定及び補正量は、以下の関係式（ｅｑ６ａ）に基づいて、計算される。
Ａ（２（Δｔ_２－Δｔ_２ｃａｌ）－（Δｔ_３－Δｔ_３ｃａｌ））＝０ ・・・（ｅｑ６ａ）

チャネルＣＨ２とチャネルＣＨ３とにおける移動平均の関係式“ＭＡ｛｜Δｘ_２［ｎ］｜｝－ＭＡ｛｜Δｘ_３［ｎ］｜｝”に関して、スキュー量の推定及び補正量は、以下の関係式（ｅｑ６ｂ）に基づいて、計算される。
Ａ（２（Δｔ_３－Δｔ_３ｃａｌ）－（Δｔ_２－Δｔ_２ｃａｌ））－（Δｔ_４－Δｔ_４ｃａｌ））＝０
・・・（ｅｑ６ｂ）

チャネルＣＨ３とチャネルＣＨ４とにおける移動平均の関係式“ＭＡ｛｜Δｘ_３［ｎ］｜｝－ＭＡ｛｜Δｘ_４［ｎ］｜｝”に関して、スキュー量の推定及び補正量は、以下の関係式（ｅｑ６ｃ）に基づいて、計算される。
Ａ（２（Δｔ_４－Δｔ_４ｃａｌ）－（Δｔ_３－Δｔ_３ｃａｌ））＝０ ・・・（ｅｑ６ｃ）

これらの条件式（ｅｑ６ａ），（ｅｑ６ｂ），（ｅｑ６ｃ）が満たされるように、値Δｔ_２ｃａｌ，Δｔ_３ｃａｌ，Δｔ_４ｃａｌが、タイミングスキューの補正量として、推定及び計算される。

以上のように、本実施形態のＡＤＣ型受信回路１は、２つのチャネル間の移動平均に関する計算処理に基づいて、スキューの影響を軽減できる。

＜動作例＞
本実施形態のＡＤＣ型受信回路１の動作例について、説明する。ここでは、図１０を参照して、ＡＤＣ型受信回路１が４チャネルのＴＩ－ＡＤＣ回路を含む場合の動作について、説明される。

図１０に示されるように、ＴＩ－ＡＤＣ回路１０における４つのサブＡＤＣ１０１のそれぞれは、供給されたサンプリングクロックＳＣＬＫに応じたサンプリングタイミングで、入力信号ＳｉｇＩＮをサンプルする。

各サブＡＤＣ１０１は、サンプルした信号（サンプリング信号）を、遅延回路２００を介して、加算回路２０１に逐次出力する。但し、加算回路２０１－４は、サブＡＤＣ１０１－１から遅延回路による遅延量を含まないサンプリング信号を受ける。

各加算回路２０１は、減算処理によって、供給された２つのサンプリング信号の差分値を、計算する。

加算回路２０１－１は、チャネルＣＨ２（サブＡＤＣ１０１－２）のサンプリング信号（遅延サンプリング信号）からチャネルＣＨ１（サブＡＤＣ１０１－１）のサンプリング信号（遅延サンプリング信号）を減算する。
これによって、加算回路２０１－１は、差分値“ｘ_２［ｎ］－ｘ_１［ｎ］”（＝Δｘ_１［ｎ］）を得る。

加算回路２０１－２は、チャネルＣＨ３（サブＡＤＣ１０１－３）のサンプリング信号（遅延サンプリング信号）からチャネルＣＨ２（サブＡＤＣ１０１－２）のサンプリング信号（遅延サンプリング信号）を減算する。
これによって、加算回路２０１－２は、差分値“ｘ_３［ｎ］－ｘ_２［ｎ］”（＝Δｘ_２［ｎ］）を得る。

加算回路２０１－３は、チャネルＣＨ４（サブＡＤＣ１０１－４）のサンプリング信号（遅延サンプリング信号）からチャネルＣＨ３（サブＡＤＣ１０１－３）のサンプリング信号（遅延サンプリング信号）を減算する。
これによって、加算回路２０１－３は、差分値“ｘ_４［ｎ］－ｘ_３［ｎ］”（＝Δｘ_３［ｎ］）を得る。

加算回路２０１－４は、チャネルＣＨ１（サブＡＤＣ１０１－１）のサンプリング信号（遅延無しのサンプリング信号）からチャネルＣＨ４（サブＡＤＣ１０１－４）のサンプリング信号（遅延サンプリング信号）を減算する。
これによって、加算回路２０１－４は、差分値“ｘ_１［ｎ＋１］－ｘ_４［ｎ］”（＝Δｘ_４［ｎ］）を得る。

各加算回路２０１は、得られた計算結果を、絶対値変換回路２０２を介して、複数の加算回路２０３のうち対応する１つに出力する。
これによって、各加算回路２０３は、２つのサンプリング信号の差分値の絶対値を受ける。

各加算回路２０３は、減算処理によって、供給された２つの絶対値の差分値を計算する。

加算回路２０３－１は、加算回路２０１－１の計算結果に基づく信号値“｜Δｘ_１［ｎ］｜”から加算回路２０１－２の計算結果に基づく信号値“｜Δｘ_２［ｎ］｜”を減算する。これによって、加算回路２０３－１は、差分値“｜Δｘ_１［ｎ］－Δｘ_２［ｎ］｜”を、得る。

加算回路２０３－２は、加算回路２０１－２の計算結果に基づく信号値“｜Δｘ_２［ｎ］｜”から加算回路２０１－３の計算結果に基づく信号値“｜Δｘ_３［ｎ］｜”を減算する。これによって、加算回路２０３－１は、差分値“｜Δｘ_２［ｎ］－Δｘ_３［ｎ］｜”を、得る。

加算回路２０３－３は、加算回路２０１－３の計算結果に基づく信号値“｜Δｘ_３［ｎ］］｜”から加算回路２０１－４の計算結果に基づく信号値“｜Δｘ_４［ｎ］｜”を減算する。これによって、加算回路２０３－１は、差分値“｜Δｘ_３［ｎ］－Δｘ_４［ｎ］｜”を、得る。

各加算回路２０３は、計算結果を、複数の移動平均計算回路２０４のうち対応する１つに出力する。

各サブＡＤＣ１０１のサンプリング処理に応じて、加算回路２０１，２０３による計算処理の結果が、各移動平均計算回路２０４へ逐次供給され、蓄積される。

各移動平均計算回路２０４は、供給された複数の信号（信号値）に関する移動平均を計算する。

例えば、第１の移動平均計算回路２０４－１は、供給された複数の“｜Δｘ_１［ｎ］－Δｘ_２［ｎ］｜”に関して、｜Δｘ_１［ｎ］｜及び｜Δｘ_２［ｎ］｜のそれぞれの移動平均値ＭＡ｛｜Δｘ_１［ｎ］｜｝及びＭＡ｛｜Δｘ_２［ｎ］｜｝を計算する。第１の移動平均計算回路２０４－１は、この計算結果に基づいて、上述の式（ｅｑ３ａ）及びこの式に関する計算値を得る。
このように、第１の移動平均計算回路２０４－１は、ＭＡ｛｜Δｘ_１［ｎ］｜｝－ＭＡ｛｜Δｘ_２［ｎ］｜｝に関する値を計算結果として出力する。

例えば、第２の移動平均計算回路２０４－２は、供給された複数の“｜Δｘ_２［ｎ］－Δｘ_３［ｎ］｜”に関して、｜Δｘ_２［ｎ］｜及び｜Δｘ_３［ｎ］｜のそれぞれの移動平均値ＭＡ｛｜Δｘ_２［ｎ］｜｝，ＭＡ｛｜Δｘ_３［ｎ］｜｝を計算する。第２の移動平均計算回路２０４－２は、この計算結果に基づいて、上述の式（ｅｑ３ｂ）及びこの式に関する計算値を得る。
このように、第２の移動平均計算回路２０４－２は、ＭＡ｛｜Δｘ_２［ｎ］｜｝－ＭＡ｛｜Δｘ_３［ｎ］｜｝に関する値を計算結果として出力する。

例えば、第３の移動平均計算回路２０４－３は、供給された複数の“｜Δｘ_３［ｎ］－Δｘ_４［ｎ］｜”に関して、｜Δｘ_３［ｎ］｜及び｜Δｘ_４［ｎ］｜のそれぞれの移動平均値ＭＡ｛｜Δｘ_３［ｎ］｜｝，ＭＡ｛｜Δｘ_４［ｎ］｜｝を計算する。第３の移動平均計算回路２０４－３は、この計算結果に基づいて、上述の式（ｅｑ３ｃ）及びこの式に関する計算値を得る。
このように、第３の移動平均計算回路２０４－３は、ＭＡ｛｜Δｘ_３［ｎ］｜｝－ＭＡ｛｜Δｘ_４［ｎ］｜｝を計算結果として出力する。

各移動平均計算回路２０４の出力信号に対して、各乗算回路２０５によるパラメータμ_{ｃｏａｒｓｅ}の乗算処理、及び、各加算回路２０６及び各遅延回路２０７によるフィードバック処理が施される。

各種の処理が施された移動平均値“ＭＡ｛｜Δｘ_ｋ［ｎ］｜｝－ＭＡ｛｜Δ_ｋ＋１［ｎ］｜｝”（ここでは、ｋ＝１，２，３）が、第１のスキュー補正回路１２２（及び第２のスキューキャリブレーション回路１３）に供給される。

第１のスキュー補正回路１２２は、上述の（ｅｑ６ａ），（ｅｑ６ｂ），（ｅｑ６ｃ）の条件を満たすように、供給された各移動平均値に基づいて、サンプリングクロックＳＣＬＫのスキューを補正するための制御を行う。

これによって、本実施形態のＡＤＣ型受信回路において、サンプリングクロックＳＣＬＫのスキューが、低減される。

＜効果＞
図１１乃至図１３を参照して、本実施形態のＡＤＣ型受信回路における第１のスキューキャリブレーション回路の効果について、説明する。

図１１は、本実施形態のＡＤＣ型受信回路の特性を示している。

図１１の（ａ）は、本実施形態のＡＤＣ型受信回路１における低周波数ｓｉｎ波に対する周波数特性を示している。図１１の（ｂ）は、本実施形態のＡＤＣ型受信回路１における高周波数ｓｉｎ波に対する周波数特性を示している。

図１１の（ａ）及び（ｂ）において、グラフの横軸は周波数に対応し、グラフの縦軸は、デシベルワット（ｄＢＷ）に対応する。

図１１の（ａ）及び（ｂ）において、マークＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は、対応する周波数ｆ１，ｆ２，ｆ３，ｆ４，ｆ５における、比較例のＡＤＣ型受信回路の周波数特性におけるスプリアス（ｓｐｕｒ）の大きさ（信号値を）示す。図１１の（ａ）及び（ｂ）において、マークＳｐ１，Ｓｐ２，Ｓｐ３，Ｓｐ４，Ｓｐ５は、対応する周波数ｆ１，ｆ２，ｆ３，ｆ４，ｆ５における、本実施形態のＡＤＣ型受信回路１の周波数特性におけるスプリアス（ｓｐｕｒ）の大きさ（信号値を）示す。
尚、比較例のＡＤＣ型受信回路は、本実施形態の第１のスキューキャリブレーション回路１２を含まない回路構成を有する。

スプリアスは、タイミングスキューのミスマッチに起因して、生じる。このような、スプリアスによって、ＡＤＣ型受信回路のＳＮＤＲは、劣化してしまう。

図１１の（ａ）に示されるように、本実施形態のＡＤＣ型受信回路１は、低周波数の入力信号に対してミスマッチの小さい出力信号を得ることができる。
本実施形態のＡＤＣ型受信回路１は、比較例のスプリアスＳ１，Ｓ２よりもスプリアスＳｐ１，Ｓｐ２を低減できる。

図１１の（ｂ）に示されるように、本実施形態のＡＤＣ型受信回路１は、比較的高い周波数を有する入力信号に対してミスマッチの小さい出力信号を得ることができる。また、本実施形態のＡＤＣ型受信回路１は、比較的高い周波数の入力信号の受信に関しても、比較例のスプリアスＳ３，Ｓ４，Ｓ５よりも、スプリアスＳｐ３，Ｓｐ４，Ｓｐ５を低減できる。

図１２は、本実施形態のＡＤＣ型受信回路の特性を示している。
図１２において、４値の信号レベルを有するＰＡＭ４（Pulse amplitude modulation 4）信号に関する本実施形態のＡＤＣ型受信回路１の特性が、示されている。

図１２の（ａ）は、入力信号のアイパターンを示している。図１２の（ｂ１）は、本実施形態のＡＤＣ型受信回路１の出力信号のアイパターンを示している。図１２の（ｂ２）は、比較例のＡＤＣ型受信回路の出力信号のアイパターンを示している。

図１２の（ａ）、（ｂ１）及び（ｂ２）において、グラフの横軸は時間に対応し、グラフの縦軸は、振幅値（ＲＡ）に対応する。

図１２の（ｃ１）は、本実施形態のＡＤＣ型受信回路１の出力信号の周波数スペクトルを示している。図１２の（ｃ２）は、比較例のＡＤＣ型受信回路の出力信号の周波数スペクトルを示している。
図１２の（ｃ１）及び（ｃ２）において、グラフの横軸は周波数に対応し、グラフの縦軸は、デシベルワット（ｄＢＷ）に対応する。

図１２の（ｂ１）に示されるように、本実施形態のＡＤＣ型受信回路１は、図１２の（ｂ２）の比較例に比較して、歪みが小さなアイパターンを形成できる。

図１２の（ｃ２）に示されるように、比較例のＡＤＣ型受信回路は、スペクトルパターンにおいてスキューに起因したエラーｓｋを生じる。
これに対して、図１２の（ｃ１）に示されるように、本実施形態のＡＤＣ型受信回路１は、スペクトルパターンにおいてスキューの影響を低減できる。

図１３は、本実施形態のＡＤＣ型受信回路の出力特性を説明するための図である。

図１３の（ａ１）は、比較例のＡＤＣ型受信回路のアイパターンを示している。図１３の（ａ２）は、本実施形態のＡＤＣ型受信回路のアイパターンを示している。図１３の（ａ１）及び（ａ２）において、グラフの横軸は時間に対応し、グラフの縦軸は、振幅値（ＲＡ）に対応する。

図１３の（ｂ１）は、比較例のＡＤＣ型受信回路の出力信号の波形パターンを示している。図１３の（ｂ２）は、本実施形態のＡＤＣ型受信回路の出力信号の波形パターンを示している。尚、図１３の（ｂ１）及び（ｂ２）において、入力信号の波形パターン（図中の破線のパターン）、入力信号に対する出力信号の波形パターンのシミュレーション結果（図中の点線のパターン）、及び、ＡＤＣ型受信回路による出力信号の波形パターンの実測値（図中の実線のパターン）が、示されている。

図１３の（ａ１）に示されるように、比較例のＡＤＣ型受信回路のアイパターンは、歪みを含む。このため、図１３の（ｂ１）に示されるように、比較例のＡＤＣ型受信回路の出力信号の波形パターンは、出力信号の波形パターンのシミュレーション結果と一致しない。

図１３の（ａ２）に示されるように、本実施形態のＡＤＣ型受信回路は、図１３の（ａ１）の比較例の受信回路に比較して、歪みの小さいアイパターンを形成できる。
これによって、図１３の（ｂ２）に示されるように、本実施形態のＡＤＣ型受信回路の出力信号の波形パターンは、入力信号に対する望ましい出力信号の波形パターンを示すシミュレーション結果と、一致する。

以上のように、本実施形態のＡＤＣ型受信回路は、スキューの影響を除去できる。
この結果として、本実施形態のＡＤＣ型受信回路は、高速データ転送のエラーを低減できる。

（ｃ）第２のスキューキャリブレーション回路
図１４乃至図１９を参照して、本実施形態における、第２のスキューキャリブレーション回路について、説明する。

第２のスキューキャリブレーション回路１３は、以下のように、スキューのキャリブレーションに用いられる処理方式に応じて複数の回路構成を有し得る。

本実施形態のＡＤＣ型受信回路１において、第２のスキューキャリブレーション回路１３は、入力信号の自己相関に関する計算処理を行って、サンプリングクロックのスキューの影響を低減するためのキャリブレーション処理を行う。

第２のスキューキャリブレーション回路１３は、高精度なスキューの補正を行うために、デジタル的なスキューの推定（検出）処理及びデジタル的なスキューの補正処理によって、精密なキャリブレーション処理を行う。
以下では、第２のスキューキャリブレーション回路１３は、密スキューキャリブレーション回路１３ともよばれる。

＜回路例１＞
図１４及び図１５を参照して、本実施形態のＡＤＣ型受信回路の第２のスキューキャリブレーション回路の構成例の一例を説明する。

図１４は、本実施形態における、第２のスキューキャリブレーション回路（密スキューキャリブレーション回路）１３Ａの構成例を示すブロック図である。

図１４に示されるように、回路例１の密スキューキャリブレーション回路１３Ａは、１つ以上の遅延回路１３１、微分回路１３２、第２のスキュー推定回路１３３Ａ、及び第２のスキュー補正回路１３４Ａを含む。
第２のスキュー補正回路１３４Ａは、乗算回路３１０と加算回路３１１とを含む。

遅延回路１３１は、オフセット－ゲインキャリブレーション回路１１を介して、ＴＩ－ＡＤＣ回路１０に接続される。
遅延回路１３１の入力ノードは、オフセット－ゲインキャリブレーション回路１１を介して、複数のサブＡＤＣのうち対応するサブＡＤＣ１０１に接続される。遅延回路１３１の出力ノードは、第２のスキュー補正回路１３４Ａの加算回路３１１の入力ノードに接続される。

遅延回路１３１は、サブＡＤＣ１０１の出力信号（サンプリング信号）を、オフセット－ゲインキャリブレーション回路１１を介して、受ける。サブＡＤＣ１０１からの出力信号は、上述の粗スキューキャリブレーション回路１２によるスキューの粗いキャリブレーション処理が施された信号である。

遅延回路１３１は、供給された信号に対して或る大きさの遅延量を与える。これによって、遅延回路１３１は、スキューに関して粗く補正されたサンプリング信号の遅延信号を出力する。

微分回路１３２は、オフセット－ゲインキャリブレーション回路１１を介して、ＴＩ－ＡＤＣ回路１０に接続される。
微分回路１３２の入力ノードは、オフセット－ゲインキャリブレーション回路１１を介して、対応するサブＡＤＣ１０１に接続される。微分回路１３２の出力ノードは、第２のスキュー推定回路１３３Ａ及び第２のスキュー補正回路１３４Ａに接続される。例えば、微分回路１３２の出力ノードは、第２のスキュー補正回路１３４Ａの乗算回路３１０に接続される。

微分回路１３２は、遅延回路１３１と同様に、粗スキューキャリブレーション回路１２によって校正された出力信号を、受ける。微分回路１３２は、供給された信号に対して時間に関する微分処理を行う。これによって、微分回路１３２は、供給された信号の微分値を出力する。

第２のスキュー推定回路１３３Ａの第１の入力ノードは、微分回路１３２の出力ノードに接続されている。第２のスキュー推定回路１３３Ａの第２の入力ノードは、第２のスキュー補正回路１３４Ａの加算回路３１１の出力ノードに接続されている。例えば、第２のスキュー推定回路１３３Ａの出力ノードは、第２のスキュー補正回路１３４Ａの乗算回路３１０に接続される。

第２のスキュー推定回路１３３Ａは、第２のスキュー補正回路１３４Ａの出力値と微分回路１３２の出力値（微分値）とに基づいて、スキューの検出及びスキュー量の推定を行う。第２のスキュー推定回路１３３Ａは、推定結果に基づいて、スキュー量Δｔ_ｆｉｎｅを計算する。第２のスキュー推定回路１３３Ａは、スキュー量Δｔ_ｆｉｎｅを、第２のスキュー補正回路１３４Ａに出力する。スキュー量Δｔ_ｆｉｎｅは、第２のスキュー補正回路１３４Ａの乗算回路３１０に供給される。

例えば、第２のスキュー推定回路１３３Ａは、移動平均計算回路３０４を含む。スキュー量Δｔ_ｆｉｎｅは、供給された信号（信号値）の移動平均に基づいて、計算される。
但し、本実施形態において、第２のスキュー推定回路１３３Ａは、移動平均の計算処理を行わずに、供給された複数の信号の平均値に基づいて、スキュー量Δｔ_ｆｉｎｅを計算してもよい。

第２のスキュー補正回路１３４Ａにおいて、乗算回路３１０及び加算回路３１１は、以下のような接続関係を有する。
乗算回路３１０の一方の入力ノードは、微分回路１３２の出力ノードに接続される。乗算回路３１０の他方の入力ノードは、第２のスキュー推定回路１３３Ａの出力ノードに接続される。乗算回路３１０の出力ノードは、加算回路３１１の負極性の入力ノードに接続される。加算回路３１１の正極性の入力ノードは、遅延回路１３１の出力ノードに接続される。

乗算回路３１０は、微分回路１３２の出力信号（微分値）とスキュー量Δｔ_ｆｉｎｅとの乗算処理を行う。乗算回路３１０は、計算結果を、加算回路３１１に出力する。

加算回路３１１は、遅延回路１３１の出力信号と乗算回路３１０の出力信号との減算処理を行う。加算回路３１１は、計算結果を、第２のスキュー推定回路１３３Ａに出力する。また、加算回路３１１は、その計算結果をＴＩ－ＡＤＣ回路１０の出力信号として、後段の回路（例えば、ＦＦＥ／ＤＦＥ回路２２）に出力する。

図１４のスキューキャリブレーション回路１３Ａは、フィードバック処理によって、補正量の計算処理を行う。
図１４の回路構成を有する密スキューキャリブレーション回路１３Ａは、粗スキューキャリブレーション回路１２によって校正されたサンプリング信号に対するキャリブレーション処理によって、サブＡＤＣにおいて発生するスキューを、デジタル的に校正できる。

図１５は、図１４の密スキューキャリブレーション回路１３Ａの内部構成を示す回路図である。

図１５において、２つのチャネルＣＨ１，ＣＨ２に関する密スキューキャリブレーション回路１３Ａが示されている。図１５において、オフセット－ゲインキャリブレーション回路１１の図示は、省略されている。

密スキューキャリブレーション回路１３Ａの第２のスキュー推定回路１３３Ａは、入力信号ＳｉｇＩＮのサンプリング信号ｘ_１［ｎ］，ｘ_２［ｎ］に対する各種の処理を行う複数の処理部（計算回路）を含む。

例えば、第２のスキュー推定回路１３３Ａは、複数の遅延回路（Ｚ^－１）３００（３００－１，３００－２），３０８、複数の加算回路（加算器）３０１（３０１－１，３０１－２），３０３，３０７、複数の絶対値変換回路（Ａｂｓ）３０１（３０１－１，３０１－２）、複数の移動平均計算回路３０４（３０４－１，３０４－２）、除算回路（除算器）３０５及び乗算回路（乗算器）３０６，３０９を含む。

図１５に示されるように、遅延回路１３１－１の入力ノードは、他の回路（例えば、オフセット－ゲインキャリブレーション回路１１）を介して、第１のチャネルＣＨ１のサブＡＤＣ１０１－１に接続される。遅延回路１３１－１の出力ノードは、遅延回路３００－１の入力ノード、加算回路３０１－１の正極性の入力ノード、及び乗算回路３０９の一方の入力ノードに接続される。

遅延回路１３１－１は、供給された信号に或る大きさの遅延量を印加する。遅延回路１３１－１は、遅延量が印加された信号を、後段の回路３００－１，３０１－１，３０９に出力する。

遅延回路１３１－２の入力ノードは、他の回路（例えば、オフセット－ゲインキャリブレーション回路１１）を介して、第２のチャネルＣＨ２のサブＡＤＣ１０１－２に接続される。遅延回路１３１－２の出力ノードは、加算回路３１１の正極性の入力ノードに接続される。

遅延回路１３１－２は、供給された信号に或る大きさの遅延量を印加する。遅延回路１３１－２は、遅延量が印加された信号を、加算回路３１１に出力する。

微分回路１３２の入力ノードは、他の回路（例えば、オフセット－ゲインキャリブレーション回路１１）を介して、第２のチャネルのサブＡＤＣ１０１－２に接続される。微分回路１３２の出力ノードは、乗算回路３０９の一方の入力ノード及び乗算回路３１０の他方の入力ノードに接続される。

微分回路１３２は、供給された信号に対して時間に関する微分処理を行う。微分回路１３２は、微分処理の計算結果を、乗算回路３０９，３１０に出力する。

遅延回路３００－１の入力ノードは、遅延回路１３１－１の出力ノードに接続される。遅延回路３００－１の出力ノードは、加算回路３０１－２の負極性の入力ノードに接続される。
遅延回路３００－１は、供給されたサンプリング信号に対して或る遅延量を印加する。遅延回路３００－１は、遅延量が印加されたサンプリング信号（遅延サンプリング信号）を、加算回路３０１－２に出力する。

遅延回路３００－２の入力ノードは、加算回路３１１の出力ノードに接続される。遅延回路３００－２の出力ノードは、加算回路３０１－１の負極性の入力ノード、及び、加算回路３０１－２の正極性の入力ノードに接続される。
遅延回路３００－２は、供給された信号に対して或る遅延量を印加する。遅延回路３００－２は、遅延量が印加された信号を、加算回路３０１－１，３０１－２に出力する。

加算回路３０１－１の正極性の入力ノードは、遅延回路１３１－１の出力ノードに接続される。加算回路３０１－１の負極性の入力ノードは、遅延回路３００－２の出力ノードに接続される。加算回路３０１－１の出力ノードは、絶対値変換回路３０２－１に接続される。

加算回路３０１－１は、遅延回路１３１－１からの出力信号と遅延回路３００－２の出力信号との減算処理を行う。加算回路３０１－１は、計算結果を、絶対値変換回路３０２－１に出力する。

加算回路３０１－２の正極性の入力ノードは、遅延回路３００－２の出力ノードに接続される。加算回路３０１－２の負極性の入力ノードは、遅延回路３００－１の出力ノードに接続される。加算回路３０１－２の出力ノードは、絶対値変換回路３０２－２に接続される。

加算回路３０１－２は、遅延回路３００－１の出力信号と遅延回路３００－２の出力信号との減算処理を行う。加算回路３０１－２は、計算結果を、絶対値変換回路３０２－２に出力する。

絶対値変換回路３０２－１の入力ノードは、加算回路３０１－１に接続される。絶対値変換回路３０２－１の出力ノードは、加算回路３０３の負極性の入力ノードに接続される。
絶対値変換回路３０２－１は、供給された値を、絶対値に変換する。

絶対値変換回路３０２－２の入力ノードは、加算回路３０１－２に接続される。絶対値変換回路３０２－２の出力ノードは、加算回路３０３の正極性の入力ノードに接続される。
絶対値変換回路３０２－２は、供給された値を、絶対値に変換する。

加算回路３０３の負極性の入力ノードは、絶対値変換回路３０２－１に接続される。加算回路３０３の正極性の入力ノードは、絶対値変換回路３０２－２に接続される。加算回路３０３の出力ノードは、移動平均計算回路３０４－１に接続される。
加算回路３０３は、２つの絶対値変換回路３０２－１，３０２－２から供給された２つの信号に対して、減算処理を行う。加算回路３０３は、減算処理の計算結果を、移動平均計算回路３０４－１に出力する。

移動平均計算回路３０４－１の入力ノードは、加算回路３０３の出力ノードに接続される。移動平均計算回路３０４－１の出力ノードは、除算回路３０５に接続される。
移動平均計算回路３０４－１は、供給された信号の移動平均（移動平均値）を計算する。移動平均計算回路３０４－１は、計算結果を除算回路３０５に出力する。

移動平均計算回路３０４－２の入力ノードは、乗算回路３０９の出力ノードに接続される。移動平均計算回路３０４－２の出力ノードは、除算回路３０５に接続される。
移動平均計算回路３０４－２は、供給された信号の移動平均を計算する。移動平均計算回路３０４－２は、計算結果を除算回路３０５に出力する。

尚、移動平均計算回路３０４－１，３０４－２のそれぞれの代わりに、供給された複数の信号（信号値）の平均値を計算する回路（以下では、平均値計算回路とよばれる）が、加算回路３０３と除算回路３０５との間、及び乗算回路３０９と除算回路３０５との間に設けられてもよい。

除算回路３０５の一方の入力ノードは、移動平均計算回路３０４－１の出力ノードに接続されている。除算回路３０５の他方の入力ノードは、移動平均計算回路３０４－２の出力ノードに接続されている。除算回路３０５の出力ノードは、乗算回路３０６に接続される。
除算回路３０５は、供給された２つの信号値（移動平均値）に関する除算処理を行う。除算回路３０５は、除算処理の計算結果を乗算回路３０６に出力する。

乗算回路３０６の一方の入力ノードは、除算回路３０５の出力ノードに接続される。乗算回路３０６の出力ノードは、加算回路３０７の一方の正極性のノードに接続される。係数（例えば、重み係数）μ_ｆｉｎｅが、乗算回路３０６の他方の入力ノードに供給される。
乗算回路３０６は、除算回路３０５の出力信号と係数μ_ｆｉｎｅとの乗算処理を行う。乗算回路３０６は、計算結果を、加算回路３０７に出力する。

加算回路３０７の一方の正極性の入力ノードは、乗算回路３０６の出力ノードに接続される。加算回路３０７の他方の正極性の入力ノードは、遅延回路３０８の出力ノードに接続される。加算回路３０７の出力ノードは、乗算回路３１０の一方の入力ノード、及び、遅延回路３０８の入力ノードに接続される。
加算回路３０７は、乗算回路３０６の出力信号（計算結果）と遅延回路３０８の出力信号との加算処理を行う。加算回路３０７は、計算結果を、乗算回路３１０及び遅延回路３０８に出力する。加算回路３０７の計算結果は、遅延回路３０８を介して、加算回路３０７にフィードバックされる。

遅延回路３０８の入力ノードは、加算回路３０７の出力ノードに接続される。遅延回路３０８の出力ノードは、加算回路３０７の他方の入力ノードに接続される。

遅延回路３０８は、加算回路３０７の出力信号（計算結果）に対して、或る大きさの遅延量を印加する。遅延回路３０８は、遅延量を印加した値を加算回路３０７に供給する。

乗算回路３１０の一方の入力ノードは、加算回路３０７の出力ノードに接続される。乗算回路３１０の他方の入力ノードは、微分回路１３２の出力ノードに接続される。乗算回路３１０の出力ノードは、加算回路３１１の負極性の入力ノードに接続される。
乗算回路３１０は、微分回路１３２の出力信号と加算回路３０７の出力信号との乗算処理を行う。乗算回路３１０は、乗算処理の計算結果を、加算回路３１１に出力する。乗算回路３１０の出力信号（計算結果）が、加算回路３１１へフィードバックされる。

例えば、加算回路３１１の出力信号（計算結果）が、ＴＩ－ＡＤＣ回路１０の出力信号として、後段の回路（例えば、上述のＦＦＥ／ＤＦＥ回路２２）に供給される。

図１４及び図１５の密スキューキャリブレーション回路１３Ａは、フィードバック方式によって、入力信号の自己相関を用いたスキューキャリブレーション処理を行う。

＜回路例２＞
図１６及び図１７を参照して、本実施形態のＡＤＣ型受信回路の第２のスキューキャリブレーション回路の構成例の一例を説明する。

図１６は、本実施形態における、第２のスキューキャリブレーション回路（密スキューキャリブレーション回路）１３Ｂの構成例を示すブロック図である。

図１６（及び図１７）の密スキューキャリブレーション回路１３Ｂは、フィードフォワード方式によって、タイミングスキューに関するキャリブレーション処理を行う。

図１６に示されるように、回路例２の密スキューキャリブレーション回路１３Ｂは、図１４及び図１５の例と同様に、遅延回路１３１、微分回路１３２、第２のスキュー推定回路１３３Ｂ、第２のスキュー補正回路１３４Ｂを含む。

フィードフォワード方式の密スキューキャリブレーション回路１３Ｂの構成要素１３１～１３４Ｂの接続関係は、図１４に示されたフィードバック方式のスキューキャリブレーション顔路１３Ａの構成要素１３１～１３４Ａの接続関係と異なる。

本回路例２において、図１４及び図１５の例と同様に、遅延回路１３１及び微分回路１３２は、ＴＩ－ＡＤＣ回路１０からのサンプリング信号を、オフセット－ゲインキャリブレーション回路１１を介して、受ける。ＴＩ－ＡＤＣ回路１０から供給されるサンプリング信号は、粗スキューキャリブレーション回路１２によるスキューの粗い補正処理が施されている。

本回路例２において、遅延回路１３１の出力ノードは、第２のスキュー補正回路１３４Ｂの加算回路３２１の正極性の入力ノードに接続されるとともに、第２のスキュー推定回路１３３Ｂの一方の入力ノードに接続される。

微分回路１３２の出力ノードは、第２のスキュー推定回路１３３Ｂの他方の入力ノード及び第２のスキュー補正回路１３４Ｂの乗算回路３２０の入力ノードに接続される。

図１４及び図１５の回路例１と同様に、第２のスキュー推定回路１３３Ｂによる処理結果（例えばスキュー量Δｔ_ｆｉｎｅ）は、乗算回路３２０に供給される。

加算回路３２１は、遅延回路１３１の出力信号（サンプリング信号の遅延信号）と乗算回路３２０の出力信号との減算処理を行う。加算回路３２１は、計算結果を、後段の回路（例えば、ＦＦＥ／ＤＦＥ回路２２）に出力する。
本回路例２において、加算回路３２１の計算結果は、第２のスキュー推定回路１３３Ｂに供給されない。

このように、本回路例２の密スキューキャリブレーション回路１３Ｂにおいて、第２のスキュー推定回路１３３Ｂは、第２のスキュー補正回路１３４Ｂによって計算された補正量を用いることなしに、スキューに関する推定処理を行う。

図１６の回路構成の密スキューキャリブレーション回路１３Ｂは、ＴＩ－ＡＤＣ回路１０において発生するスキュー（例えば、タイミングスキュー）を、フィードフォワード方式によってデジタル的に校正できる。

図１７は、図１６の密スキューキャリブレーション回路１３Ｂの内部構成を示す回路図である。

図１７において、２つのチャネルＣＨ１，ＣＨ２に関する密スキューキャリブレーション回路１３Ｂが示されている。図１７において、オフセット－ゲインキャリブレーション回路１１の図示は、省略されている。

密スキューキャリブレーション回路１３Ｂの第２のスキュー推定回路１３３Ｂは、入力信号ＳｉｇＩＮのサンプリング信号ｘ_１［ｎ］，ｘ_２［ｎ］に対する各種の処理を行う複数の処理部（計算回路）を含む。

例えば、第２のスキュー推定回路１３３Ｂは、複数の遅延回路（Ｚ^－１）３００（３００－１，３００－２）、複数の加算回路（加算器）３０１（３０１－１，３０１－２）、複数の絶対値変換回路（Ａｂｓ）３０２（３０２－１，３０２－２）、複数の移動平均計算回路３０４（３０４－１－３０４－２）、除算回路（除算器）３０５及び乗算回路（乗算器）３０６を含む。

図１７の密スキューキャリブレーション回路１３Ｂの構成は、以下の点で、図１５の回路１３Ａの構成と異なる。

遅延回路１３１－２の出力ノードは、他の回路（例えば、図１５の加算回路３１１）を経由せずに、遅延回路３００－２の入力ノードに接続される。
遅延回路１３１－２は、供給されたサンプリング信号に或る大きさの遅延量を印加する。遅延回路１３１－２は、遅延量が印加された信号を、遅延回路３００－２に出力する。

本回路例において、第２のスキュー補正回路１３４Ｂの乗算回路３２０及び加算回路３２１の接続関係が、図１５の第２のスキュー補正回路１３４Ａの乗算回路３１０及び加算回路３１１の接続関係と異なっている。

第２のスキュー補正回路１３４Ｂの乗算回路３２０は、乗算回路３０６の後段に設けられている。乗算回路３２０は、密スキューキャリブレーション回路１３Ｂ内において、微分回路１３２、乗算回路３０６及び加算回路３２１に接続される。
乗算回路３２０の一方の入力ノードは、乗算回路３０６の出力ノードに接続される。乗算回路３２０の他方の入力ノードは、微分回路１３２の出力ノードに接続される。乗算回路３２０の出力ノードは、加算回路３２１の負極性の入力ノードに接続されている。

乗算回路３２０は、乗算回路３０６の出力信号と微分回路１３２の出力信号との乗算処理を行う。乗算回路３２０は、計算結果を、加算回路３２１に出力する。

第２のスキュー補正回路１３４Ｂの加算回路３２１は、乗算回路３２０の後段に設けられている。加算回路３２１は、密スキューキャリブレーション回路１３Ｂ内において、乗算回路３２０及び遅延回路１３１－２に接続されている。
加算回路３２１の負極性の入力ノードは、乗算回路３２０の出力ノードに接続される。加算回路３２１の正極性の入力ノードは、遅延回路１３１－２の出力ノードに接続される。加算回路３２１の出力ノードは、後段の回路（例えば、ＦＦＥ／ＤＦＥ回路２２）に接続されている。

加算回路３２１は、遅延回路１３１－２の出力信号と乗算回路３２０の出力信号との減算処理を行う。加算回路３２１は、減算処理の結果を、後段の回路（例えば、ＦＦＥ／ＤＦＥ回路２２）に出力する。

このように、図１６及び図１７の密スキューキャリブレーション回路は、フィードフォワード方式によって、スキューに関するキャリブレーション処理を行う。

尚、回路例１と同様に、移動平均計算回路３０４の代わりに、平均値計算回路が密スキューキャリブレーション回路１３Ｂに用いられてもよい。

＜コンセプト＞
図１８を参照して、本実施形態のＡＤＣ型受信回路における、密スキューキャリブレーション回路によるスキューのキャリブレーション処理のコンセプトを説明する。

図１４乃至図１７の密スキューキャリブレーション回路１３（１３Ａ，１３Ｂ）は、キャリブレーション処理の対象の信号の自己相関を用いて、タイミングスキューの推定（検出）及び補正を、行う。

図１８は、本実施形態における、密スキューキャリブレーション回路によるスキューの推定及び補正のコンセプトを説明するための図である。図１８において、グラフの横軸は時間に対応し、グラフの縦軸は信号値に対応する。

図１８に示されるように、隣り合う２つのチャネルＣＨ１，ＣＨ２に関して、ｎ回目のサンプリングサイクルに関して、一方のチャネルＣＨ１のサブＡＤＣ１０１－１が、時刻ｔ_１［ｎ］において、信号値ｘ_１［ｎ］をサンプルし、他方のチャネルＣＨ２のサブＡＤＣ１０１－２が、信号値ｘ_１［ｎ］の後の時刻ｔ_２［ｎ］において、信号値ｘ_２［ｎ］をサンプルする。

タイミングスキューが発生していない場合において、サンプリング期間Ｔｓ内における２つの信号値ｘ_１［ｎ］，ｘ_２［ｎ］の変化量は、“Ｔｓ×ｄｘ_２［ｎ］／ｄｔ”と示すことができる。

２つのチャネルＣＨ１，ＣＨ２の少なくとも一方においてスキューが発生した場合、或る大きさのスキュー量Δｔが、サンプリングサイクルＴｓに対して付加される。スキュー量（サンプリング期間のシフト量）Δｔにおけるサンプリング信号の変化量は、“Δｔ×ｄｘ_２［ｎ］／ｄｔ”と示すことができる。

“Ｔｓ×ｄｘ_２［ｎ］／ｄｔ”は、ＴＩ－ＡＤＣ回路１０の２つのチャネルにおける２つサンプリング信号の理想的な差分量に、相当する。
“Δｔ×ｄｘ_２［ｎ］／ｄｔ”は、タイミングスキューに起因するサンプリングエラーの値（以下では、サンプリングエラー値）に相当する。

本実施形態において、密スキューキャリブレーション回路１３は、このサンプリングエラーの値（以下では、エラー値とよばれる）を、サンプリング信号から除去する。

密スキューキャリブレーション回路１３は、エラー値の計算のために、信号の自己相関に関するパラメータを計算する。

以下において、自己相関を示すパラメータ（又は関数）は、“Ｒ”と表記される。
例えば、２つのサンプリング信号ｘ_１［ｎ］，ｘ_２［ｎ］に関する自己相関“Ｒ”及びスキュー量Δｔとの関係は、以下の式（ｅｑ１０）に示される。尚、式（ｅｑ１０）における“Ｅ”は、その式（又は関数又は数値）が期待値（又は平均値）に関する式であることを示している。

Ｅ［（ｘ_２［ｎ］－ｘ_１［ｎ］）^２］－Ｅ［（ｘ_１［ｎ＋１］－ｘ_２［ｎ］）^２］
≒ －４×Δｔ×ｄＲ／ｄｔ ・・・（ｅｑ１０）

このように、本実施形態のＡＤＣ型受信回路１において、密スキューキャリブレーション回路１３は、信号の自己相関の計算結果に基づいたサンプリング信号からのスキューに起因したサンプリングエラーの除去によって、サンプリングクロックに生じたタイミングスキューの影響を低減する。

＜動作例及び計算処理＞
図１４乃至図１７を用いて、本実施形態のＡＤＣ型受信回路１における、密スキューキャリブレーション回路１３の動作例及び密スキューキャリブレーション回路１３によって実行される計算処理について、説明する。

ここでは、ＴＩ－ＡＤＣ回路１０の複数のチャネルのうちチャネルＣＨ１及びチャネルＣＨ２に関するタイミングスキューのキャリブレーション処理のための動作及び計算処理について、説明する。

（動作例１）
本実施形態における、図１４及び図１５の密スキューキャリブレーション回路１３Ａの動作例及び計算処理について、説明する。

ｎ回目のサンプリングサイクルにおいて、チャネルＣＨ１のサンプリング信号ｘ_１［ｎ］及びチャネルＣＨ２のサンプリング信号ｘ_２［ｎ］が、対応するサブＡＤＣ１０１－１，１０１－２によってそれぞれサンプルされる。

サンプリング信号ｘ_１［ｎ］，ｘ_２［ｎ］に対して、遅延処理、微分処理及び絶対値変換などの各種の処理が施される。

例えば、加算回路３０１－１は、遅延回路１３１－１の出力信号と遅延回路３００－２の出力信号との減算処理を行う。加算回路３０１－２は、遅延回路３００－１の出力信号と遅延回路３００－２の出力信号との減算処理を行う。
各絶対値変換回路３０２は、対応する加算回路３０１の出力信号の値を、絶対値に変換する。

例えば、微分回路１３２は、サンプリング信号ｘ_２［ｎ］に対する微分処理を行う。微分回路１３２は、計算結果（ｄｘ_２［ｎ］／ｄｔ）を加算回路３０９に出力する。乗算回路３０９は、微分回路１３２の出力信号とサンプリング信号ｘ_１［ｎ］の遅延信号との乗算処理を行う。

加算回路３０３は、サンプリング信号ｘ_１［ｎ］，ｘ_２［ｎ］に基づく２つの信号に対して減算処理を行う。これによって、２つのサンプリング信号ｘ_１［ｎ］，ｘ_２［ｎ］に関する差分量“ｘ_２［ｎ］－ｘ_１［ｎ］”が得られる。

移動平均計算回路３０４－１は、チャネルＣＨ２とチャネルＣＨ１とのサンプリング信号の差分量“ｘ_２［ｎ］－ｘ_１［ｎ］”を受ける。

移動平均計算回路３０４－１は、供給された信号に対する移動平均の計算処理によって２つのチャネルＣＨ１，ＣＨ２に関する自己相関を得る。

例えば、移動平均計算回路３０４－１の計算結果は、スキュー量Δｔ_ｆｉｎｅを係数（例えば、傾き）とする自己相関の値“Δｔ_ｆｉｎｅ×ｄＲ／ｄｔ”に比例した値を有する。

移動平均計算回路３０４－２は、供給された乗算回路３０９の出力信号に対する移動平均の計算処理によって、自己相関の微分値“ｄＲ／ｄｔ”を計算結果として得る。

除算回路３０５は、移動平均計算回路３０４－１の出力信号（Δｔ_ｆｉｎｅ×ｄＲ／ｄｔと比例関係を有する値）と移動平均計算回路３０４－２の出力信号（ｄＲ／ｄｔ）との除算処理を行う。

これによって、スキュー量Δｔ_ｆｉｎｅを含むパラメータ（数値）が、得られる。

この後、除算回路３０５の出力信号に対して、乗算回路３０６の乗算処理及び加算回路３０７の加算処理によって、スキュー量Δｔ_ｆｉｎｅが、得られる。

乗算回路３１０は、加算回路３０７の出力信号と共に、微分回路１３２の出力信号を受ける。乗算回路３１０は、スキュー量Δｔ_ｆｉｎｅと微分回路１３２の出力信号との乗算処理を行う。ここで、微分回路１３２の出力信号は、チャネルＣＨ２のサンプリング信号ｘ_２［ｎ］の微分値“ｄｘ_２［ｎ］／ｄｔ”である。
それゆえ、乗算回路３１０の計算結果は、２つのチャネルＣＨ１，ＣＨ２間のタイミングスキューによるサンプリングエラー値“Δｔ_ｆｉｎｅ×ｄｘ_２［ｎ］／ｄｔ”となる。
計算されたサンプリングエラー値が、チャネルＣＨ２の伝送パス上に設けられた加算回路３１１に供給される。

加算回路３１１は、減算処理によって、計算処理に用いられたサンプリング信号のサンプリング期間の後続のサンプリング期間においてチャネルＣＨ２のサブＡＤＣ１０１－２から供給されたサンプリング信号ｘ２から、サンプリングエラー値“Δｔ_ｆｉｎｅ×ｄｘ_２［ｎ］／ｄｔ”を減算する。

これによって、加算回路３１１は、スキューの影響が除去されたサンプリング信号を、後段の回路へ出力する。

このように、フィードバック方式の密スキューキャリブレーション回路１３Ａによって、サンプリング信号に対するタイミングスキューの影響が、除去される。

（動作例２）
本実施形態における、図１６及び図１７の密スキューキャリブレーション回路１３Ｂの動作例及び計算処理について、説明する。

図１６及び図１７の密スキューキャリブレーション回路において、動作例１の動作及び計算処理と同様に、加算回路３０３は、各加算回路３０１－１，３０１－２の出力信号の絶対値を用いて、２つのチャネルＣＨ１，ＣＨ２における信号（信号値）の“ｘ_２［ｎ］－ｘ_１［ｎ］”の差分量を計算する。

移動平均計算回路３０４－１は、動作例１と同様に、“ｘ_２［ｎ］－ｘ_１［ｎ］”に対する移動平均の計算結果として、自己相関に関する出力信号“Δｔ_ｆｉｎｅ×ｄＲ／ｄｔ”を得る。
移動平均計算回路３０４－２は、例１と同様に、計算結果として、自己相関の微分値（ｄＲ／ｄｔ）を得る。

除算回路３０５は、動作例１と同様に、２つの移動平均計算回路３０４－１，３０４－２の出力信号に対する除算処理を行う。乗算回路３０６は、除算回路３０５の出力信号に対して、パラメータμ_ｆｉｎｅを乗算する。

この結果として、２つのチャネルＣＨ１，ＣＨ２間に生じているスキュー量Δｔ_ｆｉｎｅが、得られる。

乗算回路３２０は、乗算回路３０６の出力信号と共に、微分回路１３２の出力信号を受ける。乗算回路３２０は、微分回路１３２の出力信号に、スキュー量Δｔ_ｆｉｎｅを乗算する。これによって、乗算回路３２０の計算結果は、“Δｔ_ｆｉｎｅ×ｄｘ_２［ｎ］／ｄｔ”となる。

このように、２つのチャネルＣＨ１，ＣＨ２間におけるタイミングスキューのミスマッチに起因するサンプリングエラー値“Δｔ_ｆｉｎｅ×ｄｘ_２［ｎ］／ｄｔ”が、計算される。

加算回路３２１は、供給されたチャネルＣＨ２のサンプリング信号ｘ２から“Δｔ_ｆｉｎｅ×ｄｘ_２［ｎ］／ｄｔ”を減算する。
これによって、加算回路３２１は、スキューの影響が除去されたサンプリング信号を、後段の回路へ出力する。

尚、動作例１及び動作例２と実質的に同じ動作及び計算処理が、チャネルＣＨ２及びチャネルＣＨ３のサンプリング信号に関して、チャネルＣＨ３及びチャネルＣＨ４のサンプリング信号に関して、及び、チャネルＣＨ４及びチャネルＣＨ１のサンプリング信号に関して、それぞれ実行される。
これによって、ＡＤＣ型受信回路１は、スキューの影響が除去された出力信号を、後段の回路へ転送できる。

＜効果＞
図１９を参照して、本実施形態のＡＤＣ型受信回路における第２のスキューキャリブレーション回路の効果について、説明する。

図１９は、本実施形態のＡＤＣ受信回路における、密スキューキャリブレーション回路の効果を説明するための図である。

図１９の（ａ）は、本実施形態における、密スキューキャリブレーション回路１３を含むＡＤＣ型受信回路１の周波数特性を示している。図１９の（ｂ）は、比較例のＡＤＣ型受信回路の周波数特性を示している。尚、比較例のＡＤＣ型受信回路は、本実施形態の第１及び第２のスキューキャリブレーション回路１２，１３を含まない回路構成を有する。尚、図１９の（ａ）において、本実施形態のＡＤＣ型受信回路１は、密スキューキャリブレーション回路１３に加えて、上述の粗スキューキャリブレーション回路１２も含む。

図１９の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は周波数に対応し、グラフの縦軸は、デシベルワットに対応する。

図１９の（ａ）及び（ｂ）のように、或る周波数ｆ１０、ｆ１１、ｆ１２において、スプリアスＳｐ１０，Ｓｐ１１，Ｓｐ１２，Ｓｐ９０，Ｓｐ９１，Ｓｐ９２が、発生する。

図１９の（ａ）に示されるように、本実施形態のＡＤＣ型受信回路１は、図１９の（ｂ）の比較例におけるスプリアスＳｐ９０，Ｓｐ９１，Ｓｐ９２に比較して、スプリアスＳｐ１０，Ｓｐ１１，Ｓｐ１２を低減できる。

このように、本実施形態のＡＤＣ型受信回路１において、密スキューキャリブレーション回路１３は、デジタル処理によるスキュー量の推定及び補正によって、スキューの影響を抑制できる。

密スキューキャリブレーション回路１３は、デジタル処理によるサンプリングエラー値の除去によって、アナログ処理によるスキューの補正よりもさらに、スキューの影響を低減できる。

このように、本実施形態のＡＤＣ型受信回路１は、デジタル処理によるキャリブレーションによって、タイミングスキューに起因した受信回路の特性の劣化を抑制できる。

（ｄ） まとめ
高速なデータ転送の実現のために、ＴＩ－ＡＤＣ回路を用いた受信回路が、メモリシステムのような、システム及び（又は）デバイスに用いられる。

ＴＩ－ＡＤＣ回路において、タイミングスキューに起因するサンプリングのミスマッチが、生じる可能性がある。
このサンプリングのミスマッチは入力信号に依存するため、タイミングスキューに関するキャリブレーションは、比較的困難である。

本実施形態において、ＴＩ－ＡＤＣ回路１０を含むＡＤＣ型受信回路（半導体回路）１は、サンプリング対象の１つの入力信号に関するサンプリングタイミングが時間的に隣り合う２つのチャネルのサンプリング信号の移動平均の計算結果に基づいて、ＴＩ－ＡＤＣ回路１０に供給されるサンプリングクロックのスキューを補正する。

本実施形態において、ＴＩ－ＡＤＣ回路１０を含むＡＤＣ型受信回路１は、サンプリング対象の１つの入力信号に関する自己相関に基づいて、サンプリング信号に含まれるエラー値を除去する。

これによって、本実施形態のＡＤＣ型受信回路１は、入力信号のサンプリング処理におけるタイミングスキューの影響を、低減できる。

本実施形態のＡＤＣ型受信回路１は、２つのキャリブレーション回路を用いて、２段階で、タイミングスキューを除去する。

２つのキャリブレーション回路のうち、一方のスキューキャリブレーション回路（粗スキューキャリブレーション回路１２）は、アナログ的な信号処理によって、移動平均の計算結果に基づいて、スキューに関するキャリブレーション処理を行う。

これによって、一方のスキューキャリブレーション回路は、タイミングスキューの影響（例えば、各サンプリングクロックの位相のずれ）を粗く校正（及び補正）する。

２つのキャリブレーション回路のうち、他方のスキューキャリブレーション回路（密スキューキャリブレーション回路１３）は、デジタル的な信号処理によって、ＴＩ－ＡＤＣ回路１０からの信号の自己相関に関する計算結果に基づく計算処理を行う。
これによって、他方のスキューキャリブレーション回路は、タイミングスキューの影響（例えば、サンプリング信号におけるサンプリングエラー値）を、精密に校正（及び補正）する。

このように、本実施形態のＡＤＣ型受信回路１は、２種類の異なる手法及び構成によるタイミングスキューの補償によって、ＡＤＣ型受信回路１を含むシステム（又はデバイス）内において、データ転送の速度の劣化がほとんど生じることなしに、高速なデータ転送を実現できる。

尚、上述の実施形態において、ＡＤＣ型受信回路１が、粗スキューキャリブレーション回路１２及び密スキューキャリブレーション回路１３の両方を含む構成について説明されている。但し、本実施形態のＡＤＣ型受信回路１は、粗スキューキャリブレーション回路１２及び密スキューキャリブレーション回路１３のいずれか一方のみを含んでいればよい。本実施形態のＡＤＣ型受信回路１が粗スキューキャリブレーション回路１２のみを含む場合であっても、本実施形態のＡＤＣ型受信回路１が密スキューキャリブレーション回路１３のみを含む場合であっても、本実施形態のＡＤＣ型受信回路１は、上述の効果を得ることができる。

以上のように、本実施形態の半導体回路は、動作特性の劣化を抑制できる。

（ｅ） その他
本実施形態の半導体回路としてのＡＤＣ型受信回路１は、サーバ９００の受信回路ＲＸｓｖ及び（又は）ホストデバイス７００の受信回路ＲＸｈｓｔに用いられてもよい。

上述の実施形態において、上述のスキューキャリブレーション回路１２，１３を含むデバイス（システム）が、メモリシステムである例が示されている。但し、上述の実施形態の半導体回路は、無線通信システムのような、メモリシステム以外のシステム及び（又は）デバイスに適用されてもよい。

例えば、本実施形態の半導体回路は、スマートフォン、フューチャーフォン、ルーター、基地局、パーソナルコンピュータ、ゲーム機器、車載機器、及び家電製品に、搭載されてもよい。

本実施形態のスキューキャリブレーション回路１２，１３のうち少なくとも一方を含む回路は、受信回路以外のデバイスに適用されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：半導体回路（ＡＤＣ型受信回路）、１０：ＴＩ－ＡＤＣ回路、１２，１３：スキューキャリブレーション回路、１２１，１３３Ａ，１３３Ｂ：スキュー推定回路、１２２，１３４Ａ，１３４Ｂ：スキュー補正回路、１０１：サブＡＤＣ、２０４，３０４：移動平均計算回路、５００：メモリシステム、７００：ホストデバイス、９００：サーバ、５０：メモリコントローラ、６０：フラッシュメモリ。

Claims (9)

1. 第１のクロックに基づいて入力信号に関する１つ以上の第１のサンプリング信号をサンプルする第１のアナログデジタル変換器と、前記第１のクロックから第１の時間だけシフトした第２のクロックに基づいて前記入力信号に関する１つ以上の第２のサンプリング信号をサンプルする第２のアナログデジタル変換器と、を含むアナログデジタル変換回路と、
   前記第１及び第２のサンプリング信号の移動平均の計算結果に基づいて、前記第１及び第２のクロックのうち少なくとも一方のタイミングを校正する第１のキャリブレーション回路と、
   を具備する半導体回路。
2. 前記第１のキャリブレーション回路は、
   前記アナログデジタル変換回路による複数のサンプリングサイクルのそれぞれにおける前記第１のサンプリング信号と前記第２のサンプリング信号との差分値を計算する第１の計算回路と、
   前記差分値に基づいて、前記第１及び第２のサンプリング信号の前記移動平均の値を計算する第２の計算回路と、
   前記移動平均の値に基づいて、前記第１及び第２のクロックのうち少なくとも一方のタイミングを校正する補正回路と、
   を含む
   請求項１に記載の半導体回路。
3. 前記第１及び第２のサンプリング信号の自己相関に関する計算処理に基づいて、前記第１及び第２のサンプリング信号のうち少なくとも一方に含まれるサンプリングエラーを校正する第２のキャリブレーション回路、
   をさらに具備する請求項１又は２に記載の半導体回路。
4. 前記第２のキャリブレーション回路は、
   前記第１及び第２のサンプリング信号に含まれるスキュー量と前記第１及び第２のサンプリング信号に関する自己相関との積に対応する第１の値を計算する第３の計算回路と、
   前記自己相関の微分値に関する第２の値を計算する第４の計算回路と、
   前記第１及び第２の値に基づいて前記スキュー量を計算する第５の計算回路と、
   前記スキュー量と前記第２のサンプリング信号とに基づいて、前記第２のサンプリング信号内に含まれるエラー値を計算する第６の計算回路と、
   を含む、
   請求項３に記載の半導体回路。
5. 前記第２のキャリブレーション回路に供給された前記第１及び第２のサンプリング信号は、前記第１のキャリブレーション回路による校正の結果を含む、
   請求項３又は４に記載の半導体回路。
6. 第１のクロックに基づいて入力信号に関する１つ以上の第１のサンプリング信号をサンプルする第１のアナログデジタル変換器と、前記第１のクロックから第１の時間だけシフトした第２のクロックに基づいて前記入力信号に関する１つ以上の第２のサンプリング信号をサンプルする第２のアナログデジタル変換器と、を含むアナログデジタル変換回路と、
   前記第１及び第２のサンプリング信号の自己相関に関する計算処理に基づいて、前記第１及び第２のサンプリング信号のうち少なくとも一方に含まれるサンプリングエラーを校正する第１のキャリブレーション回路と、
   を具備する半導体回路。
7. 前記第１のキャリブレーション回路は、
   前記第１及び第２のサンプリング信号に含まれるスキュー量と前記第１及び第２のサンプリング信号に関する自己相関との積に対応する第１の値を計算する第１の計算回路と、
   前記自己相関の微分値に関する第２の値を計算する第２の計算回路と、
   前記第１及び第２の値に基づいて前記スキュー量を計算する第３の計算回路と、
   前記スキュー量と前記第２のサンプリング信号とに基づいて、前記第２のサンプリング信号内に含まれる前記サンプリングエラーを計算する第４の計算回路と、
   を含む
   請求項６に記載の半導体回路。
8. 請求項１乃至７のうちいずれか１項に記載の半導体回路と、
   前記半導体回路により校正された前記第１及び第２のクロックに基づいて得られるサンプリング信号を処理する第１の回路と、
   を具備する受信装置。
9. 請求項８に記載の受信装置と、
   前記受信装置が出力した信号の処理を制御する制御回路と、
   前記制御回路による制御で処理された信号を記憶するメモリと、
   を具備するメモリシステム。

Images