TWI727797B - 時間交錯式類比數位轉換器 - Google Patents

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Abstract

本發明揭露一種時間交錯式類比數位轉換器，用來將輸入訊號轉換成數位輸出訊號，並且包含N個類比數位轉換器、時脈產生電路，以及控制電路。N個類比數位轉換器接收輸入訊號，並且根據N個取樣時脈取樣輸入訊號以分別產生數位輸出碼，N為大於等於2之整數。時脈產生電路耦接該N個類比數位轉換器，用來接收工作時脈及一組控制值，並且根據該組控制值及工作時脈產生該N個取樣時脈。控制電路耦接該N個類比數位轉換器以及時脈產生電路，用來週期性地基於虛擬亂數產生該組控制值，以及輪流輸出該些數位輸出碼作為該數位輸出訊號。

Description

時間交錯式類比數位轉換器
本發明是關於時間交錯式類比數位轉換器（time interleaved analog-to-digital converter, TIADC），尤其是關於時間交錯式類比數位轉換器的取樣時間偏斜（sampling timing skew）所導致的偏斜音調（skew tone）抑制。
時間交錯式類比數位轉換器包含多個子類比數位轉換器，每個子類比數位轉換器根據相同頻率但不同相位的取樣時脈對輸入訊號進行取樣，並且輪流產生各自的數位輸出碼，作為時間交錯式類比數位轉換器的輸出。舉例來說，當時間交錯式類比數位轉換器包含四個子類比數位轉換器ADC1、ADC2、ADC3及ADC4，且依照ADC1àADC2àADC3 àADC4àADC1àADC2à…的順序依序取樣輸入訊號，則ADC1的取樣時脈與ADC2的取樣時脈的相位差為90度、ADC2的取樣時脈與ADC3的取樣時脈的相位差為90度、ADC3的取樣時脈與ADC4的取樣時脈的相位差為90度，以及ADC4的取樣時脈與ADC1的取樣時脈的相位差為90度。如果時間交錯式類比數位轉換器的工作時脈的頻率是fs（即時間交錯式類比數位轉換器每1/fs秒輸出一個數位輸出碼），則ADC1、ADC2、ADC3及ADC4的取樣時脈的頻率是fs/4。
由於走線長度、元件不匹配等因素，子類比數位轉換器ADC2、ADC3及ADC4的取樣時脈與子類比數位轉換器ADC1的取樣時脈的相位差不會正好分別是90度、180度、270度，而是90+x度、180+y度、270+z度（x、y、z為有理數）。文獻「Behzad Razavi. Design Considerations for Interleaved ADCs. IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL. 48, NO. 8, AUGUST 2013」提供一種求得x、y及z的數值的方法。
習知的一種校正時間交錯式類比數位轉換器的方法使用三個濾波器分別根據x、y及z的數值來分別調整子類比數位轉換器ADC2、ADC3及ADC4的數位輸出碼，以補償或修正因為相位誤差（即x、y、z）所造成的錯誤。此方法的缺點是，校正後的時間交錯式類比數位轉換器在頻域上常存在殘餘之偏斜音調，代表校正後的取樣時脈的相位差仍非90度、180度、270度，例如等效於校正後的相位差分別是90+x1度、180+y1度、270+z1度，x1、y1、z1為殘餘值。非期望的偏斜音調的發生是因為殘餘值x1、y1、z1是非零之定值，而非期望的偏斜音調會造成時間交錯式類比數位轉換器的品質下降。
鑑於先前技術之不足，本發明之一目的在於提供一種時間交錯式類比數位轉換器，以降低或抑制取樣時間偏斜所導致的偏斜音調。
本發明揭露一種時間交錯式類比數位轉換器，時間交錯式類比數位轉換器將輸入訊號轉換成數位輸出訊號，並且包含第一類比數位轉換器、第二類比數位轉換器、第三類比數位轉換器、第四類比數位轉換器、控制電路，以及時脈產生電路。第一類比數位轉換器接收輸入訊號，並且根據第一取樣時脈取樣輸入訊號以產生第一數位輸出碼。第二類比數位轉換器接收輸入訊號，並且根據第二取樣時脈取樣輸入訊號以產生第二數位輸出碼。第三類比數位轉換器接收輸入訊號，並且根據第三取樣時脈取樣輸入訊號以產生第三數位輸出碼。第四類比數位轉換器接收輸入訊號，並且根據第四取樣時脈取樣輸入訊號以產生第四數位輸出碼。控制電路耦接第一類比數位轉換器、第二類比數位轉換器、第三類比數位轉換器及第四類比數位轉換器，用來週期性地隨機產生一組控制值的至少其中一部分，以及輪流輸出第一數位輸出碼、第二數位輸出碼、第三數位輸出碼及第四數位輸出碼作為該數位輸出訊號。時脈產生電路耦接第一類比數位轉換器、第二類比數位轉換器、第三類比數位轉換器、第四類比數位轉換器及控制電路，用來接收工作時脈，並且根據該組控制值及工作時脈產生第一取樣時脈、第二取樣時脈、第三取樣時脈及第四取樣時脈，使得第一取樣時脈、第二取樣時脈、第三取樣時脈及第四取樣時脈的至少其中一者的相位非固定。
本發明另揭露一種時間交錯式類比數位轉換器，時間交錯式類比數位轉換器將輸入訊號轉換成數位輸出訊號，並且包含N個類比數位轉換器、時脈產生電路，以及控制電路。N個類比數位轉換器接收輸入訊號，並且根據N個取樣時脈取樣輸入訊號以分別產生數位輸出碼，N為大於等於2之整數。時脈產生電路耦接該N個類比數位轉換器，用來接收工作時脈及一組控制值，並且根據該組控制值及工作時脈產生該N個取樣時脈。控制電路耦接該N個類比數位轉換器以及時脈產生電路，用來週期性地產生該組控制值，以及輪流輸出該些數位輸出碼作為該數位輸出訊號。連續兩組控制值不相同。
本發明另揭露一種時間交錯式類比數位轉換器，時間交錯式類比數位轉換器將輸入訊號轉換成數位輸出訊號，並且包含N個類比數位轉換器、時脈產生電路，以及控制電路。N個類比數位轉換器接收輸入訊號，並且根據N個取樣時脈取樣輸入訊號以分別產生數位輸出碼，N為大於等於2之整數。時脈產生電路耦接該N個類比數位轉換器，用來接收工作時脈及一組控制值，並且根據該組控制值及工作時脈產生該N個取樣時脈。控制電路耦接該N個類比數位轉換器以及時脈產生電路，用來週期性地基於虛擬亂數產生該組控制值，以及輪流輸出該些數位輸出碼作為該數位輸出訊號。
本發明之時間交錯式類比數位轉換器以非固定值調整取樣時脈的相位。相較於傳統技術，本發明之時間交錯式類比數位轉換器能夠降低或抑制偏斜音調，進而提升時間交錯式類比數位轉換器的品質。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含時間交錯式類比數位轉換器。由於本發明之時間交錯式類比數位轉換器所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
圖1顯示本發明一實施例的時間交錯式類比數位轉換器的功能方塊圖。時間交錯式類比數位轉換器100包含n個ADC 110（110-1至110-n）（n為大於等於2之整數）、時脈產生電路120，以及控制電路130。
ADC 110-1、110-2、110-3、…及110-n分別根據取樣時脈CLK_1、CLK_2、CLK_3、…及CLK_n輪流取樣輸入訊號Sin來分別產生數位輸出碼D1、D2、D3、…及Dn。
控制電路130耦接ADC 110-1、110-2、110-3、…及110-n，並且根據工作時脈CLK操作。控制電路130接收數位輸出碼D1、D2、D3、…及Dn，並輪流且依序輸出該些數位輸出碼作為數位輸出訊號Dout。控制電路130還根據工作時脈CLK週期性地產生一組控制值 CV（包含控制值CV1、CV2、CV3、…、CVn）。在一些實施例中，控制電路130包含多工器，多工器的輸入為該些數位輸出碼（D1、D2、D3、…及Dn），而輸出為數位輸出訊號Dout。控制電路130根據工作時脈CLK控制多工器的輪流輸出該些數位輸出碼。
時脈產生電路120耦接該n個ADC（110-1至110-n）以及該控制電路130，用來根據工作時脈CLK及該組控制值 CV產生該些取樣時脈CLK_1、CLK_2、CLK_3、…及CLK_n。工作時脈CLK的頻率（fs）為該些取樣時脈CLK_1、CLK_2、CLK_3、…及CLK_n的頻率（fs/n）的n倍，換言之，時間交錯式類比數位轉換器100的取樣頻率實際上等於工作時脈CLK的頻率（fs）。
圖2為工作時脈CLK與取樣時脈的時序圖。圖2以n=4為例做說明，然而並非對本發明之限制。工作時脈CLK的週期為T=1/fs，取樣時脈CLK_1、CLK_2、CLK_3、…及CLK_n的週期皆為4T。ADC 110-1在取樣時脈CLK_1的上升緣（即時間點t1、t5、t9、…）取樣輸入訊號Sin，並且在4T的時間（即取樣時脈CLK_1的一個週期）之內產生數位輸出碼D1。ADC 110-2在取樣時脈CLK_2的上升緣（即時間點t2、t6、t10、…）取樣輸入訊號Sin，並且在4T的時間（即取樣時脈CLK_2的一個週期）之內產生數位輸出碼D2。ADC 110-3與ADC 110-4同理，不再贅述。因此，控制電路130在每個工作時脈CLK的週期接收到一個數位輸出碼（D1、D2、D3或D4）。控制電路130根據工作時脈CLK依序且輪流輸出數位輸出碼D1、D2、D3及D4，來作為數位輸出訊號Dout。
圖3為本發明時脈產生電路120之一實施例的電路圖。時脈產生電路120包含時脈調整電路310以及n個相位調整電路320（320-1、320-2、320-3、…、320-n）。時脈調整電路310接收工作時脈CLK，並且根據工作時脈CLK產生分別輸入到n個相位調整電路320的n個中間時脈（CLK'_1、CLK'_2、CLK'_3、…、CLK'_n）。在一些實施例中，時脈調整電路310利用除頻器將工作時脈CLK除以n來產生一個低頻時脈，並且時脈調整電路310將該低頻時脈的相位延遲(360/n)的k倍來分別產生該些中間時脈，k為整數（
Figure 02_image001
）。舉例來說，當n=4，則輸入相位調整電路320-1的中間時脈與該低頻時脈的相位差為0*(360/4)=0度、輸入相位調整電路320-2的中間時脈與該低頻時脈的相位差為1*(360/4)=90度、輸入相位調整電路320-3的中間時脈與該低頻時脈的相位差為2*(360/4)=180度，以及輸入相位調整電路320-4的中間時脈與該低頻時脈的相位差為3*(360/4)=270度。
每一個相位調整電路320包含反相器321、m個電容C（C1至Cm，m為大於等於1之整數）及m個開關S（S1至Sm）。反相器321用來提升中間時脈的驅動力。m個開關S受控制值（CV1、CV2、CV2、…或CVn）的控制（位元B1控制開關S1、位元B2控制開關S2、位元B3控制開關S3、...、位元Bm控制開關Sm），以改變電容群組（由電容C1至Cm組成）的等效電容值。換言之，藉由改變控制值CV1可以微調取樣時脈CLK_1的相位（電容群組的等效電容值愈大，中間時脈的相位被延遲愈多）。同理，藉由改變控制值CV2、控制值CV3、...、控制值CVn，可以分別微調取樣時脈CLK_2、取樣時脈CLK_3、...、取樣時脈CLK_n的相位。在一些實施例中，電容C1至Cm的電容值可以相同，或是以2的冪次方遞增。
藉由調整該組控制值 CV，控制電路130可以補償或修正取樣時脈CLK_1至取樣時脈CLK_n的相位誤差。舉例來說，如果取樣時脈CLK_1的相位提前x（亦即具有-x的相位延遲），則控制電路130可以藉由控制值CV1控制相位調整電路320-1產生+x的相位延遲，以補償或修正取樣時脈CLK_1。
控制電路130每n個工作時脈CLK的週期（即每nT）產生一組控制值 CV，而連續的兩組控制值 CV不會完全相同。更明確地說，控制電路130在時間點t5至t9之間所產生的一組控制值 CV不等於在時間點t1至t5之間所產生的一組控制值 CV及在時間點t9至t13之間所產生的一組控制值 CV。舉例來說，連續的兩組控制值 CV中，可能只有一個控制值（例如CV1）有變化，但是其他的控制值（例如CV2至CVn）維持不變。另舉例來說，連續的兩組控制值 CV中，有可能所有控制值（CV1至CVn）皆發生變化。
控制電路130以亂數的方式產生該組控制值 CV，如此一來，校正後的取樣時脈CLK_1至取樣時脈CLK_n的至少一者的相位殘餘值非為定值（亦即校正後的取樣時脈CLK_1至取樣時脈CLK_n的至少一者的相位在連續兩個週期不相同），因此減少或抑制上述的偏斜音調。在一些實施例中，控制電路130以虛擬亂數（pseudo random number, PRN）作為控制值 CV，並且使控制值 CV的平均值實質上對應於欲補償或修正的相位差值。舉例來說，控制值CV1為亂數（即，控制值CV1對應於連續兩個取樣時脈的週期的值不相等），且控制值CV1的平均值等效於控制相位調整電路320-1產生+x的相位延遲。舉例來說，控制值CV1在連續十個取樣時脈的週期分別對應於 x+1、x、x-2、x、x+3、x-2、x+2、x-1、x、x-1的相位延遲，則平均下來控制值CV1在這十個週期的期間等效於對應於+x的相位延遲，但取樣時脈CLK_1在每個週期的相位殘餘值非為定值。如此一來，既可達到補償或修正取樣時脈CLK_1至CLK_n的效果，又可以降低或抑制偏斜音調。
圖4為本發明時脈產生電路120之另一實施例的電路圖。時脈產生電路120包含時脈調整電路310以及n個相位調整電路420（420-1、420-2、420-3、…、420-n）。每一個相位調整電路420包含電晶體M1、電晶體M2、電晶體M3、電晶體M4、m-1個串聯的電阻（R1、R2、R3、…、Rm-1）及m個開關S。每個相位調整電路420接收時脈調整電路310所產生的中間時脈（CLK'_1、CLK'_2、CLK'_3、…、CLK'_n），並且產生取樣時脈（CLK_1、CLK_2、CLK_3、…、CLK_n）。電晶體M1及電晶體M2構成一個反相器，用來提升中間時脈的驅動力。m-1個電阻串聯於參考電壓Vref1（例如0.75*工作電壓VDD）及參考電壓Vref2（例如0.25*工作電壓VDD）之間，參考電壓Vref1不等於參考電壓Vref2。藉由控制開關S導通或不導通，控制值CV可調整電晶體M4的閘極電壓。舉例來說，只有開關S1導通時電晶體M4的閘極電壓為參考電壓Vref1，只有開關Sm導通時電晶體M4的閘極電壓為參考電壓Vref2，而其他開關導通時電晶體M4的閘極電壓介於參考電壓Vref1與參考電壓Vref2之間。藉由改變電晶體M4的閘極電壓可以改變電晶體M2的偏壓，以延遲或提前取樣時脈的相位。
控制電路130可以由數位信號處理器（digital signal processor, DSP）實作。更多與虛擬亂數有關的資訊請參考：https://en.wikipedia.org/wiki/Pseudorandom_number_generator以及https://en.wikipedia.org/wiki/Linear-feedback_shift_register。
圖5A及圖5B顯示時間交錯式類比數位轉換器的無雜散動態範圍（spurious-free dynamic range, SFDR）與頻率的關係圖。可以發現，沒有採用隨機控制值或虛擬亂數的時間交錯式類比數位轉換器（圖5A）具有數個偏斜音調，導致SFDR大約為71dB，而採用隨機控制值或虛擬亂數的時間交錯式類比數位轉換器（圖5B）沒有明顯的偏斜音調，使得SFDR大幅提升至82dB左右。
請注意，只要一組控制值 CV中有一個控制值（即控制值CV1、控制值CV2、控制值CV3、...、控制值CVn的其中一者）為亂數或是基於虛擬亂數產生，即可降低或抑制偏斜音調。對應於非固定的控制值（即控制值為亂數或是基於虛擬亂數產生）的取樣時脈具有非固定的相位（即相位非為定值）。
由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:時間交錯式類比數位轉換器 110-1,110-2,110-3,110-n:類比數位轉換器 120:時脈產生電路 130:控制電路 CLK_1,CLK_2,CLK_3,CLK_4,CLK_n:取樣時脈 Sin:輸入訊號 D1,D2,D3,Dn:數位輸出碼 CLK:工作時脈 Dout:數位輸出訊號 CV,CV1,CV2,CV3,CVn:控制值 T:週期 310:時脈調整電路 CLK'_1,CLK'_2,CLK'_3,CLK'_n:中間時脈 320-1,320-2,320-3,320-n,420-1,420-2,420-3,420-n:相位調整電路 321:反相器 C1,C2,C3,Cm:電容 S1,S2,S3,Sm:開關 B1,B2,B3,Bm:位元 M1,M2,M3,M4:電晶體 R1,R2,R3,Rm-1:電阻 VDD:工作電壓 Vref1,Vref2:參考電壓
圖1顯示本發明一實施例的時間交錯式類比數位轉換器的功能方塊圖； 圖2為工作時脈CLK與取樣時脈的時序圖； 圖3為本發明時脈產生電路120之一實施例的電路圖； 圖4為本發明時脈產生電路120之另一實施例的電路圖；以及 圖5A及圖5B顯示習知及本發明時間交錯式類比數位轉換器的無雜散動態範圍。
100:時間交錯式類比數位轉換器
110-1,110-2,110-3,110-n:類比數位轉換器
120:時脈產生電路
130:控制電路
CLK_1,CLK_2,CLK_3,CLK_n:取樣時脈
Sin:輸入訊號
D1,D2,D3,Dn:數位輸出碼
CLK:工作時脈
Dout:數位輸出訊號
CV:控制值

Claims (9)

  1. 一種時間交錯式類比數位轉換器，用來將一輸入訊號轉換成一數位輸出訊號，包含： 一第一類比數位轉換器，接收該輸入訊號，並且根據一第一取樣時脈取樣該輸入訊號以產生一第一數位輸出碼； 一第二類比數位轉換器，接收該輸入訊號，並且根據一第二取樣時脈取樣該輸入訊號以產生一第二數位輸出碼； 一第三類比數位轉換器，接收該輸入訊號，並且根據一第三取樣時脈取樣該輸入訊號以產生一第三數位輸出碼； 一第四類比數位轉換器，接收該輸入訊號，並且根據一第四取樣時脈取樣該輸入訊號以產生一第四數位輸出碼； 一控制電路，耦接該第一類比數位轉換器、該第二類比數位轉換器、該第三類比數位轉換器及該第四類比數位轉換器，用來週期性地隨機產生一組控制值的至少其中一部分，以及輪流輸出該第一數位輸出碼、該第二數位輸出碼、該第三數位輸出碼及該第四數位輸出碼作為該數位輸出訊號；以及 一時脈產生電路，耦接該第一類比數位轉換器、該第二類比數位轉換器、該第三類比數位轉換器、該第四類比數位轉換器及該控制電路，用來接收一工作時脈，並且根據該組控制值及該工作時脈產生該第一取樣時脈、該第二取樣時脈、該第三取樣時脈及該第四取樣時脈，使得該第一取樣時脈、該第二取樣時脈、該第三取樣時脈及該第四取樣時脈的至少其中一者的相位非固定。
  2. 如請求項1之時間交錯式類比數位轉換器，其中該控制電路係基於一虛擬亂數來產生該組控制值。
  3. 如請求項1之時間交錯式類比數位轉換器，其中該時脈產生電路包含： 一時脈調整電路，用來根據該工作時脈產生一第一中間時脈、一第二中間時脈、一第三中間時脈及一第四中間時脈；以及 複數個相位調整電路，用來根據該組控制值調整該第一中間時脈、該第二中間時脈、該第三中間時脈及該第四中間時脈的相位，以分別產生該第一取樣時脈、該第二取樣時脈、該第三取樣時脈及該第四取樣時脈。
  4. 一種時間交錯式類比數位轉換器，用來將一輸入訊號轉換成一數位輸出訊號，包含： N個類比數位轉換器，接收該輸入訊號，並且根據N個取樣時脈取樣該輸入訊號以分別產生一數位輸出碼，N為大於等於2之整數； 一時脈產生電路，耦接該N個類比數位轉換器，用來接收一工作時脈及一組控制值，並且根據該組控制值及該工作時脈產生該N個取樣時脈；以及 一控制電路，耦接該N個類比數位轉換器以及該時脈產生電路，用來週期性地產生該組控制值，以及輪流輸出該些數位輸出碼作為該數位輸出訊號； 其中連續兩個該組控制值不相同。
  5. 如請求項4之時間交錯式類比數位轉換器，其中該時脈產生電路係除頻該工作時脈以產生一低頻時脈、延遲該低頻時脈以產生N個中間時脈，並根據該組控制值延遲該N個中間時脈以產生該N個取樣時脈，使得該N個取樣時脈的至少其中一者於連續兩個週期具有不同的相位。
  6. 如請求項5之時間交錯式類比數位轉換器，其中該時脈產生電路包含： 一時脈調整電路，用來除頻該工作時脈以產生該低頻時脈，並且延遲該低頻時脈以產生該N個中間時脈；以及 N個相位調整電路，耦接該時脈調整電路，用來根據該組控制值調整該N個中間時脈的相位，以分別產生該N個取樣時脈。
  7. 一種時間交錯式類比數位轉換器，用來將一輸入訊號轉換成一數位輸出訊號，包含： N個類比數位轉換器，接收該輸入訊號，並且根據N個取樣時脈取樣該輸入訊號以分別產生一數位輸出碼，N為大於等於2之整數； 一時脈產生電路，耦接該N個類比數位轉換器，用來接收一工作時脈及一組控制值，並且根據該組控制值及該工作時脈產生該N個取樣時脈；以及 一控制電路，耦接該N個類比數位轉換器以及該時脈產生電路，用來週期性地基於一虛擬亂數產生該組控制值，以及輪流輸出該些數位輸出碼作為該數位輸出訊號。
  8. 如請求項7之時間交錯式類比數位轉換器，其中該時脈產生電路係除頻該工作時脈以產生一低頻時脈、延遲該低頻時脈以產生N個中間時脈，並根據該組控制值延遲該N個中間時脈以產生該N個取樣時脈，使得該N個取樣時脈的至少其中一者於連續兩個週期具有不同的相位。
  9. 如請求項8之時間交錯式類比數位轉換器，其中該時脈產生電路包含： 一時脈調整電路，用來除頻該工作時脈以產生該低頻時脈，並且延遲該低頻時脈以產生該N個中間時脈；以及 N個相位調整電路，耦接該時脈調整電路，用來根據該組控制值調整該N個中間時脈的相位，以分別產生該N個取樣時脈。
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