CN116073824B - 一种多路子adc采样电路、半导体器件及信号处理装置 - Google Patents
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- 238000005070 sampling Methods 0.000 title claims abstract description 566
- 238000012545 processing Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 101150071746 Pbsn gene Proteins 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/1205—Multiplexed conversion systems
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0673—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using random selection of the elements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/1245—Details of sampling arrangements or methods
- H03M1/1265—Non-uniform sampling
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Abstract
本发明公开了一种多路子ADC采样电路、半导体器件及信号处理装置，其中，多路子ADC采样电路包括：第一采样组，包括至少两个子ADC采样模块；第一采样组接入第一采样时钟；第二采样组，包括1个子ADC采样模块；第二采样组接入第二采样时钟；第一采样时钟与第二采样时钟交替输出；逻辑电路模块，各子ADC采样模块的输出端均与逻辑电路模块电连接，逻辑电路模块用于将各子ADC采样模块输出的采样信号进行拼接后输出；PRBS产生电路模块，随机选择第一采样组中用于采样的子ADC采样模块，以及选择第二采样组中用于采样的子ADC采样模块。本发明中的多路子ADC采样电路实现了随机采样，减少各子ADC采样模块的内部干扰。
Description
技术领域
本发明涉及模拟集成电路技术领域，尤其涉及一种多路子ADC采样电路、半导体器件及信号处理装置。
背景技术
随着科技的发展，半导体工艺下生产的单路ADC(模数转换器)的采样率和精度通常非常接近其制造工艺的极限，提高采样率的同时势必要牺牲采样精度，因此，可以通过更换更先进的半导体制造工艺，在保持这个ADC原有精度的基础上继续提高采样率，也可以采样时域交织技术，在不牺牲太多精度的条件下继续提升ADC的采样率。
时域交织ADC采样可以在不牺牲太多精度条件下提升采样率，时域交织ADC采样是采用多个子ADC交替采样，并且把多个子ADC的数字输出按照采样顺序进行拼接的采样过程。由于子路ADC失配造成ADC整体输出频谱产生额外杂散，因此需要消除杂散。
目前，时域交织ADC采样消除杂散通常采用通道间的校准算法来降低杂散，然而现有技术中的方法很难完全消除杂散。
发明内容
本发明提供了一种多路子ADC采样电路、半导体器件及信号处理装置，以解决现有技术中很难完全消除时域交织ADC采样出现的杂散的问题。
根据本发明的一方面，提供了一种多路子ADC采样电路，该电路包括：
第一采样组，包括两个或以上数量的子ADC采样模块；所述第一采样组接入第一采样时钟；
第二采样组，包括一个子ADC采样模块；所述第二采样组接入第二采样时钟；所述第一采样时钟与所述第二采样时钟交替输出；
各所述子ADC采样模块的输入端均与所述多路子ADC采样电路的输入端电连接；
逻辑电路模块，各所述子ADC采样模块的输出端均与所述逻辑电路模块电连接，所述逻辑电路模块的输出端与所述多路子ADC采样电路的输出端电连接；所述逻辑电路模块用于将各所述子ADC采样模块输出的采样信号进行拼接后输出；
PRBS产生电路模块，与各所述子ADC采样模块电连接；所述PRBS产生电路模块用于随机选择所述第一采样组中的一个用于采样的所述子ADC采样模块，以及选择所述第二采样组中用于采样的所述子ADC采样模块。
可选的，所述第一采样时钟对应于所述第一采样组中包括的所述子ADC采样模块，所述子ADC采样模块对应的第一采样时钟固定，所述子ADC采样模块的工作时序相同。
可选的，当所述第一采样时钟进行到采样进程，所述PRBS产生电路模块会随机选出所述第一采样组中的一个子ADC采样模块进行采样，所述第一采样组中其余没有选中进行采样的子ADC采样模块继续完成其内部数据处理工作。
可选的，所述第二采样组包括两个或以上数量的子ADC采样模块，所述第二采样时钟对应于所述第二采样组中包括的所述子ADC采样模块，所述ADC采样模块所对应的第二采样时钟固定，所述ADC采样模块的工作时序相同。
可选的，当所述第二采样时钟进行到采样进程，所述PRBS产生电路模块会随机选出所述第二采样组中的一个子ADC采样模块进行采样，所述第二采样组中其余没有选中进行采样的子ADC采样模块则继续完成其内部数据处理工作。
可选的，所述多路子ADC采样电路还包括第三采样组，所述第三采样组包括一个子ADC采样模块；所述第三采样组接入第三采样时钟，第三采样组与所述第一采样组并联连接；所述第一采样时钟、所述第二采样时钟和所述第三采样时钟随机交替输出；所述PRBS产生电路模块还用于选择所述第三采样组中用于采样的所述子ADC采样模块。
可选的，所述第三采样组包括两个或以上数量的子ADC采样模块，所述第三采样时钟对应于所述第三采样组中包括的所述子ADC采样模块，所述ADC采样模块所对应的第三采样时钟固定，所述ADC采样模块的工作时序相同。
可选的，当所述第三采样时钟进行到采样进程，所述PRBS产生电路模块随机选出所述第三采样时间所对应的所述第三采样组中的一个子ADC采样模块进行采样，所述第三采样组中其余没有采样的子ADC采样模块则继续完成其内部数据处理工作。
可选的，所述多路子ADC采样电路输出的交织采样的种类等于各所述采样组包括的子ADC采样模块的个数之间的乘积。
例如，当所述多路子ADC采样电路包括两个采样组时，所述多路子ADC采样电路输出的交织采样的种类等于所述第一采样组中子ADC采样模块的个数和所述第二采样组中子ADC采样模块的个数的乘积；当所述多路子ADC采样电路包括3个采样组时，所述多路子ADC采样电路输出的交织采样的种类等于所述3个采样组中子ADC采样模块个数之间的乘积。
在一实施例中，所述第一采样组和所述第二采样组均包括两个子ADC采样模块；所述多路子ADC采样电路随机输出四种交织采样。
在又一实施例中，所述第一采样组包括两个子ADC采样模块；所述第二采样组包括三个子ADC采样模块；所述多路子ADC采样电路随机输出六种交织采样。
在又一实施例中，所述第一采样组、所述第二采样组以及第三采样组均包括两个子ADC采样模块；所述多路子ADC采样电路随机输出八种交织采样。
可选的，所述子ADC采样模块包括开关和子ADC采样电路；所述开关和所述子ADC采样电路串联于所述多路子ADC采样电路的输入端和输出端之间；所述PRBS产生电路模块与各所述开关电连接，所述PRBS产生电路模块通过控制所述开关的导通来选择所述子ADC采样电路。
可选的，所述多路子ADC采样电路还包括输入缓冲模块，串联于所述多路子ADC采样电路的输入端和各所述子ADC采样模块的输入端之间。
可选的，所述多路子ADC采样电路还包括时钟模块，所述时钟模块的输出端连接各所述子ADC采样模块的输入端，所述时钟模块用于产生不同子ADC采样模块所需的时钟脉冲，并将产生的时钟脉冲发送到对应的子ADC采样模块。
根据本发明的另一方面，提供了一种半导体器件，所述半导体器件包括所述多路子ADC采样电路。
可选的，所述半导体器件包括但不限于模数转换器。
根据本发明的另一方面，提供了一种信号处理装置，其包括本发明涉及的所述半导体器件。
可选的，所述信号处理装置包括示波器，例如，示波器包括但不限于数字示波器。
根据本发明的另一方面，提供了一种多路子ADC采样电路的控制方法，该控制方法包括：
在第一采样时钟内，随机选择所述第一采样组中的一个所述子ADC采样模块进行采样；
在第二采样时钟内，随机选择所述第二采样组中的一个所述子ADC采样模块进行采样；
将所述第一采样组输出的采样信号和所述第二采样组输出的采样信号进行拼接。
本发明实施例的技术方案，提供了一种多路子ADC采样电路，该电路包括第一采样组，第一采样组包括两个或以上数量的子ADC采样模块，第一采样组接入第一采样时钟；多路子ADC采样电路包括第二采样组，第二采样组包括一个或以上数量的子ADC采样模块，第二采样组接入第二采样时钟；第一采样时钟与第二采样时钟交替输出，每个采样组采用相同的时钟减少了每个子ADC采样模块的内部干扰。多路子ADC采样电路包括PRBS产生电路模块，PRBS产生电路模块与各子ADC采样模块电连接，PRBS产生电路模块用于随机选择第一采样组中用于采样的子ADC采样模块，以及随机选择第二采样组中用于采样的子ADC采样模块，多路子ADC采样电路通过逻辑电路模块将各子ADC采样模块输出的采样数据进行拼接后输出，多路子ADC采样电路输出多种组合的交织采样，且每种组合的交织采样是随机的，本发明实现了多路子ADC采样电路的随机采样，通过随机化技术可以使杂散平均到整个频带内使其表现为噪声，解决了现有技术中很难完全消除时域交织ADC采样出现的杂散的问题。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种多路子ADC采样电路的结构示意图；
图2是本发明实施例提供的另一种多路子ADC采样电路的结构示意图；
图3是本发明实施例提供的另一种多路子ADC采样电路的结构示意图；
图4是本发明实施例提供的另一种多路子ADC采样电路的结构示意图；
图5是本发明实施例提供的另一种多路子ADC采样电路的结构示意图；
图6是本发明实施例提供的多路子ADC采样电路的采样时序图；
图7是本发明实施例提供的另一种多路子ADC采样电路的结构示意图；
图8是本发明实施例提供的多路子ADC采样电路的控制方法流程图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
时域交织ADC的原理是多个子ADC交替采样，并且把它们的数字输出按照采样的顺序拼接起来。ADC总的采样时钟可以被分成周期是它四倍的四个子ADC的采样时钟，因此ADC整体的采样率是子ADC采样率的4倍。每个子采样时钟的高电平时间为采样过程，并在下降边沿处完成采样。时域交织ADC可以在不牺牲太多的精度条件下提升采样率，但是时域交织ADC也有其固有的局限性。每个子路ADC不可能是完全一样的，这种现象叫做子路ADC的失配，失配类型包括增益适配，孔径误差失配，失调电压失配等等。子路ADC的失配会使ADC整体的输出频谱产生额外的杂散，这些杂散称之为交织杂散。可以通过通道间的校准算法来降低这些杂散，但是很难完全消除。
有鉴于此，本发明通过随机化技术可以使杂散平均到整个频带内使其表现为噪声，杂散虽然没有被消除，但是在频带中已经很难看到了，这有利于提升时域交织ADC的线性度。
以上为本发明的核心发明构思，下面对其实现方式进行具体说明。
图1是本发明实施例提供的一种多路子ADC采样电路的结构示意图，如图1所示，多路子ADC采样电路100包括第一采样组110，第一采样组110包括至少两个子ADC采样模块111；第一采样组110接入第一采样时钟；第二采样组120，第二采样组120，包括至少两个子ADC采样模块121；第二采样组120接入第二采样时钟；第一采样时钟和第二采样时钟交替输出；各子ADC采样模块的输入端a1均与多路子ADC采样电路的输入端a2电连接；逻辑电路模块130，各子ADC采样模块的输出端b1均与逻辑电路模块130电连接，逻辑电路模块130的输出端b2与多路子ADC采样电路的输出端b3电连接；逻辑电路模块130用于将各子ADC采样模块输出的采样信号进行拼接后输出；PRBS产生电路模块140，与各子ADC采样模块电连接；PRBS产生电路模块140用于随机选择第一采样组110中用于采样的子ADC采样模块111，以及随机选择第二采样组120中用于采样的子ADC采样模块121。
本实施例中，ADC采样电路是将模拟信号转换成数字信号进行采集的电路，多路子ADC采样电路是具有多路子ADC采样电路的电路。采样组包括至少两个子ADC采样模块，每个采样组中包括的子ADC采样模块的采样时钟相同，其中，采样时钟可以通过时钟电路产生。逻辑电路模块130是对各子ADC采样模块输出的采样数据进行叠加运算的电路模块。PRBS产生电路模块140包括PRBS产生电路，PRBS产生电路是产生伪随机二进制序列的电路，例如，PRBS产生电路模块140产生的二进制数值为1时，采样组中的子ADC采样模块被选择，PRBS产生电路模块140产生的二进制数值为0时，采样组中的子ADC采样模块没有被选择。
本实施例中，多路子ADC采样电路100的采样过程包括，PRBS产生电路模块140输出随机的二进制序列，第一采样组110根据PRBS产生电路模块140输出的随机二进制序列选择第一采样组110中用于采样的子ADC采样模块111，第二采样组120根据PRBS产生电路模块140输出的随机二进制序列选择第二采样组120中用于采样的子ADC采样模块121，第一采样时钟和第二采样时钟交替输出，采样时钟输出时，对应采样组中被选择的子ADC采样模块进行采样，未被选择的子ADC采样模块进行内部数据处理，例如，内部数据处理包括数据的量化等。逻辑电路模块130将各子ADC采样模块输出端输出的采样信号进行叠加后输出。
本实施例技术方案，提供了一种多路子ADC采样电路，该电路包括第一采样组，第一采样组包括至少两个子ADC采样模块，第一采样组接入第一采样时钟；多路子ADC采样电路包括第二采样组，第二采样组包括至少两个子ADC采样模块，第二采样组接入第二采样时钟；第一采样时钟与第二采样时钟交替输出，每个采样组采用相同的时钟减少了每个子ADC采样模块的内部干扰。多路子ADC采样电路包括PRBS产生电路模块，PRBS产生电路模块与各子ADC采样模块电连接，PRBS产生电路模块用于随机选择第一采样组中用于采样的子ADC采样模块，以及随机选择第二采样组中用于采样的子ADC采样模块，多路子ADC采样电路通过逻辑电路模块将各子ADC采样模块输出的采样数据进行拼接后输出，多路子ADC采样电路输出多种组合的交织采样，且每种组合的交织采样是随机的，本发明实现了多路子ADC采样电路的随机采样，通过随机化技术可以使杂散平均到整个频带内使其表现为噪声，解决了现有技术中很难完全消除时域交织ADC采样出现的杂散的问题。
图2是本发明实施例提供的另一种多路子ADC采样电路的结构示意图，如图2所示，子ADC采样模块包括开关210和子ADC采样电路220，开关210和子ADC采样电路220串联于多路子ADC采样电路的输入端a2和输出端b3之间；PRBS产生电路模块140与开关210电连接，PRBS产生电路模块140通过控制开关210的导通来选择子ADC采样模块。其中，开关210与子ADC采样电路220一一对应，开关210根据PRBS产生电路模块140输出的随机二进制序列实现导通或关断，当开关210导通时，相应的子ADC采样电路220被PRBS产生电路模块140选择，当开关210关断时，相应的子ADC采样电路220未被PRBS产生电路模块140选择。
图3是本发明实施例提供的另一种多路子ADC采样电路的结构示意图，如图3所示，多路子ADC采样电路100还包括输入缓冲模块310，输入缓冲模块310串联于多路子ADC采样电路的输入端a2和各子ADC采样模块的输入端a1之间。其中，输入缓冲模块310是用于存放输入模拟信号数据的模块，以便后续子ADC采样模块进行采样，输入缓冲模块310可以包括输入缓冲器。
在上述实施例的基础上，多路子ADC采样电路还包括时钟模块410，图4是本发明实施例提供的另一种多路子ADC采样电路的结构示意图，如图4所示，时钟模块410的输出端b41连接各子ADC采样模块的输入端a1，时钟模块410用于产生不同子ADC采样模块所需的时钟脉冲，并将产生的时钟脉冲发送到对应的子ADC采样模块。时钟模块410为不同的子ADC采样模块提供不同的时钟脉冲，例如，时钟模块410包括晶振等。
示例性的，图5是本发明实施例提供的另一种多路子ADC采样电路的结构示意图，如图5所示，输入信号VIN经过输入缓冲器输入到多路子ADC采样电路。时钟模块410包括时钟接收缓冲器和子ADC采样时钟产生电路，子ADC采样时钟产生电路的输入端与时钟接收缓冲器的输出端连接，子ADC采样时钟产生电路的输出端连接各子ADC采样模块，时钟接收缓冲器用于将接收到的正弦波转换为方波，子ADC采样时钟产生电路用于将输入的方波转换成各子ADC采样模块相应的时钟信号。第一子ADC采样电路ADC_1和第二子ADC采样电路ADC_2对应了同一个子ADC采样时钟，第三子ADC采样电路ADC_3和第四子ADC采样电路ADC_4对应了同一个子ADC采样时钟，每个采样组包括的子ADC采样模块个数越多，多路子ADC采样电路的随机性更好，而且每个采样组对应的子ADC采样模块的个数可以不同。当第一子ADC采样电路ADC_1和第二子ADC采样电路ADC_2对应的子ADC采样时钟进行到了采样过程，则根据PRBS产生电路模块140控制并随机选择第一子ADC采样电路ADC_1或第二子ADC采样电路ADC_2进行采样工作，没被选到的子ADC采样电路不采样，只需要完成其内部信号处理过程。逻辑电路将各子ADC采样电路输出的采样数据进行拼接，输出DOUT信号。
图6是本发明实施例提供的多路子ADC采样电路的采样时序图，如图6所示，在第一采样时钟内，随机选择第一采样组中的一个子ADC采样模块进行采样，第一采样时钟用t1表示，即在t1内，第一采样组中随机选择第一子ADC采样电路ADC_1或第二子ADC采样电路ADC_2进行采样；在第二采样时钟内，随机选择第二采样组中的一个子ADC采样模块进行采样，第二采样时钟用t2表示，即在t2内，第二采样组中随机选择第三子ADC采样电路ADC_3或第四子ADC采样电路ADC_4进行采样。逻辑电路将第一采样组输出的采样信号和第二采样组输出的采样信号进行拼接并输出DOUT信号，DOUT信号用ADC信号表示。
本实施例中，多路子ADC采样电路输出的交织采样的种类等于第一采样组110中子ADC采样模块111的个数和第二采样组120中子ADC采样模块121的个数的乘积。示例性的，第一采样组110和第二采样组120均包括两个子ADC采样模块；多路子ADC采样电路随机输出四种交织采样。参考图5、图6，通过分析可知，有第一子ADC采样电路ADC_1和第三子ADC采样电路ADC_3，第一子ADC采样电路ADC_1和第四子ADC采样电路ADC_4，第二子ADC采样电路ADC_2和第三子ADC采样电路ADC_3，第二子ADC采样电路ADC_2和第四子ADC采样电路ADC_4四种交织采样的过程，这四种过程是随机的。第一采样组110包括两个子ADC采样模块；第二采样组120包括三个子ADC采样模块；多路子ADC采样电路随机输出六种交织采样。具体地，第二采样组120包括第三子ADC采样电路ADC_3、第四子ADC采样电路ADC_4和第五子ADC采样电路ADC_5，第五子ADC采样电路ADC_5和第三子ADC采样电路ADC_3、第四子ADC采样电路ADC_4共用一个采样时钟，则有第一子ADC采样电路ADC_1和第三子ADC采样电路ADC_3，第一子ADC采样电路ADC_1和第四子ADC采样电路ADC_4，第一子ADC采样电路ADC_1和第五子ADC采样电路ADC_5，第二子ADC采样电路ADC_2和第三子ADC采样电路ADC_3，第二子ADC采样电路ADC_2和第四子ADC采样电路ADC_4，第二子ADC采样电路ADC_2和第五子ADC采样电路ADC_5六种交织采样的过程，增加子ADC个数可以使随机化程度更高。
在上述实施例的基础上，图7是本发明实施例提供的另一种多路子ADC采样电路的结构示意图，如图7所示，多路子ADC采样电路还包括第三采样组710，第三采样组710包括至少两个子ADC采样模块711；第三采样组710接入第三采样时钟，第三采样组710与第一采样组110并联连接；第一采样时钟、第二采样时钟和第三采样时钟随机交替输出；PRBS产生电路模块140还用于随机选择第三采样组710中用于采样的子ADC采样模块711。
参考上述实施例，第三采样组根据PRBS产生电路模块140输出的随机二进制序列选择第三采样组710中用于采样的子ADC采样模块711，第一采样时钟、第二采样时钟和第三采样时钟交替输出，采样时钟输出时，对应采样组中被选择的子ADC采样模块进行采样，未被选择的子ADC采样模块进行内部数据处理，逻辑电路模块130将各子ADC采样模块输出端输出的采样信号进行叠加后输出。
本实施例提供了一种半导体器件，半导体器件包括多路子ADC采样电路100。其中，半导体工艺下生产的单路ADC的采样率和精度通常非常接近了其制造工艺的极限，提高采样率的同时势必要牺牲它的精度。将多路子ADC采样电路应用于半导体器件不用更换更先进的半导体制造工艺，可以在保持这个ADC原有精度的基础上继续提高采样率，节省了成本半导体器件的制造成本。例如，半导体器件包括但不限于模数转换器。
本实施例提供了一种信号处理装置，其包括半导体器件。信号处理装置包括示波器，例如，信号处理装置包括但不限于数字示波器。
本发明实施例还提供了一种多路子ADC采样电路的控制方法，该控制方法用于实现对本发明任意实施例提供的多路子ADC采样电路的控制。图8是本发明实施例提供的多路子ADC采样电路的控制方法流程图，如图8所示，该方法包括：
S810、在第一采样时钟内，随机选择所述第一采样组中的一个所述子ADC采样模块进行采样；
S820、在第二采样时钟内，随机选择所述第二采样组中的一个所述子ADC采样模块进行采样；
S830、将所述第一采样组输出的采样信号和所述第二采样组输出的采样信号进行拼接。
本实施例中，多路子ADC采样电路中的PRBS产生电路模块140输出随机的二进制序列，时钟模块410用于产生不同子ADC采样模块需要的时钟脉冲。第一采样组根据PRBS产生电路模块输出的随机二进制序列选择第一采样组中用于采样的子ADC采样模块，第二采样组根据PRBS产生电路模块输出的随机二进制序列选择第二采样组中用于采样的子ADC采样模块，第一采样时钟和第二采样时钟交替输出，采样时钟输出时，对应采样组中被选择的子ADC采样模块进行采样，未被选择的子ADC采样模块进行内部数据处理，逻辑电路模块将各子ADC采样模块输出端输出的采样信号进行叠加后输出。每个采样组采用相同的时钟减少了每个子ADC采样模块的内部干扰，通过将随机化技术应用于多路子ADC采样，实现了多路子ADC采样电路的随机采样。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (8)
1.一种多路子ADC采样电路，其特征在于，包括：
第一采样组，包括两个或以上数量的子ADC采样模块；所述第一采样组接入第一采样时钟；
第二采样组，包括至少一个子ADC采样模块；所述第二采样组接入第二采样时钟；所述第一采样时钟与所述第二采样时钟交替输出；
各所述子ADC采样模块的输入端均与所述多路子ADC采样电路的输入端电连接；
逻辑电路模块，各所述子ADC采样模块的输出端均与所述逻辑电路模块电连接，所述逻辑电路模块的输出端与所述多路子ADC采样电路的输出端电连接；所述逻辑电路模块用于将各所述子ADC采样模块输出的采样信号进行拼接后输出；
PRBS产生电路模块，与各所述子ADC采样模块电连接；所述PRBS产生电路模块用于随机选择所述第一采样组中的一个用于采样的所述子ADC采样模块，以及选择所述第二采样组中用于采样的所述子ADC采样模块；
所述第一采样时钟对应于所述第一采样组中包括的所述子ADC采样模块，所述子ADC采样模块对应的第一采样时钟固定，所述子ADC采样模块的工作时序相同；
所述第二采样时钟对应于所述第二采样组中包括的所述子ADC采样模块，所述子ADC采样模块所对应的第二采样时钟固定，所述子ADC采样模块的工作时序相同。
2.根据权利要求1所述的多路子ADC采样电路，其特征在于，当所述第一采样时钟进行到采样进程，所述PRBS产生电路模块会随机选出所述第一采样组中的一个子ADC采样模块进行采样，所述第一采样组中其余没有选中进行采样的子ADC采样模块继续完成其内部数据处理工作。
3.根据权利要求1所述的多路子ADC采样电路，其特征在于，当所述第二采样时钟进行到采样进程，所述PRBS产生电路模块会随机选出所述第二采样组中的一个子ADC采样模块进行采样，所述第二采样组中其余没有选中进行采样的子ADC采样模块则继续完成其内部数据处理工作。
4.根据权利要求1所述的多路子ADC采样电路，其特征在于，还包括第三采样组；
所述第三采样组包括至少一个子ADC采样模块；所述第三采样组接入第三采样时钟，所述第三采样组与所述第一采样组并联连接；所述第一采样时钟、所述第二采样时钟和所述第三采样时钟随机交替输出；所述PRBS产生电路模块还用于选择所述第三采样组中用于采样的所述子ADC采样模块。
5.根据权利要求1所述的多路子ADC采样电路，其特征在于，所述多路子ADC采样电路输出的交织采样的种类等于各所述采样组包括的子ADC采样模块的个数之间的乘积。
6.根据权利要求1所述的多路子ADC采样电路，其特征在于，所述子ADC采样模块包括开关和子ADC采样电路；
所述开关和所述子ADC采样电路串联于所述多路子ADC采样电路的输入端和输出端之间；所述PRBS产生电路模块与各所述开关电连接，所述PRBS产生电路模块通过控制所述开关的导通来选择所述子ADC采样电路。
7.一种半导体器件，其特征在于，包括：权利要求1-6任一项所述的多路子ADC采样电路。
8.一种信号处理装置，其特征在于，包括权利要求7所述的半导体器件。
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
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| Country | Link |
|---|---|
| CN (1) | CN116073824B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0120569A1 (en) * | 1983-03-23 | 1984-10-03 | Tektronix, Inc. | Digital signal sampling system with two unrelated sampling timebases |
| JP2004112077A (ja) * | 2002-09-13 | 2004-04-08 | Sharp Corp | Ａｄ変換装置、多チャンネルａｄ変換装置、ｘ線センサーモジュールおよびそれらの制御方法 |
| CN101674432A (zh) * | 2008-09-09 | 2010-03-17 | 联发科技股份有限公司 | 多信道采样系统及方法 |
| JP5020421B1 (ja) * | 2011-10-13 | 2012-09-05 | 三菱電機株式会社 | 保護制御装置 |
| CN109901119A (zh) * | 2019-01-31 | 2019-06-18 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 雷达脉冲信号采样抖动实时消除处理方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100819097B1 (ko) * | 2006-12-05 | 2008-04-02 | 삼성전자주식회사 | 랜덤 에지 샘플링을 이용한 클럭 및 데이터 복원회로 및그 복원방법 |
| US10057048B2 (en) * | 2016-07-19 | 2018-08-21 | Analog Devices, Inc. | Data handoff between randomized clock domain to fixed clock domain |
| TWI727797B (zh) * | 2020-05-15 | 2021-05-11 | 瑞昱半導體股份有限公司 | 時間交錯式類比數位轉換器 |
-
2023
- 2023-01-17 CN CN202310064892.0A patent/CN116073824B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0120569A1 (en) * | 1983-03-23 | 1984-10-03 | Tektronix, Inc. | Digital signal sampling system with two unrelated sampling timebases |
| JP2004112077A (ja) * | 2002-09-13 | 2004-04-08 | Sharp Corp | Ａｄ変換装置、多チャンネルａｄ変換装置、ｘ線センサーモジュールおよびそれらの制御方法 |
| CN101674432A (zh) * | 2008-09-09 | 2010-03-17 | 联发科技股份有限公司 | 多信道采样系统及方法 |
| JP5020421B1 (ja) * | 2011-10-13 | 2012-09-05 | 三菱電機株式会社 | 保護制御装置 |
| CN109901119A (zh) * | 2019-01-31 | 2019-06-18 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 雷达脉冲信号采样抖动实时消除处理方法 |
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| CN116073824A (zh) | 2023-05-05 |
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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