JP5465965B2 - データ処理装置及びデータ処理システム - Google Patents

データ処理装置及びデータ処理システム Download PDF

Info

Publication number
JP5465965B2
JP5465965B2 JP2009223765A JP2009223765A JP5465965B2 JP 5465965 B2 JP5465965 B2 JP 5465965B2 JP 2009223765 A JP2009223765 A JP 2009223765A JP 2009223765 A JP2009223765 A JP 2009223765A JP 5465965 B2 JP5465965 B2 JP 5465965B2
Authority
JP
Japan
Prior art keywords
conversion
circuit
data
gain
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009223765A
Other languages
English (en)
Other versions
JP2010259035A (ja
Inventor
佳実 磯
翔 木村
正 松島
裕司 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009223765A priority Critical patent/JP5465965B2/ja
Priority to US12/730,978 priority patent/US8077065B2/en
Publication of JP2010259035A publication Critical patent/JP2010259035A/ja
Priority to US13/279,076 priority patent/US8614636B2/en
Priority to US14/095,669 priority patent/US8981975B2/en
Application granted granted Critical
Publication of JP5465965B2 publication Critical patent/JP5465965B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/183—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter

Description

本発明は、ＡＤ（Analog to Digital）変換機能を有するデータ処理装置に関し、特にＡＤ変換レンジに対する小信号の変換ビット精度（分解能）を高くする技術に関する。
特許文献１、２にはＡＤ変換回路のビット精度よりも高いビット精度でＡＤ変換データを得るようにした技術が記載される。
特許文献１においては、入力電圧のＡＤ変換データをＤＡ変換して得た電圧と入力電圧との差電圧を増幅して得た電圧をＡＤ変換し、２つのＡＤ変換データを合成して、ＡＤ変換回路の分解能よりも高い分解能のＡ／Ｄ変換データを得るようにしたＡＤ変換装置において、ＤＡ変換器にＰＷＭ型ＤＡ変換装置を用いることでＤＡ変換特性の直線性を改善し、ＡＤ変換データの下位ビットの精度を向上させることを目的とするものであり、ＰＷＭ回路部は、サンプルホールド電圧ＶＡのＡＤ変換データに対応したデューティのＰＷＭ信号を生成し出力し、ＰＷＭ信号をローパスフィルタ回路で平滑してアナログ電圧ＶＤを得る。差動増幅器でサンプルホールド電圧とアナログ電圧との差電圧を２のｎ乗倍した電圧を出力し、制御部が差電圧の増幅出力のＡＤ変換データとサンプルホールド電圧のＡＤ変換データとを合成し、これによってＡＤ変換回路の分解能よりもｎビット分だけ高い分解能のＡＤ変換データを得るものである。
特許文献２においては、ＡＤ変換回路を利用し当該ＡＤ変換回路の出力ビット数より多ビットのディジタル信号を出力することが可能なＡ／Ｄ変換回路を提供しようとするものである。これによれば、Ａ／Ｄ変換回路への入力信号が所定値以上の場合、入力信号は、アンプにより増幅され、ＡＤ変換回路により「Ｃ」ビットのディジタル信号に変換され、ラッチ回路により「Ｃ＋ａ／６」ビットのディジタル信号に変換され、データセレクタを介してＡ／Ｄ変換回路から出力される。一方、入力信号が所定値未満の場合、入力信号は、アンプにより増幅され、ＡＤ変換回路により「Ｃ」ビットのディジタル信号に変換され、データ補間回路により「Ｃ＋ａ／６」ビットのディジタル信号に変換され、ラッチ回路、及びデータセレクタを介してＡ／Ｄ変換回路から出力される。
特開２００１−１０２９２７号公報 特開２０００−１７４６２２号公報
被測定電圧が小レベルのとき、増幅回路を使って入力信号を増幅してＡＤ変換することにより高い変換精度を得ようとすることが従来から行われているが、増幅回路で増幅したときと増幅回路を用いずにダイレクト変換したときとで、データに連続性が確保されない場合がある。その原因は増幅回路のゲインの誤差やオフセットである。特許文献１，２の場合には増幅回路のゲインの誤差やオフセットに対しては調整を行ってその影響を受けないようにしなければならない。
本発明の目的は、被測定電圧をＡＤ変換する場合に増幅回路で増幅して変換したときと増幅回路を用いずにダイレクト変換したときとで、変換データの連続性を容易に確保できるようにすることにある。
本発明の別の目的は、被測定電圧をＡＤ変換する場合に増幅回路で増幅して変換するとき高精度な増幅回路を用いなくても、増幅回路を用いたときと用いずにダイレクト変換したときとで、変換データの連続性を容易に確保できるようにすることにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、ＤＡ変換回路、増幅回路、ＡＤ変換回路を用いてＡＤ変換動作を制御する制御回路は、前記ＤＡ変換回路から出力したアナログ信号を直接及び期待ゲインを２ｎ（ｎは正の整数）とする前記増幅回路で増幅して、ＡＤ変換回路で変換し、その変換結果から前記増幅回路のゲインとオフセットを演算し、ビット精度を高くすべき被計測アナログ信号に対しては前記増幅回路で増幅してＡＤ変換回路で変換し、この変換結果から前記オフセットを減算し、減算結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、異なるビット精度のデータ間の連続性を保証するように、前記相殺されたデータのビット数をｎビット増やしてビット拡張する処理を行なう。
これにより、増幅回路による誤差が相違されてビット精度が高くされた変換データは、増幅回路を用いずにダイレクト変換された変換データとの連続性が確保される。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、被測定電圧を増幅してＡＤ変換することにより変換ビット精度を可変とする場合に増幅回路の誤差に対する校正を要することなく、増幅回路で増幅して変換したときと増幅回路を用いずにダイレクト変換したときとで、変換データの連続性を容易に確保することができる。
図１はＡＤ変換システムの第１の例であるマイクロコンピュータのブロック図である。 図２はビット精度可変のＡＤ変換処理の概念を例示する説明図である。 図３はＡＤＣの変換精度を４ビットとしＰＧＡの期待ゲインを４倍とし且つオフセット無しとして６ビット分解能を実現する場合のビット精度可変によるＡＤ変換処理例を示す説明図である。 図４はＡＤＣの変換精度を４ビットとしＰＧＡの期待ゲインを４倍とし且つオフセット有りとして６ビット分解能を実現する場合のビット精度可変によるＡＤ変換処理例を示す説明図である。 図５には計測の基点を変換レンジの中点とするときＡＤＣの変換精度を４ビットとしＰＧＡの期待ゲインを４倍とし且つオフセット無しとして６ビット分解能を実現する場合のビット精度可変によるＡＤ変換処理例を示す説明図である。 図６はマイクロコンピュータによるＡＤ変換動作の全体的な処理を例示するフローチャートである。 図７はＡＤ変換システムの第２例を示すブロック図である。 図８は第２の例の場合のキャリブレーション処理によるゲインＧとオフセットＯの演算手法を示す説明図である。 図９は第２の例において複数個の増幅回路を用いた場合の具体例を示すブロック図である。 図１０はサーボシステムに適用したＡＤ変換システムの第３の例を示すブロック図である。 図１１は図１０のＡＤ変換システムにおけるＡＤ変換チャネルＣＨ１とＣＨ２の経路を抜き出して示したブロック図である。 図１２は図１０における交互サンプリングによるＡＤ変換動作のタイミングチャートである。 図１３は図１２で説明した交互サンプリングによるＡＤ変換操作の処理手順を示すフローチャートである。 図１４にはサーボシステムに適用したＡＤ変換システムの第４の例を示すブロック図である。 図１５は図１４のＡＤ変換システムにおけるＡＤ変換チャネルＣＨ１とＣＨ２の経路を抜き出して示したブロック図である。 図１６は図１５における同時サンプリングによるＡＤ変換動作のタイミングチャートである。 図１７は図１６で説明した同時サンプリングによるＡＤ変換操作の処理手順を示すフローチャートである。 図１８には図１０のサーボシステムに適用した第３の例を改良した第５の例を示すブロック図である。 図１９はＡＤ変換チャネルに減衰器を持ち電圧計のレンジ切り替えなどに適用することができる第６の例に係るＡＤ変換システムを示すブロック図である。 図２０はＡＤ変換チャネルに減衰器を持ちデジタルリミッタに適用することができる第６の例に係るＡＤ変換システムを示すブロック図である。 図２１は図２０のシステムにおいて音声入力信号がクリップしたときの記録波形の例を示す波形図である。
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態に係るデータ処理装置（１）は、ＤＡ変換回路（４）、増幅回路（５）、ＡＤ変換回路（３）及び制御回路（２）を有する。前記制御回路は期待ゲインを２ｎ（ｎは正の整数）とする前記増幅回路のキャリブレーション処理及びビット精度可変のＡＤ変換処理を制御する。前記キャリブレーション処理は、前記ＤＡ変換回路から出力したアナログ信号を前記増幅回路で増幅して前記ＡＤ変換回路で変換して得られるデータと、前記アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータとに基づいて、前記増幅回路のゲインを演算する処理である。前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、誤差が相殺されたデータに基づいて、異なるビット精度のデータ間の連続性を保証するようにビット拡張された変換データを取得する処理である。
〔２〕項１のデータ処理装置において、前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、異なるビット精度のデータ間の連続性を保証するように、前記誤差が相殺されたデータをビット拡張する処理である。
〔３〕項２のデータ処理装置において、前記ビット拡張する処理における拡張ビット数はｎビットである。
〔４〕本発明の代表的な別の実施形態に係るデータ処理装置（１）は、ＤＡ変換回路（４）、増幅回路（５）、ＡＤ変換回路（３）及び制御回路（２）を有する。前記制御回路は期待ゲインを２ｎ（ｎは正の整数）とする前記増幅回路のキャリブレーション処理及びビット精度可変のＡＤ変換処理を制御する。前記キャリブレーション処理は、前記ＤＡ変換回路から出力したアナログ信号を前記増幅回路で増幅して前記ＡＤ変換回路で変換して得られるデータと、前記アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータとに基づいて、前記増幅回路のゲインとオフセットを演算する処理である。前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果から前記オフセットを減算し、減算結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、誤差が相殺されたデータに基づいて、異なるビット精度のデータ間の連続性を保証するようにビット拡張された変換データを取得する処理である。
〔５〕項４のデータ処理装置において、前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果から前記オフセットを減算し、減算結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、異なるビット精度のデータ間の連続性を保証するように、前記誤差が相殺されたデータをビット拡張する処理である。
〔６〕項５のデータ処理装置において前記ビット拡張する処理における拡張ビット数はｎビットである。
〔７〕項３又は６のデータ処理装置において、前記ビット拡張する処理は、ビット精度を高くすべき範囲が０を基点とする範囲のとき、例えば前記相殺したデータの最上位側をｎビット増やすようにビット拡張例えば０拡張する処理である（図３、図４）。この演算手法は一例であり、適宜変更可能である。
〔８〕項３又は６のデータ処理装置において、前記ビット拡張する処理は、ビット精度を高くすべき範囲が変換レンジの途中を基点とする範囲のとき、例えば前記基点のデータをｎビット左シフトして得られるデータに、前記基点のデータに対する前記相殺されたデータの差分を加算する処理である（図５）。この演算手法は一例であり、適宜変更可能である。
〔９〕項１又は４のデータ処理装置において、前記増幅回路は前記制御回路によってゲインが可変にされるプログラマブル・ゲイン・アンプ（５）である。
〔１０〕項１又は４のデータ処理装置は１個の半導体基板に形成されている。
〔１１〕項１０のデータ処理装置において、前記制御回路はプログラムを実行することによって制御動作を行うＣＰＵ（２）である。
〔１２〕項１１のデータ処理装置は、前記キャリブレーション処理による測定結果を前記ＣＰＵの制御によって格納する書換え可能な不揮発性メモリ（９）を更に有する。
〔１３〕項１２のデータ処理装置は、前記計測対象とするアナログ信号を外部から入力するアナログ入力ポート（１１）を更に有する。
〔１４〕項１又は４のデータ処理装置において、前記制御回路は更に、前記増幅回路を用いないビット精度一定のＡＤ変換処理と、前記増幅回路を用いるビット精度一定のＡＤ変換処理とを更に制御する。
〔１５〕本発明の別の実施の形態に係るデータ処理システムは、ＤＡ変換回路（３）、増幅回路（５、５Ａ〜５Ｄ、４０）、ＡＤ変換回路（４）及び制御回路（２、２及び２０、２及ぶ２０Ａ２及び２０Ｂ）を有する。
前記制御回路は前記増幅回路のキャリブレーション処理とＡＤ変換処理を制御する。前記制御回路は、前記キャリブレーション処理において、前記ＤＡ変換回路から出力したアナログ信号を前記増幅回路に増幅させ前記ＡＤ変換回路で変換して得られるデータと、前記アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータとに基づいて、前記増幅回路のゲイン（Ｇ）を演算する。前記制御回路は、前記ＡＤ変換処理において、所定の被計測アナログ信号に対して前記増幅回路で増幅された信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一（１／Ｇ）の大きさにすることによって変換結果のビット精度を高くする。
〔１６〕項１５のデータ処理システムにおいて、前記増幅回路はゲインが１よりも大きな回路（５、５Ａ〜５Ｄ）である。
〔１７〕項１５のデータ処理システムにおいて、前記増幅回路はゲインが１よりも小さな回路（４０）である。
〔１８〕項１５のデータ処理システムにおいて、前記所定の被計測アナログ信号はＡＤ変換回路の変換レンジに対して所定範囲内の小さな信号である。
〔１９〕項１５のデータ処理システムにおいて、前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅された信号をサンプリングしてＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさにすることによって変換結果のビット精度を高くする（図１３）。
〔２０〕項１５のデータ処理システムにおいて、前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅された信号とされていない被計測アナログ信号の夫々を並列的にサンプリングし、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅されてサンプリングされている信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさにするによって変換結果のビット精度を高くする（図１７）。
〔２１〕本発明の更に別の実施の形態に係るデータ処理システムは、ＤＡ変換回路（３）、増幅回路（５、５Ａ〜５Ｄ、４０）、ＡＤ変換回路（４）及び制御回路（２、２及び２０、２及び２０Ａ２及び２０Ｂ）を有する。前記制御回路は前記増幅回路のキャリブレーション処理とＡＤ変換処理を制御する。前記制御回路は、前記キャリブレーション処理において、前記ＤＡ変換回路から出力したアナログ信号を前記増幅回路に増幅させ前記ＡＤ変換回路で変換して得られるデータと、前記アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータとに基づいて、前記増幅回路のゲイン（Ｇ）とオフセット（Ｏ）を演算する。前記制御回路は、前記ＡＤ変換処理において、所定の被計測アナログ信号に対して前記増幅回路で増幅された信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一（１／Ｇ）の大きさとし且つそこから前記演算されたオフセットを減算して、変換結果のビット精度を高くする。
〔２２〕項２１のデータ処理システムにおいて、前記増幅回路はゲインが１よりも大きな回路である（５、５Ａ〜５Ｄ）。
〔２３〕項２１のデータ処理システムにおいて、前記増幅回路はゲインが１よりも小さな回路（４０）である。
〔２４〕項２１のデータ処理システムにおいて、前記所定の被計測アナログ信号はＡＤ変換回路の変換レンジに対して所定範囲内の小さな信号である。
〔２５〕項２１のデータ処理システムにおいて、前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅された信号をサンプリングしてＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさとし且つそこから前記演算されたオフセットを減算して、変換結果のビット精度を高くする（図１３）。
〔２６〕項２１のデータ処理システムにおいて、前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅された信号とされていない被計測アナログ信号の夫々を並列的にサンプリングし、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅されてサンプリングされている信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさとし且つそこから前記演算されたオフセットを減算して、変換結果のビット精度を高くする（図１７）。
２．実施の形態の詳細
実施の形態について更に詳述する。
《ＡＤ変換システムの第１の例》
図１には本発明の一例に係るマイクロコンピュータが示される。同図に示されるマイクロコンピュータ（ＭＣＵ）１はＡＤ変換システムを構成する。マイクロコンピュータ１は、特に制限されないが、相補型ＭＯＳ集積回路製造技術などにより単結晶シリコンなどの１個の半導体基板に形成される。このマイクロコンピュータ１は、制御回路としてプログラムを実行する中央処理装置（ＣＰＵ）２、電気的に書き換え可能にプログラムやデータを格納するフラッシュメモリなどの不揮発性メモリ（ＦＬＡＳＨ）９、ＣＰＵ２のワーク領域などに利用されるＲＡＭ８、アナログ信号をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）３、ディジタル信号をアナログ信号に変換するＤＡ変換回路（ＤＡＣ）４、ディジタル入出力ポート１２、アナログ入力ポート１１、及びタイマカウンタやシリアルインタフェースなどのその他の周辺回路モジュール(ＰＲＰＨ)１０を備える。このマイクロコンピュータ１は更に、被測定電圧を増幅してＡＤ変換することにより変換ビット精度を可変可能にするために、増幅回路としてゲイン設定が可変可能なプログラマブル・ゲイン・アンプ（ＰＧＡ）５、セレクタ（ＳＷ１）６及びセレクタ（ＳＷＳ２）７を備え、ＡＤ変換に際してそれらと共に前記ＡＤＣ３及びＤＡＣ４を用いてＣＰＵ２が変換動作をプログラム制御するようになっている。以下、変換ビット精度を可変可能とするＡＤ変換機能について詳述する。
セレクタ６はアナログ入力ポート１１から入力される被計測アナログ信号ＡＬＧ１又はＤＡＣ４から出力されるアナログ信号ＡＬＧ２をＣＰＵ２の制御によって選択する。ＰＧＡ５はセレクタ６の出力を増幅して出力し、そのゲインはＣＰＵ２によって制御される。セレクタ７はセレクタ６の出力又はＰＧＡ５の出力をＣＰＵ２の制御によって選択する。ＡＤＣ３はセレクタ７の出力を入力してＡＤ変換する。ＡＤＣ２によるＡＤ変換結果に対する演算とＡＤ変換制御、及びＤＡＣ４によるＤＡ変換用のデータ生成とＤＡ変換制御はＣＰＵ２のプログラム制御によって行われる。
ＣＰＵ２はＡＤ変換のための制御として、ＰＧＡ５のキャリブレーション処理の制御とビット精度可変のＡＤ変換処理の制御を行う。
キャリブレーション処理では、ＣＰＵ２がＰＧＡ５にゲインを設定する。本明細書では設定するゲインの目的値を期待ゲインと称し、２ｎ（ｎは正の整数）の値とする。この後、所定のディジタル値（ＤＧＴ１）を前記ＤＡＣ４でアナログ信号ＡＬＧ２に変換し、これをＰＧＡ５で増幅して、その出力を前記ＡＤＣで変換してディジタル値（ＤＧＴ２）に戻す処理と、前記アナログ信号ＡＬＧ２をＰＧＡ５で増幅せずにＡＤＣ３でＡＤ変換回路してディジタル値（ＤＧＴ３）を得る処理を行い、それらディジタル値ＤＧＴ１，ＤＧＴ２，ＤＧＴ３に基づいて、ＰＧＡ５の実際のゲインとオフセットを演算する。例えば、ｎ＝０（ＰＧＡ５のゲインは１倍）としたときのディジタル値ＤＧＴ１とＤＧＴ２との関係からＰＧＡ５のオフセットを演算することができ、また、ｎ＝２（ＰＧＡのゲインは４倍）のようにＰＧＡ５のゲインを設定したときのディジタル値ＤＧＴ２とＤＧＴ３との関係からＰＧＡ５に設定された実際のゲイン（実測ゲイン）を演算することができる。これによって取得されたオフセット及び測定されたゲインの値は不揮発性メモリ９に格納される。キャリブレーション処理は、例えばマイクロコンピュータ１のパワーオンリセット処理に際して行えばよく、その後、定期的にキャリブレーション処理を行ってオフセット及び測定されたゲインの値を更新し、温度などの影響による変動に追従したデータを格納するようにしても良い。
ビット精度可変のＡＤ変換処理の概念は図２に例示されるように、ＡＤ変換可能な電圧レンジに対して測定電圧が６０ｍＶのような小信号ＡＬＧ１をＰＧＡ５で増幅し、増幅した信号をＡＤＣ３でＡＤ変換する処理であり、例えばＡＤＣ３の入力対する出力の変換ビット精度が１６ビット精度とすれば、入力アナログ信号ＡＬＧ１をＰＧＡ５で３２倍する場合、ＡＤＣ３によるＡＤ変換のビット精度は、入力アナログ信号ＡＬＧ１に対して見かけ上２１ビット精度になる。特に、ＰＧＡ５で増幅してＡＤ変換対象とする小信号の範囲に対するＡＤ変換結果と、ＰＧＡ５による増を行わずにダイレクトにＡＤ変換対象とする小信号範囲以外のＡＤ変換結果との連続性を保証するための演算をＣＰＵ２が行う。即ち、前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき小信号の被計測アナログ信号ＡＬＧ１に対してＰＧＡ５で増幅した信号をＡＤＣ３でＡＤ変換し、ＡＤ変換結果から前記オフセットを減算し、減算結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、異なるビット精度のデータ間の連続性を保証するように、前記相殺されたデータのビット数をｎビット増やしてビット拡張する処理である。例えばＰＧＡ５の期待ゲインを４倍とする場合にはｎ＝２とする。この処理の具体例を更に詳述する。
図３にはＡＤＣの変換精度を４ビットとしＰＧＡの期待ゲインを４倍とし且つオフセット無しとして６ビット分解能を実現する場合の処理例が示される。図において“Ａｍｐ無し”はＰＧＡ５による増幅無しであることを意味し、“×４Ａｍｐ”はＰＧＡ５の実測ゲインが４倍であることを意味する。アナログ入力ＤＡＣ０〜ＤＡＣ３の範囲をＰＧＡ５による増幅対象とする場合、アナログ入力ＤＡＣ０〜ＤＡＣ３に対するＡＤＣ３のＡＤ変換出力は、“００００”〜“１１００”となる。これを６ビット変換精度による変換結果とし、ＤＡＣ３のアナログ入力よりも大きなアナログ入力に対するＡＤ変換結果との連続性を保証するために、ＡＤ変換出力を右に２ビット・シフトして最上位側を２ビット０拡張する演算をＣＰＵが行い、その演算結果を、小信号範囲のアナログ信号ＡＬＧ１に対するＡＤ変換結果とする。図において６ビット精度と記載された値が小信号範囲のアナログ信号ＡＬＧ１に対するＡＤ変換結果を示し、４ビット精度と記載された値が小信号範囲よりも大きな信号のアナログ信号ＡＬＧ１に対するＡＤ変換結果を示す。その値からも明らかな如く、６ビット精度のＡＤ変換結果と４ビット精度のＡＤ変換結果との連続性が保証されている。
ここで、図３の場合では、実測ゲインに対する期待ゲインの比率は４／４＝１であるから、ＰＧＡ５で増幅した信号をＡＤＣ３で変換して得られる変換結果に実測ゲインに対する期待ゲインの比率＝１を乗算してゲインの誤差を相殺する処理が行なわれることになるが、その処理の前後で値に変化はないものとなっている。前記相殺されたデータのビット数をｎビット増やしてビット拡張する処理は、ビット精度を高くすべき範囲が０を基点とする範囲であるから、上述の通り、前記相殺したデータの最上位側をｎ＝２ビット増やすように０拡張する処理によって実現される。
図４にはＡＤＣの変換精度を４ビットとしＰＧＡの期待ゲインを４倍とし且つオフセット有りとして６ビット分解能を実現する場合の処理例が示される。図において“Ａｍｐ無し”はＰＧＡ５による増幅無しであることを意味し、“×５Ａｍｐ+１ＬＳＢ”はＰＧＡ５の実測ゲインが５倍であり、１ＬＳＢ分のオフセットがあることを意味する。したがってこの場合に前記実測ゲインに対する期待ゲインの比率は４／５となる。アナログ入力ＤＡＣ０〜ＤＡＣ３の範囲をＰＧＡ５による増幅対象とする場合、アナログ入力ＤＡＣ０〜ＤＡＣ３に対するＡＤＣ３のＡＤ変換出力は、期待ゲインに対する実測ゲインの誤差とオフセットにより“０００１”〜“１００００”となる。変換結果（Ｄ）に対して前記オフセットを減算し(Ｄ−１)、減算結果に、前記演算で得られたゲインに対する前記期待ゲインの比率（４／５）を乗算してゲインの誤差を相殺する。誤差が相殺された値は“００００”〜“１１００”になる。この誤差が相殺された結果に対して上記同様に右に２ビット・シフトして最上位側を２ビット０拡張する演算をＣＰＵが行い、その演算結果が、小信号範囲のアナログ信号ＡＬＧ１に対するＡＤ変換結果とされる。図において６ビット精度と記載された値が小信号範囲のアナログ信号ＡＬＧ１に対するＡＤ変換結果を示し、４ビット精度と記載された値が小信号範囲よりも大きな信号のアナログ信号ＡＬＧ１に対するＡＤ変換結果を示す。その値からも明らかな如く、６ビット精度のＡＤ変換結果と４ビット精度のＡＤ変換結果との連続性が保証されている。
図５には計測の基点を変換レンジの中点とする場合の例が示され、ここでは、ＡＤＣの変換精度を４ビットとしＰＧＡの期待ゲインを４倍とし且つオフセット無しとして６ビット分解能を実現する場合の処理例が示される。図において“Ａｍｐ無し”はＰＧＡ５による増幅無しであることを意味し、“×４Ａｍｐ”はＰＧＡ５の実測ゲインが４倍であることを意味する。従って実測ゲインに対する期待ゲインの比率は４／４＝１になっているものとする。Ａｍｐ無しの変換結果である“１０００”（ＤＡＣ０）を中点とし、例えばアナログ入力ＤＡＣ０〜ＤＡＣ２、ＤＡＣ０〜ＤＡＣｍ２の範囲をＰＧＡ５による増幅対象とする場合、アナログ入力ＤＡＣｍ２〜ＤＡＣ２に対するＡＤＣ３のＡＤ変換出力は、“００００”〜“１１１１”となる。この増幅変換出力にはゲイン誤差及びオフセットは含まれていないもとの仮定している。ビット精度を高くすべき範囲が変換レンジの途中を基点とする範囲のときＣＰＵ２によるビット拡張処理は、前記基点のデータをｎビット左シフトして得られるデータに、前記基点のデータに対する前記相殺されたデータの差分を加算する処理によって実現することができる。更に具体的には、基点のＡＤ変換データは“１０００”であるからこれをｎ＝２ビット左シフト（４倍）して“１０００００”する。ＡＤＣ３による今回の計測データが“１０１１”であるとすれば、基点のデータ“１０００”に対する計測データ“１０１１”の差分“００１１”を前記４倍データ“１０００００”に加算して“１０００１１”を得る。図５において６ビット精度と記載された値が小信号範囲のアナログ信号ＡＬＧ１に対するＡＤ変換結果を示し、４ビット精度と記載された値が小信号範囲よりも大きな信号のアナログ信号ＡＬＧ１に対するＡＤ変換結果を示す。その値からも明らかな如く、中点センタの場合にも６ビット精度のＡＤ変換結果と４ビット精度のＡＤ変換結果との連続性が保証されている。
図６には上述したＡＤ変換動作の全体的な動作フローが示される。ステップＳ１でキャリブレーション処理を行なうか否かが判定される。例えば、パワーオンリセットとき、或いは特定のタイマのタイムアウトによってキャリブレーション処理を行なうと判定する。
キャリブレーション処理において、先ずセレクタ（ＳＷ１）６がａ入力選択状態にされ（Ｓ２）、セレクタ（ＳＷ２）７がｄ入力選択状態にされ（Ｓ３）、ＤＡＣ４から基準電圧Ｌを出力させ（Ｓ４）、それに対してＡＤＣ３によるＡＤ変換結果をＣＰＵ２が取り込む（Ｓ５）。続いて、セレクタ（ＳＷ２）７がｃ入力選択状態にされ（Ｓ６）、基準電圧ＬをＰＧＡ５で増幅した信号に対するＡＤＣ３によるＡＤ変換結果をＣＰＵ３２が取り込む（Ｓ７）。次に、ＤＡＣ４から基準電圧Ｍを出力させ（Ｓ８）、基準電圧ＭをＰＧＡ５で増幅した信号に対するＡＤＣ３によるＡＤ変換結果をＣＰＵ２が取り込む（Ｓ９）。更に、セレクタ（ＳＷ２）７がｄ入力選択状態にされ（Ｓ１０）、基準電圧Ｍに対してダイレクトにＡＤＣ３によるＡＤ変換結果をＣＰＵ３２が取り込む（Ｓ１１）。ＣＰＵは取り込んだデータに基づいてＰＧＡ５のゲインＧｉｎとオフセットＯｓｔを算出し（Ｓ１２）、これを不揮発性記憶装置９に格納する。
ステップＳ１においてキャリブレーション処理を行なわないことが判別されたときはセレクタ（ＳＷ１）６がｂ入力選択状態にされ（Ｓ２０）、ＰＧＡ５を用いるかが判別され（Ｓ２１）、用いなければ、セレクタ（ＳＷ２）７がｄ入力選択状態にされ（Ｓ２２）、ＡＤＣ３を用いたＡＤ変換が行われる（Ｓ２５）。
ステップＳ２１によりＰＧＡ５を用いる判別されたときは常時用いるかが判別され（Ｓ２４）、常時用いない場合には前述のビット精度可変のＡＤ変換処理が行なわれる。
ビット精度可変のＡＤ変換処理においては、セレクタ（ＳＷ２）７がｄ入力選択状態にされ（Ｓ３０）、測定レベルは一定以下かが判別される（Ｓ３１）。この判別は、例えばフルレンジに対して今回の測定範囲をモード信号やレジスタ設定値などに従ってＣＰＵが行う。一定以下、即ち前述に小信号入力に対する計測の場合には、セレクタ（ＳＷ２）７がｃ入力選択状態にされ（Ｓ３２）、ＡＤＣ３がＰＧＡ５による増幅出力をＡＤ変換して測定する（Ｓ３３）。この測定結果に対しては、前述の通り、誤差の相殺を行う(Ｓ３４)。実測ゲインウィＧin、期待ゲインＧexpとすると、“（測定値−Ｏst）×Ｇexp／Ｇin”の演算を行う。演算結果に対して前述の通りｎビットのビット拡張を行ってＡ／Ｄ変換データを生成する（Ｓ３５）。
ステップＳ３２１にて測定レベルが一定以下でないと判別されたときは場合にはＡＤＣ３によるＡＤ変換動作が行われる（Ｓ２５）。また、ステップＳ２４においてＰＧＡ５を常時使用してＡＤ変換を行う場合にはセレクタ（ＳＷ２）７がｃ入力選択状態にされ（Ｓ３２）、ＡＤＣ３によるＡＤ変換動作が行われる（Ｓ２５）。Ｓ３６におけるＡＤ変換動作におけるオフセットキャンセルについては特に説明しないが、例えば測定されたオフセットＯｓｔを差し引く演算を行ってＡＤ変換結果を生成するようにしてもよい。
以上より、本発明の実施の形態によれば、ビット精度を可変としてＡＤ変換を行う場合にアンプで増幅した信号をＡＤ変換摺る場合としない場合とでＡＤ変換データの連続性を保証することができる。
アンプのゲインとオフセットはＣＰＵ２による演算によって実質的な校正を行うので、アンプ５それ自体に高精度を要しない。
同一半導体チップ上のＡＤＣ３とＤＡＣ４を用いてキャリブレーションを行うから、動作電圧や雰囲気温度に対する変動に対して安定に且つ高精度の計測動作が可能になる。
図３及び図４に基づいて説明したように測定レンジの０点だけでなく、図６に基づいて説明したようにレンジの途中を基点とする場合にもビット精度の異なる変換結果の連続性を保証することができるから、サーボ制御などにおける小信号のＡＤ変換動作などに好適である。
《ＡＤ変換システムの第２の例》
上記第１の例では、プログラマブル・ゲイン・アンプ（ＰＧＡ）５を用い、キャリブレーション処理において前記オフセットを計測するときはＰＧＡ５のゲインを１とし、実測ゲインを得るときはＰＧＡ５を所望の目的ゲインに設定し、また、ビット精度を高くしたＡＤ変換処理ではＰＧＡ５の増幅出力に対するＡＤ変換結果から前記オフセットを減算し、減算結果に、実測ゲイン（Ｇｍ）に対する期待ゲイン（Ｇｅ）の比率（ｒ=Ｇｅ/Ｇｍ）を乗算してゲインの誤差を相殺し、誤差を相殺した結果に対してゲイン倍に相当するビットシフトを行ってビット精度を高くする、という手法を採用した。
第２の例ではゲイン一定のアンプを用いたＡＤ変換システムについて説明する。
図７にはＡＤ変換システムの第２例が示される。図１との相違点は、第１に、マイクロコンピュータ１Ａがセレクタ７、ＡＤ変換回路３、ＣＰＵ２、ＰＲＰＨ１０、ＦＬＡＳＨ９、ＲＡＭ８、及びＤＡＣ４から構成され、増幅回路５Ａ及びセレクタ６がマイクロコンピュータ1の外付け回路として構成される点である。第２に、増幅回路５Ａのゲインは規定値、特に限定するものではないが、例えば８倍などに固定化され、それに伴って、測定されたオフセットの相違やゲインの誤差の相違差のための演算手法が多少異なる点である。図１と同一機能を有する構成要素にはそれと同一符号を付してその詳細な説明を省略する。図７においてセレクタ７は例えばアナログ入力ポートにおけるＡＤ変換チャネルのセレクタによって構成される。
第2の例の場合のキャリブレーション処理では、図８に例示するように、ＤＡ変換回路４の出力するｘ１、ｘ２というアナログ電圧に対して増幅回路５Ａのない系（セレクタの経路ｄを選択）でのＡＤ変換回路３による変換データｙ１、ｙ２を求め、次に、増幅回路５Ａのある系（セレクタの経路ｃを選択）でのＡＤ変換回路３による変換データｙ３、ｙ４を求める。これにより、ゲインＧを、
“Ｇ＝（ｙ４−ｙ３）／（ｙ２−ｙ１）”
により、オフセットＯを、
“Ｏ＝ｙ２−ｙ４／Ｇ”、又は“ｙ１−ｙ３／Ｇ”
により求めることができる。ここで求めたゲインＧとオフセットＯを使って、増幅回路５Ａを介して系で測定したＡＤ変換データＺに対して、
“ｚ＝Ｚ／Ｇ−０”
の演算を行うことによって、増幅回路の誤差が相殺され且つビット精度が高くされたデータｚは、増幅回路５Ａのない系のＡＤ変換データと連続性が確保されたデータになる。
図９には複数個の増幅回路５Ｂ，５Ｃを用いた例が示される。特に限定するものではないが、例えば増幅回路５Ｂのゲイン（期待値ゲイン）は４倍、増幅回路５Ｃのゲイン（期待値ゲイン）は８倍であり、セレクタ７Ａは、増幅回路のない系、増幅回路５Ｂによる増幅を行う系、増幅回路５Ｃによる増幅を行う系を選択する回路である。マイクコンピュータ１Ｂは、微小信号に対しては増幅回路５Ｃによる増幅を行う系を選択し、小信号に対しては増幅回路５Ｂによる増幅を行う系を選択し、通常の信号に対しては増幅回路のない系を選択すればよい。セレクタ７Ａは例えばアナログ入力ポートにおけるＡＤ変換チャネルのセレクタによって構成される。
《ＡＤ変換システムの第３の例》
上記第１及び第２の例では、増幅回路がない系を用いたＡＤ変換と増幅回路による増幅を行う系を用いるＡＤ変換動作のいずれを用いるかを予め決定した上で変換動作を切換えることを想定した。例えば図６のステップＳ２１において増幅回路による増幅を行う系を用いるか否かを判別して選択した。第３の例では増幅を行わない系を用いたＡＤ変換動作の結果が所定範囲外になった否かを判別して増幅を行う系を用いたＡＤ変換動作と増幅を行わない系を用いたＡＤ変換動作とを切換えるようにした制御形態（マルチサンプリング制御形態）について説明する。
図１０にはサーボシステムに適用したＡＤ変換システムが例示される。例えばアクチェータ２４はドライバ２３からの制御信号による制御パラメータＫａ，Ｋｄに従って操作されることによって動作される。例えばアクチェータ２４がディジタル電源回路であれば制御パラメータＫａ，Ｋｄにしたがって生成された電圧を出力する。マイクロコンピュータ１Ｃはその電圧をモニタし、モニタした電圧が目標値に一致するようにドライバ２３を制御する。
セレクタ６と増幅回路５Ｄはマイクロコンピュータ１Ｃに外付けされる。増幅回路５ＤのゲインはＮ倍とされる。マイクロコンピュータ１Ｃはアナログ入力ポートによって実現されるセレクタ７、ＡＤ変換回路３、ＤＡ変換回路４及びＣＰＵ２を備えると共に、サーボ系から得られるＡＤ変換データの演算回路２０、セレクタ２１及びＰＩ制御回路（ＰＩｃｏｎｔ）２２を有する。
セレクタ７の入力ポートｄがＡＤ変換チャネルＣＨ１とされ、入力ポートｃがＡＤ変換チャネルＣＨ２とされる。キャリブレーション動作は前述と同様にＣＰＵ２で行われ、例えば図８で説明したゲインＧとオフセットＯが予め取得される。ＡＤ変換動作においてＣＰＵ２はＡＤ変換チャネルＣＨ１を選択してＡＤ変換回路３による変換結果を入力し、そのＡＤ変換結果が所定範囲内か否かを判別する。所定範囲内であれば、演算回路２０に、ＡＤ変換チャネルＣＨ１からの入力データに対するＡＤ変換データ（ＣＨ１Ｄａｔａ）を一時的に保持させ、セレクタ２１の端子ｆから当該ＡＤ変換結果データをＰＩ制御回路２２に出力させる。所定範囲外であることを判別したときＣＰＵ２はＡＤ変換チャネルＣＨ２からの入力データをＡＤ変換回路３に与え、変換されたデータ（ＣＨ２Ｄａｔａ）に対して前記ゲインＧとオフセットＯを用いて誤差を相殺する演算を演算回路２０に実行させて、誤差が相殺されたＡＤ変換データを取得させる。さらに誤差が相殺されたＡ／Ｄ変換データに１／Ｎの演算を行って、セレクタ２１の端子ｅから当該除算されたＡＤ変換結果データをＰＩ制御回路２２に出力させる。
ＰＩ制御回路２２はＰＩ（Proportion Integration）制御によって目標値に対する操作量の誤差を検出し、その誤差をＤＡ変換回路４に与えると共にＣＰＵ２に与える。ＤＡ変換回路４はその誤差の応ずるアナログ量をドライバ２３に与えて、制御パラメータを制御する。その制御に応じてアクチェータ２４の出力電圧が制御される。
第３の例によれば、増幅を行わない系を用いたＡＤ変換動作の結果が所定範囲外になったか否かを判別して増幅を行う系を用いたＡＤ変換動作と増幅を行わない系を用いたＡＤ変換動作とを切換えるように制御するから、増幅回路ない系を用いたＡＤ変換と増幅回路による増幅を行う系を用いるＡＤ変換動作のいずれを用いるかを予め決定した上で変換動作を切換える制御を採用する場合に比べて、応答性に優れたサーボ制御を容易に実現することができる。
図１１には図１０のＡＤ変換システムにおけるＡＤ変換チャネルＣＨ１とＣＨ２の経路を抜き出して示してある。
図１２にはＡＤ変換動作のタイミングチャートが示される。ここでは交互サンプリングを行う場合が例示される。この例は実質的に同時サンプリングとみなし得るような長い変換周期に対する動作を想定し、例えば低速の入力信号に対する動作とされる。周期が１０ｍｓｅｃ、サンプリングと変換に２μｓｅｃを要するものとしている。例えば図８に基づいて説明したゲインＧとオフセットＯを用いて誤差を相殺する演算のための処理時間には余裕がある。図１２のＯＰＲにおいてその演算処理が行われる。
図１３には図１２で説明した交互サンプリングによるＡＤ変換操作の処理手順を示す。キャリブレーション処理は基本的に図６と同じであるが、ステップＳ１２Ａにおける増幅回路のゲインＧとオフセットＯを算出する演算手法が図８で説明した手法による点が相違される。ＡＤ変換処理ではセレクタ６の端子ｂを選び（Ｓ２０）、測定を行うために先ずセレクタ７の端子ｄ（ＡＤ変換チャネルＣＨ１）を選択し（Ｓ４０）、ＡＤ変換回路３を用いて測定を行う（Ｓ４１）。変換結果が所定範囲であれば、例えば一定レベル以下であるか否かを判別し（Ｓ４２）、そうでなければそのときの測定データ（ＣＨ１Ｄａｔａ）をＡＤ変換結果として採用する（Ｓ４６）。一定レベル以下の場合にはセレクタ７の端子ｃ（ＡＤ変換チャネルＣＨ２）を選択し、ＡＤ変換回路３を用いて測定を行い（Ｓ４４）、測定値に対して例えば図８で説明した“測定値／Ｇ−Ｏ”の演算を行って（Ｓ４５）、測定値に対するゲインの誤差とオフセットを相殺する。誤差が相殺されたデータ（ＣＨ２Ｄａｔａ）に対して１／Ｎの演算が行われて、Ａ／Ｄ変換データが作成される（Ｓ４６）。
上記マルチサンプリング制御形態による上記ＡＤ変換によれば以下の作用効果を得ることができる。
（１）広範囲(アンプなしの系であるＡＤ変換チャネルＣＨ１）のＡＤ変換を常時おこなうことにより、ＣＰＵ２が予めアンプ有りの系（ＣＨ２）のデータを用いるのかアンプ無しの系（ＣＨ１）のデータを使うかの判断が容易である。即ち、ＡＤ変換値が一定範囲内か範囲外かの判断を行うだけでよい。第１の例で説明したように、増幅回路ない系を用いたＡＤ変換と増幅回路による増幅を行う系を用いるＡＤ変換動作のいずれを用いるかを予め決定した上で変換動作を切換える場合には、アンプ有りの系ではある範囲を超えたらアンプなしの系へ切り替え、アンプなしの系では別の範囲内になったらアンプ有りの系へ切り替えなければならない。判断して切り替えて測定に入るので、マルチサンプリング制御形態に比べて測定に余分な時間がかかると考えられる。
（２）図８で説明したようにゲインＧとオフセットＯを用いて誤差を相殺するから、アンプ有りの系の演算をした結果の上位ビットのデータは、アンプなしの系で得られた値と同じとなり、今までの例と同様にデータの連続性を保証することができる。
（３）サーボ制御システムに適用することによってサーボ制御の良好な応答性に資することができる。
（４）さらに、アンプなしの系で採ったデータを使うことによって、アンプ有りの系のＡＤ変換データに対する誤差を相殺するための演算時間をさらに短縮することも可能になる。即ち、図８の説明から明らかなように、
“ｙ２＝ｙ４／Ｇ−Ｏ”
という関係があるので、新たに採ったデータＤにたいして、アンプのある系（ＣＨ２）で採ったデータＤＡ１２を演算して求めた１２bitの最終変換値Ｄ１２と、アンプのない系（ＣＨ１）でとったデータＤ１０、Ｄ１２−Ｄ１０＝ｄ（ｄは１２bitの下位側２bitの値）との間には、
“Ｄ１０＋ｄ＝ＤＡ１２／Ｇ−Ｏ”、
即ち、“ｄ＝ＤＡ１２／Ｇ−Ｏ−Ｄ１０”
という関係がある。一般的に、桁数の多い割り算には処理時間がかかるので、
“Ｇｄ＝ＤＡ１２−ＯＧ−ＧＤ１０”
を求めることにより、１２bitの下位２bitのゲイン倍の小さな値Gｄを得ることができる。これをGで割ることによりｄが求められるので、これにＤ１０に足せば、確実に連続性のあるデータを高速に演算することができる。乗算は割り算に比べて演算処理時間が短いことによる。
《ＡＤ変換システムの第４の例》
マルチサンプリング制御形態の別の例を説明する。第３の例では交互サンプリングとしたが、ここでは同時サンプリングを行う場合について説明する。
図１４にはサーボシステムに適用したＡＤ変換システムが例示される。図１０との相違点はマイクロコンピュータ１Ｄにおけるアナログ入力ポートとしてのセレクタを７Ａの構成であり、図示されたＡＤ変換チャネルＣＨ１とＣＨ２で同時サンプリングを可能にするためのサンプルホールド回路を追加した点である。即ち、ＡＤ変換チャネルＣＨ１にはサンプリングスイッチＳＭＰ１、サンプリング容量ＳＣ１、及びバッファ（ボルテージフォロアアンプ）ＢＵＦ１が追加され、ＡＤ変換チャネルＣＨ２にはサンプリングスイッチＳＭＰ２、サンプリング容量ＳＣ２、及びバッファ（ボルテージフォロアアンプ）ＢＵＦ２が追加されている。ＣＰＵ２はサンプリング動作期間に双方のサンプリングスイッチＳＭＰ１，ＳＭＰ２をオン動作させて必要な電荷を容量ＳＣ１，ＳＣ２にホールドさせる。その他の構成は図１０と同一であるからその詳細な構成の説明は省略する。
図１５には図１４のＡＤ変換システムにおけるＡＤ変換チャネルＣＨ１とＣＨ２の経路を抜き出して示してある。
図１６にはＡＤ変換動作のタイミングチャートが示される。ここでは同時サンプリングを行う場合が例示される。この例は、低速の入力信号に対する動作とされる。周期が１０ｍｓｅｃ、サンプリングと変換に２μｓｅｃを要するものとしている。図８に基づいて説明したゲインＧとオフセットＯを用いて誤差を相殺する演算のための処理時間には余裕がある。図１６のＯＰＲにおいてその演算処理が行われる。
図１７には図１６で説明した同時サンプリングによるＡＤ変換操作の処理手順を示す。キャリブレーション処理は基本的に図６と同じであるが、ステップＳ１２Ａにおける増幅回路のゲインＧとオフセットＯを算出する演算手法が図８で説明した手法による点が相違される。ＡＤ変換処理ではセレクタ６の端子ｂを選び（Ｓ２０）、先ず、サンプリングスイッチＳＭＰ１，ＳＭＰ２を用いてＡＤ変換チャネルＣＨ１，ＣＨ２の双方で同時サンプリングを行う（Ｓ５１）。この後、先ずセレクタ７の端子ｄ（ＡＤ変換チャネルＣＨ１）を選択してＡＤ変換を行い（Ｓ５２）、ＡＤ変換による変換結果が所定範囲であれば、例えば一定レベル以下であるか否かを判別し（Ｓ５３）、そうでなければそのときの測定データ（ＣＨ１Ｄａｔａ）をＡＤ変換結果として採用する（Ｓ５７）。一定レベル以下の場合にはセレクタ７の端子ｃ（ＡＤ変換チャネルＣＨ２）を選択し、ＡＤ変換回路３を用いてＡＤ変換を行い（Ｓ５５）、この変換値（ＣＨ２Ｄａｔａ）に対して例えば図８で説明した“測定値／Ｇ−Ｏ”の演算を行って（Ｓ５６）、測定値に対するゲインの誤差とオフセットを相殺する。誤差が相殺されたデータに対して１／Ｎの演算が行われて、Ａ／Ｄ変換データが作成される（Ｓ５７）。
同時サンプリングを採用する第４の例においても第３の例と同様の作用効果を得ることができる。特に、周期の短い高速の入力信号に対してマルチサンプリングを行う場合には第４の例を採用した方が対応が容易である。
《ＡＤ変換システムの第５の例》
図１８には図１０のサーボシステムに適用した第３の例を改良した第５の例が示される。例えば図１０のＰＩ制御回路２２は比例若しくは比率演算において乗算を行うことが想定される。また、図示はしないが、電子計量システムなどのように計測値を重量などに変換して表示するシステムでは、後から計測値に乗算を行う。そこで、図１０のシステムでは演算回路２０で１／Ｎの演算を行っているが、ＰＩ制御回路２２のようにその後段で乗算を行うシステムの場合には、後段回路の乗算係数をアンプ５ＤのゲインＮぶんだけ小さくしておけば、演算回路２０にける１／Ｎの除算を省略でき、その分だけ、演算処理時間を短縮することができる。図１８では、ＡＤ変換チャネルＣＨ２を介して測定されたＡＤ変換データに対して“測定値／Ｇ−Ｏ”の演算を行ってゲインの誤差とオフセットが相殺されたデータ（ＣＨ２Ｄａｔａ）に対して１／Ｎの演算を行わない。その後段のＰＩ制御回路に代表されるような比例制御回路３０に、比例係数Ｋを乗算する回路３０Ａと比例係数Ｋ／Ｎを乗算する回路３０Ｂとを設け、その出力をセレクタ３０Ｃで選択してＤＡ変換回路４に出力可能にされる。ＣＰＵ２は、ＡＤ変換チャネルＣＨ２を用いたＡＤ変換結果を用いる場合にはセレクタ３０Ｃで回路３０Ｂの出力を選択させる。
《ＡＤ変換システムの第６の例》
以上の例は、ＡＤ変換システムにおいて増幅率が１よりも大きな増幅回路のゲインとオフセットを校正してビット精度の異なるＡＤ変換データの連続性を保証するものである。本発明に係るＡＤ変換システムではその用途に応じて増幅率が１よりも大きな増幅回路に代えて増幅率が１よりも小さな増幅回路即ち減衰器（アッテネータ）を用いることも可能である。第６の例ではＡＤ変換チャネルに減衰器を持つＡＤ変換システムについて説明する。
例えば、図１９に例示されるように、電圧計のレンジ切り替えなどに適用することができ、従来は精密抵抗で分圧を行っていたシステムを、大まかに抵抗Ｒ１，Ｒ２で分圧し、ＤＡコバータから出力した電圧を分圧した系としない系とをＡＤ変換回路でＡＤ変換し、その変換結果を用いて上記同様に校正した減衰比を取得しておき、減衰した系からの計測値に対してその校正された減衰比を用いることによって、レンジ切換えにおいてデータの連続性を容易に確保することができる。増幅と異なりオフセット電圧が発生しないので減衰比の校正は簡単である。
他の例として図２０に例示されるボイスレコーダなどのデジタルリミッタへの応用を挙げることができる。ボイスレコーダでは音声入力信号をクリップさせないようにすることが重要である。アナログのＡＧＣ（Automatic Gain Control）回路では応答遅れが回避できない。図２０のように減衰器(減衰率＝１／Ｍ)４０で、特に限定するものではないが、例えば約−１２ｄＢ (１／４)の信号も常時取得しておき、クリップした時に、約−１２ｄＢの信号を４倍（Ｍ倍）したデータを入れ替えて接続すれば、連続性のあるデータでクリップしない音声を記録することができる。データとしては２bit分拡張されているが、後の処理でどのようにでも扱うことができる。ＤＡ変換回路４がそのビット数に対応していればそのままでよい。
図２０において演算回路２０Ｂは、減衰器４０で１／Ｍに減衰されたＡＤ変換チャネルＣＨ２のＡＤ変換結果データに対する減衰率の補正を上記同様に行い、その結果データ（ＣＨ２Ｄａｔａ）をＭ倍して出力する。また、ＡＤ変換チャネルＣＨ１のＡＤ変換結果データ（ＣＨ１Ｄａｔａ）をそのまま出力する。ＣＰＵ２は演算回路２０Ｂから出力される双方のデータを順次メモリ４１に格納する。ＣＰＵ２は図２１に例示されるように、ＡＤ変換チャネルＣＨ１経由のデータがクリップするまでは当該データを選択し、クリップしたときはＡＤ変換チャネルＣＨ２経由のデータをＭ倍して選択するように、音声データなどの記録を制御する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ＡＤＣのオフセットは増幅回路それ自体が備える回路構成を用いてキャンセルしてもよい。この場合にはステップＳ３５に示される“（測定値−Ｏst）×Ｇexp／Ｇin”の演算を、“（測定値）×Ｇexp／Ｇin”とすればよい。また、増幅回路はＰＧＡに限定されず、ゲイン固定のアンプであってもよい。
図３、４及び図５に基づいて説明したビット拡張処理の演算方法は一例であり、変換レンジの別の場所のビット精度を高くしたい場合や異なるディジタルコードを用いる場合などに応じて最適な演算方法を採用すればよい。
また、ビット精度可変のＡＤ変換動作においてアンプ５で増幅した信号に対するＡＤ変換結果に対して行う上記誤差相殺演算、ｎビット分のビット拡張演算はその都度行わなくてもよい。予め夫々の演算結果に対するルックアップテーブルを用意しておき、アンプ５で増幅した信号に対するＡＤ変換をインデックスとしてルックアップテーブルをアクセスして対応するＡＤ変換結果を取得するようにしてもよい。また、本発明のデータ処理装置はシングルチップのマイクロコンピュータに代表されるようなＬＳＩに限定されず、マルチチップでモジュール化された回路、配線基板上に構成される回路などであってもよい。
減衰器を用いる場合にも当然マルチサンプリングを行うことは可能である。マルチサンプリングはデュアルサンプリングに限定されず、２個以上の増幅回路や減衰器を用いる場合にも適用可能である。
前記演算回路２０の機能はＣＰＵ２とその動作プログラムによいって実現してもよい。
１、１Ａ〜１Ｆ マイクロコンピュータ（ＭＣＵ）
２ 中央処理装置（ＣＰＵ）
３ ＡＤ変換回路（ＡＤＣ）
ＣＨ１、ＣＨ２ ＡＤ変換チャネル
４ ＤＡ変換回路（ＤＡＣ）
５ プログラマブル・ゲイン・アンプ（ＰＧＡ）
５Ａ〜５Ｄ 増幅回路
６ セレクタ（ＳＷ１）
７、７Ａ セレクタ（ＳＷＳ２）
ＳＣ１，ＳＣ２ サンプリング容量
ＢＵＦ１，ＢＵＦ２ バッファ
８ ＲＡＭ
９ 不揮発性メモリ（ＦＬＡＳＨ）
１１ アナログ入力ポート
１２ ディジタル入出力ポート
２０ 演算回路
３０ 比例制御回路
Ｒ１，Ｒ２ 分圧抵抗
４０ 減衰器

Claims (26)

  1. ＤＡ変換回路、増幅回路、ＡＤ変換回路及び制御回路を有し、
    前記制御回路は期待ゲインを２ｎ（ｎは正の整数）とする前記増幅回路のキャリブレーション処理及びビット精度可変のＡＤ変換処理を制御し、
    前記キャリブレーション処理は、前記ＤＡ変換回路から出力した第１及び第２アナログ信号を前記増幅回路でそれぞれ増幅して前記ＡＤ変換回路でそれぞれ変換して得られる第１及び第２データと、前記第１及び第２アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路でそれぞれ変換して得られる第３及び第４データとに基づいて、前記第２データと前記第１データの差と前記第４データと前記第３データの差との比を、前記増幅回路のゲインとして演算する処理であり、
    前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、誤差が相殺されたデータに基づいて、異なるビット精度のデータ間の連続性を保証するようにビット拡張された変換データを取得する処理である、データ処理装置。
  2. 前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、異なるビット精度のデータ間の連続性を保証するように、前記誤差が相殺されたデータをビット拡張する処理である、請求項１記載のデータ処理装置。
  3. 前記ビット拡張する処理における拡張ビット数はｎビットである、請求項２記載のデータ処理装置。
  4. ＤＡ変換回路、増幅回路、ＡＤ変換回路及び制御回路を有し、
    前記制御回路は期待ゲインを２ｎ（ｎは正の整数）とする前記増幅回路のキャリブレーション処理及びビット精度可変のＡＤ変換処理を制御し、
    前記キャリブレーション処理は、前記ＤＡ変換回路から出力した第１及び第２アナログ信号を前記増幅回路でそれぞれ増幅して前記ＡＤ変換回路でそれぞれ変換して得られる第１及び第２データと、前記第１及び第２アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路でそれぞれ変換して得られる第３及び第４データとに基づいて、前記第２データと前記第１データの差と前記第４データと前記第３データの差との比を前記増幅回路のゲインとし、前記第３データから前記第１データを前記演算で得られたゲインで除した値を引いた値、又は、前記第４データから前記第２データを前記演算で得られたゲインで除した値を引いた値を前記増幅回路のオフセットとして、それぞれ演算する処理であり、
    前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果から前記オフセットを減算し、減算結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、誤差が相殺されたデータに基づいて、異なるビット精度のデータ間の連続性を保証するようにビット拡張された変換データを取得する処理である、データ処理装置。
  5. 前記ビット精度可変のＡＤ変換処理は、ビット精度を高くすべき被計測アナログ信号に対して前記増幅回路で増幅した信号をＡＤ変換回路で変換し、変換結果から前記オフセットを減算し、減算結果に、前記演算で得られたゲインに対する前記期待ゲインの比率を乗算してゲインの誤差を相殺し、異なるビット精度のデータ間の連続性を保証するように、前記誤差が相殺されたデータをビット拡張する処理である、請求項４記載のデータ処理装置。
  6. 前記ビット拡張する処理における拡張ビット数はｎビットである、請求項５記載のデータ処理装置。
  7. 前記ビット拡張する処理は、ビット精度を高くすべき範囲が０を基点とする範囲のとき、前記相殺したデータの最上位側をｎビット増やすようにビット拡張する処理である、請求項３又は６記載のデータ処理装置。
  8. 前記ビット拡張する処理は、ビット精度を高くすべき範囲が変換レンジの途中を基点とする範囲のとき、前記基点のデータをｎビット左シフトして得られるデータに、前記基点のデータに対する前記相殺されたデータの差分を加算する処理である、請求項３又は６記載のデータ処理装置。
  9. 前記増幅回路は前記制御回路によってゲインが可変にされるプログラマブル・ゲイン・アンプである、請求項１又は４記載のデータ処理装置。
  10. １個の半導体基板に形成されている、請求項１又は４記載のデータ処理装置。
  11. 前記制御回路はプログラムを実行することによって制御動作を行うＣＰＵである、請求項１０記載のデータ処理装置。
  12. 前記キャリブレーション処理による測定結果を前記ＣＰＵの制御によって格納する書換え可能な不揮発性メモリを更に有する、請求項１１記載のデータ処理装置。
  13. 前記計測対象とするアナログ信号を外部から入力するアナログ入力ポートを更に有する、請求項１２記載のデータ処理装置。
  14. 前記制御回路は更に、前記増幅回路を用いないビット精度一定のＡＤ変換処理と、前記増幅回路を用いるビット精度一定のＡＤ変換処理とを更に制御する、請求項１又は４記載のデータ処理装置。
  15. ＤＡ変換回路、増幅回路、ＡＤ変換回路及び制御回路を有するデータ処理システムであって、
    前記制御回路は前記増幅回路のキャリブレーション処理とＡＤ変換処理を制御し、
    前記制御回路は、前記キャリブレーション処理において、前記ＤＡ変換回路から出力した第１及び第２アナログ信号を前記増幅回路にそれぞれ増幅させ前記ＡＤ変換回路でそれぞれ変換して得られる第１及び第２データと、前記第１及び第２アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路でそれぞれ変換して得られる第３及び第４データとに基づいて、前記第２データと前記第１データの差と前記第４データと前記第３データの差との比を、前記増幅回路のゲインとして演算し、
    前記制御回路は、前記ＡＤ変換処理において、所定の被計測アナログ信号に対して前記増幅回路で増幅された信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさにすることによって変換結果のビット精度を高くする、データ処理システム。
  16. 前記増幅回路はゲインが１よりも大きな回路である、請求項１５記載のデータ処理システム。
  17. 前記増幅回路はゲインが１よりも小さな回路である、請求項１５記載のデータ処理システム。
  18. 前記所定の被計測アナログ信号はＡＤ変換回路の変換レンジに対して所定範囲内の小さな信号である、請求項１５記載のデータ処理システム。
  19. 前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅された信号をサンプリングしてＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさにすることによって変換結果のビット精度を高くする、請求項１５記載のデータ処理システム。
  20. 前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅された信号とされていない被計測アナログ信号の夫々を並列的にサンプリングし、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅されてサンプリングされている信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさにするによって変換結果のビット精度を高くする、請求項１５記載のデータ処理システム。
  21. ＤＡ変換回路、増幅回路、ＡＤ変換回路及び制御回路を有するデータ処理システムであって、
    前記制御回路は前記増幅回路のキャリブレーション処理とＡＤ変換処理を制御し、
    前記制御回路は、前記キャリブレーション処理において、前記ＤＡ変換回路から出力した第１及び第２アナログ信号を前記増幅回路にそれぞれ増幅させ前記ＡＤ変換回路でそれぞれ変換して得られる第１及び第２データと、前記第１及び第２アナログ信号を前記増幅回路で増幅せずに前記ＡＤ変換回路でそれぞれ変換して得られる第３及び第４データとに基づいて、前記第２データと前記第１データの差と前記第４データと前記第３データの差との比を前記増幅回路のゲインとし、前記第３データから前記第１データを前記演算で得られたゲインで除した値を引いた値、又は、前記第４データから前記第２データを前記演算で得られたゲインで除した値を引いた値を前記増幅回路のオフセットとして、それぞれ演算し、
    前記制御回路は、前記ＡＤ変換処理において、所定の被計測アナログ信号に対して前記増幅回路で増幅された信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさとし且つそこから前記演算されたオフセットを減算して、変換結果のビット精度を高くする、データ処理システム。
  22. 前記増幅回路はゲインが１よりも大きな回路である、請求項２１記載のデータ処理システム。
  23. 前記増幅回路はゲインが１よりも小さな回路である、請求項２１記載のデータ処理システム。
  24. 前記所定の被計測アナログ信号はＡＤ変換回路の変換レンジに対して所定範囲内の小さな信号である、請求項２１記載のデータ処理システム。
  25. 前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅された信号をサンプリングしてＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさとし且つそこから前記演算されたオフセットを減算して、変換結果のビット精度を高くする請求項２１記載のデータ処理システム。
  26. 前記制御回路は、ＡＤ変換処理において、前記増幅回路で増幅された信号とされていない被計測アナログ信号の夫々を並列的にサンプリングし、前記増幅回路で増幅せずに前記ＡＤ変換回路で変換して得られるデータが所定の被計測アナログ信号であることを判別したとき、前記増幅回路で増幅されてサンプリングされている信号をＡＤ変換回路で変換し、変換結果を、前記演算されたゲイン分の一の大きさとし且つそこから前記演算されたオフセットを減算して、変換結果のビット精度を高くする請求項２１記載のデータ処理システム。
JP2009223765A 2009-03-31 2009-09-29 データ処理装置及びデータ処理システム Expired - Fee Related JP5465965B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009223765A JP5465965B2 (ja) 2009-03-31 2009-09-29 データ処理装置及びデータ処理システム
US12/730,978 US8077065B2 (en) 2009-03-31 2010-03-24 Data processing device and data processing system
US13/279,076 US8614636B2 (en) 2009-03-31 2011-10-21 Data processing device and data processing system
US14/095,669 US8981975B2 (en) 2009-03-31 2013-12-03 Data processing device and data processing system

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009084822 2009-03-31
JP2009084822 2009-03-31
JP2009223765A JP5465965B2 (ja) 2009-03-31 2009-09-29 データ処理装置及びデータ処理システム

Publications (2)

Publication Number Publication Date
JP2010259035A JP2010259035A (ja) 2010-11-11
JP5465965B2 true JP5465965B2 (ja) 2014-04-09

Family

ID=42783479

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009223765A Expired - Fee Related JP5465965B2 (ja) 2009-03-31 2009-09-29 データ処理装置及びデータ処理システム

Country Status (2)

Country Link
US (3) US8077065B2 (ja)
JP (1) JP5465965B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137168A1 (ja) * 2009-05-29 2010-12-02 三菱電機株式会社 アナログユニット
US8860593B2 (en) 2011-04-22 2014-10-14 Renesas Electric Corporation Data processing system
US8751069B2 (en) * 2011-06-16 2014-06-10 The Boeing Company Dynamically reconfigurable electrical interface
JP5713450B2 (ja) * 2011-08-23 2015-05-07 ルネサスエレクトロニクス株式会社 データ処理装置、データ処理システム及び電力量計
DE102011082479A1 (de) * 2011-09-12 2013-03-14 Robert Bosch Gmbh Verfahren zum Verstärken eines zur Fahrzeugumfelddetektion geeigneten Echosignals und Vorrichtung zum Durchführen des Verfahrens
TWI456907B (zh) * 2012-12-14 2014-10-11 Univ Nat Chiao Tung 數位類比轉換電路及其權重誤差估測與校正方法
US9444482B2 (en) * 2013-06-27 2016-09-13 Hitachi, Ltd. Analog-to-digital converter
US9716841B2 (en) * 2014-06-20 2017-07-25 Analog Devices, Inc. Adaptive gain adjustment in an imaging system
JP6486237B2 (ja) * 2015-08-06 2019-03-20 アズビル株式会社 Ａｄ変換装置
JP2019047173A (ja) 2017-08-30 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置、信号処理システム、及び信号処理方法
JP2022146460A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体回路、受信装置及びメモリシステム
US11901909B2 (en) * 2022-05-20 2024-02-13 Qualcomm Incorporated Dynamic range adjustment for analog-to-digital converter (ADC)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52119161A (en) * 1976-03-31 1977-10-06 Toshiba Corp Analog to digital convertor
JPH0427222Y2 (ja) * 1986-09-29 1992-06-30
JPH0734540B2 (ja) * 1988-07-18 1995-04-12 松下電器産業株式会社 Ａ／ｄ変換装置
US5006851A (en) 1988-07-18 1991-04-09 Matsushita Electric Industrial Co., Ltd. Analog-to-digital converting system
JP2781601B2 (ja) * 1989-06-07 1998-07-30 株式会社日立製作所 電動機制御装置
JP3182165B2 (ja) * 1991-04-26 2001-07-03 シャープ株式会社 Ａ／ｄ変換回路
US5422643A (en) * 1993-02-24 1995-06-06 Antel Optronics Inc. High dynamic range digitizer
JPH07131350A (ja) * 1993-11-02 1995-05-19 Mitsubishi Electric Corp アナログデータ変換回路
US6031478A (en) * 1998-02-19 2000-02-29 Nortel Networks Corporation Dynamic range extension of wideband receiver
JP2000174622A (ja) 1998-09-28 2000-06-23 Ando Electric Co Ltd Ａ／ｄ変換回路
JP2001102927A (ja) 1999-09-30 2001-04-13 Seiko Epson Corp アナログデジタル変換装置
US6445319B1 (en) * 2000-05-10 2002-09-03 Texas Instruments Incorporated Analog to digital converter circuit
JP2001339303A (ja) * 2000-05-30 2001-12-07 Matsushita Electric Ind Co Ltd Ａ／ｄ変換回路
US6720902B2 (en) * 2001-06-08 2004-04-13 Amersham Biosciences (Su) Corp High dynamic range digital converter
US7146283B2 (en) * 2004-08-16 2006-12-05 National Instruments Corporation Calibrating analog-to-digital systems using a precision reference and a pulse-width modulation circuit to reduce local and large signal nonlinearities
US7209066B1 (en) * 2005-10-18 2007-04-24 Honeywell International Inc. Circuit and method for extending microcontroller analog input capability
JP2007267126A (ja) * 2006-03-29 2007-10-11 Daihen Corp デジタル出力装置

Also Published As

Publication number Publication date
US20100245140A1 (en) 2010-09-30
US8981975B2 (en) 2015-03-17
US20120062403A1 (en) 2012-03-15
US20140091956A1 (en) 2014-04-03
US8614636B2 (en) 2013-12-24
JP2010259035A (ja) 2010-11-11
US8077065B2 (en) 2011-12-13

Similar Documents

Publication Publication Date Title
JP5465965B2 (ja) データ処理装置及びデータ処理システム
TWI509997B (zh) 資料轉換電路及其方法
US7187310B2 (en) Circuit calibration using voltage injection
JP4811339B2 (ja) Ａ／ｄ変換器
US8471737B2 (en) System and method for providing high resolution digital-to-analog conversion using low resolution digital-to-analog converters
JP2010035140A (ja) アナログデジタル変換器
JP6650788B2 (ja) 半導体装置
JP2005304033A (ja) ディジタル的に自己校正するパイプラインａｄｃ及びその方法
TW201713043A (zh) 具有自我校正機制的晶片與其校正方法
US8223049B2 (en) Charge injection mechanism for analog-to-digital converters
JP2005318582A (ja) パイプラインａｄｃ較正方法およびその装置
US10862493B2 (en) Techniques to improve linearity of R-2R ladder digital-to-analog converters (DACs)
JP6486237B2 (ja) Ａｄ変換装置
JP2004222274A (ja) アナログ／ディジタル変換器及び電子回路
CN114189245A (zh) Adc校准电路及其控制方法、存储介质
JP3877747B1 (ja) Ａ／ｄ変換装置
JP5713450B2 (ja) データ処理装置、データ処理システム及び電力量計
KR100446283B1 (ko) 아날로그/디지털 변환기를 포함한 다단구조의 프로그래머블이득 제어 증폭장치 및 그에 따른 이득 오차 보정방법
WO2004062108A1 (ja) アナログ／ディジタル変換器及び電子回路
JP4322660B2 (ja) Ｄａコンバータ
JP3499674B2 (ja) Ｄ／ａコンバーターの特性の測定方法及びｄ／ａコンバーターの特性の測定ユニット
JP2013131838A (ja) Ｄ／ａコンバータシステムおよびそれを用いた試験装置
JP4317725B2 (ja) Ｄａコンバータ
JP2001308705A (ja) ディジタル／アナログ変換器およびその変換誤差低減化方法
JP2000244317A (ja) Ｄａ変換器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140123

R150 Certificate of patent or registration of utility model

Ref document number: 5465965

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees