JP4322660B2 - Ｄａコンバータ - Google Patents

Description

本発明は、ＤＡコンバータに関し、例えば半導体試験装置に適用することができる。本発明は、最上位ビットに対応した電圧発生手段から順次必要な電圧発生手段を選択して行くようにしたことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。これにより調整作業を省略して、簡易な構成により高精度の出力電圧を簡単に得ることができる。

従来、例えば半導体製造工程においては、半導体試験装置により種々の特性を測定して出荷するようになされており、この半導体試験装置に設けられる測定ユニットの１つにＤＡコンバータによる電圧発生回路が設けられるようになされている。

このようなＤＡコンバータにおいては、例えば加算回路構成の演算増幅回路により構成され、この加算回路に係る入力抵抗の切り換えにより出力電圧を切り換えるようになされている。すなわちこの種のＤＡコンバータにおいては、所定の基準電圧に一端を接続してなる複数の入力抵抗がそれぞれスイッチ回路を介して演算増幅回路の反転入力端に接続され、上位のコントローラから出力される入力データに応じてこれら複数のスイッチ回路をオンオフ制御することにより、入力データにより指示された出力電圧を出力するようになされている。

このようにして構成される演算増幅回路構成のＤＡコンバータにおいては、帰還抵抗と入力抵抗との比により出力電圧が決まり、これによりこれら抵抗における抵抗値のばらつきが出力電圧のばらつきとなり、入力データの上位ビット側に対応する入力抵抗程、ばらつきの小さな高い精度が必要となる。すなわち例えば入力データが１６ビットの場合に、最上位ビットに対応する出力電圧における誤差を、最下位ビットに対応する出力電圧以下に設定する場合、最上位ビットの入力抵抗においては、誤差を０．００３〔％〕以下にすることが必要になる。これに対して一般に、高精密抵抗にあっては、誤差が０．１〔％〕であり、超高精密抵抗にあっても、誤差が０．０１〔％〕である。

これにより半導体試験装置に適用されるＤＡコンバータにおいては、上位ビット側の入力抵抗を微調整して出力電圧の誤差を調整するようになされていた。またこのような入力抵抗の微調整に代えて、別途、補正用のＤＡコンバータにより補正用電圧を生成し、この補正用電圧によりＤＡコンバータの出力電圧を補正するようになされていた。

また実開平７−１６４３６号公報には、複数のＤＡコンバータの入力段にそれぞれ加算器を設け、入力ディジタルデータと所定のオフセット値とを加算した結果を各ＤＡコンバータに出力することにより、リニヤリティ誤差を少なくする方法が提案されるようになされている。

しかしながらこれらの方法により出力電圧の誤差を小さくする場合にあっては、構成が煩雑になり、さらには調整作業が煩雑になる問題がある。
実開平７−１６４３６号公報

本発明は以上の点を考慮してなされたもので、調整作業を省略して簡易な構成により簡単に高精度の出力電圧を得ることができるＤＡコンバータを提案しようとするものである。

係る課題を解決するため請求項１の発明においては、目標電圧を表すディジタルの入力データをアナログの電圧に変換するＤＡコンバータであって、複数ビットよりなるディジタルデータ入力端子を有し、該ディジタルデータ入力端子の各ビットに対応して設けられ、その最上位ビットに対応して最も大きな電圧を発生すると共に下位ビットにかけて順次低い電圧を発生する複数の電圧発生手段と、前記各電圧発生手段の出力電圧を加算する加算手段と、前記各電圧発生手段の出力電圧の実測値を記憶した記憶手段と、前記ディジタルの入力データ及び前記記憶手段に記憶された情報に基づいて、前記電圧発生手段を選択する制御手段とを備え、前記各ビットとも、当該ビットに対応した電圧発生手段で発生する電圧による前記加算手段の出力電圧が、該ビットよりも下位の全てのビットに対応した電圧発生手段で発生可能な電圧に微小電圧を加算した場合の前記加算手段の出力電圧値以下になるように設定され、前記制御手段は、前記ディジタルデータ入力端子の最上位ビットに対応するビットを処理ビットに設定し、該設定された処理ビットに対応した電圧発生手段の前記実測値と前記ディジタル入力データによる目標電圧とを比較し、該比較結果に基づいて前記処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による前記処理ビットに対応した前記実測値と前記目標電圧との差分を残り電圧として設定すると共に前記処理ビットに隣接する下位側のビットにより前記処理ビットを更新し、前記設定された残り電圧と前記更新された処理ビットに対応した電圧発生手段の前記実測値とを比較し、該比較結果に基づいて前記更新された処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による前記更新された処理ビットに対応した前記実測値と前記残り電圧との差分により前記残り電圧を更新し、以下順次更新された残り電圧が最小分解能による電圧値以下となるまで前記処理ビットに対応した電圧発生手段を選択するか否かの判断を行うようにする。

また請求項２の発明においては、請求項１の構成において、微小電圧を、最下位ビットの目標電圧とする。

請求項１の構成によれば、ディジタルデータ入力端子の最上位ビットに対応して最も大きな電圧を発生すると共に、下位ビットにかけて順次低い電圧を発生するようになされ、
前記各ビットとも、当該ビットに対応した電圧発生手段で発生する電圧による前記加算手段の出力電圧が、該ビットよりも下位の全てのビットに対応した電圧発生手段で発生可能な電圧に微小電圧を加算した場合の前記加算手段の出力電圧値以下になるように設定された複数の電圧発生手段のなかから、ディジタルの入力データに応じた電圧発生手段を選択するにつき、ディジタルデータ入力端子の最上位ビットに対応する最上位ビットの電圧発生手段から順次必要な電圧発生手段を選択して行くことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。

また請求項２の構成によれば、請求項１の構成において、微小電圧を最下位ビットの目標電圧としたことにより、出力電圧の単調増加性を確保することができる。

本発明によれば、最上位ビットに対応した電圧発生手段から順次必要な電圧発生手段を選択して行くようにしたことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。これにより調整作業を省略して、簡易な構成により高精度の出力電圧を簡単に得ることができる。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

図２は、本発明の実施例に係るＤＡコンバータを示すブロック図である。なおこの実施例においては、説明を簡単にするため８ビットのＤＡコンバータについて例示するが、実際には１２ビット程度以上の高分解能のＤＡコンバータに本発明を適用して好適である。このＤＡコンバータ１は、例えば半導体試験装置の測定ユニットに設けられ、上位のコントローラから出力される目標電圧を指示する８ビットの入力データＶinにより対応する出力電圧Ｖoutを出力する。このＤＡコンバータ１に係る半導体試験装置では、例えばこの出力電圧Ｖoutを測定対象に印加してこの測定対象の特性を評価するようになされている。

このＤＡコンバータ１においては、加算回路構成による演算増幅回路４により出力電圧Ｖoutを出力する。すなわちこのＤＡコンバータ１において、基準電源２は、精度の高い一定電圧の基準電圧−Ｖrefを生成して出力する。入力抵抗Ｒ１〜Ｒ８は、それぞれディジタルデータ入力端子Ｔ１の各ビットに対応して設けられた入力抵抗であり、一端が基準電源２に接続され、他端がそれぞれスイッチ回路ＳＷ１〜ＳＷ８に接続される。スイッチ回路ＳＷ１〜ＳＷ８は、例えば電界効果型トランジスタにより構成され、入力データＶinに応じた制御回路３の制御によりオンオフ動作してそれぞれ対応する入力抵抗Ｒ１〜Ｒ８を演算増幅回路４の反転入力端子に選択接続する。また演算増幅回路４においては、これらスイッチ回路ＳＷ１〜ＳＷ８が反転入力端に接続され、また出力端と反転入力端との間に帰還抵抗Ｒｆｂが設けられ、非反転入力端が接地されるようになされている。

これらにより演算増幅回路４においては、次式により示すように、反転入力端に接続される入力抵抗Ｒ１〜Ｒ８による抵抗値Ｒiと帰還抵抗Ｒfbとの比により基準電圧−Ｖrefに対応する出力電圧Ｖoutを出力するようになされ、制御回路３によるスイッチ回路ＳＷ１〜ＳＷ８のオンオフ制御により出力電圧Ｖoutを切り換えるようになされている。

このようにして構成されるＤＡコンバータ１において、入力抵抗Ｒ１〜Ｒ８においては、入力抵抗Ｒ１がディジタルデータ入力端子Ｔ１の最下位ビットに割り当てられ、入力抵抗Ｒ８側が上位ビット側に割り当てられる。これによりこれら入力抵抗Ｒ１〜Ｒ８は、入力抵抗Ｒ１の抵抗値が最も大きくなるように設定され、この入力抵抗Ｒ１から入力抵抗Ｒ８側の抵抗にあっては、順次、抵抗値が概ね１／２に設定されるようになされている。

このような入力抵抗Ｒ１〜Ｒ８においては、演算増幅回路４に接続された際に出力される出力電圧Ｖoutが、対応する入力データによる目標電圧より低くなるように設定される。このＤＡコンバータ１では、各入力抵抗Ｒ１〜Ｒ８の下位側の入力抵抗の設定により、この目標電圧より低くなった出力電圧Ｖoutを補正する。またこの補正を、実際に測定した出力電圧Ｖoutを基準にして実行し、これにより入力抵抗に要求される抵抗値の精度を低減し、調整作業を省略して簡易な構成により高精度の出力電圧Ｖoutを出力する。

また上記各入力抵抗Ｒ１〜Ｒ８の抵抗値は、抵抗値の誤差によって生ずる各ビット毎の出力電圧のばらつきを考慮して、上記出力電圧Ｖoutの補正によって単調増加性が保証されるように決定される。

具体的に、入力抵抗の精度によりこの特定ビットの入力抵抗による演算増幅回路４の出力電圧が最大電圧及び最小電圧の範囲でばらつく場合に、この最大電圧より微小電圧Vsを減算した電圧値が、この特定ビットより下位ビットの全ての入力抵抗が最小電圧側に最大にばらついて得られる演算増幅回路４の出力電圧（いわゆるワーストケースによる出力電圧）以下になるように、該特定ビットの入力抵抗の抵抗値を設定する。ここでこの微小電圧Ｖsは、最小分解能の電圧であり、最下位ビットの入力抵抗Ｒ１による出力電圧の目標値（理論値）であり、最下位ビットの目標電圧である。

すなわち各ビットに対応した各入力抵抗Ｒ１〜Ｒ８の値は、最下位ビット（ＬＳＢ）から順次以下のようにして設定される。なお以下において、抵抗値がプラス側に最大の誤差を持っていた場合の出力電圧値をそのビットの最小電圧値とし、これとは逆に抵抗値がマイナス側に最大の誤差を持っていた場合の出力電圧値をそのビットの最大電圧値と呼ぶ。

まず最下位ビット（以下これをビット１と呼ぶ）において、最大電圧値をＶ_1(MAX)、最小電圧値をＶ_1(MIN)としたとき、次式、

となるようにビット１の出力電圧値Ｖ₁を定める。（Ｖ _{１（ＭＡＸ）} は上記の定義よりVs以下でよいわけであるが、Ｖ _{１（ＭＡＸ）} を小さくすると、それに伴ってＶ _{１（ＭＩＮ）} も小さくなる。すると後述のように最大出力電圧の低下が大きくなるので、Ｖ _{１（ＭＡＸ）} は（2）式のようにVsと同じ値にする。）この場合、ビット１に対応した抵抗Ｒ１の抵抗値がマイナス側に最大の誤差を持っていたとした場合の抵抗値（以下これを最小抵抗値と呼ぶ）をＲ_{１（ＭＩＮ）}とすると、次式、

を満足するように抵抗Ｒ１の抵抗値を定める。但し、Ｖ_1(MAX)は抵抗Ｒ１の抵抗値が最小抵抗値Ｒ_1(MIN)のときのビット１の出力電圧値である。これにより（２）式の関係が満足される。

またビット１に対応する抵抗Ｒ１の定格値をＲ₁、プラス側に最大の誤差を持っていたとした場合の抵抗値（以下これを最大抵抗値と呼ぶ）をＲ_1(MAX)、最大誤差を±ΔＲ₁とすると、次式、

となる。

次に、ビット１の１つ上位側のビット（以下これをビット２と呼ぶ）において、最大電圧値をＶ_2(MAX)としたとき、次式、

を満足するようにビット２の出力電圧値Ｖ₂を定める。この場合、ビット２に対応する抵抗Ｒ２の最小抵抗値をＲ_2(MIN)とすると、次式、

を満足するようにビット２に対応する抵抗Ｒ２の抵抗値を定める。これにより（６）式の関係が満足される。

またビットｉにおいて、これより下位のビットの出力電圧値が全て最小電圧であるとし、これらが全て選択された場合に出力される電圧値を、ΣＶ_i-1(MIN)とすると、次式、

を満足するようにｉ番目のビットの出力電圧Ｖiを定める。この場合ビットｉにおいて、次式、

を満足するように抵抗Ｒiの最小抵抗値Ｒ_i(MIN)を定める。但し、Σ１／Ｒ_i-1(MAX)は、１／Ｒ_i-1(MAX)＋１／Ｒ_i-2(MAX)＋１／Ｒ_i-3(MAX)＋……＋１／Ｒ_2(MAX)＋１／Ｒ_1(MAX)を表すものとする。これにより（８）式の関係が満足される。

なおビットｉの定格出力電圧Ｖ_i(NOM)は、誤差電圧の最大値をＶeiとすると、次式、

によって表すことができる。

これらによりこのＤＡコンバータ１では、調整作業を省略して簡易な構成により高精度の出力電圧Ｖoutを出力して、単調増加性を確保し、さらには所望する分解能を確保できるようになされている。

すなわちこのように入力抵抗Ｒ１〜Ｒ８を設定すると、ビット１（最下位ビット）において、出力電圧の最大誤差をＶe₁、ビット１の定格出力電圧（設計中心値）をＶ_1(NOM)とすると、ビット１の最大電圧Ｖ_1(MAX)について、次式、

の関係が成り立つ。

またビット１の最小電圧Ｖ_1(MIN)については、次式、

の関係が成り立つ。

次にビット２において、最大電圧をＶ_2(MAX)、最小電圧をＶ_2(MIN)とすると、次式、

となることにより、（６）式、（１１）式及び（１２）式より、次式、

となり、さらに（１３）式より、次式、

となる。従ってビット２及びビット１が最小値でありこれらが全て選択された場合の出力電圧ΣＶ_2(MIN)は、次式、

によって表される。

さらにビット３について、最大電圧をＶ_3(MAX)、最小電圧をＶ_3(MIN)とすると、次式、

となることより、同様にして次式、

となる。従ってビット３、ビット２及びビット１が最小値でありこれらが全て選択された場合の出力電圧ΣＶ_3(MIN)は、次式、

によって表される。

以下、同様にして順次上位ビットについて求めると、最上位ビット（ビットｍ）の最大値Ｖ_m(MAX)は、次式、

となり、また最小値Ｖ_m(MIN)は、次式、

となる。

かくして最上位ビット（ビットｍ）を含めて全てのビットが最小値でありこれらが全て選択された場合の出力電圧ΣＶ_m(MIN)は、次式、

によって表される。

ここでビット数がｍであるＤＡコンバータの最大出力電圧（理論値）ΣＶ_mは、最小分解能に相当する電圧の理論値Ｖ_LSBを用いて、次式、

によって表されることにより、この最大出力電圧ΣＶmと、該D/Aコンバータにおいて、全てのビットから得られる電圧が全て最小値でありこれらが全て選択された場合（ワーストケース）の出力電圧ΣＶ_{ｍ（ＭＩＮ）}との差ΔＶ_ＤＡＣは、（２２）式及び（２３）式より、次式、

となる。

ここで微小電圧Ｖsを、Ｖs＝Ｖ_LSBとなるように選んだ場合は、ΔＶ_DACは、次式、

となる。

このように本実施例のＤＡコンバータ１において、全てのビットが選択された際の最大出力電圧は、各ビットで生ずる誤差電圧によって、（２３）式で示した論理値ΣＶ_mよりも（２５）式で表される電圧ΔＶ_DACだけ少なくなる。しかしながらその電圧ΔＶ_DACは、大きな係数が掛かる下位ビットの誤差電圧においてその絶対値が小さいことにより、ＤＡコンバータ１の出力電圧全体としては僅かな値としかならない。従ってＤＡコンバータ１において、各ビットに対応する抵抗Ｒ１〜Ｒ８として比較的誤差が大きなもの（例えば０．１％程度の誤差）を用いても、最大出力電圧の僅かな低下が生じるだけとなる。

また微小電圧Ｖsを最小分解能に相当する最下位ビットの目標電圧、即ち上記のV _LSB より僅かに大きくすることにより、微分非直線性誤差（単調増加性誤差）の僅かな劣化を伴うのみで最大出力電圧の低下を補うことができる。

しかしてこれら出力電圧Ｖoutの出力に係る加算回路構成の演算増幅回路においては、ディジタルデータ入力端子Ｔ１の各ビットに対応する複数の電圧発生手段として、基準電圧−Ｖrefと共に入力抵抗Ｒ１〜Ｒ８がディジタルデータ入力端子Ｔ１の各ビットに対応して設けられていて、これら複数の電圧発生手段による出力を演算増幅回路４、帰還抵抗Ｒfbによって加算して出力する加算手段とを構成するようになされている。またスイッチ回路ＳＷ１〜ＳＷ８は、入力データに応じてこれら複数の電圧発生手段による電圧を加算手段に供給するスイッチ回路を構成するようになされている。

記憶回路５は、不揮発性のメモリ素子ＮＶＲＡＭ（nonvolatile Random Access Memory）などで構成され、上記各ビットごとに、そのビットがセレクトされた時に得られる実際の出力電圧が、そのビットに対応する校正電圧として記録される。なおこの記憶回路５の記録においては、このＤＡコンバータ１の最終調整において、実際に出力電圧Ｖoutを測定して記録される。

制御回路３は、コンピュータにより構成され、所定のプログラムの実行により、記憶回路５に記憶されている各抵抗Ｒ１〜Ｒ８がセレクトされた時に得られる実際の出力電圧値に対応する校正電圧を参照して、Ｖinとして入力された目標電圧を出力するように制御信号Ｇ１〜Ｇ８によりスイッチ回路ＳＷ１〜ＳＷ８をオンオフ制御する。

この制御において、制御回路３は、ディジタルデータとして入力された目標電圧を残り電圧Ｖ_Ｃ０として一時保持すると共に、最上位ビットを処理ビットに設定し、該処理ビットに対応する入力抵抗（この場合はＲ８）による校正電圧を記憶回路５から読み出して残り電圧Ｖ_Ｃ０（＝目標電圧）と比較する。この比較結果により、目標電圧が記憶回路５から読み出された最上位ビットによる校正電圧以上である場合、制御回路３は処理ビットに対応するスイッチ回路（ＳＷ８）を「１」にすると共に、この校正電圧と目標電圧との差を、更新された残り電圧Ｖ_Ｃ１として、上述の一時保持した電圧Ｖ_Ｃ０をこの電圧に置き換える。これとは反対に、残り電圧Ｖ_Ｃ０（＝目標電圧）が記憶回路５から読み出された最上位ビットによる校正電圧未満であった場合は、処理ビットに対応するスイッチ回路（ＳＷ８）を「０」にする。また、残り電圧はＶ_Ｃ０（＝目標電圧）のままにしておく。次に制御回路３は、最上位ビットの１つ下位側のビット（ビット７）を処理ビットに設定し、このビットに対応する校正電圧を記憶回路５から読み出すと共に、この校正電圧と一時保持した電圧値（残り電圧）とを比較し、比較結果に基づいてこのビットに対応するスイッチ回路（ＳＷ７）を「１」又は「０」のいずれかに設定する。以下、同様にして残り電圧と下位ビットによる校正電圧との比較を残り電圧がＶs以下になるまで逐次実行し、必要なビットの選択を行う。

このような逐次比較により、最初にビットｉが選択されたとすると、その時に一時保持されている残り電圧は目標電圧Ｖinであるから、ビットｉの校正電圧をＶ_i、ビットｉ＋１の校正電圧をＶ_ｉ＋１、最大電圧をＶ_{ｉ＋１（ＭＡＸ）}とすると、次式、

であることにより、（８）式の関係及びビットｉの最小電圧Ｖ_i(MIN)と実出力電圧Ｖ_iとの大小関係より、次式、

が成立し、この結果、次式、

となる。この場合、目標電圧Ｖinからｉ番目のビットの校正電圧Ｖ_iを差し引いた後の残り電圧をＶ_Ｃ１とすると、次式、

となる。

なおビットｉが最上位ビットである場合は、Ｖ_i+1(MAX)は存在しないが、最上位ビットより上位に仮想のビットがあるものとして、その最大電圧をＶ_i+1(MAX)とする。

次に目標電圧Vinから現在選択されている処理ビットの校正電圧を差し引いた残り電圧V_C1が微小電圧Vs以下であれば、この処理ビットより下位のビットの選択は行わず、出力電圧は確定する。この場合、出力電圧の誤差は0〜−Vsの範囲に収まる。これに対して残り電圧Ｖ_Ｃ１が微小電圧V _S より大きければ、さらに下位のビットの選択を行う。

そしてビットｉより下位のビットｋが次に選択されたとすると、（３０）式におけるｉをｋに置き換えると共にＶinをＶ_Ｃ１に置き換え、残り電圧Ｖ_Ｃ１からビットｋの校正電圧Ｖ_kを差し引いた電圧値（更新された残り電圧）をＶ_Ｃ２として、次式、

が成立する。

ここで残り電圧Ｖ_Ｃ２が微小電圧Vs以下であれば、この処理ビットより下位のビットの選択は行わず、出力電圧が確定する。この場合、出力電圧の誤差は上記と同様に0〜−Vsの範囲に収まる。これに対して、残り電圧Ｖ_Ｃ２が微小電圧Vsより大きければ、さらに下位のビットの選択を行う。

このようにしてビットの選択は、残り電圧Ｖ_ＣＮが微小電圧Ｖs以下になるまで繰り返し行われる。最終段階での残り電圧をＶ_ＣＬとすると、V _１ の最大値はV _S であるから、最終的にビット１が選択された場合は、次式、

となる。

またビット１が選択されなかった場合は、次式、

となる。この（３３）式における残り電圧Ｖ_ＣＬは目標電圧Ｖinに対する誤差電圧を意味する。この場合、Ｖs≧Ｖ1であることにより、（３２）式、（３３）式より、出力電圧は、０から−Ｖs以内の誤差で校正され、Vs＝V _LSB とすると、出力電圧は目標電圧に対して0〜V _LSB 以内に収まることとなる。この結果１カウント離れて隣接する出力電圧の差は、V _LSB 〜0となり、単調増加性が保たれていることが分かる。

かかる方法においては、目標電圧Ｖin又は残り電圧Ｖ_ＣＮを記憶回路５に記憶されている処理ビットに対応する校正電圧と比較し、その比較結果によって該処理ビットに対応するスイッチ回路のオン、オフの選択を行うようになされている。これにより出力電圧の誤差は、上述のように０から−Ｖs以内となりマイナス側に偏っている。この点について、一般的には誤差は０を中心に正負に割り振られることが望ましく、そのようにするために、（３２）式の左辺及び右辺からそれぞれ１／２・Ｖsを減じて、次式、

となるようにすればよい。具体的には、残り電圧Ｖ_CNが規定値以下になったか否かの判定を行う際のしきい値を、Ｖs／２だけシフトさせればよい。

図１は、このような制御回路３のスイッチ回路ＳＷ１〜ＳＷ８の制御に係る処理手順を示すフローチャートである。制御回路３は、上位のコントローラからの入力データＶinの入力により電圧の出力が指示されると、この処理手順を開始し、ステップＳＰ１からステップＳＰ２に移り、処理ビットを最上位ビットに設定すると共に全てのビット対応スイッチ回路（ＳＷ１〜ＳＷ８）を「０」に仮設定し、さらに目標電圧を残り電圧Ｖ_Ｃ０として設定した後ステップＳＰ３に移る。

ステップＳＰ３において制御回路３は、処理ビット（最上位ビット）の校正電圧Ｖ_８を記憶回路５から読み出すと共に、この校正電圧Ｖ_８からＶs／２を差し引いた値が、残り電圧Ｖ_Ｃ０（＝目標電圧Ｖin）以下であるか否かを判断する。ここで処理ビットの校正電圧Ｖ_８からＶs／２を差し引いた値が、残り電圧Ｖ_Ｃ０（＝目標電圧Ｖin）以下である場合、すなわち比較結果が肯定である場合には、制御回路３は、ステップＳＰ３からステップＳＰ４に移り、処理ビット対応スイッチ回路ＳＷｉ（この場合、ｉ＝８）を「１」に設定し、続くステップＳＰ５に移る。

ステップＳＰ５において制御回路３は、残り電圧Ｖ_Ｃ０を、新たな残り電圧Ｖ_Ｃ１（＝目標電圧Ｖin−校正電圧Ｖ_８）に更新した後、ステップＳＰ７に移る。

これに対してステップＳＰ３において校正電圧Ｖ_８からＶs／２を差し引いた値が、残り電圧Ｖ_Ｃ０（＝目標電圧Ｖin）以下ではない場合、制御回路３は、ステップＳＰ３からステップＳＰ６に移り、処理ビット対応スイッチ回路ＳＷｉ（この場合、ｉ＝８）を「０」に設定した後、ステップＳＰ７に移る。この場合、残り電圧は初期値Ｖ_Ｃ０（＝目標電圧）のままで変更されない。

ステップＳＰ７において制御回路３は、残り電圧Ｖ_ＣＮ（ビット８がセレクトされていない時はＶ_Ｃ０、ビット８がセレクトされている時はＶ_Ｃ１、以下同じ）がＶs／２より小さいか否かを判断する。ここで否定結果が得られると制御回路３は、ステップＳＰ７からステップＳＰ８に移って、処理ビットをＬＳＢ側（ビット７）に１ビットシフトした後、上述のステップＳＰ３に戻る。これにより制御回路３は、シフトされた処理ビット（ビット７）について、その校正電圧Ｖ_７を記憶回路５から読み出し、この校正電圧Ｖ_７からＶs／２を差し引いた値が、残り電圧Ｖ_ＣＮ（Ｖ_Ｃ０又はＶ_Ｃ１）以下であるか否かを判断する。

ここで処理ビット（ビット７）の校正電圧Ｖ7からＶs／２を差し引いた値が、残り電圧Ｖ_ＣＮ（Ｖ_Ｃ０又はＶ_Ｃ１）以下である場合、制御回路３は、ステップＳＰ３からステップＳＰ４に移り、処理ビット（ビット７）対応スイッチ回路（ＳＷ７）を「１」に設定し、続くステップＳＰ５に移る。

ステップＳＰ５において制御回路３は、残り電圧Ｖ_ＣＮ（Ｖ_Ｃ０又はＶ_Ｃ１）から校正電圧Ｖ_７を差し引いた値を新たな残り電圧Ｖ_ＣＮ＋１（ビット８がセレクトされていない時はＶ_Ｃ１、ビット８がセレクトされている時はＶ_Ｃ２）として更新した後、ステップＳＰ７に移る。

これに対してステップＳＰ３において校正電圧Ｖ_７からＶs／２を差し引いた値が、残りＶ_ＣＮ（Ｖ_Ｃ０又はＶ_Ｃ１）以下ではない場合、制御回路３は、ステップＳＰ３からステップＳＰ６に移り、処理ビット（ビット７）対応スイッチ回路（ＳＷ７）を「０」に設定した後、ステップＳＰ７に移る。この場合、残り電圧Ｖ_ＣＮ（Ｖ_Ｃ０又はＶ_Ｃ１）は変更されない。

このようにして制御回路３は、ステップＳＰ７において肯定結果が得られるまでステップＳＰ７−ＳＰ８−ＳＰ３−ＳＰ６−ＳＰ７又はステップＳＰ７−ＳＰ８−ＳＰ３−ＳＰ４−ＳＰ５−ＳＰ７の処理を繰り返すことにより、最上位ビットから残り電圧がＶｓ／２以下となるまで順次比較を行って必要なビットを選択する。かくして制御回路3は、ステップSP7において肯定結果を得ると、ステップSP9に移って当該処理手順を終了する。なお最下位ビットまで選択が行われた場合には、最後の残り電圧ＶC8は、（32）式においてその両辺から１／２・Ｖｓを差し引いて、次式、

となる。

ビット選択が途中のビットiで終了したときの残り電圧は、Ｖｓ／２以下であるから、いずれにしてもビット選択が終了した時点での残り電圧は、Ｖｓ／２〜−Ｖｓ／２の範囲に入る。ここで、この残り電圧は、目標電圧から上記制御によって得られる当該DAコンバータの出力電圧を差し引いた残りの電圧を表すから、該出力電圧の誤差に相当する。従ってVs＝Ｖ _ＬＳＢ とすると、出力電圧は目標電圧に対して±Ｖ _ＬＳＢ ／２以内に収まることとなる。この結果１カウント離れて隣接する出力電圧の差は、Ｖ _ＬＳＢ 〜０となり、単調増加性が保たれていることが分かる。

なおこの実施例においては、最大出力電圧が僅かに小さくなることにより、これを補うために、微小電圧Ｖsを最小分解能に相当する電圧の理論値Ｖ_LSBよりも数パーセント程度大きくするようにしてもよい。このようにすれば、微分非直線性が僅かに劣化するだけで、最大出力を数パーセント大きくすることができることにより、最大出力電圧の低下を補うことができる。

またディジタルデータ入力端子Ｔ１の最上位ビットに対応した入力抵抗Ｒ８から順次必要な入力抵抗を選択して行くようにしたことにより、逐次比較による簡単な演算処理により、最終的に最小分解能に応じた高精度の出力電圧を得ることができる。

以上の構成によれば、ディジタルデータ入力端子Ｔ１の最上位ビットに対応した電圧発生手段から順次必要な電圧発生手段を選択して行くようにしたことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。これにより調整作業を省略して、簡易な構成により高精度の出力電圧を簡単に得ることができる。

なお上述の実施例においては、（３４）式について上述したように、目標出力電圧Ｖin又は残り電圧Ｖ_CNと実際の出力電圧値との比較を行う際のしきい値を、Ｖs／２だけシフトさせることにより、出力電圧の誤差を０を中心に正負に割り振られるようにしたが、本発明はこれに限らず、Ｖs／２のシフトを行わず、０から−Ｖs以内のままとするようにしてもよい。

上述の実施例においては、残り電圧がＶs／２以下となるとビットの選択を行うか否かの処理を終了する場合について述べたが、本発明はこれに限らず、残り電圧の如何に関わらず、全ビットについてビットの選択を行うか否かの処理を実行するようにしてもよい。この場合は、図１に示したステップＳＰ７による残り電圧判定ステップを、全ビットについての処理が終了したか否かの判定ステップに置き換えるようにすればよい。このようにすると、出力電圧を確定するまでのビット選択処理の回数が、当該DAコンバータの入力ビットの数に等しい一定値となるので、シーケンスが簡明になり、その実行時間も一定となるなどの利点がある。

また上述の実施例においては、８ビットのＤＡコンバータ１に本発明を適用する場合について述べたが、本発明はこれに限らず、１６ビット等他の種々のビット数のＤＡコンバータにおいても本発明を適用することができる。

また上述の実施例においては、半導体試験装置の測定ユニットに用いられるＤＡコンバータに本発明を適用する場合について述べたが、本発明はこれに限らず、他の種々の電子機器に用いられるＤＡコンバータに広く適用することができる。

本発明は、ＤＡコンバータに関し、例えば半導体試験装置の測定ユニットに用いられるＤＡコンバータに適用することができる。

本発明の実施例１に係るＤＡコンバータの制御回路によるスイッチ回路の制御に係る処理手順を示すフローチャートである。 図１の処理手順を実現するためのＤＡコンバータを示すブロック図である。

符号の説明

１……ＤＡコンバータ、２……基準電圧電源、３……制御回路、４……演算増幅器、５……記憶回路、Ｒ１〜Ｒ８……抵抗（電圧発生手段）、ＳＷ１〜ＳＷ８……スイッチ回路、Ｔ１……ディジタルデータ入力端子

Claims (2)

1. 目標電圧を表すディジタルの入力データをアナログの電圧に変換するＤＡコンバータであって、
   複数ビットよりなるディジタルデータ入力端子を有し、該ディジタルデータ入力端子の各ビットに対応して設けられ、その最上位ビットに対応して最も大きな電圧を発生すると共に下位ビットにかけて順次低い電圧を発生する複数の電圧発生手段と、
   前記各電圧発生手段の出力電圧を加算する加算手段と、
   前記各電圧発生手段の出力電圧の実測値を記憶した記憶手段と、
   前記ディジタルの入力データ及び前記記憶手段に記憶された情報に基づいて、前記電圧発生手段を選択する制御手段とを備え、
   前記各ビットとも、当該ビットに対応した電圧発生手段で発生する電圧による前記加算手段の出力電圧が、該ビットよりも下位の全てのビットに対応した電圧発生手段で発生可能な電圧に微小電圧を加算した場合の前記加算手段の出力電圧値以下になるように設定され、
   前記制御手段は、
   前記ディジタルデータ入力端子の最上位ビットに対応するビットを処理ビットに設定し、該設定された処理ビットに対応した電圧発生手段の前記実測値と前記ディジタル入力データによる目標電圧とを比較し、該比較結果に基づいて前記処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による前記処理ビットに対応した前記実測値と前記目標電圧との差分を残り電圧として設定すると共に前記処理ビットに隣接する下位側のビットにより前記処理ビットを更新し、前記設定された残り電圧と前記更新された処理ビットに対応した電圧発生手段の前記実測値とを比較し、該比較結果に基づいて前記更新された処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による前記更新された処理ビットに対応した前記実測値と前記残り電圧との差分により前記残り電圧を更新し、以下順次更新された残り電圧が最小分解能による電圧値以下となるまで前記処理ビットに対応した電圧発生手段を選択するか否かの判断を行うようにした
   ことを特徴とするＤＡコンバータ。
2. 前記微小電圧を、
   最下位ビットの目標電圧とした
   ことを特徴とする請求項１に記載のＤＡコンバータ。

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