JP4097796B2 - Daコンバータ及びそのdaコンバータを用いた逐次比較型adコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、リニアリティを含んだDC誤差の補正ができるDAコンバータ及びそのDAコンバータを用いた逐次比較型ADコンバータに関する。
【0002】
【従来の技術】
従来技術の例について、図5を参照して説明する。
図5に示すように、従来の等電流源型DAコンバータは、R−2Rラダー抵抗10と、スイッチSW1〜SWnと、n本の定電流源Ioと、スイッチ制御手段11と、演算増幅器Aと、帰還抵抗Rfとで構成している。
【0003】
そして、定電流源Ioを構成する薄膜抵抗のレーザトリミングにより、高精度のリニアリティを実現することができる。
しかし、レーザトリミングをおこなうことは、製造工程が増加するのみならず、直接ウェハに対してレーザを照射するために、パシベーション膜を傷つけ信頼性が低下する要因となる場合がある。
そこで、レーザトリミング無しで精度を向上させる構成として、図5に示す等電流型DAコンバータを、セグメントデコード型DAコンバータに変更する方法がある。
【0004】
例えば、図には示していないが、12ビットのセグメントデコード型DAコンバータの構成は、上位3ビットをセグメントデコーダを用いて7本にデコードする。
そして、セグメントデコード型DAコンバータのデコードされた7本の数だけ等電流回路と電流スイッチをそれぞれ設ける。
一方、セグメントデコード型DAコンバータの下位9ビットは、デコードせず、バイナリウェイトを持つ一般的定電流源と、スイッチ回路とにより構成する。
【0005】
このように、セグメントデコード型DAコンバータは、上位ビットを分割することにより、上位ビットを構成する定電流源回路やスイッチに要求される精度は大幅に低減でき、レーザトリミングが不要となる。
しかし、12ビットクラスのセグメントデコード型DAコンバータは、上位3ビットをセグメント化して7本に分割することによっても、各薄膜抵抗のバラツキによりレーザトリミング無しでは12ビット精度(0.025%)が限界である。
【0006】
【発明が解決しようとする課題】
上記説明のように、レーザトリミング無しで高精度のDAコンバータを得ることは、セグメントデコード化によっても実現困難であり実用上の不便があった。そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、薄膜抵抗のレーザトリミングなしで高精度のリニアリティが得られ、かつコストの低減と信頼性の向上がはかれるDAコンバータ及びそのDAコンバータを用いた逐次比較型ADコンバータを提供することにある。
【0007】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第1は、最下位ビット用の定電流源とスイッチを2つ有するメインDAコンバータと、該最下位ビット用の定電流源の1つに対応するアナログ電圧出力をAD変換したディジタルデータをリニアリティの補正データの収得用の基準として、各ビットに対応するアナログ電圧出力をAD変換したディジタルデータを前記基準と比較し、各ディジタルデータが等しくなるように補正電流の値を設定し、その値からリニアリティの補正データを収得し、少なくとも上位ビットのリニアリティ誤差を前記補正データを用いて補正する演算手段とを具備することを特徴としたDAコンバータを要旨としている。
【0008】
また、上記目的を達成するためになされた本発明の第2は、前記補正データを用いて補正電流を出力する補正DAコンバータと、該補正DAコンバータの補正電流と、前記メインDAコンバータの出力電流とを加算して電圧に変換出力するI/V変換回路と、を具備していることを特徴としたDAコンバータを要旨としている。
【0009】
そして、上記目的を達成するためになされた本発明の第3は、前記I/V変換回路の電圧出力を受けてデジタルデータに変換するADコンバータと、前記補正データを格納するメモリとを具備し、前記演算手段は、前記ADコンバータにより取得されたデータにより前記補正データを作成し、該補正データを前記メモリへ格納することを特徴としたDAコンバータを要旨としている。
【0010】
さらに、上記目的を達成するためになされた本発明の第4は、前記演算手段は、最下位ビットから順に前記リニアリティの補正データを収得する対象ビットとして順次選択し、
補正対象のビットを1とし、他のビットを0とした場合の当該メインDAコンバータの出力値と、前記補正対象ビットより下位の既に補正された各ビット及び補正データ収得用の最下位ビットを1とし、他のビットを0とした場合のDAコンバータの出力値とが同一となるように補正データを算出することを特徴としたDAコンバータを要旨としている。
また、上記目的を達成するためになされた本発明の第5は、前記演算手段は、前記補正データの収得用の最下位ビットを除く全ビットの設定データを0に設定したときに、前記I/V変換回路の出力が0Vになる補正DAコンバータの設定値をオフセットの補正データとして前記メモリに格納し、前記補正データの収得用の最下位ビットを除く全ビットの設定データを1に設定したときに、前記I/V変換回路の出力が期待値になる補正DAコンバータの設定値をゲインの補正データとして前記メモリに格納し、前記補正DAコンバータの設定値を前記リニアリティの補正データ、前記オフセットの補正データ、及び前記ゲインの補正データを用いて、前記リニアリティ誤差を含めたDC誤差を補正することを特徴としたDAコンバータを要旨としている。
また、上記目的を達成するためになされた本発明の第6は、本発明第2〜5の何れかに記載のDAコンバータを用いたことを特徴とする逐次比較型ADコンバータを要旨としている。
【0011】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【0012】
【実施例】
(実施例1)
本発明の実施例1について、図1〜図4を参照して説明する。
図1に示すように、本発明のメインDAコンバータは、R−2Rラダー抵抗10と、スイッチSW1〜SWnと、n本の定電流源Ioと、演算増幅器Aと、帰還抵抗Rfとの従来構成に、スイッチSW0と、定電流源Ioとを追加し、スイッチ制御手段12を設けた構成になっている。
【0013】
スイッチ制御手段12は、従来と同様のデジタル入力のB1〜B12に最下位ビットであるB0を追加して設けた構成になっている。
そして、スイッチ制御手段12の最下位ビットのB0は、追加したスイッチSW0を制御して追加した定電流源Ioを切り換える補正データ取得用である。
つまり、本発明のメインDAコンバータは、最下位ビット(LSB)としてB0とB1との2つを有する等電流源型DAコンバータとして構成している。
【0014】
例えば、メインDAコンバータ21を12ビット(n=12)として、補正データを出力する補正DAコンバータ25と、それぞれの出力電流を加算し、加算した電流を電圧に変換するI/V変換回路22と、ADコンバータ26によって取得されたデータにより補正データを作成する演算手段24と、その結果を記憶するメモリ23とで構成される。
演算手段24は、例えばDSPまたはCPU等を使用して演算をおこなう。
【0015】
次に、本発明のDAコンバータの補正データを収得して自動校正する動作について、図2を参照して以下箇条書きにより説明する。
あらかじめ、I/V変換回路22の出力をADコンバータ26入力に接続しておく。
最初に、補正データ取得用の最下位ビットB0を基準にして、リニアリティの補正をおこなう。
【0016】
(1)設定データに補正データ取得用の最下位の1ビット(B0)のみを1とし、他のビット(B1〜B12)はすべて0としてデータ設定する。
【0017】
(2)ADコンバータ26により、デジタルデータを取得する。
【0018】
(3)設定データに補正データ取得用の最下位ビットB0を0とし、正規の最下位ビット(B1)を1として設定する。
【0019】
(4)ADコンバータ26によりデジタルデータを取得し、上記(2)のデジタルデータと比較する。
【0020】
(5)これらのデジタルデータが等しくなるように補正DAコンバータ25を設定し、その値を最下位ビットB1の補正データ(例えば、α1)としてメモリ23に格納する。
【0021】
(6)補正データ取得用の最下位ビットB0の設定データを1とし、また補正された正規の最下位ビットB1の設定データを1に設定する。
【0022】
(7)I/V変換回路22の出力をADコンバータ26によりデジタルデータに変換してデータを取得する。
【0023】
(8)補正データ取得用の最下位ビットB0の設定データを0とし、正規の最下位ビットB1の設定データも0とし、1つ上位のビットB2の設定データを1として設定する。
【0024】
(9)ADコンバータ26によりデジタルデータを取得し、上記(7)のデジタルデータと比較する。
【0025】
(10)これらのデジタルデータが等しくなるように補正DAコンバータ25を設定し、その値を正規の2ビット目のB2の補正データ(例えば、α2)としてメモリ23に格納する。
【0026】
(11)同様にして全ビット(B1〜B12)のリニアリティの補正データ(α1〜α12)を収得する。
【0027】
(12)次に、オフセットの補正データは、全ビット(B1〜B12)の設定データを0に設定し、そのときI/V変換回路22の出力が0Vになるように補正DAコンバータ25を設定し、その値をオフセットの補正データ(例えば、OffsetErr)としてメモリ23に格納する。
【0028】
(13)そして、ゲインの補正データは、全ビット(B1〜B12)に1を設定し、かつそのときすべての出力が期待値になるように補正DAコンバータ25を設定し、その値(例えば、αgain)をメモリ23に格納する。
【0029】
(14)ゲインの補正データは、下記式(1)より算出する。
GainErr={(αgain)−(OffsetErr)}/(ビット数) ・・・(1)
【0030】
(15)以上により、DAコンバータの校正動作を終了する。
【0031】
一般に、リニアリティ誤差は、上位ビットほど影響が大きいので、実用的には上位ビットのみ補正することになる。
【0032】
さらに、本発明のDAコンバータを動作させる場合について、図3を参照して以下箇条書きで説明する。
【0033】
(1)デジタルの設定データを入力すると、その設定データはメインDAコンバータ21と、演算手段24との両方に伝えられる。
【0034】
(2)メインDAコンバータ21は、その設定データに従ったメイン電流(例えば、Im)をI/V変換回路22の入力へ出力する。
【0035】
(3)演算手段24に伝えられた設定データは、校正時に収得した補正データを用いて演算され、補正DAコンバータ25の設定データを生成する。
補正DAコンバータの設定データの演算式は、リニアリティを補正したDAコンバータの出力は直線とみなせるから、下記式(2)で求められる。
CAL(out)=GainErr{α12(B12)+α11(B11)・・・+α1(B1)}+OffsetErr・・(2)
ここで、
CAL(out):補正DAコンバータ設定データ
GainErr:ゲイン補正データ
α**:各ビットのリニアリティ補正データ
B**:設定ビット
OffsetErr:オフセット補正データである。
【0036】
(4)補正DAコンバータ25は、その設定データに従った補正電流(例えば、Ic)を出力する。
【0037】
(5)メイン電流Imと補正電流Icとは電流加算され、I/V変換回路22によってアナログ電圧に変換されて出力される。
【0038】
(実施例2)
実施例2は、実施例1で説明したDAコンバータを用いて構成した逐次比較型ADコンバータであり、図4を参照して説明する。
図4に示すように、本実施例2の逐次比較型ADコンバータは、DAコンバータ20と、コンパレータ30と、逐次比較レジスタ50とで構成している。
【0039】
ここで、DAコンバータ20は、実施例1で説明したDAコンバータであり、校正済みとする。
コンパレータ30は、アナログ入力電圧と、DAコンバータ20との出力をクロックごとに比較する。
【0040】
そして、逐次比較レジスタ50は、コンパレータ30の最上位ビット(MSB)との比較結果により、入力電圧より比較電圧が高ければ次のビットに変更して比較し、逆に入力電圧より比較電圧が低ければ次のビットを追加する。
【0041】
以上の動作を最上位ビットのMSBから最下位ビットのLSBまで順次おこない、平衡したときのデジタル値を出力する。
【0042】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
本技術は、従来技術のレーザトリミング無しの場合、12ビットクラスのセグメントデコード型DAコンバータは、12ビット精度(0.025%)が限界であったが、本技術ではレーザトリミングなしで14ビット(0.006%)以上の精度のDAコンバータと、そのDAコンバータを用いた高精度のADコンバータが得られる効果がある。
また、本技術ではレーザトリミングを必要としないので、製造プロセスが簡単になり、パシベーション膜を傷つけないという効果もある。
【図面の簡単な説明】
【図1】本発明のDAコンバータのメインDAコンバータの回路図である。
【図2】本発明のDAコンバータの校正時のブロック図である。
【図3】本発明のDAコンバータの動作時のブロック図である。
【図4】本発明のDAコンバータを用いたADコンバータのブロック図である。
【図5】従来の等電流源型DAコンバータの回路図である。
【符号の説明】
10 R−2Rラダー抵抗
11、12 スイッチ制御手段
20 DAコンバータ
21 メインDAコンバータ
22 I/V変換回路
23 メモリ
24 演算手段
25 補正DAコンバータ
26 ADコンバータ
30 コンパレータ
40 クロック
50 逐次比較レジスタ
Claims (6)
- 最下位ビット用の定電流源とスイッチを2つ有するメインDAコンバータと、
補正対象の各ビットに対応するアナログ電圧出力をAD変換したディジタルデータと、該最下位ビット用の定電流源の1つをリニアリティの補正データの収得用の基準として補正対象より下位のビットおよび該定電流源によるアナログ電圧出力をAD変換したディジタルデータとが等しくなるような補正電流を出力するリニアリティ補正データを収得し、少なくとも上位ビットのリニアリティ誤差を前記補正データを用いて補正する演算手段と
を具備することを特徴としたDAコンバータ。 - 前記補正データを用いて補正電流を出力する補正DAコンバータと、
該補正DAコンバータの補正電流と、前記メインDAコンバータの出力電流とを加算して電圧に変換出力するI/V変換回路と、
を具備していることを特徴とした請求項1に記載のDAコンバータ。 - 前記I/V変換回路の電圧出力を受けてデジタルデータに変換するADコンバータと、
前記補正データを格納するメモリとを具備し、
前記演算手段は、
前記ADコンバータにより取得されたデータにより前記補正データを作成し、該補正データを前記メモリへ格納する
ことを特徴とした請求項2に記載のDAコンバータ。 - 前記演算手段は、
最下位ビットから順に前記リニアリティの補正データを収得する対象ビットとして順次選択し、
補正対象のビットを1とし、他のビットを0とした場合の当該メインDAコンバータの出力値と、前記補正対象ビットより下位の既に補正された各ビット及び補正データ収得用の最下位ビットを1とし、他のビットを0とした場合のDAコンバータの出力値とが同一となるように補正データを算出する
ことを特徴とした請求項3に記載のDAコンバータ。 - 前記演算手段は、
前記補正データの収得用の最下位ビットを除く全ビットの設定データを0に設定したときに、前記I/V変換回路の出力が0Vになる補正DAコンバータの設定値をオフセットの補正データとして前記メモリに格納し、
前記補正データの収得用の最下位ビットを除く全ビットの設定データを1に設定したときに、前記I/V変換回路の出力が期待値になる補正DAコンバータの設定値をゲインの補正データとして前記メモリに格納し、
前記補正DAコンバータの設定値を前記リニアリティの補正データ、前記オフセットの補正データ、及び前記ゲインの補正データを用いて、前記リニアリティ誤差を含めたDC誤差を補正する
ことを特徴とした請求項3に記載のDAコンバータ。 - 請求項2〜5の何れかに記載のDAコンバータを用いた
ことを特徴とする逐次比較型ADコンバータ。
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