JP5960627B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、例えばＡＤ変換器を有する半導体集積回路装置に適用可能である。

ＡＤ変換器は、アナログ信号をデジタル信号に変換するＡＤ変換部と、ＡＤ変換部の出力を受け、この出力をデジタル補正することでＡＤ変換器のＡＤ変換結果として出力するデジタル補正部とにより構成されるものがある。このようにＡＤ変換部とデジタル補正部とを用いてデジタル補正を行うＡＤ変換器は、高速高精度で低消費電力なＡＤ変換器となる。以下、アナログデジタル変換をＡＤ変換と、アナログデジタル変換器をＡＤ変換器という。

デジタル補正を行うＡＤ変換器としては非特許文献１がある。非特許文献１には、電荷再配分型で逐次比較を行う１つのＡＤ変換部と２つのデジタル補正部とを有するデジタル補正を行うＡＤ変換器が開示されている。ＡＤ変換部で同一サンプル電圧に対してＡＤ変換を２回行う。２回のＡＤ変換結果をそれぞれのデジタル補正部で補正した後、これらの出力の差分に基づいて補正係数を探索する。

Ｗ．Ｌｉｕ ｅｔ ａｌ．，"Ａ １２ｂ ２２．５／４５ＭＳ／ｓ ３．０ｍＷ ０．０５９ｍｍ２ ＣＭＯＳ ＳＡＲ ＡＤＣ ａｃｈｉｅｖｉｎｇ ｏｖｅｒ ９０ｄＢ ＳＦＤＲ，"ＩＥＥＥ ２０１０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．３８０−３８１，Ｆｅｂ．２０１０．

デジタル補正を行うＡＤ変換器において、デジタル補正部にて用いられるＡＤ変換用補正係数を算出するためには、専用のアナログ回路が別途必要となり、この専用のアナログ回路による面積の増加や消費電力の増大の問題が生じる。非特許文献１のＡＤ変換器は比較的追加回路が小さく、面積の増加や消費電力の増大をある程度抑えることができる。

フラッシュ型のＡＤ変換部やパイプライン型のＡＤ変換部ではアナログ回路部の面積の増加や消費電力の増大の問題が大きい。又、電荷再配分型であり逐次比較を行うＡＤ変換部は、１変換周期ごとに変換ビット数だけ参照電圧にアクセスする必要が出てくるために、この参照電圧を生成するレギュレータの高速動作が必要となり、設計が複雑となり消費電力も増大することとなる。一方、電荷シェア型であり逐次比較を行うＡＤ変換部は、参照電圧にアクセスする必要があるのは１変換周期ごとに１度なので、参照電圧を生成するレギュレータは低速動作でよく、設計も簡単で消費電力も小さい。

しかし、電荷シェア型で逐次比較を行うＡＤ変換部は、１回のＡＤ変換終了後にサンプリング電荷が保存されず、非特許文献１のＡＤ変換部には使用することはできない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体集積回路装置は、電荷シェア型であり逐次比較を行うＡＤ変換部と、ＡＤ変換部のデジタル出力を受けてこのデジタル出力をデジタル補正するデジタル補正部と、ＡＤ変換部における連続するサンプリング期間、テスト信号を保持する保持部とを有する。

上記実施の形態によれば、電荷シェア型であり逐次比較を行うＡＤ変換部を持つデジタル補正型ＡＤ変換器を、ＡＤ変換用補正係数を求めるために追加される専用のアナログ回路を小さくしつつ実現できる。

実施例１のＡＤ変換器を表す図である。 実施例１に係るバッファ部の出力信号の波形図である。 実施例１に係る補正係数探索回路のブロック図である。 実施例１に係る半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。 実施例１に係る半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換本番動作時におけるタイミングフローを表す図である。 実施例１のＡＤ変換部の構成を表す図である。 実施例１に係るサンプルホールド回路と電荷シェアのためのスイッチ回路を表す図である。 実施例１に係るディザー信号用ビットセルの回路図である。 実施例１に係るビットセルの回路図である。 実施例１のバッファ部の構成を表す図である。 実施例２に係る半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。 実施例２のＡＤ変換部の構成を表した図である。 実施例２のバッファ部の構成を表した図である。 実施例３に係る半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。 実施例３に係る半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換本番動作時におけるタイミングフローを表す図である。 実施例３のＡＤ変換部の詳細図である。 実施例３に係るサンプルホールド回路と電荷シェアのためのスイッチ回路を表す図である。 実施例３に係るサンプルホールド回路と電荷シェアのためのスイッチ回路を表す図である。 実施例４に係る半導体集積回路装置の構成及び動作を表す図である。 実施例４のバッファ部の構成及び動作を表す図である。 実施例４に係るバッファ部の制御クロックのタイミングを示す図である。 実施例２の変形例に係るバッファ部の構成を表す図である。 実施例５のマイクロコンピュータの構成を表す図である。 実施例６の半導体集積回路装置と、この半導体集積回路装置を含む通信システムの構成図である。 実施例５に係るデジタル処理部が有するレジスタを表す図である。 実施例６の半導体集積回路装置を含む通信システムの動作を示す図である。 実施例６の半導体集積回路装置内のＩＱ間補正回路を表す図である。 実施例６の変形例に係るＩ信号用ＡＤ変換器とＱ信号用ＡＤ変換器とテスト信号生成部の構成を示す図である。 実施例６の変形例に係る補正係数探索部のブロック図である。 実施例の変形例に係るＡＤ変換器のための補正係数平均化回路の構成を示す図である。 実施例の変形例に係るＡＤ変換器のための補正係数平均化回路の構成を示す図である。 実施の形態に係るＡＤ変換器にブロック図である。 実施の形態に係るＡＤ変換器の動作フロー図である。 実施例１の変形例に係るデジタル補正部のブロック図である。 実施例２に係るＡＤ変換器にブロック図である。 実施例２に係るバッファ部の出力信号の波形図である。 実施例３に係るＡＤ変換器にブロック図である。 実施例３に係るＡＤ変換部を表す図である。 実施例３に係る補正係数探索回路のブロック図である。 実施例４に係るＡＤ変換器にブロック図である。

図２２は実施の形態に係るＡＤ変換器のブロック図である。図２３は実施の形態に係るＡＤ変換器の動作フロー図である。ＡＤ変換器（ADC）１を持つ半導体集積回路装置（IC）１０は、ＡＤ変換部（ADCU）２とデジタル補正部（DCU）３と保持部（BUFU）４とを有する。ＡＤ変換部２は電荷シェア型で逐次比較を行うＡＤ変換部である。保持部４はテスト信号を保持する。デジタル補正部３はＡＤ変換部２からのデジタル出力信号を補正する。なお、保持部４はＡＤ変換器１の外部にあってもよい。

保持部４は、第一期間及び第二期間、テスト信号を保持する（ステップＳ１）。ここで、第二期間は第一期間に連続する期間である。第一期間においてテスト信号をＡＤ変換部２がＡＤ変換し、第一デジタル信号（D1R）を出力する（ステップＳ２）。第二期間において上記テスト信号をＡＤ変換部２がＡＤ変換し、第二デジタル信号（D2R）を出力する（ステップＳ３）。第一デジタル信号を補正して第一デジタル補正信号を出力する（ステップＳ４）。第二デジタル信号を補正して第二デジタル補正信号を出力する（ステップＳ５）。第一デジタル補正信号及び第二デジタル補正信号に基づいて補正係数を算出する。

実施の形態による半導体集積回路装置は、電荷シェア型であり逐次比較を行うＡＤ変換部と、ＡＤ変換部のデジタル出力を受けてこのデジタル出力をデジタル補正するデジタル補正部と、テスト信号を保持する保持部とを持つＡＤ変換器を有する。第一及び第二期間に保持部からの共通の値のテスト信号をＡＤ変換部に入力する。第一期間におけるデジタル補正部でのデジタル補正結果と第二期間におけるデジタル補正部でのデジタル補正結果とに基づいて、ＡＤ変換用補正係数を算出する。これにより、電荷シェア型であり逐次比較を行うＡＤ変換部を持つデジタル補正型ＡＤ変換器を、ＡＤ変換用補正係数を求めるために追加される専用のアナログ回路を小さくしつつ実現できる。

以下、図面を参照しながら、実施例について詳細に説明する。

以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施例において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

なお、実施例を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

上記実施の形態に係るＡＤ変換器１及び半導体集積回路装置１０の具体例を以下に実施例及び変形例として説明する。

（実施例１）
１．構成
図１Ａは実施例１に係るＡＤ変換器のブロック図である。図１Ｂはバッファ部の出力信号の波形図である。図１Ｃは補正係数探索回路のブロック図である。図１Ａに示すように、ＡＤ変換器（ADC）１Ａは、バッファ部（BUFU）４ＡとＡＤ変換部（ADCU）２Ａとデジタル補正部（DCU）３Ａとを有する。ＡＤ変換器１Ａは１つの半導体基板上に半導体集積回路装置１０Ａの一部として形成される。

デジタル補正部３Ａは、デジタル補正回路３１Ａ，３２Ａと補正係数探索回路（CCSC）３３Ａと遅延回路（DL）３４Ａとを有する。ここで、デジタル補正回路３１Ａとデジタル補正回路３２Ａは同じ回路である。

デジタル入力信号（DAC-IN）をバッファ部４Ａは受け、ＡＤ変換のためのテスト信号として出力信号（DAC-OUT）を生成する。ＡＤ変換部２Ａは出力信号（DAC-OUT）を受けてＡＤ変換処理し、デジタル補正部３Ａに出力する。ここで、出力信号（DAC-OUT）は、図１Ｂに示すように、ＡＤ変換部２Ａの２変換周期（２／ｆｓ）ごとに値が変わる信号となっている。言い換えると、２変換周期（２／ｆｓ）は同じ値が保持されている。ＡＤ変換部２Ａは同じ値となっている出力信号（DAC-OUT）を２回ＡＤ変換処理する。１回目は同じ値の出力信号（DAC-OUT）が保持されている２変換周期（２／ｆｓ）のうちの初めの１変換周期（１／ｆｓ）の時となる第一期間にＡＤ変換処理を行い、その結果として第一ＡＤ変換結果（D1R）がデジタル補正部３Ａに出力される。２回目は同じ値の出力信号（DAC-OUT）が保持されている２変換周期（２／ｆｓ）のうちの後ろ側の１変換周期（１／ｆｓ）の時となる第二期間にＡＤ変換処理を行い、その結果として第二ＡＤ変換結果（D2R）がデジタル補正部３Ａに出力される。第一ＡＤ変換結果（D1R）、第二ＡＤ変換結果（D2R）のうちの少なくともいずれかには、ディザー信号成分（Dither）（値はα）が含まれている。デジタル補正部３Ａは第一ＡＤ変換結果（D1R）及び第二ＡＤ変換結果（D2R）に対してデジタル補正処理を行い、この第一ＡＤ変換結果（D1R）の補正結果（DC1R）と第二ＡＤ変換結果（D2R）の補正結果（DC2R）に基づいて、デジタル補正処理のための補正係数（CC）を算出する。遅延回路３４Ａは、第一ＡＤ変換結果（D1R）の補正結果（DC1R）と第二ＡＤ変換結果（D2R）の補正結果（DC2R）とをデジタル補正部３Ａが並列に処理するために、第一ＡＤ変換結果（D1R）の補正結果（DC1R）又は第一ＡＤ変換結果（D1R）を１変換周期（１／ｆｓ）だけ遅延させる。

２．テスト動作
図２は実施例１の半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。図２及び図１Ｃを用いて実施例１の半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時の動作について説明する。

半導体集積回路装置１０Ａは動作モードを設定するためのモードレジスタ（ModeRES）５Ａを有する。ＡＤ変換テスト動作時には、モードレジスタ５ＡにＡＤ変換補正モード（CM）が設定される。図２に示されているのは、ＡＤ変換テスト動作時における動作である。

バッファ部４Ａ部は、ＡＤ変換器１Ａに入力される入力信号（ADC-IN）を受ける入力バッファ回路としての機能と、ＡＤ変換部２Ａに入力される出力信号（DAC-OUT）を生成するＤＡ変換器としての機能を持つ。モードレジスタ５Ａからのモード信号（Mode）に従って、バッファ部４Ａが入力バッファ回路として機能するか、ＤＡ変換器として機能するかが選択される。以下、デジタルアナログ変換をＤＡ変換と、デジタルアナログ変換器をＤＡ変換器という。

ＡＤ変換部２Ａは、バッファ部４Ａからの出力をＡＤ変換処理して後段にデジタル出力信号（Ｄ_ｉ）を出力する。ＡＤ変換部２Ａには第一ディザー信号（Dither1）と第二ディザー信号（Dither2）が入力されることが可能となっている。第二ディザー信号（Dither2）は、第一ディザー信号（Dither1）と符号が異なり絶対値が等しいものである。ここでディザー信号とは、直流的なオフセット印加電圧であり、デジタル補正処理のための補正係数（CC）を効果的に算出するためのものである。尚、このディザー信号は第一ディザー信号（Dither1）と第二ディザー信号（Dither2）のように２つあるのがより好ましいが、どちらか一方がある場合でもよい。さらに、補正係数探索に時間がかかってもよい場合は、ディザー信号がなくてもよい。

デジタル補正部３Ａは、後で説明するＡＤ変換本番動作時においては、ＡＤ変換部２Ａからの出力をデジタル補正し、出力信号（ADC-OUT）を生成する。ＡＤ変換テスト動作時には、ＡＤ変換部２Ａからの出力に基づいて、補正係数探索回路３３Ａは補正係数（CC）を算出する。

第二デジタル補正回路３２ＡはＡＤ変換部２からのデジタル出力をデジタル補正処理して後段に出力する。第一デジタル補正回路３１ＡもＡＤ変換部２Ａからのデジタル出力をデジタル補正処理して後段に出力する。但し、第一デジタル補正回路３１Ａに入力されるデジタル出力は、遅延回路３４Ａによって１変換周期（１／ｆｓ）だけ第二デジタル補正回路３２Ａに入力されるデジタル出力に比べて遅延されている。

図１Ｃに示すように、補正係数探索回路３３Ａは変換誤差生成回路ＥＧＣと係数探索回路（CSC）３３１Ａとを有する。変換誤差生成回路ＥＧＣは、第一デジタル補正回路３１Ａからの出力と第二デジタル補正回路３２Ａからの出力との間の差分から更に２αを引くことで、変換誤差（ｅ）を出力する。ここで、２αは第一ディザー信号（Dither1）から第二ディザー信号（Dither2）を引いたもので、αはディザー信号（Dither）の値を示す。

係数探索回路３３１Ａは補正係数レジスタ（CCRES）３３１１Ａと補正係数算出回路（CCRev）３３１２Ａとを有する。補正係数算出回路３３２２Ａは変換誤差（ｅ）に基づいて、補正係数（CC）を定めるために探索する。補正係数（CC）は係数探索回路３３１Ａ内の補正係数レジスタ３３２１Ａに格納される。

ＡＤ変換テスト動作時においては、バッファ部４Ａにデジタル入力信号（DAC-IN）が入力され、デジタル入力信号（DAC-IN）がＤＡ変換処理されて、アナログ信号としての出力信号（DAC-OUT）がＡＤ変換部２Ａに出力される。ここで、デジタル入力信号（DAC-IN）はｍビット（ｍは自然数）のデジタル信号である。尚、本明細書全体では、ＡＤ変換用のデジタル補正処理のための補正係数を生成する動作をＡＤ変換テスト動作とする。

図２の上段のタイミングフローに示すように、サンプリング期間（S）にて出力信号（DAC-OUT）をＡＤ変換部２Ａがサンプリングする。その後ＡＤ変換部２Ａは、サンプリングされた出力信号（DAC-OUT）と、ＡＤ変換部２Ａに加えられた第一ディザー信号（Dither1）とを、第一ＡＤ変換期間（A/D1）にてＡＤ変換処理を行い、デジタル信号として第一ＡＤ変換結果（D1R）を出力する。更にその後ＡＤ変換部２Ａは、サンプリング期間（S）にて出力信号（DAC-OUT）をサンプリングする。その後ＡＤ変換部２は、サンプリングされた出力信号（DAC-OUT）と、ＡＤ変換部２Ａに加えられた第二ディザー信号（Dither2）とを、第二ＡＤ変換期間（A/D2）にてＡＤ変換処理を行い、デジタル信号として第二ＡＤ変換結果（D2R）を出力する。遅延回路３４Ａは１変換周期（１／ｆｓ）だけ第一ＡＤ変換結果（D1R）を遅延させて第一デジタル補正回路３１に出力する。ここで、１変換周期（１／ｆｓ）は、サンプリング期間（S）に第一ＡＤ変換期間（A/D1）を足し合わせた期間である。又、第一ＡＤ変換期間（A/D1）と第二ＡＤ変換期間（A/D2）とは等しくなっている。その結果第一デジタル補正回路３１Ａに第一ＡＤ変換結果（D1R）が入力されるタイミングと、第二デジタル補正回路３２に第二ＡＤ変換結果（D2R）が入力されるタイミングとが同一期間となる。ここで第一ＡＤ変換結果（D1R）を求めるために用いられる出力信号（DAC-OUT）、第二ＡＤ変換結果（D2R）を求めるために用いられる出力信号（DAC-OUT）とは図２に示すように同じ値となっている。これはバッファ部４Ａが２変換周期（２／ｆｓ）だけ出力信号（DAC-OUT）を保持しているからである。

第一デジタル補正回路３１Ａ及び第二デジタル補正回路３２Ａそれぞれは補正係数（CC）（図２でＷｉ（ＯＬＤ）と記載されている。）を用いて第一ＡＤ変換結果（D1R）及び第二ＡＤ変換結果（D2R）それぞれをデジタル補正した結果を変換誤差生成回路ＥＧＣに出力する。補正係数（CC）は第一デジタル補正回路３１Ａ及び第二デジタル補正回路３２Ａをデジタル補正するための係数である。

ここで第一ＡＤ変換結果（D1R）や第二ＡＤ変換結果（D2R）をＤｉとする。そして、補正係数（CC）をWiとする。そのとき、以下の式（１）のような値が第一デジタル補正回路３１Ａ及び第二デジタル補正回路３２Ａから出力される。ここで、ｉは０〜Ｎ−１であり、ｉはｉ番目のＡＤ変換部２Ａのデジタル出力信号のビットを表す。Ｎは２以上の自然数で、ビット数を表す。

変換誤差生成回路ＥＧＣは、第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）から第二ＡＤ変換結果（D2R）をデジタル補正した結果（DC2R）を引いて、更に２αを引くことで変換誤差（ｅ）を生成する。第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）が入力されるタイミングと、第二ＡＤ変換結果（D2R）をデジタル補正した結果（DC2R）が入力されるタイミングは、遅延回路３４Ａによる遅延動作により同じ期間となる。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムにより補正係数算出回路３３１２Ａが補正係数（CC）を定めるために探索する。ここでＬＭＳアルゴリズムとはＬｅａｓｔ Ｍｅａｎｓ Ｓｑｕａｒｅアルゴリズムの略称であり、適応制御方式の一つである。ＬＭＳアルゴリズムは入力データをＤｉ、出力をＡ、係数をＷｉとしたとき、Ａ＝ΣＷｉ・Ｄｉが成り立つことが分かっているものに関して、ＤｉとＡの多数サンプルからＷｉを推定するものである。

補正係数算出回路３３１２Ａは変換誤差（ｅ）、第一ＡＤ変換結果（D1R）、第二ＡＤ変換結果（D2R）及び補正係数（CC）に従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数（CC）を算出する。ここで、補正係数（CC）は補正係数レジスタ３３１１Ａにあらかじめ格納されていたものである（図２でＷｉ（ＯＬＤ）と記載されている。）。新たに算出された補正係数（CC）（図１ＣでＷｉ（ＮＥＷ）と記載されている。）は補正係数レジスタ３３１１Ａに新たに格納される。

更に次の出力信号（DAC-OUT）がＡＤ変換部２Ａに入力される。この出力信号（DAC-OUT）は２変換周期（２／ｆｓ）後のものなので、前回のものとは値が異なっている。これによって、補正係数レジスタ３３１１Ａの値が更新される。このような更新動作がＡＤ変換テスト動作時には繰り返される。

このように補正係数算出回路３３１２Ａにより補正係数（CC）が探索される補正係数探索期間（CCS）は、遅延回路３４Ａにて遅延された第一ＡＤ変換結果（D1R）のデジタル補正された結果（DC1R）と、第二ＡＤ変換結果（D2R）のデジタル補正された結果（DC2R）とに基づいて補正係数（CC）が探索されるために、第二ＡＤ変換期間（A/D2）が発生するごとに発生する。

３．本番動作
図３は実施例１の半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換本番動作時におけるタイミングフローを表す図である。

半導体集積回路装置１０Ａの回路構成としては図２と同じである。モードレジスタ５ＡにはＡＤ変換本番モード（RM）が設定される。

ＡＤ変換本番動作時においては、バッファ部４Ａには入力信号（ADC-IN）が入力されることにより出力信号（BUF-OUT）が出力される。図３の上部のタイミングフローに示すように、サンプリング期間（S）にて出力信号（BUF-OUT）がサンプリングされる。その後のサンプリングされた出力信号（BUF-OUT）を、第二ＡＤ変換期間（A/D2）にてＡＤ変換部２ＡはＡＤ変換処理を行い、デジタル信号として第二ＡＤ変換結果（D2R）を出力する。次にデジタル補正回路３２ＡはＡＤ変換テスト動作時にて求められた補正係数（CC）を用いて第二ＡＤ変換結果（D2R）をデジタル補正する。このデジタル補正された結果が出力信号（ADC-OUT）となってＡＤ変換器１のＡＤ変換処理結果として出力される。このような動作が変換周期（１／ｆｓ）ごとに繰り返される。点線で示したブロックである、第一デジタル補正回路３１Ａと、遅延回路３４Ａと、補正係数探索回路３３ＡとはＡＤ変換本番動作時には基本的に動作しない。しかしながら補正係数探索回路３３Ａには補正係数（CC）が保持され、この補正係数（CC）が第二デジタル補正回路３２Ａに出力される。また、バッファ部４ＡのＤＡ変換回路も動作しない。さらにＡＤ変換部２Ａにはディザー信号は加えられない。本明細書において、ＡＤ変換本番動作とは、入力されたアナログ信号をＡＤ変換処理した後、このＡＤ変換処理結果をＡＤ変換テスト動作時に求められた補正係数（CC）用いてデジタル補正処理することで、ＡＤ変換器のＡＤ変換処理を実行することである。

１．ＡＤ変換部
図４ＡはＡＤ変換部の構成を表す図である。図４Ｂはサンプルホールド回路と電荷シェアのためのスイッチ回路を表す図である。図４Ｃはディザー信号用ビットセルの回路図である。図４Ｄはビットセルの回路図である。

実施例１においては、ＡＤ変換部２Ａは単相信号を取り扱うものとなっているが、差動信号を取り扱うものであるとしても問題はない。図４Ａに示すＡＤ変換部２Ａは入力信号が差動信号を出力信号は単相信号を取り扱う構成となっている。

（１）構成
図４Ａに示すように、ＡＤ変換部（ADCU）２Ａはサンプリング回路（SU）２１Ａと変換回路（CU）２２Ａとを有する。変換回路２２Ａは、比較器ＣＳ−ＣＭＰと制御回路（CS-CTRL）２２１Ａと複数のビットセル（BCell）ＢＣ０，ＢＣＮ−１，ＢＣαを有する。ここで、BCell とは、最小ビット用ビットセル（LSBCell）から最大ビット用ビットセル（MSBCell）までの複数のビットセルと、ディザー信号用ビットセル（DBCell）との総称である。ＡＤ変換部２Ａはアナログ信号（NP-RA）と、アナログ信号（NP-RA）と反転関係にあるアナログ信号（RP-RA）と、により構成される受信アナログ差動信号を受ける。ここでアナログ信号（NP-RA）は、ＡＤ変換テスト動作時においては出力信号（DAC-OUT）の非反転信号であり、ＡＤ変換本番動作時においては出力信号（BUF-OUT）の非反転信号である。アナログ信号（RP-RA）は、ＡＤ変換テスト動作時においては出力信号（DAC-OUT）の反転信号であり、ＡＤ変換本番動作時においては出力信号（BUF-OUT）の反転信号である。

図４Ｂに示すように、スイッチＮＰ−ＳＨＳＷはアナログ信号（NP-RA）を受ける。スイッチＲＰ−ＳＨＳＷはアナログ信号（RP-RA）を受ける。容量ＮＰ−ＳＨＣはアナログ信号（NP-RA）をサンプリングして保持する。容量ＲＰ−ＳＨＣはアナログ信号（RP-RA）をサンプリングして保持する。容量ＮＰ−ＳＨＣとビットセル（BCell）との間にて電荷をシェアするためのスイッチＮＰ−ＣＳＳＷが容量ＮＰ−ＳＨＣに接続されている。容量ＲＰ−ＳＨＣとビットセル（BCell）との間にて電荷をシェアするためのスイッチＲＰ−ＣＳＳＷが容量ＲＰ−ＳＨＣに接続されている。

比較器ＣＳ−ＣＭＰの非反転入力端子と容量ＮＰ−ＳＨＣとの間はノードＮＰＣＳ−Ｎとなっている。比較器ＣＳ−ＣＭＰの反転入力端子と容量ＲＰ−ＳＨＣとの間はノードＲＰＣＳ−Ｎとなっている。比較器ＣＳ−ＣＭＰはノードＮＰＣＳ−ＮとノードＲＰＣＳ−Ｎとの間の電圧を比較する。

制御回路２２１Ａは、比較器ＣＳ−ＣＭＰの比較結果を受けて、ＡＤ変換部２Ａのデジタル出力信号（Di）を生成しデジタル補正部３Ａに出力し、ビットセル（BCell）を制御する。

ビットセル（BCell）は、デジタル出力信号（Di）のビット数分＋１のビットセルを有する。すなわち、ビットセル（BCell）はディザー信号用ビットセル（DBCell）BCαとデジタル出力（Di）のビット数分のビットセル（その他のビットセル（LSBCell、MSBCell等））ＢＣ０，ＢＣＮ−１とを有する。図４Ｃに示すように、ディザー信号用ビットセルBCαはディザー信号用容量Ｃ_αと、スイッチＣＡ−ＳＷ１と、スイッチＣＡ−ＳＷ２と、スイッチＤＣ−ＳＷ３とを有する。さらに、ディザー信号用ビットセルBCαは２つのスイッチＳＷ４ａ、ＳＷ４ｂと、２つのスイッチＳＷ５ａ、ＳＷ５ｂとを有する。接続関係は同図に示す通りである。ディザー信号用容量Ｃ_αの容量値はディザー信号にて与えるべき電圧値に従った容量値を持っている。

その他のビットセルＢＣ０，ＢＣＮ−１はＮ個のセルがあり、構造はディザー信号用ビットセルBCαと基本的に同じであるが、図４Ｄに示すように、スイッチＤＣ−ＳＷ３が無いこと及びデータ出力信号（Di）及び制御信号（CSi）が入力されることが異なる点である。更にディザー信号用容量Ｃ_αとの代わりにビットセル容量Ｃｉがあり、このビットセル容量Ｃｉが以下の関係を満たす。
（い）０≦ｉ≦Ｎ−１、ｉは０又は自然数、Ｎは２以上の自然数
（ろ）ｉ＋１番目のビットセルのビットセル容量Ｃ_ｉ＋１の容量値は、ｉ番目のビットセルのビットセル容量Ｃ_ｉの容量値の約２倍
尚、デジタル出力信号（Di）の最大ビットに対応するＮ−１番目のビットセル（BCell）が最大ビット用ビットセル（MSBCell）ＢＣＮ−１であり、最小ビットに対応する０番目のビットセル（BCell）が最小ビット用ビットセル（LSBCell）ＢＣ０である。ビットセル（BCell）にはグランド電圧（GND）と電源電圧（VDD）とが供給されている。

（２）動作
（ａ）ＡＤ変換テスト動作
ＡＤ変換テスト動作実行時の動作を以下に説明する。

（い）第一タイミング
第一タイミングで、制御信号（CSSH）に基づいて容量ＮＰ−ＳＨＣ及び容量ＲＰ−ＳＨＣにアナログ信号（NP-RA）及びアナログ信号（RP-RA）をそれぞれサンプリングする。そして、全てのビットセル（BCell）のビットセル容量Ｃｉ，Ｃ_αに電源電圧（VDD）−接地電圧（GND）間に相当する電荷をチャージするために、制御信号（CSi、ＣＳα）に基づいてスイッチＣＡ−ＳＷ１及びスイッチＣＡ−ＳＷ２をオン（ＯＮ）にする。

（ろ）第二タイミング
第一タイミング後の第二タイミングで、制御信号（CSSH）に基づいてスイッチＮＰ−ＳＨＳＷとスイッチＲＰ−ＳＨＳＷとをオフにし、制御信号（CSα）に基づいてディザー信号用ビットセルＢＣαのスイッチＣＡ−ＳＷ１とスイッチＣＡ−ＳＷ２とをオフにする。そして、制御信号（CSSH）に基づいてスイッチＮＰ−ＣＳＳＷとスイッチＲＰ−ＣＳＳＷとをオンにし、制御信号（CSα）に基づいてディザー信号用ビットセルＢＣαのスイッチＳＷ４ａとスイッチＳＷ４ｂとをオンにする。このオン、オフ制御によって、ディザー信号用容量Ｃ_αの一端と容量ＮＰ−ＳＨＣの一端とをノードＮＰＣＳ−Ｎに接続させる。ディザー信号用容量Ｃ_αの他端と容量ＲＰ−ＳＨＣの一端とをノードＲＰＣＳ−Ｎに接続させる。このことによって、ディザー信号用容量Ｃ_α内の電荷と容量ＮＰ−ＳＨＣ内の電荷とがチャージシェアされてノードＮＰＣＳ−Ｎに電荷配分される。ディザー信号用容量Ｃ_α内の電荷と容量ＲＰ−ＳＨＣ内の電荷とがチャージシェアされてノードＲＰＣＳ−Ｎに電荷配分される。電荷配分されたノードＮＰＣＳ−Ｎの電圧と電荷配分されたノードＲＰＣＳ−Ｎの電圧とが比較器ＣＳ−ＣＭＰにより比較される。比較器ＣＳ−ＣＭＰは、例えば、比較結果が正であれば１、負であれば０を出力する。この比較結果に基づいて、制御回路２２１Ａが最大ビットであるＮ−１番目のデジタル出力信号（D_N−1）を決定する。

（は）第三タイミング
第二タイミングの後の第三タイミングにて、制御信号（CS_N-1）及びデジタル出力信号（D_N−1）に基づいて、最大ビット用ビットセルＢＣ_Ｎ−１のスイッチが制御される。D_N−1が１のとき、スイッチＳＷ５ａ及びＳＷ５ｂをオンにする。このことで、最大ビット用ビットセルＢＣ_Ｎ−１のビットセル容量Ｃ_Ｎ−１内の電荷量がノードＮＰＣＳ−Ｎの電荷量から差し引かれる。更に、最大ビット用ビットセルＢＣ_Ｎ−１のビットセル容量Ｃ_Ｎ−１内の電荷量がノードＲＰＣＳ−Ｎの電荷量から差し引かれる。D_N−1が０のとき、スイッチＳＷ４ａ及びＳＷ４ｂをオンにする。このことで、最大ビット用ビットセルＢＣ_Ｎ−１のビットセル容量Ｃ_Ｎ−１内の電荷量がノードＮＰＣＳ−Ｎに足し合わされる。更に、最大ビット用ビットセルＢＣ_Ｎ−１のビットセル容量Ｃ_Ｎ−１内の電荷量がノードＲＰＣＳ−Ｎに足し合わされる。このことによりノードＮＰＣＳ−Ｎにおいて電荷配分が行われ、ノードＲＰＣＳ−Ｎにおいて電荷配分が行われる。電荷配分されたノードＮＰＣＳ−Ｎの電圧と電荷配分されたノードＲＰＣＳ−Ｎの電圧が比較器ＣＳ−ＣＭＰにより比較される。比較器ＣＳ−ＣＭＰは、例えば、比較結果が正であれば１、負であれば０を出力する。この比較結果に基づいてＮ−２番目のデジタル出力信号（D_N−2）を制御回路２２が決定する。

以下このような動作を繰り返してデジタル出力信号（Ｄ_０）まで決定する。

尚、印加したいディザー電圧を反転させたいとき（第二ディザー信号（Dither2）を印加するとき）は、第二タイミングにてディザー信号用ビットセルＢＣαＤのスイッチＳＷ４ａ及びスイッチＳＷ４ｂの代わりにスイッチＳＷ５ａ及びスイッチＳＷ５ｂをオンにすればよい。

（ｂ）ＡＤ変換本番動作
ＡＤ変換本番動作時の動作はＡＤ変換テスト動作時と基本的に同じであるが、ディザー信号用ビットセルＢＣαを用いないため、ディザー信号用ビットセルＢＣαのスイッチＣＡ−ＳＷ２及びスイッチＤＣ−ＳＷ３をオンのままにて動作させる。

このように動作させることで、ＡＤ変換テスト動作時にはディザー信号成分を重畳させた形にてＡＤ変換動作させ、ＡＤ変換本番動作時にはディザー信号成分をなしにしてＡＤ変換動作させる。

（３）まとめ
逐次比較型のＡＤ変換部であるので、５０ＭＳ／ｓ以下で数ｍＷ以下の低消費電力が可能である。参照電圧へのアクセス頻度が、第一ＡＤ変換結果（D1R）や第二ＡＤ変換結果（D2R）を１回出すごとに１回でよいように少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。ここで述べる参照電圧とは、全てのビットセルＢＣｅｌｌのビットセル容量Ｃｉに電源電圧（VDD）−接地電圧（GND）間に相当する電荷をチャージするための電圧である。尚電荷シェア型のＡＤ変換部とは、アナログ信号がサンプリングされる容量である容量ＮＰ−ＳＨＣや容量ＲＰ−ＳＨＣに蓄えられた電荷を、ディザー信号用容量Ｃ_αやビットセル容量Ｃｉとアナログ信号がサンプリングされる容量である容量ＮＰ−ＳＨＣや容量ＲＰ−ＳＨＣとでシェアする（分け合う）ことでＡＤ変換動作を行うＡＤ変換部である。

５．バッファ部
図５はバッファ部の構成を表す図である。バッファ部４Ａは抵抗Ｒ１と、スイッチＡＤＣ−ＳＷと、抵抗Ｒ２と、容量ＦＢ−Ｃと、オペアンプＯＰ−ＡＭＰと、ＤＡ変換回路（CAL m-bit DAC）４１Ａとを有する。ここで、バッファ部は、保持部又は保持回路ということもある。

抵抗Ｒ１の一端には入力信号（ADC-IN）が入力され、抵抗Ｒ１の他端はスイッチＡＤＣ−ＳＷの一端に接続されている。スイッチＡＤＣ−ＳＷの他端はオペアンプＯＰ−ＡＭＰの反転入力端子（−）に接続されている。抵抗Ｒ２の一端はオペアンプＯＰ−ＡＭＰの反転入力端子（−）に接続されており、抵抗Ｒ２の他端はオペアンプＯＰ−ＡＭＰの出力端子に接続されている。容量ＦＢ−Ｃは抵抗Ｒ２と並列接続されている。オペアンプＯＰ−ＡＭＰの非反転入力端子（＋）には電源電圧（VDD）の半分の電圧である電源電圧（VDD／２）が入力されている。ＤＡ変換回路４１Ａにはｍビットの（ｍは自然数）デジタル入力信号（DAC-IN）が入力されることで、オペアンプ５１の出力端子から抵抗Ｒ２を通ってオペアンプＯＰ−ＡＭＰの反転入力端子（−）を通り、ＤＡ変換回路４１Ａに至る電流（Ｉ_ＤＡＣ）が流される。ＤＡ変換回路４１ＡとオペアンプＯＰ−ＡＭＰと抵抗Ｒ２と容量ＦＢ−ＣとでＤＡ変換器を構成する。また、抵抗Ｒ１と抵抗Ｒ２と容量ＦＢ−ＣとオペアンプＯＰ−ＡＭＰとで入力バッファ回路を構成する。

ＡＤ変換テスト動作時には、モードレジスタ５ＡにＡＤ変換補正モード（CM）が設定されることにより出力されるモード信号（Mode）に基づいて、スイッチＡＤＣ−ＳＷがオフされる。ＤＡ変換回路４１Ａにはｍビットの（ｍは自然数）デジタル入力信号（DAC-IN）が入力されることで、このｍビットの設定値に従った電流（Ｉ_ＤＡＣ）が流される。この電流（Ｉ_ＤＡＣ）により抵抗Ｒ２の他端に出力信号（DAC-OUT）が発生する。この出力信号（DAC-OUT）はｍビットの（ｍは自然数）デジタル入力信号（DAC-IN）により生成されるために、精度は低いものの補正係数（CC）を定めるためには十分に多様な値を持つものとなる。又、電流（Ｉ_ＤＡＣ）はｍビットに対応した複数の電流源に流れる電流量に従ったものとなる。これはそれぞれの電流源に電流が流れるか否かがｍビットの値によりスイッチ制御される形態となっているために、ｍビットの値に比例した電流（Ｉ_ＤＡＣ）を流す構成にＤＡ変換回路４１Ａがなっているからである。よって２変換周期（２／ｆｓ）の間には一定となり、出力信号（DAC-OUT）も２変換周期（２／ｆｓ）の間は一定となる。よってバッファ部４Ａによって出力信号（DAC-OUT）を２変換周期（２／ｆｓ）の間に高精度に保持する。このようにバッファ部４Ａが２変換周期（２／ｆｓ）の間出力信号（DAC-OUT）を保持することで、第一ＡＤ変換期間（A/D1）にてサンプリングされる出力信号（DAC-OUT）と第二ＡＤ変換期間（A/D2）にてサンプリングされる出力信号（DAC-OUT）とが同じ電圧となるために、ＡＤ変換部として電荷シェア型のＡＤ変換部２Ａを用いることができる。電荷シェア型のＡＤ変換部はサンプリングされる入力電圧をＡＤ変換処理の際に破壊してしまうために、出力信号（DAC-OUT）を保持することが必要となるからである。十分に多様な出力信号（DAC-OUT）を生成するためにｍビットのデジタル入力信号（DAC-IN）は２変換周期（２／ｆｓ）ごとに変更され、この変更されたｍビットの設定値に従った電流（Ｉ_ＤＡＣ）が流されることで、出力信号（DAC-OUT）が生成される。

ＡＤ変換本番動作時には、モードレジスタ５ＡにＡＤ変換本番モード（RM）が設定されることにより出力されるモード信号（Mode）に基づいて、スイッチＡＤＣ−ＳＷがオンされる。入力信号（ADC-IN）が入力されることで、出力信号（BUF-OUT）が出力される。出力信号（BUF-OUT）の入力信号（ADC-IN）に対する利得は−（抵抗Ｒ２の抵抗値／抵抗Ｒ１の抵抗値）倍となっている。容量ＦＢ−Ｃは雑音抵抗用である。ＡＤ変換本番動作時には電流（Ｉ_ＤＡＣ）が０になるように、ｍビットのデジタル入力信号（DAC-IN）が設定される。

このようにバッファ部４Ａは、ＡＤ変換テスト動作時には補正係数（CC）を算出するための出力信号（DAC-OUT）をＤＡ変換処理することで生成し、ＡＤ変換本番動作時には入力信号（ADC-IN）を上述した利得の倍率にて変換することで出力信号（BUF-OUT）を生成する。よってバッファ部４Ａは補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成機能と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成機能とを両方有している。また、入力バッファ回路とＤＡ変換器とで、オペアンプＯＰ−ＡＭＰと抵抗Ｒ２と容量ＦＢ−Ｃとを共有するため面積オーバヘッドが少なくなる。

以上まとめると実施例１による半導体集積回路装置１０Ａは、ＡＤ変換部２Ａとデジタル補正部３Ａとバッファ部４Ａとを有する。ＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）に、ＡＤ変換部２Ａがディザー信号（Dither1）及び出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第一ＡＤ変換結果（D1R）を出力する。更にその後の第二ＡＤ変換期間（A/D2）に、ＡＤ変換部２Ａが出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第二ＡＤ変換結果（D2R）を出力する。第一ＡＤ変換結果（D1R）がデジタル補正されたデジタル出力（DC1R）と第二ＡＤ変換結果（D2R）がデジタル補正されたデジタル出力（DC2R）に基づいてＡＤ変換用の補正係数（CC）を決定する。バッファ部４ＡによりＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）及び第二ＡＤ変換期間（A/D1）には出力信号（DAC-OUT）は保持されている。

このように、ＡＤ変換テスト動作時に、第一ＡＤ変換期間（A/D1）と第二ＡＤ変換期間（A/D2）との間にて、バッファ部が出力信号（DAC-OUT）を保持している。よって、ＡＤ変換部を電荷シェア型のＡＤ変換部を用いることができ、参照電圧へのアクセス頻度が少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。更にアナログ回路であるＡＤ変換部２Ａは１つでいいので、面積の増大も抑えられる。

また、バッファ部４Ａは補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成機能と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成機能とを両方有している。よって、補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成するための回路と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成するための回路とを別個に設ける必要がなく、面積を削減できる。

さらに、ディザー信号（Dither）により、ＡＤ変換補正モード（CM）において、第一ＡＤ変換結果（D1R）のデジタル補正ための補正係数（CC）と、第二ＡＤ変換結果（D2R）のデジタル補正のための補正係数（CC）とは、上位ビットが互いに異なる状態となる。よって確実に早く補正係数（CC）の探索を行うことが出来る。

（変形例１）
図２４は実施例１の変形例に係るデジタル補正部にブロック図である。実施例１のデジタル補正部３Ａのデジタル補正回路は２つ設けられたが、変形例１のデジタル補正部３ＡＡでは１つにしている。デジタル補正部３ＡＡは、図２４に示すように、第一デジタル補正回路３１Ａを削除し、遅延回路３４Ａを第二デジタル補正回路３２Ａの後段に移動させている。更に、ＡＤ変換テスト動作時において変換誤差生成回路ＥＧＣは、初めのＡＤ変換結果（D1R）のデジタル補正処理結果（DC1R）が遅延回路３４Ａを通して入力され、１変換周期（１／ｆｓ）後のＡＤ変換結果（D2R）をデジタル補正処理した結果（DC2R）を直接入力され、ディザー信号成分に相当する値２αを引くことで、変換誤差（ｅ）を生成する。ＡＤ変換本番動作時には２回目のＡＤ変換結果（D2R）をデジタル補正処理した結果（DC2R）を出力信号（ADC-OUT）とするような態様とする。この場合はデジタル補正回路が共通化されて実施例１に比べて面積が削減される。この構成は、後述する実施例２及び実施例３のデジタル補正部にも適用することができる。

（実施例２）
図２５Ａは実施例２に係るＡＤ変換器のブロック図である。図２５Ｂはバッファ部の出力信号の波形図である。図６は実施例２の半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。

図２５Ａに示すように、実施例２に係るＡＤ変換器１Ｂと実施例１に係るＡＤ変換器１Ａとの違いは、バッファ部４Ａがバッファ部４Ｂに変更されており、ＡＤ変換部２ＡがＡＤ変換部２Ｂに変更されていることである。

この変更に伴い、ＡＤ変換テスト動作時にバッファ部４Ｂから出力される信号は、図２５Ｂに示すように２変換周期（２／ｆｓ）ごとに値が変更される階段状の波形（テスト信号（TEST-S）という。）に、２αの振幅で１変換周期（１／ｆｓ）ごとに値が変更する波形が重畳された出力信号（DAC-OUT）となる。テスト信号（TEST-S）は、実施例１の出力信号（DAC-OUT）と同一の波形となる。テスト信号（TEST-S）は、バッファ部４Ｂによって２変換周期（２／ｆｓ）の間は値が保持されている形となっている。図６の上段においては、テスト信号（TEST-S）は点線にて表現されており、出力信号（DAC-OUT）は実線にて表現されている。バッファ部４Ｂには第一ディザー信号（Dither1）及び第二ディザー信号（Dither2）は入力され、ＡＤ変換部２Ｂには第一ディザー信号（Dither1）及び第二ディザー信号（Dither2）は入力されない。

それ以外は実施例１のＡＤ変換器１Ａと実施例２のＡＤ変換器１Ｂは特に違いがないので、重複する説明は省略する。

図７は実施例２のＡＤ変換部の構成を表した図である。実施例２に係るＡＤ変換部２Ｂと実施例１のＡＤ変換部２Ａとの違いは、変換回路にディザー信号用ビットセル（DBCell）が無く、このディザー信号用ビットセル（DBCell）に入出力される信号もないことである。これに伴い、制御信号が異なるため、制御回路２２１Ａが制御回路２２１Ｂに変更になっている。それ以外は実施例１のＡＤ変換部２ＡとＡＤ変換部２Ｂとの間に違いは無いので、重複する説明は省略する。

図８は実施例２のバッファ部の構成を表した図である。

実施例２に係るバッファ部４Ｂと実施例１のバッファ部４Ａとの違いは、新たにＤＡ変換回路（CAL 1-bit DAC）４２Ｂが設けられることである。ＤＡ変換回路４２Ｂにはディザー信号（Dither）に対応する１ビットの入力信号（±α）が入力されることで、電流（Ｉ_{Ｄｉｔｈｅｒ}）が流される。この電流（Ｉ_{Ｄｉｔｈｅｒ}）に電流（Ｉ_ＤＡＣ）が重畳されることより抵抗Ｒ２の他端に出力信号（DAC-OUT）が発生する。この出力信号（DAC-OUT）はｍビット（ｍは自然数）の入力信号（DAC-IN）及び１ビットの入力信号（±α）により生成されるために、精度は低いものの補正係数（CC）を定めるためには十分に多様な値を持つものとなる。又、電流（Ｉ_ＤＡＣ）はｍビットに対応した複数の電流源に流れる電流量に従ったものとなるために、２変換周期（２／ｆｓ）の間には一定となる。電流（Ｉ_{Ｄｉｔｈｅｒ}）は１ビットに対応した複数の電流源に流れる電流量に従ったものであり、１変換周期（１／ｆｓ）ごとに変更されるものである。よって電流（Ｉ_ＤＡＣ）に対応した２変換周期（２／ｆｓ）の間に高精度に保持された出力電圧（テスト信号（TEST-S））に、電流（Ｉ_{Ｄｉｔｈｅｒ}）に対応した１変換周期（１／ｆｓ）ごとに変更される出力電圧（ディザー信号（Dither））が重畳されたような、出力信号（DAC-OUT）がバッファ部４Ｂから出力される。

このようにディザー信号はＡＤ変換部に必ずしも直接入力する必要はなく、その前段のバッファ部の出力信号（DAC-OUT）に重畳させる形としてもよい。また、実施例１と同様にディザー信号は第一ディザー信号（Dither1）と第二ディザー信号（Dither2）のように２つあるのがより好ましいが、どちらか一方がある場合でもよい。さらに、補正係数探索に時間がかかってもよい場合は、ディザー信号がなくてもよい。

以上まとめると実施例２による半導体集積回路装置１０Ｂは、ＡＤ変換部２Ｂとデジタル補正部３Ａとバッファ部４Ｂとを有する。ＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）に、ＡＤ変換部２Ｂが出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第一ＡＤ変換結果（D1R）を出力する。更にその後の第二ＡＤ変換期間（A/D2）に、ＡＤ変換部２Ｂが出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第二ＡＤ変換結果（D2R）を出力する。第一ＡＤ変換結果（D1R）がデジタル補正されたデジタル出力（DC1R）と第二ＡＤ変換結果（D2R）がデジタル補正されたデジタル出力（DC2R）に基づいてＡＤ変換用の補正係数（CC）を決定する。バッファ部４ＢによりＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）及び第二ＡＤ変換期間（A/D1）には出力信号（DAC-OUT）のうちのテスト信号（TEST-S）は保持されている。バッファ部４ＢでＤＡ変換回路４２Ｂの出力に第一ディザー信号（Dither1）が重畳されて出力信号（DAC-OUT）が出力される。

これにより、ＡＤ変換テスト動作時に、第一ＡＤ変換期間（A/D1）と第二ＡＤ変換期間（A/D2）との間にて、バッファ部４Ｂが出力信号（DAC-OUT）のうちのテスト信号（TEST-S）を保持している。よって、ＡＤ変換部を電荷シェア型のＡＤ変換部を用いることができ、参照電圧へのアクセス頻度が少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。更にアナログ回路であるＡＤ変換部２Ｂは１つでいいので、面積の増大も抑えられる。

また、バッファ部４Ｂは補正係数（CC）を算出するためのテスト信号（TEST-S）にディザー信号（Dither）が重畳された出力信号（DAC-OUT）の生成機能と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成機能とを両方有している。よって、補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成するための回路と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成するための回路とを別個に設ける必要がなく、面積を削減できる。

さらに、ディザー信号（Dither）により、ＡＤ変換補正モード（CM）において、第一ＡＤ変換結果（D1R）のデジタル補正ための補正係数（CC）と、第二ＡＤ変換結果（D2R）のデジタル補正のための補正係数（CC）とは、上位ビットが互いに異なる状態となる。よって確実に早く補正係数（CC）の探索を行うことが出来る。

（実施例３）
図２６Ａは実施例３に係るＡＤ変換器のブロック図である。図２６Ｂは実施例３に係るＡＤ変換部を表す図である。図２６Ｃは実施例３に係る補正係数探索回路のブロック図である。図９は実施例３の半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。

図２６Ａに示すＡＤ変換器１Ｃは実施例１のＡＤ変換器１Ａとは以下の点が異なる。バッファ部４Ｂは実施例２のものを用いている。ＡＤ変換部２Ｃが実施例１のＡＤ変換部２Ａとは異なる。遅延回路３４Ｃが実施例１の遅延回路３４Ａとは異なる。補正係数探索回路（CCSC）３３Ｃが実施例１の補正係数探索回路（CCSC）３３Ａとは異なる。第二デジタル補正回路（DCC）３２Ａの出力（DC2R）が利得補正回路３５Ｃに入力される形となっており、利得補正回路３５Ｃの出力（GC2R）が補正係数探索回路３３Ａに入力される形となっている。第一デジタル補正部（DCC）３１Ａの出力（DC1R）と利得補正回路３５Ｃの出力（GC2R）とがマルチプレクサ（MUX）３６Ｃにより選択されて出力信号（ADC-OUT）として出力される形となっている。よってデジタル補正部３Ｃは、デジタル補正部３Ａに比べると新たにマルチプレクサ３６Ｃと、利得補正回路３５Ｃを有する形となる。

図２６Ｂに示すように、ＡＤ変換部２ＣはＡＤ変換処理のインターリーブ動作を可能とするために、サンプリング回路（SU）２１Ｃと変換回路（CU）２２Ｃとを持つ。サンプリング回路２１ＣはスイッチＳＨＳＷ１と容量ＳＨＣ１とスイッチＣＳＳＷ１とを有する。さらに、サンプリング回路２１ＣはスイッチＳＨＳＷ２と容量ＳＨＣ２とスイッチＣＳＳＷ２とを有する。

スイッチＳＨＳＷ１及びスイッチＳＨＳＷ２はバッファ部４Ｂからの出力信号（DAC-OUT／BUF-OUT）を受ける。容量ＳＨＣ１及び容量ＳＨＣ２はバッファ部４Ｂからの出力信号（DAC-OUT／BUF-OUT）をサンプリングして保持する。容量ＳＨＣ１と後に説明する変換回路２２Ｃのビットセル（BCell）との間にて電荷をシェアするためのスイッチＣＳＳＷ１が容量ＳＨＣ１に接続されている。容量ＳＨＣ２と後に説明する変換回路２２Ｃのビットセル（BCell）との間にて電荷をシェアするためのスイッチＣＳＳＷ２が容量ＳＨＣ２に接続されている。

遅延回路（DL）３４ＣはＡＤ変換部２Ｃからの出力信号（Di）をＡＤ変換テスト動作時において１変換周期（１／ｆｓ）だけ遅らせ、ＡＤ変換本番動作時においてはＡＤ変換部２Ｃからの出力信号（Di）を実質的に遅延させないでマルチプレクサ（MUX）３６Ｃに出力する。

利得補正回路（GC）３５Ｃはインターリーブ動作に起因する容量ＳＨＣ１と容量ＳＨＣ２との間の容量値の製造ばらつきによる差や、温度や配置による差に起因して、第一デジタル補正回路（DCC）３１Ａからの出力信号（DC1R）と第二デジタル補正回路（DCC）３２Ａからの出力信号（DC2R）がずれるのを補正するためのものである。この補正はデジタル補正により行い、補正係数レジスタ（CCRES）３３２１Ｃに格納されている補正係数（GCC）（図９等にてＷ_０にて表示されているもの）を用いて実施される。

ＡＤ変換テスト動作時においては、バッファ部４Ｂにデジタル入力信号（DAC-IN）及び１ビットのディザー入力信号（Dither）が入力され、デジタル入力信号（DAC-IN）及びディザー入力信号（Dither）がＤＡ変換処理されて、アナログ信号としての出力信号（DAC-OUT）がＡＤ変換部２Ｃに出力される。ここで、デジタル入力信号（DAC-IN）はｍビット（ｍは自然数）のデジタル信号である。ディザー入力信号（Dither）の値は±αである。ＡＤ変換テスト動作時にバッファ部４Ｂから出力される信号は、２変換周期（２／ｆｓ）ごとに値が変更される階段状の波形に、２αの振幅で１変換周期（１／ｆｓ）ごとに値が変更する波形が重畳された出力信号（DAC-OUT）となる。階段状の波形成分（テスト信号（TEST-S））は、バッファ部４Ｂによって２変換周期（２／ｆｓ）の間は値が保持されている形となっている。図９の下段においては、テスト信号（TEST-S）は点線にて表現されており、出力信号（DAC-OUT）は実線にて表現されている。

図９のタイミングフローに示すような以下の処理が実行される。

（１）サンプリング期間(SHC1-S)
１変換期間（１／ｆｓ）の長さがあるサンプリング期間(SHC1-S)にてＡＤ変換部２Ｃは、補正係数（CC）及び補正係数（GCC）を算出するための出力信号（DAC-OUT）をサンプリングする。出力信号（DAC-OUT）の波形は実施例２で説明した出力信号（DAC-OUT）の形となる。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオンし、スイッチＣＳＳＷ１、スイッチＳＨＳＷ２、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ１に出力信号（DAC-OUT）を蓄積することで実行される。

（２）サンプリング期間(SHC2-S)＆変換期間（SHC1-C）
上記（１）にて示した処理の１変換期間（１／ｆｓ）後ＡＤ変換部２Ｃは、サンプリング期間(SHC2-S)にて出力信号（DAC-OUT）をサンプリングしつつ、容量ＳＨＣ１に蓄えられた出力信号をＡＤ変換処理してその結果を第一ＡＤ変換結果（D1R）として遅延回路３４Ｃに出力する。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオフにし、スイッチＣＳＳＷ１オンにし、スイッチＳＨＳＷ２をオンにし、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ２に出力信号（DAC-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２３Ｃによって容量ＳＨＣ１に蓄積されていた出力信号（DAC-OUT）がＡＤ変換処理されて変換回路２３Ｃから第一ＡＤ変換結果（D1R）が出力される。よってサンプリング期間(SHC2-S)はＡＤ変換期間（SHC1-C）と重なっている。尚、この期間の出力信号（DAC-OUT）にはディザー信号成分のαが重畳されている。

（３）サンプリング期間(SHC1-S)＆変換期間（SHC2-C）
上記（２）にて示した処理の１変換期間（１／ｆｓ）後ＡＤ変換部２Ｃは、サンプリング期間(SHC1-S)にて出力信号（DAC-OUT）をサンプリングしつつ、容量ＳＨＣ２に蓄えられた出力信号をＡＤ変換処理してその結果を第二ＡＤ変換結果（D2R）としてデジタル補正部３Ｃに出力する。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオンにし、スイッチＣＳＳＷ１オフにし、スイッチＳＨＳＷ２をオフにし、及びスイッチＣＳＳＷ２をオンにすることで、容量ＳＨＣ１に出力信号（DAC-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２３Ｃによって容量ＳＨＣ２に蓄積されていた出力信号（DAC-OUT）がＡＤ変換処理されて変換回路２３Ｃから第二ＡＤ変換結果(D2R)が出力される。よってサンプリング期間(SHC1-S)はＡＤ変換期間（SHC2-C）と重なっている。尚、この期間の出力信号（DAC-OUT）にはディザー信号成分の−αが重畳されている。

第二デジタル補正結果（D2R）は遅延回路３４Ｃにて遅延させられないので、第一デジタル補正回路（DCC）３１Ａ部に第一ＡＤ変換結果（D1R）が入力されるタイミングと、第二デジタル補正回路（DCC）３２Ａに第二デジタル補正結果（D2R）が入力されるタイミングとが同一期間の中に入ってくる。

次にデジタル補正について説明する。第一デジタル補正回路３１Ａは補正係数（CC）（図９でＷｉ（ＯＬＤ）と記載されている。）を用いて第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）を補正係数探索回路３３Ｃに出力する。第二デジタル補正回路（DCC）３２Ａは補正係数（CC）（同図でＷｉ（ＯＬＤ）と記載されている。）を用いて第二ＡＤ変換結果（D2R）をデジタル補正した結果（DC2R）を利得補正回路（GC）３５Ｃに出力する。

ここで第一ＡＤ変換結果（D1R）や第二ＡＤ変換結果（D2R）をＤｉとする。そして、補正係数（CC）をＷｉとする。そのとき、実施例１で述べた式（１）のような値が第一デジタル補正回路３１Ａ及び第二デジタル補正回路３２Ａから出力される。ここで、ｉは０〜Ｎ−１であり、ｉはｉ番目のチャージシェア型ＡＤ変換部２Ｃのデジタル出力信号のビットを表す。Ｎは２以上の自然数で、ビット数を表す。

また、利得補正回路３５Ｃは補正係数（GCC）（図９でＷ_０（ＯＬＤ）と記載されている。）を用いて第二デジタル補正回路３２Ａからの出力（D2R）をデジタル補正した結果（GC2R）を補正係数探索回路３３Ｃの変換誤差生成回路ＥＧＣに出力する。

ここで利得補正回路３５Ｃの出力は以下のような式（２）にて表される。

図２６Ｃに示すように、変換誤差生成回路ＥＧＣは、第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）から利得補正回路３５Ｃからの出力（GC2R）を引いて、更に２αを引くことで変換誤差（ｅ）を生成する。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムにより補正係数算出回路３３１２Ｃが補正係数（CC）及び補正係数（GCC）を探索する。

補正係数算出回路３３１２Ｃは変換誤差（ｅ）、第一ＡＤ変換結果（D1R）、第二ＡＤ変換結果（D2R）及び補正係数（CC）に従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数（CC）を算出する。ここで、補正係数（CC）は補正係数レジスタ３３１１Ｃにあらかじめ格納されていたものである（図２６ＣでＷｉ（ＯＬＤ）と記載されている。）。新たに算出された補正係数（CC）（同図でＷｉ（ＮＥＷ）と記載されている。）は補正係数レジスタ３３１１Ｃに新たに格納される。

更に補正係数算出回路３３１２Ｃは変換誤差（ｅ）、第二ＡＤ変換結果（D2R）及び補正係数（GCC）に従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数（GCC）を算出する。ここで、補正係数（GCC）は補正係数レジスタ（CCRES）３３１１Ｃにあらかじめ格納されていたものである（図２６ＣでＷ_０（ＯＬＤ）と記載されている。）。新たに算出された補正係数（GCC）（同図でＷ_０（ＮＥＷ）と記載されている。）は補正係数レジスタ３３１１Ｃに新たに格納される。なお、係数探索回路３３１Ｃには補正係数レジスタ３３１１Ｃと補正係数算出回路３３１２Ｃが含まれる。

（４）サンプリング期間(SHC2-S)＆変換期間（SHC1-C）以降
以降、上記（３）にて示した処理の１変換期間（１／ｆｓ）後、上記（２）の処理を行い、次に上記（２）にて示した処理の１変換期間（１／ｆｓ）後、上記（３）の処理を行うような動作を繰り返す。これによって、補正係数レジスタ３３１１Ａの値が更新される。よって補正係数探索期間（CCS）は、ＡＤ変換期間（SHC2-C）が発生するごとに発生する。

図１０は実施例３の半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換本番動作時におけるタイミングフローを表す図である。

ＡＤ変換器２Ｃの回路構成としては図９と同じである。モードレジスタ５ＡにはＡＤ変換本番モード（RM）が設定される。

ＡＤ変換本番動作時においては、バッファ部４Ｂには入力信号（ADC-IN）が入力されることにより出力信号（BUF-OUT）が出力される。

図１０のタイミングフローに示すような以下の処理が実行される。

（１）サンプリング期間（SHC1-S）
１変換期間（１／ｆｓ）の長さがあるサンプリング期間（SHC1-S）にて入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）をＡＤ変換部２Ｃがサンプリングする。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオンし、スイッチＣＳＳＷ１、スイッチＳＨＳＷ２、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ１に出力信号（BUF-OUT）を蓄積することで実行される。

（２）サンプリング期間（SHC2-S）＆変換期間（SHC1-C）
上記（１）にて示した処理の１変換期間（１／ｆｓ）後、ＡＤ変換部２Ｃがサンプリング期間（SHC2-S）にて出力信号（BUF-OUT）をサンプリングしつつ、容量ＳＨＣ１に蓄えられた出力信号をＡＤ変換処理してその結果を第一ＡＤ変換結果（D1R）として遅延回路３４Ｃに出力する。この際、遅延回路３４Ｃは遅延機能をディセーブルとしているので、第一ＡＤ変換結果（D1R）は実質的に遅延されないで第一デジタル補正回路３１Ａに出力される。第一ＡＤ変換結果（D1R）は、ＡＤ変換テスト動作時に算出された補正係数（CC）を第一デジタル補正回路３１Ａが用いることでデジタル補正し、その結果として補正結果（DC1R）を出力する。この補正結果（ＤＣ１Ｒ）がマルチプレクサ３６Ｃに出力される。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオフにし、スイッチＣＳＳＷ１オンにし、スイッチＳＨＳＷ２をオンにし、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ２に出力信号（BUF-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２３Ｃによって容量ＳＨＣ１に蓄積されていた出力信号（BUF-OUT）がＡＤ変換処理されて変換回路２３Ｃから第一ＡＤ変換結果（D1R）が出力される。よってサンプリング期間（SHC2-S）はＡＤ変換期間（SHC1-C）と重なっている。第一ＡＤ変換結果（D1R）は、ＡＤ変換テスト動作時に算出された補正係数（CC）を第一デジタル補正回路３１Ａが用いることでデジタル補正され、その補正結果がマルチプレクサ３６Ｃに出力される。マルチプレクサ３６Ｃは第一デジタル補正回路３１Ａからの補正結果を選択して出力信号（ADC-OUT）として出力する。

（３）サンプリング期間（SHC1-S）＆変換期間（SHC2-C）
上記（２）にて示した処理の１変換期間（１／ｆｓ）後にＡＤ変換部２Ｃが、サンプリング期間（SHC1-S）にて出力信号（BUF-OUT）をサンプリングしつつ、容量ＳＨＣ２に蓄えられた出力信号（BUF-OUT）をＡＤ変換処理してその結果を第二ＡＤ変換結果（D2R）として第二デジタル補正回路３２Ａに出力する。このサンプリングはサンプリング回路２１ＣスイッチＳＨＳＷ１をオンにし、スイッチＣＳＳＷ１オフにし、スイッチＳＨＳＷ２をオフにし、及びスイッチＣＳＳＷ２をオンにすることで、容量ＳＨＣ１に出力信号（BUF-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２３Ｃによって容量ＳＨＣ２に蓄積されていた出力信号（BUF-OUT）がＡＤ変換処理されて変換回路２３Ｃから第二ＡＤ変換結果（D2R）が出力される。よってサンプリング期間（SHC1-S）はＡＤ変換期間（SHC2-C）と重なっている。第二ＡＤ変換結果（D2R）は、ＡＤ変換テスト動作時に算出された補正係数（CC）を第二デジタル補正回路３２Ａが用いることでデジタル補正され、その補正結果（DC2R）が利得補正回路３５Ｃに出力される。第二デジタル補正回路３２Ａからの出力は、ＡＤ変換テスト動作時に算出された補正係数（GCC）を利得補正回路３５Ｃが用いることでデジタル補正され、その補正結果がマルチプレクサ３６Ｃに出力される。マルチプレクサ３６Ｃは利得補正回路３５Ｃからの補正結果（GC2R）を選択して出力信号（ADC-OUT）として出力する。図１０に示すように、点線で示した遅延回路３４Ｃ、係数探索回路３３ＣはＡＤ変換本番動作時は動作しない。しかしながら、補正係数探索回路３３Ｃは補正係数（CC）や補正係数（GCC）を保持しデジタル補正回路３１Ａ，３２Ａや利得補正回路３５Ｃに出力する。

（４）サンプリング期間(SHC2-S)＆変換期間（SHC1-C）以降
以降、上記（３）にて示した処理の１変換期間１／ｆｓ後、上記（２）の処理を行い、次に上記（２）にて示した処理の１変換期間１／ｆｓ後、上記（３）の処理を行うような動作を繰り返す。

このように、ＡＤ変換器１Ｃはインターリーブ動作を行う。ここで言うインターリーブ動作とは、２ペアの容量を持ち、一方の容量に入力信号をサンプリングして蓄積しているときに、他方の容量に蓄積された入力信号を処理することである。インターリーブ動作によりＡＤ変換器１Ｃは、実施例１や実施例２のＡＤ変換器１ＡやＡＤ変換器１Ｂに比べて、低速に動作しても高速に信号処理が可能となり、低消費電力となる。これはＡＤ変換器１ＡやＡＤ変換器１Ｂは１変換周期（１／ｆｓ）の間に入力信号のサンプリングの後にＡＤ変換処理を行う必要があり、高速動作が必要になるからである。ＡＤ変換器１Ｃは１変換周期（１／ｆｓ）の間にサンプリングとＡＤ変換処理を並行して実施するために低速動作となる。

インターリーブ動作によって、容量ＳＨＣ１と容量ＳＨＣ２の間の容量値ばらつきに起因して第一ＡＤ変換結果（D1R）と第二ＡＤ変換結果（D2R）との間の変換利得が変わり歪が生じる。この歪の補正を利得補正回路３５Ｃにて行い、補正係数（GCC）を用いることで、インターリーブ動作に伴う歪を低減できる。

図１１Ａは実施例３のＡＤ変換部の詳細図である。図１１Ｂ、図１１Ｃはサンプリング回路の回路図である。

実施例３においては、ＡＤ変換部２Ｃは単相信号を取り扱うものとなっているが、差動信号を取り扱うものであるとしても問題はない。図１１Ａに示すＡＤ変換部２Ｃは入力信号が差動信号を出力信号は単相信号を取り扱う構成となっている。

変換回路２２Ｃ内の各構成要素は、制御回路を除いて、図７の変換回路２２Ｂの符号が同じである各構成要素と対応している。

図１１Ｂに示すサンプリング回路（SU-G1）２１１Ｃの各構成要素と図７のサンプリング回路２１Ａ（図４Ｂのサンプリング回路２１Ａ）の各構成要素とは以下のように対応している。スイッチＮＰ−ＳＨＳＷ１と、スイッチＮＰ−ＳＨＳＷが対応している。容量ＮＰ−ＳＨＣ１と容量ＮＰ−ＳＨＣが対応している。スイッチＮＰ−ＣＳＳＷ１とスイッチＮＰ−ＣＳＳＷが対応している。スイッチＲＰ−ＳＨＳＷ１とスイッチＲＰ−ＳＨＳＷとが対応している。容量ＲＰ−ＳＨＣ１と容量ＲＰ−ＳＨＣが対応している。スイッチＲＰ−ＣＳＳＷ１とスイッチＲＰ−ＣＳＳＷが対応している。アナログ信号ＮＰ−ＲＡ１とアナログ信号ＮＰ−ＲＡとが対応している。アナログ信号ＲＰ−ＲＡ１とアナログ信号ＲＰ−ＲＡとが対応している。

図１１Ｃに示すサンプリング回路（SU-G2）２１２Ｃの各構成要素と図７のサンプリング回路２１Ａ（図４Ｂのサンプリング回路２１Ａ）の各構成要素とは以下のように対応している。スイッチＮＰ−ＳＨＳＷ２と、スイッチＮＰ−ＳＨＳＷが対応している。容量ＮＰ−ＳＨＣ２と容量ＮＰ−ＳＨＣが対応している。スイッチＮＰ−ＣＳＳＷ２とスイッチＮＰ−ＣＳＳＷが対応している。スイッチＲＰ−ＳＨＳＷ２とスイッチＲＰ−ＳＨＳＷとが対応している。容量ＲＰ−ＳＨＣ２と容量ＲＰ−ＳＨＣが対応している。スイッチＲＰ−ＣＳＳＷ２とスイッチＲＰ−ＣＳＳＷが対応している。アナログ信号ＮＰ−ＲＡ２とアナログ信号ＮＰ−ＲＡとが対応している。アナログ信号ＲＰ−ＲＡ２とアナログ信号ＲＰ−ＲＡとが対応している。

以下にＡＤ変換部２Ｃの動作について説明する。

（１）サンプリング期間（SHC1-S）
サンプリング期間（SHC1-S）には、サンプリング回路２１１Ｃの各構成要素は、対応する図７のＡＤ変換部２Ｂの各構成要素と以下のような同様の動作を行う。

図４の説明箇所の（２）動作の（ａ）ＡＤ変換テスト動作の第一タイミングでの動作を行う。

（２）変換期間（SHC1-C）
ＡＤ変換期間（SHC1-C）には、サンプリング回路２１１Ｃの各構成要素及び変換回路２２Ｃの各構成要素は、対応する図７のＡＤ変換部２Ｂの各構成要素と以下のような同様の動作を行う。

図４の説明箇所の（２）動作の（ａ）ＡＤ変換テスト動作の第二タイミング及び第三タイミングでの動作を行う。ディザー信号用ビットセル（DBCell）に関する動作は当然に無い。

（３）サンプリング期間（SHC2-S）
サンプリング期間（SHC2-S）には、サンプリング回路２１２Ｃの各構成要素は、対応する図７のＡＤ変換部２Ｂの各構成要素と以下のような同様の動作を行う。

図４の説明箇所の（２）動作の（ａ）ＡＤ変換テスト動作の第一タイミングでの動作を行う。

（４）変換期間（SHC2-C）
ＡＤ変換期間（SHC2-C）には、サンプリング回路２１２Ｃの各構成要素及び変換回路２２Ｃの各構成要素は、対応する図７のＡＤ変換部２Ｂの各構成要素と以下のような同様の動作を行う。

図４の説明箇所の（２）動作の（ａ）ＡＤ変換テスト動作の第二タイミング及び第三タイミングでの動作を行う。ディザー信号用ビットセル（DBCell）に関する動作は当然に無い。

実施例３において、バッファ部４Ｂをバッファ部４Ａとし、ＡＤ変換部２Ｃにディザー信号用ビットセル（DBCell）を設ける（変換回路２２Ｃに替えて変換回路２２Ａを用いる）形としてもよい。

以上まとめると実施例３による半導体集積回路装置１０Ｃは、ＡＤ変換部２Ｃとデジタル補正部３Ｃとバッファ部４Ｂとを有する。ＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）に、ＡＤ変換部２Ｃが出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第一ＡＤ変換結果（D1R）を出力する。更にその後の第二ＡＤ変換期間（A/D2）に、ＡＤ変換部２Ｃが出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第二ＡＤ変換結果（D2R）を出力する。第一ＡＤ変換結果（D1R）がデジタル補正されたデジタル出力（DC1R）と第二ＡＤ変換結果（D2R）がデジタル補正されたデジタル出力（DC2R）に基づいてＡＤ変換用の補正係数（CC）を決定する。バッファ部４ＢによりＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）及び第二ＡＤ変換期間（A/D1）には出力信号（DAC-OUT）のうちのテスト信号（TEST-S）は保持されている。バッファ部４ＢでＤＡ変換回路４２Ｂの出力に第一ディザー信号（Dither1）が重畳されて出力信号（DAC-OUT）が出力される。

これにより、ＡＤ変換テスト動作時に、第一ＡＤ変換期間（A/D1）と第二ＡＤ変換期間（A/D2）との間にて、バッファ部４Ｂが出力信号（DAC-OUT）のうちのテスト信号（TEST-S）を保持している。よって、ＡＤ変換部を電荷シェア型のＡＤ変換部を用いることができ、参照電圧へのアクセス頻度が少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。更にアナログ回路であるＡＤ変換部２Ｂは１つでいいので、面積の増大も抑えられる。

また、バッファ部４Ｂは補正係数（CC）を算出するための出力信号（DAC-OUT）の生成機能と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成機能とを両方有している。よって、補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成するための回路と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成するための回路とを別個に設ける必要がなく、面積を削減できる。

さらに、ディザー信号（Dither）により、ＡＤ変換補正モード（CM）において、第一ＡＤ変換結果（D1R）のデジタル補正ための補正係数（CC）と、第二ＡＤ変換結果（D2R）のデジタル補正のための補正係数（CC）とは、上位ビットが互いに異なる状態となる。よって確実に早く補正係数（CC）の探索を行うことが出来る。

また、インターリーブ動作によりＡＤ変換部２Ｃは、実施例１や実施例２のＡＤ変換部２ＡやＡＤ変換部２Ｂに比べて、低速に動作しても高速に信号処理が可能となり、低消費電力となる。ＡＤ変換部２Ｃは１変換周期（１／ｆｓ）の間にサンプリングとＡＤ変換処理を並行して実施するために低速動作となる。

インターリーブ動作によって、容量ＳＨＣ１と容量ＳＨＣ２の間の容量値ばらつきに起因して第一ＡＤ変換結果（D1R）と第二ＡＤ変換結果（D2R）との間の変換利得が変わり、歪が生じる。この歪の補正を利得補正回路３５Ｃにて行い、補正係数（GCC）を用いることで、インターリーブ動作に伴う歪を低減できる。

（実施例４）
図２７は実施例４に係るＡＤ変換器のブロック図である。図１２は実施例４に係る半導体集積回路装置の構成及び動作を表す図である。

図２７に示すＡＤ変換器１Ｄは実施例１のＡＤ変換器１Ａとは以下の点で異なる。バッファ部４Ａの変わりにバッファ部４Ｄを有する。又、バッファ部４Ｄに入出力される信号は、ＡＤ変換テスト動作時には、デジタル入力信号（DAC-IN）の変わりにテスト入力信号（TEST-IN）が入力され、出力信号（DAC-OUT）の変わりに出力信号（TEST-OUT）が出力される。出力信号（DAC-OUT）の波形と出力信号（TEST-OUT）の波形とは同じ形となっている。これら以外は、ＡＤ変換器１Ｄと実施例１のＡＤ変換器１Ａとは同じである。

図１３Ａは実施例４のバッファ部の構成及び動作を表す図である。図１３Ｂは実施例４に係るバッファ部の制御クロックのタイミングを示す図である。

バッファ部（BUFU）４Ｄは、サンプルホールド回路Ｓ／ＨＣと、入力バッファ回路ＢＵＦと、スイッチＳ／Ｈ−ＳＷと、スイッチＢＵＦ−ＳＷと、制御回路（CTL）４３Ｄとを有する。サンプルホールド回路Ｓ／ＨＣは、スイッチＳ／Ｈ−ＳＷ１と、スイッチＳ／Ｈ−ＳＷ２と、スイッチＳ／Ｈ−ＳＷ３と、容量Ｃと、オペアンプＳ／Ｈ−ＯＰ−ＡＭＰとを有する。入力バッファ回路ＢＵＦは図５のバッファ部４Ａと基本的に同じであるが、構成要素のＤＡ変換回路４１Ａは有さない。

スイッチＳ／Ｈ−ＳＷ１の一端には三角波のテスト入力信号（TEST-IN）が入力され、スイッチＳ／Ｈ−ＳＷ１の他端は容量Ｃの一端に接続される。スイッチＳ／Ｈ―ＳＷ２の一端はオペアンプＳ／Ｈ−ＯＰ−ＡＭＰの反転入力端子（−）に接続され、スイッチＳ／Ｈ−ＳＷ２の他端はオペアンプＳ／Ｈ−ＯＰ−ＡＭＰの非反転入力端子（＋）に接続される。オペアンプ容量Ｃの一端はスイッチＳ／Ｈ−ＳＷ３の一端に接続され、容量Ｃの他端はオペアンプＳ／Ｈ−ＯＰ−ＡＭＰの反転入力端子（−）に接続される。スイッチＳ／Ｈ−ＳＷ３の他端はオペアンプＳ／Ｈ−ＯＰ−ＡＭＰの出力端子に接続される。オペアンプＳ／Ｈ−ＯＰ−ＡＭＰの非反転入力端子（＋）には電源電圧（VDD）の半分の電圧である電源電圧（VDD/2）の電圧が入力される。入力信号（TEST-IN）は三角波に限られず、正弦波でもよい。

スイッチＳ／Ｈ−ＳＷはオペアンプＳ／Ｈ−ＯＰ−ＡＭＰの出力端子に接続される。スイッチＳ／Ｈ−ＳＷがオンのときには、サンプルホールド回路Ｓ／ＨＣの出力信号がバッファ部４Ｄの出力信号として出力される。スイッチＢＵＦ−ＳＷはオペアンプＯＰ−ＡＭＰの出力端子に接続される。スイッチＢＵＦ−ＳＷがオンのときには、入力バッファ回路ＢＵＦの出力信号がバッファ部４Ｄの出力信号として出力される。

ＡＤ変換テスト動作時には、モードレジスタ５ＡにＡＤ変換補正モード（CM）が設定されて、モード信号（Mode）が制御回路４３Ｄに入力されることにより、スイッチＢＵＦ−ＳＷがオフされ、スイッチＳ／Ｈ−ＳＷがオンされる。図１３Ｂに示すように、スイッチＳ／Ｈ−ＳＷ１の制御クロックが第一クロック（CLK1）となっており、スイッチＳ／Ｈ−ＳＷ２の制御クロックが第二クロック（CLK2）となっており、スイッチＳ／Ｈ−ＳＷ３の制御クロックが第三クロック（CLK3）となっている。第一クロック（CLK1）がハイレベルのとき、スイッチＳ／Ｈ−ＳＷ１はオンし、第一クロック（CLK1）がロウレベルのとき、スイッチＳ／Ｈ−ＳＷ１はオフする。第二クロック（CLK2）がハイレベルのとき、スイッチＳ／Ｈ−ＳＷ２はオンし、第二クロック（CLK2）がロウレベルのとき、スイッチＳ／Ｈ−ＳＷ２はオフする。第三クロック（CLK3）がハイレベルのとき、スイッチＳ／Ｈ−ＳＷ３はオンし、第三クロック（CLK3）がロウレベルのとき、スイッチＳ／Ｈ−ＳＷ３はオフする。第一クロック（CLK1）及び第二クロック（CLK2）は周期が２変換周期（２／ｆｓ）であり、デューティーが小さくなっており、スイッチＳ／Ｈ−ＳＷ１及びスイッチＳ／Ｈ−ＳＷ２のオン期間が小さくなっている。第三クロック（CLK3）は周期が２変換周期（２／ｆｓ）であり、デューティーが大きくなっており、スイッチＳ／Ｈ−ＳＷ２のオン期間が大きくなっている。基本的には、第一クロック（CLK1）（第二クロック（CLK2））と第三クロック（CLK3）とは相補的な関係となっているが、スイッチＳ／Ｈ−ＳＷ１（スイッチＳ／Ｈ−ＳＷ２）とスイッチＳ／Ｈ−ＳＷ３とが同時にオフするようなデッドタイムが設けられる態様になっている。

第一クロック（CLK1）（第二クロック（CLK2））がハイレベルで第三クロック（CLK3）がロウレベルのとき、容量Ｃにテスト入力信号（TEST-IN）がサンプリングされる。第一クロック（CLK1）（第二クロック（CLK2））がロウレベルで第三クロック（CLK3）がハイレベルのとき、容量Ｃに保持されたテスト入力信号（TEST-IN）が出力信号（TEST-OUT）として出力される。図１３Ｂのタイミングチャートに矢印にて示されるサンプリング期間（S）は第二クロック（CLK2）がハイレベルのときに当てはまるようになっている。これはそれ以外の期間は出力信号（TEST-OUT）が保持されている形となっていないからである。よって図１２における説明において、出力信号（TEST-OUT）は出力信号（DAC-OUT）と同じと記載をしたが、厳密には異なり、第二ＡＤ変換期間（A/D2）においては、出力信号（DAC-OUT）の値は一定となっていない。

ＡＤ変換本番動作時には、モードレジスタ５ＡにＡＤ変換本番モード（RM）が設定されて、モード信号（Mode）が制御回路４３Ｄに入力されることにより、スイッチＢＵＦ−ＳＷがオンされ、スイッチＳ／Ｈ−ＳＷがオフされる。入力バッファ回路ＢＵＦに入力信号（ADC-IN）が入力されることにより、出力信号（BUF-OUT）が出力される。

以上まとめると実施例４による半導体集積回路装置１０Ｄは、ＡＤ変換部２Ａとデジタル補正部３Ａとバッファ部４Ｄとを有する。ＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）に、ＡＤ変換部２Ａがディザー信号（Dither1）及び出力信号（TEST-OUT）をＡＤ変換処理することでデジタル信号として第一ＡＤ変換結果（D1R）を出力する。更にその後の第二ＡＤ変換期間（A/D2）に、ＡＤ変換部２Ａが出力信号（TEST-OUT）をＡＤ変換処理することでデジタル信号として第二ＡＤ変換結果（D2R）を出力する。第一ＡＤ変換結果（D1R）がデジタル補正されたデジタル出力（DC1R）と第二ＡＤ変換結果（D2R）がデジタル補正されたデジタル出力（DC2R）に基づいてＡＤ変換用の補正係数（CC）を決定する。バッファ部４ＤによりＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）及び第二ＡＤ変換期間（A/D1）には出力信号（TEST-OUT）は保持されている。

このように、ＡＤ変換テスト動作時に、第一ＡＤ変換期間（A/D1）と第二ＡＤ変換期間（A/D2）との間にて、バッファ部が出力信号（TEST-OUT）を保持している。よって、ＡＤ変換部を電荷シェア型のＡＤ変換部を用いることができ、参照電圧へのアクセス頻度が少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。更にアナログ回路であるＡＤ変換部２Ａは１つでいいので、面積の増大も抑えられる。

また、バッファ部４Ｄは補正係数（CC）を算出するためのテスト信号としての出力信号（TEST-OUT）の生成機能と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成機能とを両方有している。よって、補正係数（CC）を算出するためのテスト信号としての出力信号（TEST-OUT）の生成するための回路と、入力信号（ADC-IN）に基づいた出力信号（BUF-OUT）の生成するための回路とを別個に設ける必要がなく、面積を削減できる。

さらに、ディザー信号（Dither）により、ＡＤ変換補正モード（CM）において、第一ＡＤ変換結果（D1R）のデジタル補正ための補正係数（CC）と、第二ＡＤ変換結果（D2R）のデジタル補正のための補正係数（CC）とは、上位ビットが互いに異なる状態となる。よって確実に早く補正係数（CC）の探索を行うことが出来る。

（変形例２）
図１４は実施例２の変形例に係るバッファ部の構成を表す図である。

変形例２のバッファ部４Ｅは入力バッファ回路ＢＵＦと、ＤＡ変換器ＤＡＣと、スイッチＢＵＦ−ＳＷと、スイッチＤＡＣ−ＳＷとを有している。入力バッファ回路ＢＵＦ及びスイッチＢＵＦ−ＳＷは実施例４のバッファ部４Ｄ（図１３Ａ）のものと同じである。スイッチＤＡＣ−ＳＷがオンのときには、ＤＡ変換器ＤＡＣの出力信号がバッファ部４Ｅの出力信号として出力される。

ＤＡ変換器ＤＡＣは、抵抗ＤＡＣ−Ｒと、容量ＤＡＣ−ＦＢ−Ｃと、オペアンプＤＡＣ−ＯＰ−ＡＭＰと、ＤＡ変換回路４１Ａと、ＤＡ変換回路４２Ｂとを有している。ＤＡ変換回路４１Ａは実施例１のバッファ部４Ａ（図５）のものと同じであり、ＤＡ変換回路４２Ｂは実施例２のバッファ部４Ｂ（図８）のものと同じである。抵抗ＤＡＣ−Ｒは図５の抵抗Ｒ２に対応し、容量ＤＡＣ−ＦＢ−Ｃは図５の容量ＦＢ−Ｃに対応し、オペアンプＤＡＣ−ＯＰ−ＡＭＰはオペアンプＯＰ−ＡＭＰに対応する。

ＡＤ変換テスト動作時には、モードレジスタ５ＡにＡＤ変換補正モード（CM）が設定されて、モード信号（Mode）が制御回路（CTL）４３Ｄに入力されることにより、スイッチＢＵＦ−ＳＷがオフされ、スイッチＤＡＣ−ＳＷがオンされる。更にＡＤ変換テスト動作時には、バッファ部４Ｅは実施例２のバッファ部４Ｂと同様の動作を行う。ただし、スイッチＡＤＣ−ＳＷの動作は当然にない。

ＡＤ変換本番動作時には、モードレジスタ５ＡにＡＤ変換本番モード（RM）が設定されて、モード信号（Mode）が制御回路４３Ｄに入力されることにより、スイッチＢＵＦ−ＳＷがオンされ、スイッチＤＡＣ−ＳＷがオフされる。入力バッファ回路ＢＵＦの動作は実施例４のバッファ部４Ｄ（図１３Ａ）のものと同様である。

このバッファ部４Ｅは実施例２のバッファ部の代わりとして適用することができる。また、実施例３のバッファ部にも適用することができる。バッファ部４ＥからＤＡ変換回路４２Ｂを無くして、実施例１のバッファ部４Ａに適用してもよい。

（実施例５）
図１５は実施例５のマイクロコンピュータの構成を表す図である。

マイクロコンピュータ（MCU）１０Ｆは１つの半導体基板上に形成された半導体集積回路装置である。マイクロコンピュータ１０Ｆは、アナログフロントエンド部（AFE）１５１と、ＡＤ変換器（ADC）１Ｆと、内部制御部（IOU）１５２とを有する。また、マイクロコンピュータ１０Ｆは、位相同期回路（PLL）１５３と、第一分周器（DIV1）１５４と、第二分周器（DIV1）１５５と、ランダムアクセスメモリ（RAM）１５６と、不揮発性メモリ（ROM）１５７とを有する。内部制御部１５２はモードレジスタ（ModeRES）５Ａと、初期値設定レジスタ（ICCSRES）１５８と、中央演算装置（CPU）１５９とを有する。

アナログフロントエンド部１５１は外部からのアナログ信号（AIN）を受けて、例えば複数のアナログ入力信号から１つを選択する等の信号処理し、生成した入力信号（ADC-IN）をＡＤ変換器１Ｆに出力する。ＡＤ変換器１Ｆは、実施例１及びその変形例のＡＤ変換器１Ａ、実施例２及びその変形例のＡＤ変換器１Ｂ、実施例３及びその変形例のＡＤ変換器１Ｃ、実施例４及びその変形例のＡＤ変換器１Ｄのいずれでもよい。ＡＤ変換器１Ｆは入力信号（ADC-IN）をＡＤ変換処理して出力信号（ADC-OUT）を内部制御部１５２に出力する。外部からクロック信号（RefCLK）を受け、位相同期回路１５３はこのクロック信号（RefCLK）を基準としてクロック信号（I-CLK）を生成する。分周器１５４はクロック信号（I-CLK）を分周して内部制御部１５２の動作のためのクロック信号（CLKI）を生成し出力する。分周器１５５はクロック信号（I-CLK）を分周してＡＤ変換器１Ｆの動作のためのクロック信号（CLKA）を生成し出力する。内部制御部１５２はマイクロコンピュータ１Ｆ全体を制御し、出力信号（ADC-OUT）も処理する。中央演算装置１５９は、内部制御部１５２全体を制御し、ランダムアクセスメモリ１５６及び不揮発性メモリ１５７と各種データ（DATA1、DATA2）の読み出し、書き込みを行う。ＳＲＡＭ等で構成されるランダムアクセスメモリ１５６は中央演算装置１５９のワーク領域として用いられ、各種データの一時格納場所として用いられる。フラッシュメモリ等で構成される不揮発性メモリ１５７には中央演算装置１５９にて用いられるプログラムや各種データが保存されている。モードレジスタ５Ａに対して中央演算装置１５９が各種モードを設定し、初期値設定レジスタ１５８に対して中央演算装置１５９がマイクロコンピュータ１０Ｆの制御に必要な各種の初期値を設定する。この各種の初期値の中には、ＡＤ変換テスト動作を行うために初めに補正係数レジスタ（CCRES）３３１１Ａに設定される補正係数（CC）が含まれる。

以上まとめると実施例５によるマイクロコンピュータ１０Ｆは、実施例１から実施例４及びそれらの変形例に係るＡＤ変換器を用いているので、実施例１から実施例４及びそれらの変形例の作用効果を奏する。

（実施例６）
図１６Ａは実施例６の半導体集積回路装置と、この半導体集積回路装置を含む通信システムの構成図である。図１６Ｂはデジタル処理部に含まれるレジスタを示す図である。

（１）通信システム
通信システム１０１は、アンテナＡＮＴと無線通信用の半導体集積回路装置（RFIC）１０Ｇとベースバンド処理部（BBU）１６１とを有する。アンテナＡＮＴは外部からの通信信号としての高周波信号（HFS）を受ける。無線通信用の半導体集積回路装置（RFIC）１０Ｇは、高周波信号ＨＦＳをダウンコンバートしてベースバンド信号に復調する。ベースバンド処理部１６１はベースバンド信号を受けてデジタル処理を行って通信信号の解析やデータ処理を行う。尚、半導体集積回路装置１０Ｇは、ＧＳＭ（Ｇｏｂａｌ Ｓｙｓｔｅｍ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＷＣＤＭＡ（Ｗｉｄｅ Ｂａｎｄ ＣＤＭＡ）、及びＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）に対応したものである。

（２）半導体集積回路装置
半導体集積回路装置１０Ｇは、アナログ回路Ｒ−ＡＣとＡＤ変換器（I-ADC）Ｉ１ＧとＡＤ変換器（Q-ADC）Ｑ１Ｇとテスト信号生成部（ADC-TSGC）１６２とデジタル処理部（DOU）１６３とアナログ回路Ｔ−ＡＣとを有する。アナログ回路Ｒ−ＡＣは、アンテナＡＮＴを介して高周波信号（HFS）を受け、アナログＩ信号（R-IA）とアナログＩ信号（R-IA）と位相が９０度ずれているようなアナログＱ信号（R-QA）とを生成する。アナログＩ信号（R-IA）とアナログＱ信号（R-QA）とは直交しているともいうが、現実にはプロセスばらつき等のばらつきにて厳密に９０度ずれているわけではない。ＡＤ変換器Ｉ１Ｇは、入力信号（ADC-IN）に対応するアナログＩ信号（R-IA）を受けて、ＡＤ変換処理を行うことにより出力信号（ADC-OUT）に対応するデジタルＩ信号（R-ID）を生成する。ＡＤ変換器Ｑ１Ｇは、入力信号（ADC-IN）に対応するアナログＱ信号（R-QA）を受けて、ＡＤ変換処理を行うことにより出力信号（ADC-OUT）に対応するデジタルＱ信号（R-QD）を生成する。デジタル処理部１６３は、デジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）を受け、デジタル処理を行い、ベースバンド信号を生成してベースバンド処理部１６１に出力する。アナログ回路Ｔ−ＡＣは、ベースバンド処理部１６１からのベースバンド信号に基づいたデジタルＩ信号（T-ID）及びデジタルＱ信号（T-QD）をデジタル処理部１６３から受け、変調処理を行って出力用高周波信号（HFS）を生成する。

テスト信号生成部（ADC-TSGC）１６２は、実施例１から実施例５の半導体集積回路装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅにも適用することができる。

尚、アナログＩ信号はアナログのＩ信号であり、アナログＱ信号はアナログのＱ信号である。デジタルＩ信号はデジタルのＩ信号であり、デジタルＱ信号はデジタルのＱ信号である。更にＩ信号は同相信号（Ｉｎ ｐｈａｓｅ信号）であり、Ｑ信号は直交信号（Ｑｕａｄｒａｔｕｒｅ ｐｈａｓｅ信号）である。

ここで、アナログ回路Ｒ−ＡＣ、ＡＤ変換器Ｉ１Ｇ、ＡＤ変換器Ｑ１Ｇ、デジタル処理部１６３、及び後に説明するパワーアンプＰＡを除いたアナログ回路Ｔ−ＡＣは第一の半導体基板上に形成される。パワーアンプＰＡは第二の半導体基板上に形成される。第一及び第二の半導体基板を１つのパッケージにて封止して半導体集積回路装置１０Ｇとしている。尚、第の二半導体基板を無くしてパワーアンプＰＡは半導体集積回路装置１０Ｇと別としてもよい。更にベースバンド処理部１６１は、半導体集積回路装置１０Ｇとは別の半導体集積回路装置であり、アンテナＡＮＴもまた半導体集積回路装置１０Ｇとは別の回路装置である。

（ａ）受信用アナログ回路
アナログ回路Ｒ−ＡＣは送受信切替スイッチ（TR-SW）１６４とローノイズアンプＬＮＡとミキサＲＩ−ＭＩＸとフィルタＩ−ＦＩＬとフィルタＱ−ＦＩＬとを有する。また、アナログ回路Ｒ−ＡＣはＩ可変増幅器Ｉ−ＰＧＡと可変増幅器Ｑ−ＰＧＡとクロックパルス生成器（CPG）１６５とループスイッチＬ−ＳＷとを有する。送受信切替スイッチ１６４はアンテナＡＮＴを介した高周波信号（HFS）の必要な信号成分がアナログ回路Ｒ−ＡＣ内部に入力するものである。また、送受信切替スイッチ１６４はアナログ回路Ｔ−ＡＣからの不要な信号成分がアナログ回路Ｒ−ＡＣに入力されないようにカットするものである。ローノイズアンプＬＮＡは送受信切替スイッチ１６４からの高周波信号（HFS）をベースバンド処理部１６１により指定された倍率にて低ノイズにて増幅する。ミキサＲＩ−ＭＩＸはローノイズアンプＬＮＡからの高周波信号（HFS）に対して高周波信号であり所定の周波数を持つ第一ミキサ信号をミキシングすることで低周波に周波数変換するようなダウンコンバートを行って、アナログＩ信号（R-IA）を生成する。ミキサＲＱ−ＭＩＸはローノイズアンプＬＮＡからの高周波信号（HFS）に対して高周波信号であり所定の周波数を持ち第一ミキサ信号と位相が９０度異なる第二ミキサ信号をミキシングすることで低周波に周波数変換するようなダウンコンバートを行って、アナログＱ信号（R-QA）を生成する。フィルタＩ−ＦＩＬは受信用ＩミキサＲＩ−ＭＩＸからのアナログＩ信号（R-IA）を受け、ベースバンド処理部１６１により指定された帯域の周波数を通すことによりアナログＩ信号（R-IA）を出力する。フィルタＱ−ＦＩＬはミキサＲＱ−ＭＩＸからのアナログＱ信号（R-QA）を受け、ベースバンド処理部１６１により指定された帯域の周波数を通すことによりアナログＱ信号（R-QA）を出力する。可変増幅器Ｉ−ＰＧＡはフィルタＩ−ＦＩＬからのアナログＩ信号（R-IA）を受け、ベースバンド処理部１６１により指定された倍率にて増幅したアナログＩ信号（R-IA）を出力する。可変増幅器Ｑ−ＰＧＡはフィルタＱ−ＦＩＬからのアナログＱ信号（R-QA）を受け、ベースバンド処理部１６１により指定された倍率にて増幅したアナログＱ信号（R-QA）を出力する。クロックパルス生成器１６５は、第一ミキサ信号及び第二ミキサ信号を生成する。

（ｂ）Ｉ信号用のＡＤ変換器及びＱ信号用のＡＤ変換器
（い）構成
ＡＤ変換器Ｉ１Ｇは、実施例１及びその変形例のＡＤ変換器１Ａ、実施例２及びその変形例のＡＤ変換器１Ｂ、実施例３及びその変形例のＡＤ変換器１Ｃ、実施例４及びその変形例のＡＤ変換器１Ｄのいずれでもよい。また、ＡＤ変換器Ｑ１Ｇは、実施例１及びその変形例のＡＤ変換器１Ａ、実施例２及びその変形例のＡＤ変換器１Ｂ、実施例３及びその変形例のＡＤ変換器１Ｃ、実施例４及びその変形例のＡＤ変換器１Ｄのいずれでもよい。ただし、ＡＤ変換器Ｑ１ＧはＡＤ変換器Ｉ１Ｇと同じ形態のものであるのが好ましい。なお、補正係数レジスタ（I−CCRES）Ｉ３３１１はＡＤ変換器Ｉ１Ｇの補正係数レジスタであり、補正係数レジスタ（Q−CCRES）Ｑ３３１１はＡＤ変換器Ｑ１Ｇの補正係数レジスタである。

（ろ）ＡＤ変換テスト動作
初めにＡＤ変換テスト動作を行うために、補正係数（I-CC）、補正係数（Q-CC）が、後で説明する初期値設定レジスタ（ICCSRES）から補正係数レジスタ（I−CCRES）Ｉ３３１１及び補正係数レジスタ（Q−CCRES）Ｑ３３１１に設定される。ここで補正係数（I-CC）はＡＤ変換器Ｉ１Ｇのための補正係数（CC、GC）であり、補正係数（Q-CC）はＡＤ変換器Ｑ１Ｇのための補正係数（CC、GC）である。ＡＤ変換器Ｉ１ＧやＡＤ変換器Ｑ１Ｇの形態に合わせたテストのための信号（ｍビット（ｍは自然数）の入力信号（DAC-IN）や１ビットのディザー信号（Dither））がテスト信号生成回路１６２から入力される。ここで、ディザー信号（Dither）の値は±αである。ＡＤ変換器Ｉ１ＧやＡＤ変換器Ｑ１Ｇの形態に合わせた上述したようなＡＤ変換テスト動作時における動作が実行される。その結果、補正係数レジスタ（I−CCRES）Ｉ３３１１や補正係数レジスタ（Q−CCRES）Ｑ３３１１の補正係数が更新される。この際、テスト信号生成回路１６２から入力されるテストのための信号は、共通でもよいし、別々でもよい。ただ、特段分ける必要がないために、共通にしたほうが扱いやすくなる。

（は）ＡＤ変換本番動作
ＡＤ変換テスト動作時に求められた補正係数（I-CC）を用いて、ＡＤ変換器Ｉ１ＧはアナログＩ信号（R-IA）を入力信号（ADC-IN）としてＡＤ変換処理してデジタルＩ信号（R-ID）を出力信号（ADC-OUT）として出力する。テスト信号生成回路１６２は動作しない。

ＡＤ変換テスト動作時に求められた補正係数（Q-CC）を用いて、ＡＤ変換器Ｑ１ＧはアナログＱ信号（R-QA）を入力信号（ADC-IN）としてＡＤ変換処理してデジタルＱ信号（R-QD）を出力信号（ADC-OUT）として出力する。

（ｃ）デジタル処理部
デジタル処理部１６３はＩＱ間補正回路（I/QCC）１６３１とキャリブレーション信号生成回路（I/QCC-CSG）１６３２とレジスタ（RES）１６３３とを有する。図１６Ｂに示すように、レジスタ（RES）１６３３は頻度設定レジスタ（ADC-FSRES）１６３３１と期間設定レジスタ（ADC-PSRES）１６３３２と頻度設定レジスタ（I/QC-FSRES）１６３３３と期間設定レジスタ（I/QC-PSRES）１６３３４とを有する。また、レジスタ（RES）１６３３はモード設定レジスタ（ModeRES）１６３３５と初期値設定レジスタ（ICCSRES）１６３３６とを有する。ＩＱ間補正回路（I/QCC）１６３１はアナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正する。また、ＩＱ間補正回路（I/QCU）１６３１はミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正する。キャリブレーション信号生成回路（I/QCC-CSG）１６３２はＩＱ間補正（I/QCC）１６３１のための補正係数を算出するためのテスト信号（I/QC-TS）を生成する。初期値設定レジスタ（ICCSRES）１６３３６に対してベースバンド処理部（BBU）１６１が半導体集積回路装置（RFIC）１０Ｇの制御に必要な各種の初期値を設定する。この各種の初期値の中には、ＡＤ変換テスト動作を行うために初めに補正係数レジスタ（I-CCRES）Ｉ３３１１及び補正係数レジスタ（Q-CCRES）Ｑ３３１１に設定される補正係数（I-CC）、補正係数（Q-CC）が含まれる。ＩＱ間補正の詳細については後述する。

（ｄ）送信用アナログ回路
アナログ回路Ｔ−ＡＣはＤＡ変換器（I-DAC）１６６とＤＡ変換器（Q-DAC）１６７とローパスフィルタ（I-LPF）１６８とローパスフィルタ（Q-LPF）１６９とを有する。さらに、アナログ回路Ｔ−ＡＣはミキサＴＩ−ＭＩＸとミキサＴＱ−ＭＩＸと出力足し合わせ部Ｔ−ＯＡＵとパワーアンプＰＡとを有する。ＤＡ変換器（I-DAC）１６６はベースバンド処理部１６１からのベースバンド信号に基づいており、デジタル処理部１６３から出力されたデジタルＩ信号（T-ID）を受け、ＤＡ変換処理してアナログＩ信号（T-IA）を生成する。ＤＡ変換器（Q-DAC）１６７はベースバンド処理部１６３からのベースバンド信号に基づいており、デジタル処理部１６３から出力されたデジタルＱ信号（T-QD）を受け、ＤＡ変換処理してアナログＱ信号（T-QA）を生成する。ローパスフィルタＩ−ＬＰＦはＤＡ変換器（I-DAC）１６６からのアナログＩ信号（T-IA）を受け、ベースバンド処理部１６１により指定された周波数よりも低周波領域の信号を通して出力する。ローパスフィルタＱ−ＬＰＦはＤＡ変換器（Q-DAC）１６７からのアナログＱ信号（T-QA）を受け、ベースバンド処理部１６１により指定された周波数よりも低周波領域の信号を通して出力する。ミキサＴＩ−ＭＩＸはローパスフィルタＩ−ＬＰＦからのアナログＩ信号（T-IA）に対して高周波信号であり所定の周波数を持つ第三ミキサ信号をミキシングすることで高周波に周波数変換するようなアップコンバートを行って出力する。ミキサＴＱ−ＭＩＸはローパスフィルタＩ−ＬＰＦからのアナログＩ信号（T-IA）に対して高周波信号であり所定の周波数を持ち第三ミキサ信号と位相が９０度異なる第四ミキサ信号をミキシングすることで高周波に周波数変換するようなアップコンバートを行って出力する。出力足し合わせ部Ｔ−ＯＡＵはミキサＴＩ−ＭＩＸ及びミキサＴＱ−ＭＩＸからの出力を足し合わせて通信用の送信用高周波信号を生成する。パワーアンプＰＡは出力足し合わせ部Ｔ−ＯＡＵからの出力を増幅する。

尚、クロックパルス生成器１６５、ループスイッチＬ−ＳＷ、及び送受信切替スイッチ１６４はアナログ回路Ｒ−ＡＣと共用されている。パワーアンプＰＡからの出力は送受信切替スイッチ１６４によってアナログ回路Ｒ−ＡＣに雑音が入力されないように所定周波数領域がカットされる。なお、アンテナＡＮＴを介した高周波信号（HFS）も送受信切替スイッチ１６４によってパワーアンプに雑音が入力されないように所定周波数領域がカットされる。パワーアンプＰＡからの出力で送受信切替スイッチ１６４を通った送信用高周波信号の信号成分がアンテナＡＮＴを介して外部に送信される。

（３）ＩＱ間補正
（い）半導体集積回路装置としてのＩＱ間補正テスト動作
補正係数（I-I/QCC）及び補正係数（Q-I/QCC）を算出するとき、以下のように動作する。尚、実施例６においては、このときの動作をＩＱ間補正テスト動作と称する。本明細書全体では、キャリブレーション信号生成回路（I/QCC-CSG）１６３２からの出力に基づいて、ＩＱ間補正用補正係数を算出する動作をＩＱ間補正テスト動作とする。

ＩＱ間補正テスト動作を行うために、初めに初期値設定レジスタ（ICCSRES）から、補正係数（I-I/QCC）及び補正係数（Q-I/QCC）が、補正係数レジスタ（I-I/QCCRES）１８１及び補正係数レジスタ（Q-I/QCCRES）１８３に設定される。ループスイッチＬ−ＳＷがオン（ＯＮ）する。キャリブレーション信号生成回路（I/QCC-CSG）１６３２からＤＡ変換器（I-DAC）１６６に対してキャリブレーション信号（I-CS）が出力される。また、キャリブレーション信号生成回路（I/QCC-CSG）１６３２からＤＡ変換器（Q-DAC）１６７に対してキャリブレーション信号（Q-CS）が出力される。ＡＤ変換本番動作が実施される。その結果、以下のように動作する。

キャリブレーション信号（I-CS）及びキャリブレーション信号（Q-CS）がアナログ回路Ｔ−ＡＣに出力される。キャリブレーション信号（I-CS）及びキャリブレーション信号（Q-CS）がアナログ回路Ｔ−ＡＣにより各種変換処理される。そして、各種変換処理の結果が出力足し合わせ部Ｔ−ＯＡＵからループスイッチＬ−ＳＷを介してアナログ回路Ｒ−ＡＣに入力される。この入力がアナログ回路Ｒ−ＡＣのミキサＲＩ−ＭＩＸ及びミキサＲＱ−ＭＩＸに入力されて各種変換処理がなされる。この各種変換処理の結果としてアナログＩ信号（R-IA）がＡＤ変換器Ｉ１Ｇに出力され、アナログＱ信号（R-QA）がＡＤ変換器Ｑ１Ｇに出力される。ＡＤ変換器Ｉ１Ｇ及びＡＤ変換器Ｑ１ＧはＡＤ変換本番動作を行い、デジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）をＩＱ間補正回路１６３１に出力する。ＩＱ間補正回路１６３１はデジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）を補正処理し、この補正結果に基づいて補正係数（I-I/QCC）及び補正係数（I-I/QCC）を算出する。ＩＱ間補正回路１６３１の詳細構成及び動作は後述する。

（ろ）半導体集積回路装置としてのＩＱ間補正本番動作
ＩＱ間補正テスト動作にて求められた補正係数（I-I/QCC）及び補正係数（Q-I/QCC）を用いて、上述したような利得や位相、直流オフセットのミスマッチを検出し、補正するとき、以下のように動作する。尚、実施例６においては、このときの動作をＩＱ間補正本番動作と称する。本明細書全体では、ＩＱ間補正用テスト動作にて求められたＩＱ間補正用補正係数を用いて、ＡＤ変換器からの受信デジタル信号に対しデジタル補正処理を行って補正デジタル信号を生成する動作をＩＱ間補正本番動作とする。

ループスイッチＬ−ＳＷがオフ（ＯＦＦ）する。キャリブレーション信号生成回路１６３２はディセーブル状態となる。ＡＤ変換本番動作が実施される。その結果、以下のように動作する。

アンテナＡＮＴを介して高周波信号（HFS）を受け、アナログ回路Ｒ−ＡＣがアナログＩ信号（R-IA）とアナログＱ信号（R-QA）とを生成する。ＡＤ変換器Ｉ１ＧがアナログＩ信号（R-IA）を受けて、ＡＤ変換処理を行うことによりデジタルＩ信号（R-ID）を生成する。ＡＤ変換器Ｑ１ＧがアナログＱ信号（R-QA）を受けて、ＡＤ変換処理を行うことによりデジタルＱ信号（R-QD）を生成する。ＩＱ間補正回路１６３１は、デジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）を受け、上述したような利得や位相、直流オフセットのミスマッチを検出し、デジタル補正処理を行う。ミスマッチはＩＱ間補正テスト動作のときに求められた補正係数（I-I/QCC）及び補正係数（Q-I/QCC）を用いて検出する。この結果ＩＱ間補正回路１６３１は、補正デジタルＩ信号（CID）、及び補正デジタルＱ信号（CQD）を生成する。デジタル処理部１６３は補正デジタルＩ信号（CID）及び補正デジタルＱ信号（CQD）に対して必要なデジタル処理を施してベースバンド信号を生成してベースバンド処理部１６１に送信する。デジタル処理が不必要なら何らのデジタル処理を施さない。その場合は補正デジタルＩ信号（CID）及び補正デジタルＱ信号（CQD）は復調されたベースバンド信号となる。

（４）ＩＱ間補正回路
図１８は実施例６の半導体集積回路装置内のＩＱ間補正回路を表す図である。

（い）構成
図１８に示すように、ＩＱ間補正回路（I/QCC）１６３１は補正係数レジスタ（I-I/QCCRES）１８１とデジタル補正回路（I-I/QDCC）１８２と補正係数レジスタ（Q-I/QCCRES）１８３とデジタル補正回路（I-I/QDCC）１８４と補正係数探索回路（I/QCC-CSC）１８５とを有する。デジタル補正回路１８２は、補正係数（I-I/QCC）に従ってデジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）に対してデジタル補正処理を行い、補正デジタルＩ信号（CID）を出力する。補正係数（I-I/QCC）は補正係数レジスタ１８１に格納されたものである。デジタルＩ信号（R-ID）はＡＤ変換器Ｉ１Ｇからの信号である。デジタルＱ信号（R-QD）はＡＤ変換器Ｇ１Ｇからの信号である。デジタル補正回路１８４は、補正係数（Q-I/QCC）に従ってデジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）に対してデジタル補正処理を行い、補正デジタルＱ信号（CQD）を出力する。補正係数（Q-I/QCC）は補正係数レジスタ１８３に格納されたものである。補正係数探索回路１８５は、補正デジタルＩ信号（CID）と補正デジタルＱ信号（CQD）とに従ってＬＭＳアルゴリズム等の所定のアルゴリズムにより補正係数（I-I/QCC）及び補正係数（Q-I/QCC）を探索する。

デジタル補正回路１８２のデジタル補正処理により、デジタルＩ信号（R-ID）のデジタルＱ信号（R-QD）に対する、利得、位相又は直流オフセットのミスマッチの検出と、補正とが実行される。ここで、利得、位相又は直流オフセットのミスマッチはアナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスと、ミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因するものである。デジタル補正回路１８４のデジタル補正処理により、デジタルＱ信号（R-QD）のデジタルＩ信号（R-ID）に対する、利得、位相又は直流オフセットのミスマッチの検出と、補正とが実行される。ここで、アナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスと、ミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因するものである。

（ろ）デジタル補正処理
デジタル補正回路１８２は、補正係数（I-I/QCC）に従ってデジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）に対してデジタル補正処理を行い、補正デジタルＩ信号（CID）を出力する。

デジタル補正回路１８４は、補正係数（Q-I/QCC）に従ってデジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）に対してデジタル補正処理を行い、補正デジタルＱ信号（CQD）を出力する。

ここで、デジタルＩ信号（R-ID）、デジタルＱ信号（R-QD）、補正デジタルＩ信号（CID）、及び補正デジタルＱ信号（CQD）は以下の式（３）の関係を持つ。なお、式（３）では、デジタルＩ信号（R-ID）はR−IDと、デジタルＱ信号（R-QD）はR−QDと表示している。

ここで、H₁₁、H₂₂は１に近い値で、デジタルＩ信号（R-ID）と、デジタルＱ信号（R-QD）との間の振幅ミスマッチを補正するための係数である。H₁₂、H₂₁は０に近い値で、デジタルＩ信号（R-ID）と、デジタルＱ信号（R-QD）との間の位相ミスマッチを補正するための係数である。kI、kQは、デジタルＩ信号（R-ID）、デジタルＱ信号（R-QD）それぞれの直流オフセットを取り除くための係数である。

（は）ＩＱ間補正テスト動作
ＩＱ間補正テスト動作時、以下の動作が実行される。また、ＩＱ間補正テスト動作時、ＡＤ変換本番動作が実行される。

デジタル補正回路１８２がＡＤ変換器Ｉ１ＧからのデジタルＩ信号（R-ID）及びＡＤ変換器Ｑ１ＧからのデジタルＱ信号（R-QD）に対してデジタル補正処理を行う。ここで、デジタル補正処理は補正係数レジスタ１８１に格納された補正係数（I-I/QCC）（図１８ではＨ１１、Ｈ１２、ｋＩとも記載されている。）に従って行われる。そして、デジタル補正回路１８２は補正デジタルＩ信号（CID）を補正係数探索回路１８５に出力する。

デジタル補正回路１８４がＡＤ変換器Ｉ１ＧからのデジタルＩ信号（R-ID）及びＡＤ変換器Ｑ１ＧからのデジタルＱ信号（R-QD）に対してデジタル補正処理を行う。ここで、デジタル補正処理は補正係数レジスタ１８３に格納された補正係数（Q-I/QCC）（同図ではＨ２１、Ｈ２２、ｋＱとも記載されている。）に従って行われる。そして、デジタル補正回路１８４は補正デジタルＱ信号（CQD）を補正係数探索回路１８５に出力する。

補正係数探索回路１８５はＬＭＳアルゴリズム等の所定のアルゴリズムにより補正係数（I-I/QCC）及び補正係数（Q-I/QCC）を探索する。ここで、探索は、デジタル補正回路１８２からの補正デジタルＩ信号（CID）と、デジタル補正回路１８４からの補正デジタルＱ信号（CQD）と、補正係数（I-I/QCC）と、補正係数（Q-I/QCC）とに従って行われる。探索に使用される補正係数（I-I/QCC）は補正係数レジスタ１８１に予め格納されていたものである。また、探索に使用される補正係数（Q-I/QCC）は補正係数レジスタ１８３に予め格納されていたものである。探索された補正係数（I-I/QCC）（図１８ではＨ１１、Ｈ１２、ｋＩ（Ｎｅｗ）と記載されている。）は補正係数レジスタ１８１に新たに格納される。また、補正係数（Q-I/QCC）（同図ではＨ２１、Ｈ２２、ｋＱ（Ｎｅｗ）と記載されている。）は補正係数レジスタ１８３に新たに格納される。

次にデジタルＩ信号（R-ID）及びデジタルＱ信号（R-QD）がデジタル補正回路１８２及びデジタル補正回路１８４に入力される。これにより、補正係数レジスタ１８１及び補正係数レジスタ１８３の値が更新される。このような更新動作がＩＱ間補正テスト動作時には繰り返えされる。

（に）ＩＱ間補正本番動作
ＩＱ間補正本番動作時、以下の動作が実行される。また、ＩＱ間補正本番動作時、ＡＤ変換本番動作が実行される。

デジタル補正回路１８２がＡＤ変換器Ｉ１ＧからのデジタルＩ信号（R-ID）及びＡＤ変換器Ｑ１ＧからのデジタルＱ信号（R-QD）に対してデジタル補正処理を行う。ここで、デジタル補正処理は、ＩＱ間補正テスト動作時に求められ、補正係数レジスタ１８１に格納された補正係数（I-I/QCC）に従って行われる。そして、デジタル補正回路１８４が補正デジタルＩ信号（CID）をデジタル処理部１６３内部に出力する。そして、デジタル処理部１６３がベースバンド信号をベースバンド処理部１６１に出力する。

デジタル補正回路１８４がＡＤ変換器Ｉ１ＧからのデジタルＩ信号（R-ID）及びＡＤ変換器Ｑ１ＧからのデジタルＱ信号（R-QD）に対してデジタル補正処理を行う。ここで、デジタル補正処理は、ＩＱ間補正テスト動作時に求められ、補正係数レジスタ１８３に格納された補正係数（Q-I/QCC）に従って行われる。そして、デジタル補正回路１８４が補正デジタルＱ信号（CQD）をデジタル処理部１６３内部に出力する。そして、デジタル処理部１６３がベースバンド信号をベースバンド処理部１６１に出力する。

（５）通信システムの動作
図１７は実施例６の半導体集積回路装置を含む通信システムの動作を示す図である。この図を用いて実施例６の通信システムの動作について説明する。

（い）動作シーケンス
動作シーケンスとして、通信システムの起動後に発生する初期シーケンス期間（ISP）と、初期シーケンス期間後に発生する無信号期間（NSP）と、無信号期間の後に発生する受信信号処理期間（RSP）とを有する。２回目の無信号期間（NSP(2)）と受信号処理期間（RSP(2)）とのセットである繰り返し期間は一定周期にて繰り替えされる。

初期シーケンス期間（ISP）は通信システム内のフリップフロップのリセット動作や、通信システム内の電源立ち上げ処理や、通信システム内の各要素回路の各種オフセットをキャンセルするためのキャリブレーション処理を行う期間である。代表的なキャリブレーション処理を行う回路はアナログ回路Ｒ−ＡＣとアナログ回路Ｔ−ＡＣとである。キャリブレーション処理を行う回路は、ローノイズアンプＬＮＡとフィルタＩ−ＦＩＬとフィルタＱ−ＦＩＬと可変増幅器Ｉ−ＰＧＡと可変増幅器Ｑ−ＰＧＡとクロックパルス生成器（CPG）１６５とである。その他に、キャリブレーション処理を行う回路は、ＤＡ変換器（I-DAC）１６６とＤＡ変換器（Q-DAC）１６７とローパスフィルタ（I-LPF）１６８とローパスフィルタ（Q-LPF）１６９とパワーアンプＰＡとである。

無信号期間（NSP）は外部からの高周波信号（HFS）が来ない期間である。

受信信号処理期間（通常動作期間）（RSP）は外部からの高周波信号（HFS）をダウンコンバートしてベースバンド信号に復調する期間である。

（ろ）動作モード
デジタル処理部（DOU）１６３のモード設定レジスタ（ModeRES）１６３３５にベースバンド処理部（BBU）１６１により値が設定されることにより動作モードが決定される。動作モードは送受信系それぞれにおいて、Ｉ信号用のパスとＱ信号用のパスは同一に設定される。

動作モードとしては、ＡＤ変換補正モード（CM）とＩＱ間補正モード（I/Q-CM）と受信信号処理モード（RSPM）とを有する。ＡＤ変換補正モード（CM）はＡＤ変換処理用の補正係数（I-CC）及び補正係数（Q-CC）を算出するためのモードである。ＩＱ間補正モード（I/Q-CM）はＩＱ間補正回路１６３１のための補正係数（I-I/QCC）及び補正係数（Q-I/QCC）を算出するためのモードである。受信信号処理モード（RSPM）は外部からの高周波信号（HFS）をダウンコンバートしてベースバンド信号に復調するモードである。

以上にて説明した動作モード以外のモードも存在し、以上にて説明した動作モードに当てはまらないものは、その他モード（OM）と総称して記載している。尚、通信システム起動直後のその他モード（OM）では、通信システム内のフリップフロップのリセット動作や、通信システム内の電源立ち上げ処理が実行される。

ＡＤ変換補正モード（CM）においては、ＡＤ変換テスト動作が実行される。ＩＱ間補正モード（I/Q-CM）においては、ＡＤ変換本番動作が実行されかつ、ＩＱ間補正テスト動作が実行される。受信信号処理モード（RSPM）においては、ＡＤ変換本番動作が実行されかつ、ＩＱ間補正本番動作が実行される。

同図においては、初期シーケンス期間（ISP）にＡＤ変換補正モード（CM）が設定される。また、無信号期間（NSP、NSP(2)）にＡＤ変換補正モード（CM）とＩＱ間補正モード（I/Q-CM）とが設定される。また、受信信号処理期間（RSP、RSP(2)）に受信信号処理モード（RSPM）が設定される。

（は）レジスタ
頻度設定レジスタ（ADC-FSRES）は初期シーケンス期間（ISP）にＡＤ変換テスト動作があるのか否かが設定可能である。更に、毎無信号期間（NSP）ごとにＡＤ変換テスト動作があるのか、Ｍ個の無信号期間（NSP）ごとにＡＤ変換テスト動作があるのかどうかが設定可能である。ここで、Ｍは２以上の自然数である。

期間設定レジスタ（ADC-PSRES）は初期シーケンス期間（ISP）にＡＤ変換テスト動作がどれだけの長さにて実行されるのかが設定可能である。更に、無信号期間（NSP）でのＡＤ変換テスト動作がどれだけの長さにて実行されるのかが設定可能である。

頻度設定レジスタ（I/QC-FSRES）は初期シーケンス期間（ISP）にＩＱ間補正テスト動作があるのか否かが設定可能である。更に、毎無信号期間（NSP）ごとにＩＱ間補正テスト動作があるのか、Ｎ個の無信号期間ごとにＩＱ間補正テスト動作があるのかどうかが設定可能である。ここで、Ｎは２以上の自然数である。

期間設定レジスタ（I/QC-PSRES）は初期シーケンス期間（ISP）ＩＳＰにＩＱ間補正テスト動作がどれだけの長さにて実行されるのかが設定可能である。更に、無信号期間（NSP）でのＩＱ間補正テスト動作がどれだけの長さにて実行さるのかが設定可能である。

尚、初期シーケンス期間（ISP）にＡＤ変換補正モード（CM）とＩＱ間補正モード（I/Q-CM）の両方が実行される場合には、必ずＡＤ変換補正モード（CM）が始めに実行される。その後にＩＱ間補正モード（I/Q-CM）が実行される。各無信号期間（NSP）においてもＡＤ変換補正モード（CM）とＩＱ間補正モード（I/Q-CM）の両方が実行される場合には、必ずＡＤ変換補正モード（CM）が始めに実行される。その後に、ＩＱ間補正モード（I/Q-CM）が実行される。

なお、同図の一番下のグラフは温度又は電源電圧値が時間経過に伴ってどのように変化するのかを表す一例であり、下から２番目のグラフはＡＤ変換器用の補正係数値が時間経過に伴ってどのように変化するのかを表す一例である。

（６）実施例６のまとめ
（い）半導体集積回路装置（RFIC）は、アナログＩ信号（R-IA）を受けデジタル補正処理することによりＡＤ変換処理を行って第一デジタル信号（デジタルＩ信号（R-ID））を生成する第一ＡＤ変換器（ＡＤ変換器（I-ADC））とアナログＱ信号（R-QA）を受けデジタル補正処理することによりＡＤ変換処理を行って第二デジタル信号（デジタルＱ信号（R-QD））を生成する第二ＡＤ変換器（ＡＤ変換器（Q-ADC））とを有する。第一ＡＤ変換器と第二ＡＤ変換器はフォアグラウンド補正を実行する。フォアグラウンド補正の第一モードの実行期間は第一ＡＤ変換器と第二ＡＤ変換器とで同じである。すなわち、フォアグラウンド補正の第一モードの実行期第一ＡＤ変換器と第二ＡＤ変換器とで並行して行う。また、フォアグラウンド補正の第二モードの実行期間が第一ＡＤ変換器と第二ＡＤ変換器とで同じである。すなわち、フォアグラウンド補正の第一モードの実行期間は第一ＡＤ変換器と第二ＡＤ変換器とで並行して行う。ここで、フォアグラウンド補正とは、デジタル補正処理用の補正係数を算出する第一モードと、この算出された補正係数を用いてＡＤ変換処理を行う第二モードとが時間的に分かれている態様にて補正係数の算出が行われることをいう。

第一ＡＤ変換器と第二Ｄ変換器とは第一モードの実行期間が同じであり、第二モードの実行期間も同じであることにより、第一モードや第二モードの設定シーケンスが共通にできるために簡単になる。更に第一モードでのＡＤ変換用補正係数の算出や第二モードでのＡＤ変換処理が効果的に行える。

１つの高周波信号（HFS）からアナログ回路Ｒ−ＡＣがアナログＩ信号（R-IA）及びアナログＱ信号（R-QA）を生成する場合、第一モードと第二モードを第一ＡＤ変換器と第二ＡＤ変換器の間で同じとすることができる。

（ろ）半導体集積回路装置（RFIC）は、第一モードにおいて、第一及び第二ＡＤ変換器のＡＤ変換用補正係数が求められた後、第三モード（ＩＱ補正モード（I/Q-CM））において、以下のようにＩＱ間補正用補正係数を算出する。デジタル誤差補正回路（ＩＱ間補正回路（I/QCC））は、第一デジタル信号を第二モードにて動作する第一ＡＤ変換器から受け、第二デジタル信号を第二モードにて動作する第二ＡＤ変換器から受ける。第一デジタル信号及び第二デジタル信号に対してデジタル補正処理を行うことにより第三補正係数（補正係数（I-I/QCC））及び第四補正係数（補正係数（Q-I/QCC））を算出する。

これにより、第一モードにおいてＡＤ変換用補正係数が求められるため、第二モードにおいては、第一及び第二ＡＤ変換器に最適なＡＤ変換器補正係数を用いることができる。よって第三モードにおいては、第一及び第二ＡＤ変換器の出力が最適化されているために、第三補正係数及び第四補正係数をより正しく得ることができる。

（は）半導体集積回路装置（RFIC）は、初期シーケンス期間（ISP）において、第一及び第二ＡＤ変換器が第一モードにて動作可能に構成されており、無信号期間（NSP）においても、第一及び第二ＡＤ変換器が第一モードにて動作可能に構成されている。受信信号期間（RSP）と無信号期間（NSP）は定期的に交互に繰り替えされる。

これにより、初期シーケンス期間において、第一及び第二ＡＤ変換器が第一モードにて動作することにより、プロセスばらつき等の静的なばらつきを反映したＡＤ変換用補正係数を取得できる。無信号期間においても、第一及び第二ＡＤ変換器が第一モードにて動作することにより、温度や電源電圧の変動に追従した最適なＡＤ変換用補正係数を取得できる。

（に）半導体集積回路装置（RFIC）は、初期シーケンス期間（ISP）において、デジタル誤差補正回路（I/QCC）が第三モードにて動作可能に構成されており、無信号期間（NSP）においても、デジタル誤差補正回路が第三モードにて動作可能に構成されている。受信信号期間（RSP）と無信号期間（NSP）は定期的に交互に繰り替えされる。

これにより、初期シーケンス期間にデジタル誤差補正回路が第三モードにて動作することにより、プロセスばらつき等の静的なばらつきを反映した第一補正係数（補正係数（I-CC））（及び第二補正係数（補正係数（Q-CC）を取得できる。無信号期間においても、デジタル誤差補正回路が第三モードにて動作することにより、温度や電源電圧の変動に追従した最適な第一補正係数及び第二補正係数を取得できる。

（ほ）半導体集積回路装置（RFIC）は、頻度設定レジスタ（ADC-FSRES）及び期間設定レジスタ（ADC-PSRES）を有する。

これにより、ベースバンド部（BBU）や半導体集積回路装置（RFIC）やアンテナＡＮＴが組み込まれた携帯電話等の通信システムの特性に合わせて頻度設定レジスタ（ADC-FSRES）及び期間設定レジスタ（ADC-PSRES）を設定することで、通信システムに合わせた適切な精度及び消費電力にてＡＤ変換用補正係数を求めることができる。

（へ）半導体集積回路装置（RFIC）は、頻度設定レジスタ（I/Q-FSRES）及び期間設定レジスタ（I/Q-PSRES）を有する。

これにより、ベースバンド部（BBU）や半導体集積回路装置（RFIC）やアンテナＡＮＴが組み込まれた携帯電話等の通信システムの特性に合わせて頻度設定レジスタ（I/Q-FSRES）及び期間設定レジスタ（I/Q-PSRES）を設定することで、通信システムに合わせた適切な精度及び消費電力にて第三補正係数及び第四補正係数を求めることができる。

（と）半導体集積回路装置（RFIC）は、実施例１から実施例４及びそれらの変形例に係るＡＤ変換器を用いているので、実施例１から実施例４及びそれらの変形例の作用効果を奏する。

（変形例３）
図１９Ａは実施例６の変形例に係るＩ信号用ＡＤ変換器とＱ信号用ＡＤ変換器とテスト信号生成部の構成を示す図である。図１９Ｂは実施例６の変形例に係る補正係数探索部のブロック図である。

図１９Ａに示される変形例３のＡＤ変換器（I-ADC）Ｉ１ＨとＡＤ変換器（Q-ADC）Ｑ１Ｈとテスト信号生成部（ADC-TSGC）１６２Ｈは、対応する実施例６に適用される。なお、変形例３に係るＡＤ変換器は実施例４に係るＡＤ変換器の変形例でもある。

ＡＤ変換器（I-ADC）Ｉ１Ｈについて説明する。ＡＤ変換器（Q-ADC）Ｑ１ＨはＩ信号処理の代わりにＱ信号処理を行うものであり、それ以外はＡＤ変換器（I-ADC）Ｉ１Ｈと基本的には変わらない。よって重複する説明を省略する。

ＡＤ変換器（I-ADC）Ｉ１Ｈは実施例３のＡＤ変換器１Ｃを改良したものであり、以下の点が異なる。ＡＤ変換器１Ｃのデジタル補正部（DCU）３Ｃは第一デジタル補正回路（DCC）３１Ａと第二デジタル補正回路（DCC）３２Ａの２つのデジタル補正回路を持っていたが、図１９Ｂに示すように、デジタル補正部（DCU）３Ｈはデジタル補正回路（DCC）３２Ｃ１つに共通化されている。この共通化に伴って、以下のような形の構成要素に対する信号の入出力関係とされている。

ＡＤ変換部２Ｃの出力がデジタル補正回路（DCC）３２Ｃに入力される。デジタル補正回路（DCC）３２Ｃの出力はマルチプレクサ（MUX）３６Ｃ、遅延回路（DL）３４Ｃ、及び利得補正回路（GC）３５Ｃに入力される。利得補正回路３５Ｃの出力がマルチプレクサ３６Ｃに入力される。変換誤差生成回路ＥＧＣで、遅延回路３４Ｃからの出力から利得補正回路３６Ｃからの出力及びディザー信号（Dither）成分である２αが差し引かれることで、変換誤差（ｅ）が生成され、この変換誤差（ｅ）が補正係数算出回路（CCRev）３３１２Ｃに入力される。これら以外は基本的に実施例３のＡＤ変換器１Ｃと同じである。よって、デジタル補正部３Ｈの構成要素は、実施例３のデジタル補正部３Ｃの第一デジタル補正回路３１Ａと第二デジタル補正回路３２Ａがデジタル補正回路３２Ａに共通化された形となっている。

ＡＤ変換テスト動作時においては以下のような動作を行う。

ＡＤ変換テスト動作時のタイミングフローを表す図は、実施例３の図９に記載されたタイミングフローの図と同じとなる。

（１）サンプリング期間（SHC1-S）
１変換期間（１／ｆｓ）の長さがあるサンプリング期間（SHC1-S）にて、テスト信号生成部１６２Ｈからｍビット（ｍは自然数）の入力信号（DAC-IN）及び１ビットのディザー信号（Dither）が入力されることにより、バッファ部４Ｂから出力信号（DAC-OUT）が出力される。ここで、ディザー信号（Dither）の値は±αである。補正係数（CC）及び補正係数（GC）を算出するためのテスト用信号としての出力信号（DAC-OUT）を、ＡＤ変換部２Ｃがサンプリングする。出力信号（DAC-OUT）の波形は実施例２で説明した出力信号（DAC-OUT）の形となる。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオンし、スイッチＣＳＳＷ１、スイッチＳＨＳＷ２、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ１に出力信号（DAC-OUT）を蓄積することで実行される。

（２）サンプリング期間（SHC2-S）＆変換期間（SHC1-C）
上記（１）にて示した処理の１変換期間（１／ｆｓ）後にＡＤ変換部２Ｃが、サンプリング期間（SHC2-S）にて出力信号（DAC-OUT）をサンプリングしつつ、容量ＳＨＣ１に蓄えられた出力信号をＡＤ変換処理してその結果を第一ＡＤ変換結果（D1R）としてデジタル補正部３Ｈに出力する。このサンプリングはサンプリング回路２１のスイッチＳＨＳＷ１をオフにし、スイッチＣＳＳＷ１オンにし、スイッチＳＨＳＷ２をオンにし、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ２に出力信号（DAC-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２２Ｃによって容量ＳＨＣ１に蓄積されていた出力信号（DAC-OUT）がＡＤ変換処理されて変換回路２２Ｃから第一ＡＤ変換結果（D1R）が出力される。よってサンプリング期間（SHC2-S）はＡＤ変換期間（SHC1-C）と重なっている。尚、この期間の出力信号（DAC-OUT）にはディザー信号（Dither）成分のαが重畳されている。デジタル補正部２Ｃは、補正係数（CC）（図１９ＢでＷｉ（ＯＬＤ）と記載されている。）を用いて第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）を遅延回路３４Ｃに出力する。

（３）サンプリング期間（SHC1-S）＆変換期間（SHC2-C）
上記（２）にて示した処理の１変換期間（１／ｆｓ）後にＡＤ変換部２Ｃが、サンプリング期間（SHC1-S）にて出力信号（DAC-OUT）をサンプリングしつつ、容量ＳＨＣ２に蓄えられた出力信号をＡＤ変換処理してその結果を第二ＡＤ変換結果（D2R）としてデジタル補正部３Ｈに出力する。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオンにし、スイッチＣＳＳＷ１オフにし、スイッチＳＨＳＷ２をオフにし、及びスイッチＣＳＳＷ２をオンにすることで、容量ＳＨＣ１に出力信号（DAC-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２２Ｃによって容量ＳＨＣ２に蓄積されていた出力信号（DAC-OUT）がＡＤ変換処理されて変換回路２２Ｃから第二ＡＤ変換結果（D2R）が出力される。よってサンプリング期間（SHC1-S）はＡＤ変換期間（SHC2-C）と重なっている。尚、この期間の出力信号（DAC-OUT）にはディザー信号（Dither）成分の−αが重畳されている。デジタル補正部３Ｈは補正係数（CC）（図１９ＢでＷｉ（ＯＬＤ）と記載されている。）を用いて第二ＡＤ変換結果（D2R）をデジタル補正した結果を利得補正回路３５Ｃに出力する。更に利得補正回路３５Ｃは補正係数（GC）（同図でＷ_０（ＯＬＤ）と記載されている。）を用いてデジタル補正回路３２Ｃからの出力（DC2R）をデジタル補正した結果（GC2R）を変換誤差生成回路ＥＧＣに出力する。利得補正回路３５Ｃでデジタル補正した結果（GC2R）は遅延回路３４Ｃにて遅延させられないので、第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）が変換誤差生成回路ＥＧＣに入力されるタイミングと、第二ＡＤ変換結果（DC2R）に基づく利得補正回路３５Ｃでデジタル補正した結果（GC2R）が変換誤差生成回路ＥＧＣに入力されるタイミングとが同一の期間内に入っている。

変換誤差生成回路ＥＧＣは、第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）から利得補正回路３５Ｃからの出力（GC2R）を引いて、更に２αを引くことで変換誤差（ｅ）を生成する。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムにより補正係数算出回路３３１２Ｃが補正係数（CC）及び補正係数（GC）を探索する。

補正係数算出回路３３１２Ｃは変換誤差（ｅ）、第一ＡＤ変換結果（D1R）、第二ＡＤ変換結果（D2R）及び補正係数（CC）に従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数（CC）を算出する。ここで、補正係数（CC）は補正係数レジスタ（CCRES）３３１１Ｃに予め格納されていたものである（補正係数（GC）と合わせて図１９ＢでＷ（ＯＬＤ）と記載されている。）。新たに算出された補正係数（CC）（補正係数（GC）と合わせて同図でＷ（ＮＥＷ）と記載されている。）は補正係数レジスタ３３１１Ｃに新たに格納される。

更に補正係数算出回路３３１２Ｃは変換誤差（ｅ）、第二ＡＤ変換結果（D2R）及び補正係数（GC）に従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数（GC）を算出する。ここで、補正係数（GC）は補正係数レジスタ３３１１Ｃに予め格納されていたものである（補正係数（CC）と合わせて図１９ＢでＷ（ＯＬＤ）と記載されている。）。新たに算出された補正係数（GC）（補正係数（CC）と合わせて同図でＷ（ＮＥＷ）と記載されている。）は補正係数レジスタ３３１１Ｃに新たに格納される。

（４）サンプリング期間（SHC2-S）＆変換期間（SHC1-C）以降
以降、上記（３）にて示した処理の１変換期間（１／ｆｓ）後、上記（２）の処理を行い、次に上記（２）にて示した処理の１変換期間（１／ｆｓ）後、上記（３）の処理を行うような動作を繰り返す。これによって、補正係数レジスタ３３１１Ｃの値が更新される。よって補正係数探索期間（CCS）は、サンプリング期間（SHC1-S）が発生するごとに発生する。

ＡＤ変換本番動作時においては、バッファ部４Ｂには入力信号（I-ADC-IN）が入力されることにより出力信号（I-ADC-OUT）が出力される。

ＡＤ変換本番動作時のタイミングフローを表す図は、実施例３の図１０に記載されたタイミングフローの図と同じとなる。よってタイミングフローに示すような以下の処理が実行される。

（１）サンプリング期間（SHC1-S）
１変換期間（１／ｆｓ）の長さがあるサンプリング期間（SHC1-S）にて入力信号（I-ADC-IN）に基づいた出力信号（I-ADC-OUT）をサンプリングする。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオンし、スイッチＣＳＳＷ１、スイッチＳＨＳＷ２、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ１に出力信号（BUF-OUT）を蓄積することで実行される。

（２）サンプリング期間（SHC2-S）＆変換期間（SHC1-C）
上記（１）にて示した処理の１変換期間（１／ｆｓ）後、ＡＤ変換部２Ｃがサンプリング期間（SHC2-S）にて出力信号（BUF-OUT）をサンプリングしつつ、容量ＳＨＣ１に蓄えられた出力信号をＡＤ変換処理してその結果を第一ＡＤ変換結果（D1R）として、ＡＤ変換部２Ｃがデジタル補正部３Ｈに出力する。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオフにし、スイッチＣＳＳＷ１オンにし、スイッチＳＨＳＷ２をオンにし、及びスイッチＣＳＳＷ２をオフにすることで、容量ＳＨＣ２に出力信号（BUF-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２２Ｃによって容量ＳＨＣ１に蓄積されていた出力信号（BUF-OUT）がＡＤ変換処理されて変換回路２２Ｃから第一ＡＤ変換結果（D1R）が出力される。よってサンプリング期間（SHC2-S）はＡＤ変換期間（SHC1-C）と重なっている。第一ＡＤ変換結果（D1R）は、ＡＤ変換テスト動作時に算出された補正係数（CC）をデジタル補正回路３２Ｃが用いることでデジタル補正され、その補正結果がマルチプレクサ３６Ｃに出力される。マルチプレクサ３６Ｃはデジタル補正回路３２Ｃからの補正結果（DC1R）を選択して出力信号（I-ADC-OUT）として出力する。

（３）サンプリング期間（SHC1-S）＆変換期間（SHC2-C）
上記（２）にて示した処理の１変換期間１／ｆｓ後にＡＤ変換部２Ｃが、サンプリング期間（SHC1-S）にて出力信号（BUF-OUT）Ｂをサンプリングしつつ、容量ＳＨＣ２に蓄えられた出力信号（BUF-OUT）をＡＤ変換処理してその結果を第二ＡＤ変換結果（D2R）としてデジタル補正回路３２Ｃに出力する。このサンプリングはサンプリング回路２１ＣのスイッチＳＨＳＷ１をオンにし、スイッチＣＳＳＷ１オフにし、スイッチＳＨＳＷ２をオフにし、及びスイッチＣＳＳＷ２をオンにすることで、容量ＳＨＣ１に出力信号（BUF-OUT）を蓄積することで実行される。さらにこのサンプリングと並行して変換回路２２Ｃによって容量ＳＨＣ２に蓄積されていた出力信号（BUF-OUT）がＡＤ変換処理されて変換回路２２Ｃから第二ＡＤ変換結果（D2R）が出力される。よってサンプリング期間（SHC1-S）はＡＤ変換期間（SHC2-C）と重なっている。第二ＡＤ変換結果（D2R）は、ＡＤ変換テスト動作時に算出された補正係数（CC）をデジタル補正回路３２Ｃが用いることでデジタル補正され、その補正結果（DC2R）が利得補正回路３５Ｃに出力される。デジタル補正回路３２Ｃからの出力（DC2R）は、ＡＤ変換テスト動作時に算出された補正係数（GC）を利得補正回路３５Ｃが用いることでデジタル補正され、その補正結果（GC2R）がマルチプレクサ３６Ｃに出力される。マルチプレクサ３６Ｃは利得補正回路３５Ｃからの補正結果（GC2R）を選択して出力信号（I-ADC-OUT）として出力する。図１９Ｂに示すように、点線にて囲まれた遅延回路３４Ｃ、補正係数算出回路３３１２Ｃ、変換誤差生成回路ＥＧＣはＡＤ変換本番動作時は動作しない。

（４）サンプリング期間（SHC2-S）＆変換期間（SHC1-C）以降
以降、上記（３）にて示した処理の１変換期間（１／ｆｓ）後、上記（２）の処理を行い、次に上記（２）にて示した処理の１変換期間（１／ｆｓ）後、上記（３）の処理を行うような動作を繰り返す。

変形例３においては、テスト信号生成部１６２Ｈから入力されるテスト用の信号はＡＤ変換器Ｉ１ＨとＡＤ変換器Ｑ１Ｈで同一になっているが、異なる形であってもよい。

（変形例４）
図２０は補正係数探索回路の変形例に係る補正係数平均化回路の構成を示す図である。

補正係数平均化回路（CCAU）３３２Ｊは実施例１から実施例４、変形例１から変形例２の補正係数探索回路（CCSC）に適用される。

（１）構成
第一デジタル補正回路３１Ａ、及び第二デジタル補正回路３２Ａ部にて用いられる補正係数（CC）を平均化するため、補正係数探索回路（CCSC）はさらに補正係数平均化回路（CCAC）３３２Ｊを有する。

補正係数平均化回路（CCAC）３３２Ｊはサンプリング回路ＳＣと積分回路（IC）３３２１と平均化回路ＳＡＶＣと精度設定レジスタ（CCARES）３３２２とを有する。サンプリング回路ＣＣＳＣは補正係数（CC、Wi(OLD)）と、サンプリングの開始時刻を表すサンプリングスタート時刻（SST）とサンプリングの終了時刻を表すサンプリング終了時刻（SET）との間のＸサンプル期間とで乗算を行う。ここで、Ｘは正の整数である。これによって、Ｘサンプル期間にＸ回のサンプリングを補正係数（CC、Wi(OLD)）に対して行い、Ｘサンプル期間以外の補正係数（CC、Wi(OLD)）に対しては０を乗算することで補正係数（CC、Wi(OLD)）をマスクする。ここで、補正係数（CC、Wi(OLD)）は補正係数レジスタ（CCRES）３３１１Ａに格納されたものである。積分回路（IC）３３２１は足し合わせ回路ＡＣと遅延回路ＤＣとで構成され、出力としてＸ回の補正係数（CC、Wi(OLD)）のサンプル値の総和を出力する。ここで、足し合わせ回路ＡＣはサンプリング回路ＳＣからの補正係数（CC、Wi(OLD)）と前の補正係数（CC、Wi(OLD)）とを足し合わせる。遅延回路ＤＣは足し合わせ回路ＡＣからの補正係数（CC、Wi(OLD)）を１サンプル期間遅延させて足し合わせ回路ＡＣに戻すように出力する。平均化回路ＳＡＶＣは積分回路（CCIC）３３２１からの出力をＸにて除算する。これにより、Ｘサンプル期間の補正係数（CC、Wi(OLD)）の平均値を補正係数レジスタ（CCRES）３３１１Ａに対して出力する。精度設定レジスタ（CCARES）３３２２はＸの値を設定することにより、補正係数（CC、Wi(OLD)）の算出精度を設定する。

（２）動作
ＡＤ変換テスト動作において、補正係数（CC、Wi(OLD)）が随時更新される。この際、第一デジタル補正回路３１Ａ又は第二デジタル補正回路３２Ａが補正係数レジスタ（CCRES）３３１１Ａに格納された補正係数（CC、Wi(OLD)）を用いてデジタル補正処理を行う。そして、デジタル補正処理の結果により求められた変換誤差（ｅ）に基づいて係数探索回路３３１Ａが補正係数（CC、Wi(OLD)）を定めるために探索する。そして、探索結果に基づいて補正係数レジスタ（CCRES）３３１１Ａ内の補正係数（CC、Wi(OLD)）が更新されるという探索ループが動作する。この探索ループの動作と並行して、補正係数平均化回路３３２Ｊが動作する。このとき、平均化回路ＳＡＶＣは動作を止めており、補正係数レジスタ（CCRES）３３１１Ａに対して出力を行わない。探索ループの動作が止まったときに、平均化回路ＳＡＶＣが除算処理を行ってＡＤ変換器用補正係数（CC、Wi(OLD)）の平均化を行い、その結果の出力を補正係数レジスタ（CCRES）３３１１Ａに対して行う。

（３）まとめ
ＬＭＳアルゴリズム等のアルゴリズムを用いた場合、補正係数（CC、Wi(OLD)）を早く収束させるために、補正係数（CC、Wi(OLD)）算出ための上述したような探索ループの制御利得である制御ループ利得を大きくする。そうすると、収束後であっても制御ループ利得は大きく振動してしまう。熱雑音や量子化雑音の影響でも収束後の制御ループ利得は振動してしまう。この振動の影響を補正係数（CC、Wi(OLD)）の平均化により低減できる。尚、探索ループ内には補正係数（CC、Wi(OLD)）の平均化処理のための回路は配置していない。ここで、平均化処理のための回路は補正係数平均化回路３３２Ｊである。これは探索ループの動作が遅くなるからである。よってこの探索ループ外に補正係数（CC、Wi(OLD)）の平均化処理のための回路を配置している。動作として、探索ループが動作しているときには平均化回路ＳＡＶＣは動作を止めており、補正係数レジスタ（CCRES）３３１１Ａに対して出力を行わない。探索ループの動作が止まったときに、平均化回路ＣＣＳＡＶＣが除算処理を行って補正係数（CC、Wi(OLD)）の平均化を行い、その結果を補正係数レジスタ（CCRES）３３１１Ａに対して行う。このことで、探索ループの動作の応答を早くしつつ、補正係数（CC、Wi(OLD)）の平均化処理を行うことができる。

尚、精度設定レジスタ（CCARES）３３２２のＸを大きくした場合、サンプル数を増やして平均化効果を高め高精度の補正係数（CC、Wi(OLD)）を得ることができる。Ｘが小さい場合は低精度であるが、サンプル数が少ないため、補正係数（CC、Wi(OLD)）の平均化処理の時間を短くできる。又、Ｘの値を２のべき乗と制限した場合、平均化回路ＳＡＶＣは除算動作ではなく、ビットシフト動作にて動作可能となる。

（変形例５）
図２１は補正係数探索回路の変形例に係る補正係数平均化回路の構成を示す図である。

変形例５の補正係数平均化回路（GCAC）３３３Ｊは実施例３及び変形例３に係る補正係数探索回路に適用される。また、変形例５の補正係数平均化回路（GCAC）３３３Ｊは実施例３及び変形例３に係る補正係数探索回路に変形例４の補正係数平均化回路３３２Ｊと併せて適用される。

利得補正回路３５Ｃにて用いられる補正係数（GC）を平均化するため、補正係数探索回路はさらに補正係数平均化回路（GCAC）３３３Ｊを有する。

補正係数平均化回路３３３Ｇの構成は、図２１に示すように、変形例３の補正係数平均化回路３３２Ｊと基本的には同じである。すなわち、補正係数平均化回路３３３Ｊはサンプリング回路ＳＣと積分回路（IC）３３２１と平均化回路ＳＡＶＣと精度設定レジスタ（GCARES）３３３２とを有する。変形例３の補正係数平均化回路３３２Ｊから変更になっている点は、入出力される補正係数（CC、Wi（OLD））が補正係数（GC、Wo（OLD））になり、精度設定レジスタ（CCARES）３３２２が精度設定レジスタ（GCARES）３３３２となっている。また、精度設定レジスタ（CCARES）３３２２はＸの値を設定することにより、補正係数（CC、Wi（OLD））の算出精度を設定するが、精度設定レジスタ（GCARES）３３３２はＹの値を設定することにより、補正係数（GC、Wo（OLD））の算出精度を設定する。ここでＹは正の整数である。すなわち、変形例３の（１）構成、（２）動作及び（３）まとめの説明において、補正係数平均化回路３３２Ｊを補正係数平均化回路３３３Ｊに、精度設定レジスタ（CCARES）を精度設定レジスタ（GCARES）３３３２に、ＸをＹに、補正係数（CC、Wi（OLD））を補正係数（GC、Wo（OLD））に読み替えると、変形例４の構成、動作及びまとめの説明となる。

以上本発明者によってなされた発明を実施形態及び実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、種々変更可能であることは言うまでもない。

１ ＡＤ変換器
２ ＡＤ変換部
３ デジタル補正部
４ 保持部

Claims (11)

1. ＡＤ変換部と、前記ＡＤ変換部からのデジタル出力を受けてデジタル補正処理を行うことでＡＤ変換処理結果を出力するデジタル補正部と前記ＡＤ変換部に対するテスト信号を保持する保持部を具備し、
   前記ＡＤ変換部は電荷シェア型であり逐次比較を行うものであり、
   テスト時には、前記保持部からの同一のアナログ値を持つテスト信号を第一期間と前記第一期間と異なる第二期間にて前記ＡＤ変換部に入力し、第一ディザー信号を前記第一期間にて前記ＡＤ変換部に入力し、前記第一期間での前記ＡＤ変換部からの第一デジタル出力に対する前記デジタル補正部での第一デジタル補正結果と、前記第二期間での前記ＡＤ変換部からの第二デジタル出力に対する前記デジタル補正部での第二デジタル補正結果に基づいてＡＤ変換用補正係数を定め、
   通常動作時には前記テスト時に求められた前記ＡＤ変換用補正係数を用いて前記デジタル補正処理を行う半導体集積回路装置。
2. 前記保持部はオペアンプを有し、前記テスト信号を生成するＤＡ変換器である請求項１に記載の半導体集積回路装置。
3. 前記オペアンプは通常動作時における前記ＡＤ変換部のための入力バッファ回路をも構成するものである請求項２に記載の半導体集積回路装置。
4. 前記保持部は、サンプルホールド回路である請求項１に記載の半導体集積回路装置。
5. 前記テスト期間において、前記第二期間に前記ＡＤ変換部には前記第一ディザー信号と異なる第二ディザー信号が入力される請求項１に記載の半導体集積回路装置。
6. 前記ＡＤ変換部は第一サンプリング回路と第二サンプリング回路と変換部を有し、
   第一タイミングと第二タイミングが繰り返されることで前記ＡＤ変換部は動作し、
   前記第一タイミングで、前記第一サンプリング回路に保持された前記テスト信号である第一アナログ信号を前記変換部にてＡＤ変換処理することで前記第一デジタル出力を生成し、前記保持部からの前記テスト信号である第二アナログ信号を前記第二サンプリング回路に保持し、
   前記第二タイミングで、前記第二サンプリング回路に保持された前記第二アナログ信号を前記変換部にてＡＤ変換処理することで前記第二デジタル出力を生成し、前記保持部からの第一アナログ信号を前記第一サンプリング回路に保持し、
   前記第一及び第二サンプリング回路間の差により生じる利得誤差の補正を行う利得補正回路が、前記デジタル補正部に存在する請求項１に記載の半導体集積回路装置。
7. 前記ＤＡ変換器は、前記第一ディザー信号を生成する第一ＤＡ変換回路と前記テスト信号を生成する第二ＤＡ変換回路とを有し、
   前記テスト時の第一期間には、前記ＡＤ変換部に前記保持部から前記テスト信号に重畳された前記第一ディザー信号が入力される請求項２に記載の半導体集積回路装置。
8. ＡＤ変換部と、前記ＡＤ変換部からのデジタル出力を受けてデジタル補正処理を行うことでＡＤ変換処理結果を出力するデジタル補正部と前記ＡＤ変換部に対するテスト信号を保持する保持部とを具備し、
   前記デジタル補正部は遅延回路を有し、 前記ＡＤ変換部は電荷シェア型であり逐次比較を行うものであり、
   前記保持部からの同一のアナログ値を持つテスト信号を第一期間と前記第一期間と異なる第二期間にて前記ＡＤ変換部に入力し、第一ディザー信号を前記第一期間にて前記ＡＤ変換部に入力し、前記第一期間での前記ＡＤ変換部からの第一デジタル出力に対する前記デジタル補正部での第一デジタル補正結果と、前記第二期間での前記ＡＤ変換部からの第二デジタル出力に対する前記デジタル補正部での第二デジタル補正結果に基づいてＡＤ変換用補正係数を算出し、
   前記遅延回路による遅延処理により、前記第一デジタル補正結果と前記第二デジタル補正結果とが比較されて前記ＡＤ変換用補正係数が算出される半導体集積回路装置。
9. 電荷シェア型であり逐次比較を行うＡＤ変換部と、前記ＡＤ変換部のデジタル出力を受けてこのデジタル出力をデジタル補正処理することでＡＤ変換処理結果を出力するデジタル補正部と、テスト信号を保持する保持部とを有し、
   第一期間及び前記第一期間と異なる第二期間に保持部からの共通の値のテスト信号をＡＤ変換部に入力し、前記第一期間におけるデジタル補正部での第一デジタル補正結果と前記第二期間におけるデジタル補正部における第二デジタル補正結果とに基づいて、デジタル補正部用のＡＤ変換用補正係数を算出する半導体集積回路装置。
10. 前記ＡＤ変換部は第一サンプリング回路と第二サンプリング回路と変換部を有し、
    第一タイミングと第二タイミングが繰り返されることで前記ＡＤ変換部は動作し、
    前記第一タイミングで前記第一サンプリング回路に保持された第一アナログ信号を前記変換部にてＡＤ変換処理することで前記第一デジタル出力を生成し、前記保持部からの第二アナログ信号を前記第二サンプリング回路に保持し、
    前記第二タイミングで前記第二サンプリング回路に保持された前記第二アナログ信号を前記変換部にてＡＤ変換処理することで前記第二デジタル出力を生成し、前記保持部からの第一アナログ信号を前記第一サンプリング回路に保持する請求項９に記載の半導体集積回路装置。
11. 前記第一及び第二サンプリング回路間の差により生じる利得誤差の補正を行う利得補正回路が、前記デジタル補正部に存在する請求項１０に記載の半導体集積回路装置。

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