JP5204176B2 - 逐次比較型アナログデジタル変換回路及び受信装置 - Google Patents

Description

本発明の実施形態は、逐次比較型アナログデジタル変換回路（以下、「ＳＡＲ−ＡＤＣ（Successive Approximation Register-Analog Digital Converter）」という）という）及び受信装置に関する。

近年、高速無線通信装置や映像機器などでは、ギガヘルツオーダのサンプリング周波数を有するアナログデジタル変換回路（以下、「ＡＤＣ（Analog Digital Converter）」という）をシリコンオンチップにより実現する傾向がある。従って、高分解能、低消費電力、及び小面積のＡＤＣが求められている。

そのようなＡＤＣとして、ＳＡＲ−ＡＤＣが知られている。ＳＡＲ−ＡＤＣは、比較器と、容量デジタルアナログ変換回路（以下、「ＤＡＣ（Digital Analog Converter）」という）と、簡単な論理回路と、により実現される。ＳＡＲ−ＡＤＣは、低消費電力及び小面積のＡＤＣとして注目されている。

ＳＡＲ−ＡＤＣでは、容量ＤＡＣの重みが理想的なバイナリである場合に、アナログの入力信号に対して理想的なデジタルの出力コードが得られる。しかしながら、実際には、寄生容量により重みが変わるので、ＡＤ変換されない信号（以下、「ミスコード」という）が発生する可能性がある。従って、ＳＡＲ−ＡＤＣでは、ミスコードを補正するためのデジタル補正回路が必要である。

従来のデジタル補正回路は、冗長変換アルゴリズムを用いてＡＤＣに冗長性を与えることにより、ミスコードを補正している。しかしながら、従来の冗長変換アルゴリズムを用いるデジタル補正回路は、複雑である。その結果、ＳＡＲ−ＤＡＣの回路面積が増大する。

F. Kuttner., "A 1.2V 10b 20MSample/s Non-Binary Successive Approximation ADC in 0.13um CMOS," ISSCC Dig. Tech Papers, pp. 176-177, Feb., 2002. S.M.Chen and R.W.Brodersen,"A 6-bit 600-MS/s 5.3-mW Asynchronous ADΔＣn 0.13-um CMOS," IEEE J.Solid-State ΔＣrcuits, Vol. 41, Dec. 2006, pp. 2669-80.

ＳＡＲ−ＡＤＣとともに用いられるデジタル補正回路及びテスト回路の回路面積を縮小する。

本実施形態によれば、ＳＡＲ−ＡＤＣは、入力端子と、参照端子と、第１キャパシタセットと、第２キャパシタセットと、ダミーキャパシタと、比較器と、スイッチと、論理回路と、を備える。入力端子には、入力電圧が印加される。参照端子には、参照電圧が印加される。第１キャパシタセットは、第１容量を有する第１キャパシタと、第１容量と第１キャパシタセットに寄生する寄生容量との和の２倍の第２容量を有する第２キャパシタと、を備え、第１キャパシタと第２キャパシタとの間のノードに入力端子が接続される。第２キャパシタセットは、第１キャパシタと、第２キャパシタと、を備え、第１キャパシタと第２キャパシタとの間のノードに第１キャパシタセットの第２キャパシタが接続される。ダミーキャパシタは、第２容量未満の第３容量を有し、第２キャパシタセットの第２キャパシタとグラウンドとの間に接続される。比較器は、第１キャパシタセットの第１キャパシタ及び第２キャパシタに蓄積された電荷に対応する出力電圧とグラウンド電圧とを比較し、比較結果を出力する。スイッチは、第１キャパシタセット及び第２キャパシタセットの第１キャパシタと参照端子との間に接続される。論理回路は、出力電圧を制御するために、比較器の比較結果に基づいてスイッチを切り換える。

本実施形態に係る受信装置１の構成を示す概略図。 図１のＳＡＲ−ＡＤＣ１０ｉ及び１０ｑの詳細な構成を示す概略図。 図２のＳＡＲ１１の構成を示す概略図。 ＳＡＲ１１の動作原理を説明するためのモデル。 図４の容量ＤＡＣ１１１のMＳＢ（ｊ＝ｎ）の伝達特性（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係）を示すグラフ。 図４の容量ＤＡＣ１１１の全体の伝達特性（入力電圧Ｖｉｎとデジタル出力Ｄｏｕｔとの関係）を示すグラフ。 図４の容量ＤＡＣ１１１に寄生する寄生容量を説明する概略図。 図６の容量ＤＡＣ１１１のＭＳＢ（ｊ＝ｎ）の伝達特性（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係）を示すグラフ。 図６の容量ＤＡＣ１１１の全体の伝達特性（入力電圧Ｖｉｎとデジタル出力Ｄｏｕｔとの関係）を示すグラフ。 第１実施形態に係るＳＡＲ１１の構成を示す概略図。 図８の容量ＤＡＣ１１１に寄生する寄生容量を説明する概略図。 第２実施形態に係るＳＡＲ１１の構成を示す概略図。 図１０の容量ＤＡＣ１１１に寄生する寄生容量を説明する概略図。 図１０の容量ＤＡＣ１１１のＭＳＢ（ｊ＝ｎ）の伝達特性（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係）を示すグラフ。 図２の補正部１２２による補正前のＳＡＲ１１の伝達特性を示すグラフ。 図２の補正部１２２による補正後のＳＡＲ１１の伝達特性を示すグラフ。 第１実施形態の変形例に係るＳＡＲ１１の構成を示す概略図。

本実施形態について図面を参照して説明する。

はじめに、本実施形態に係る受信装置の構成について説明する。図１は、本実施形態に係る受信装置１の構成を示す概略図である。

図１に示すように、受信装置１は、アンテナ２１と、低雑音増幅器（以下、ＬＮＡ（Low Noise Amplifier）という）２２と、局部発振器２３と、移相部２４と、周波数変換部２５ｉ及び２５ｑと、ＳＡＲ−ＡＤＣ１０ｉ及び１０ｑと、デジタル信号処理部２６と、を備える。

図１のアンテナ２１は、基地局（図示せず）から発信される無線信号を受信し、受信した無線信号をＬＮＡ２２に入力するモジュールである。

図１のＬＮＡ２２は、アンテナ２１から入力される無線信号を所定のレベルまで増幅し、増幅した無線信号を周波数変換部２５ｉ及び２５ｑに入力するモジュールである。

図１の局部発振器２３は、無線信号をアナログベースバンド信号に変換するために必要なローカル信号を生成し、生成したローカル信号を移相部２４に入力するモジュールである。

図１の移相部２４は、局部発振器２３から入力されるローカル信号を２つに分配するモジュールである。より具体的には、移相部２４は、一方のローカル信号を周波数変換部２５ｉに入力し、他方のローカル信号の位相を９０度遅延させ、遅延したローカル信号を周波数変換部２５ｑに入力する。

図１の周波数変換部２５ｉ及び２５ｑは、それぞれ、ＬＮＡ２２から入力される無線信号と移相部２４から入力されるローカル信号とを乗算することにより、無線信号をアナログベースバンド信号（以下、「アナログ入力信号ＩＮ」という）に変換し、変換したアナログ入力信号ＩＮをＳＡＲ−ＡＤＣ１０ｉ及び１０ｑに入力するモジュールである。ＳＡＲ−ＡＤＣ１０ｉに入力されるアナログ入力信号ＩＮ（Ｉ）は同相信号である。ＳＡＲ−ＡＤＣ１０ｑに入力されるアナログ入力信号ＩＮ（Ｑ）は直角位相信号である。

図１のＳＡＲ−ＡＤＣ１０ｉ及び１０ｑは、それぞれ、周波数変換部２５ｉ及び２５ｑから入力されるアナログ入力信号ＩＮをデジタルベースバンド信号Ｂに変換し、変換したデジタルベースバンド信号Ｂをデジタル信号処理部２６に入力するモジュールである。ＳＡＲ−ＡＤＣ１０ｉにより変換されるデジタルベースバンド信号Ｂ（Ｉ）は同相信号から変換されるデジタル信号である。ＳＡＲ−ＡＤＣ１０ｑにより変換されるデジタルベースバンド信号Ｂ（Ｑ）は直角位相信号から変換されるデジタル信号である。ＳＡＲ−ＡＤＣ１０ｉ及び１０ｑの詳細については後述する。

図１のデジタル信号処理部２６は、ＳＡＲ−ＡＤＣ１０ｉ及び１０ｑから入力されるデジタルベースバンド信号Ｂを復号化し、復号化されたデジタルベースバンド信号Ｂ（Ｄ）を携帯電話用チップや無線ＬＡＮ（Local Area Network）用のチップ等の無線通信装置（図示せず）に出力するモジュールである。

次に、図１のＳＡＲ−ＡＤＣ１０ｉ及び１０ｑの詳細について説明する。図２は、図１のＳＡＲ−ＡＤＣ１０ｉ及び１０ｑの詳細な構成を示す概略図である。なお、図１のＳＡＲ−ＡＤＣ１０ｉの構成とＳＡＲ−ＡＤＣ１０ｑの構成とは同一であるので、以下、ＳＡＲ−ＡＤＣ１０ｉ及び１０ｑをＳＡＲ−ＡＤＣ１０という。また、図１のアナログ入力信号ＩＮ（Ｉ）及びＩＮ（Ｑ）をアナログ入力信号ＩＮという。図１のデジタルベースバンド信号Ｂ（Ｉ）及びＢ（Ｑ）をデジタルベースバンド信号Ｂという。

図２に示すように、ＳＡＲ−ＡＤＣ１０は、逐次比較レジスタ（以下、「ＳＡＲ（Successive Approximation Register）」という）１１と、デジタル補正回路１２と、テスト回路１３と、を備える。

図２のＳＡＲ１１は、バイナリウエイトで重み付けされたｎ（ｎは２以上の整数）ビットコンバータである。ＳＡＲ１１は、図１の周波数変換部２５ｉ及び２５ｑから入力されるアナログ入力信号ＩＮ又はテスト回路１３から入力されるアナログテスト信号Ｔをデジタル出力コードＤに変換し、変換したデジタル出力コードＤをデジタル補正回路１２に入力する。ＳＡＲ１１の詳細については後述する。

図２のデジタル補正回路１２は、ＳＡＲ１１から入力されるデジタル出力コードＤを補正する回路である。デジタル補正回路１２は、係数計算部１２１と、補正部１２２と、を備える。

図２の係数計算部１２１は、デジタル出力コードＤを補正するのに用いられる補正係数Ｇを計算するモジュールである。ＳＡＲ１１から係数計算部１２１に入力されるデジタル出力コードＤは、アナログテスト信号Ｔに対応する。係数計算部１２１は、アナログテスト信号Ｔに対応するデジタル出力コードＤに基づいて補正係数Ｇを計算し、計算した補正係数Ｇを補正部１２２に入力する。補正係数Ｇは、ＳＡＲ１１のビット数（ｎの値）に関わらず一定である。

図２の補正部１２２は、係数計算部１２１から入力される補正係数Ｇを用いて、ＳＡＲ１１から入力されるデジタル出力コードＤを補正することによりデジタルベースバンド信号Ｂを生成し、生成したデジタルベースバンド信号Ｂを図１のデジタル信号処理部２６に入力するモジュールである。ＳＡＲ１１から補正部１２２に入力されるデジタル出力コードＤは、アナログ入力信号ＩＮに対応する。補正部１２２の詳細については後述する。

図２のテスト回路１３は、係数計算部１２１から入力される制御信号ＣＯＮＴに基づいてアナログテスト信号Ｔを生成する回路である。例えば、テスト回路１３は、後述する参照電圧又はグラウンド電圧を用いてアナログテスト信号Ｔを生成する。これにより、テスト回路１３の回路規模を縮小することができる。

次に、図２のＳＡＲ１１の詳細について説明する。図３は、図２のＳＡＲ１１の構成を示す概略図である。

図３に示すように、ＳＡＲ１１は、容量ＤＡＣ１１１と、比較器１１２と、逐次比較論理回路（以下、「ＳＡＲＬ（Successive Approximation Register Logic）」という）１１３と、スイッチ１１４及び１１５と、入力端子１１６と、参照端子１１７と、を備える。

図３の入力端子１１６には、入力信号ＩＮが入力される。すなわち、入力端子１１６には、入力信号ＩＮの電圧（以下、「入力電圧」という）Ｖｉｎが印加される。

図３の参照端子１１７には、参照信号ＲＥＦが入力される。すなわち、参照端子１１７には、参照信号ＲＥＦの電圧（以下、「参照電圧」という）Ｖｒｅｆが印加される。

図３の容量ＤＡＣ１１１は、入力端子１１６と、参照端子１１７又はグラウンドと、に接続される。参照端子１１７及びグラウンドと容量ＤＡＣ１１１との間には、スイッチ１１４が接続される。容量ＤＡＣ１１１と入力端子１１６との間にはスイッチ１１５が接続される。スイッチ１１４及び１１５が切り替えられると、入力電圧Ｖｉｎと、グラウンド電圧Ｖｇｎｄ（Ｖｇｎｄ＝０［Ｖ］）と、が容量ＤＡＣ１１１に供給される。容量ＤＡＣ１１１は、入力電圧Ｖｉｎと、グラウンド電圧Ｖｇｎｄと、に基づく出力信号ＯＵＴを比較器１１２に入力する。

図３の比較器１１２には、出力信号ＯＵＴの電圧（以下、「出力電圧Ｖｏｕｔ」という）及びグラウンド電圧Ｖｇｎｄが供給される。比較器１１２は、出力電圧Ｖｏｕｔとグラウンド電圧Ｖｇｎｄとを比較し、比較結果に基づくデジタル出力コードＤを、図２の係数計算部１２１又は補正部１２２と、ＳＡＲＬ１１３と、に入力する。例えば、出力電圧Ｖｏｕｔがグラウンド電圧Ｖｇｎｄ以上である場合にはデジタル出力コードＤは“１”（ハイ）であり、出力電圧Ｖｏｕｔがグラウンド電圧Ｖｇｎｄ未満である場合にはデジタル出力コードＤは“０”（ロウ）である。

図３のＳＡＲＬ１１３は、比較器１１２から入力されるデジタル出力コードＤに基づいて、スイッチ１１４を切り換える論理回路である。これにより、容量ＤＡＣ１１１に供給される電圧（参照電圧Ｖｒｅｆ又はグラウンド電圧Ｖｇｎｄ）が変化する。

換言すると、図３のＳＡＲ１１では、容量ＤＡＣ１１１によりアナログ入力信号ＩＮがサンプリングされ、比較器１１２の比較結果に基づいて容量ＤＡＣ１１１に供給される電圧（参照電圧Ｖｒｅｆ又はグラウンド電圧Ｖｇｎｄ）が変化する。これにより、出力信号ＯＵＴに対応するデジタル出力コードＤが得られる。

次に、ＳＡＲ−ＡＤＣの動作原理について説明する。図４は、ＳＡＲ１１の動作原理を説明するためのモデルである。

図４のＳＡＲ１１は、バイナリウエイトで重み付けされた容量ＤＡＣを用いたｎビットの容量ＤＡＣ１１１と、比較器１１２と、ＳＡＲＬ１１３と、スイッチ１１４と、により構成される。

図４の容量ＤＡＣ１１１は、ｎ個のキャパシタと、ダミーキャパシタと、を備える。キャパシタが対応するビット数をｊ（ｊは１〜ｎの整数）とすると、ｊビットに対応するキャパシタの容量は２^ｊ−１Ｃである。すなわち、最下位ビット（以下、「ＬＳＢ（Least Significant Bit）」という）（ｊ＝１）に対応するキャパシタの容量は２^０Ｃ（＝Ｃ）であり、最上位ビット（以下、「ＭＳＢ（Most significant Bit）」という）（ｊ＝ｎ）に対応するキャパシタの容量は２^ｎ−１Ｃである。ダミーキャパシタの容量は、ＬＳＢに対応するキャパシタと同じＣである。

図４のＳＡＲ１１は、サンプリング、ＡＤ変換、の順に動作する。

サンプリングでは、容量ＤＡＣ１１１の全てのキャパシタに、入力電圧Ｖｉｎと、グラウンド電圧Ｖｇｎｄと、の電位差に対応する電荷が蓄積される。これにより、入力信号ＩＮがサンプリングされる。

ＡＤ変換では、比較器１１２の比較結果に応じて、スイッチ１１４が切り換えられる。これにより、参照端子１１７又はグラウンドが、ダミーキャパシタを除くｎ個のキャパシタに接続される。具体的には、ｊビットのデジタル出力コードであるデジタル出力コードＤｊが“１”である場合にはｊビットに対応するキャパシタが参照端子１１７に接続され、デジタル出力コードＤｊが“０”である場合にはｊビットに対応するキャパシタがグラウンドに接続される。これにより、アナログ入力信号ＩＮがデジタル出力コードＤｊに変換される。

式１は、図４の容量ＤＡＣ１１１のｎビットの逐次比較動作における出力電圧Ｖｏｕｔを表す。式１に表されるように、容量ＤＡＣ１１１のｎビットの逐次比較動作では、２進数でＡＤ変換が行われる。従って、容量ＤＡＣ１１１の基数（ＲＡＤＩＸ）は２となる。

図５Ａは、図４の容量ＤＡＣ１１１のＭＳＢ（ｊ＝ｎ）の伝達特性（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係）を示すグラフである。図５Ｂは、図４の容量ＤＡＣ１１１の全体の伝達特性（入力電圧Ｖｉｎとデジタル出力Ｄｏｕｔとの関係）を示すグラフである。デジタル出力Ｄｏｕｔは、２進数で表現されたデジタル出力コードＤを１０進数で表現したものであり、出力１コードに対して１サンプルとして、サンプル毎の出力コードを直線でつないで表現している。

図５Ａに示すように、０≦Ｖｉｎ≦Ｖｒｅｆ／２である場合にはＶｏｕｔ＝Ｖｉｎであり、Ｖｉｎ＞Ｖｒｅｆ／２である場合にはＶｏｕｔ＝Ｖｉｎ−Ｖｒｅｆ／２である。すなわち、図４のスイッチ１１４は、Ｖｉｎ＝Ｖｒｅｆ／２の点（以下、「切換ポイントＳＷ」という）で切り換えられる。一方、図５Ｂに示すように、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎに１対１に対応している。すなわち、出力電圧Ｖｏｕｔが決まると、入力電圧Ｖｉｎが決まる。デジタル出力Ｄｏｕｔの範囲（以下、「出力レンジ」という）は、フルスケール（２^ｎ−１）に達する。

次に、寄生容量を考慮した図４の容量ＤＡＣ１１１について説明する。図６は、図４の容量ＤＡＣ１１１に寄生する寄生容量を説明する概略図である。

図６に示すように、入力端子１１６側のノードに容量ΔＣの寄生容量が寄生する。ＭＳＢ（ｊ＝ｎ）の逐次比較動作における出力電圧Ｖｏｕｔは、式２により表される。

図７Ａは、図６の容量ＤＡＣ１１１のＭＳＢ（ｊ＝ｎ）の伝達特性（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係）を示すグラフである。図７Ｂは、図６の容量ＤＡＣ１１１の全体の伝達特性（入力電圧Ｖｉｎとデジタル出力Ｄｏｕｔとの関係）を示すグラフである。

図７Ａは、図５Ａに比べて、入力電圧Ｖｉｎの範囲（以下、「入力レンジ」という）が寄生容量の影響により減少することを示している。式２において、ΔＣは０より大きいので、参照電圧Ｖｒｅｆの係数は１／２より小さい。すなわち、ＳＡＲ１１の基数（ＲＡＤＩＸ）は２より大きい。従って、図７Ａに示すように、切換ポイントＳＷが、入力電圧Ｖｉｎが減少する方向にシフトする。これにより、切換ポイントＳＷの入力電圧ＶｉｎはＶｒｅｆ／２より小さくなる。その結果、入力レンジ外の領域Ｑ（Ｖｒｅｆ／ａ＜Ｖｉｎ＜Ｖｒｅｆ，１＜ａ＜２）においてミスコードが発生する。一方、図７Ｂに示すように、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎに１対１に対応していない。すなわち、出力電圧Ｖｏｕｔが決まっても、入力電圧Ｖｉｎは決まらない。換言すると、図７Ｂは、２ビット以降の入力レンジも減少することに起因して、各サイクルでミスコードが発生することを示している（図７Ｂの破線部）。

次に、図２の補正部１２２及びＳＡＲ１１の詳細について説明する。

（第１実施形態）
第１実施形態について説明する。第１実施形態は、図２のＳＡＲ１１がＣ−２Ｃ型容量ＤＡＣにより実現されるＳＡＲを備える例である。なお、既に説明された内容と同様の内容についての説明は省略する。

図８は、第１実施形態に係るＳＡＲ１１の構成を示す概略図である。

図８に示すように、第１実施形態に係るＳＡＲ１１は、Ｃ−２Ｃ型容量ＤＡＣにより実現される容量ＤＡＣ１１１と、比較器１１２と、ＳＡＲＬ１１３と、スイッチ１１４及び１１５と、入力端子１１６と、参照端子１１７と、を備える。比較器１１２、ＳＡＲＬ１１３、スイッチ１１４及び１１５、入力端子１１６、並びに参照端子１１７は、図３と同様である。

図８の容量ＤＡＣ１１１は、第１キャパシタセット１１１ａと、第２キャパシタセット１１１ｂと、第３容量Ｃ３のダミーキャパシタと、を備える。第１キャパシタセット１１１ａ及び第２キャパシタセット１１１ｂは、それぞれ、第１容量Ｃ１の第１キャパシタと、第１容量Ｃ１の２倍の第２容量Ｃ２の第２キャパシタと、を備える。第３容量Ｃ３は、第１容量Ｃ１と、第１容量Ｃ１より小さく且つ第１キャパシタセット１１１ａに寄生する寄生容量以上である補正容量と、の差である。第１キャパシタセット１１１ａの第１キャパシタはＭＳＢに対応する。第２キャパシタセット１１１ｂの第１キャパシタはＬＳＢに対応する。第１キャパシタセット１１１ａの第１キャパシタと第２キャパシタとの間のノードＮ１には、入力端子１１６に接続されたスイッチ１１５と、比較器１１２と、が接続される。第２キャパシタセット１１１ｂの第１キャパシタと第２キャパシタとの間のノードＮ２には、第１キャパシタセット１１１ａの第２キャパシタが接続される。ダミーキャパシタが接続されるノードＮ３には、第２キャパシタセット１１１ｂの第２キャパシタが接続される。ダミーキャパシタは、スイッチ１１４ｃを介してグラウンドに接続される。

なお、第１実施形態は、２個のキャパシタセット（すなわち、２ビットＣ−２Ｃ型容量ＤＡＣ）により実現される容量ＤＡＣ１１１の例であるが、ｎ個のキャパシタセット（すなわち、ｎビットＣ−２Ｃ型容量ＤＡＣ）により実現される容量ＤＡＣ１１１にも適用可能である。

図８の容量ＤＡＣ１１１に寄生する寄生容量について説明する。図９は、図８の容量ＤＡＣ１１１に寄生する寄生容量を説明する概略図である。

図９に示すように、図８の容量ＤＡＣ１１１では、ノードＮ１〜Ｎ３に、それぞれ、容量ΔＣの寄生容量が寄生する。以下、各ノードＮ１〜Ｎ３に寄生する寄生容量の容量ΔＣが等しいことを前提として説明する。

図８のスイッチ１１４ａが参照端子１１７に接続され、スイッチ１１４ｂがグラウンドに接続されるときの伝達特性は、式３により表される。

図８のスイッチ１１４ａがグラウンドに接続され、スイッチ１１４ｂが参照端子１１７に接続されるときの伝達特性は、式４により表される。

式３及び式４は、式５を満たすような第１容量Ｃ１及び式６を満たすような第３容量Ｃ３を設定することにより、容量ΔＣの寄生容量を補正することができる、ということを示している。

式５及び式６をそれぞれ式３及び式４に代入すると、式７及び式８が得られる。

式７及び式８から、式９が得られる。式９は、入力レンジが半分に減少したとしても、参照電圧Ｖｒｅｆを２倍に設定することにより、入力レンジの減少に起因するミスコードの発生が抑制可能であることを示している。

第１容量Ｃ１及び第２容量Ｃ２は、それぞれ、式１０を満たすように設定される。これにより、補正係数Ｇは２未満となる。その結果、式７に表されるように、容量ＤＡＣ１１１のＭＳＢの基数（ＲＡＤＩＸ）は２未満となる。また、式８に表されるように、ＭＳＢ以外の基数（ＲＡＤＩＸ）は２となる。

図１２は、図８の容量ＤＡＣ１１１のＭＳＢ（ｊ＝ｎ）の伝達特性（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係）を示すグラフである。図１３Ａは、図２の補正部１２２による補正前のＳＡＲ１１の伝達特性を示すグラフである。図１３Ｂは、図２の補正部１２２による補正後のＳＡＲ１１の伝達特性を示すグラフである。

式７に表されるように、参照電圧Ｖ’ｒｅｆの係数は１／２より大きい。すなわち、ＭＳＢの基数（ＲＡＤＩＸ）は２未満である。従って、図１２に示すように、切換ポイントＳＷは、図１２の入力電圧Ｖｉｎが増加する方向にシフトする。図１２は、図５Ａに比べて、入力レンジが寄生容量の影響を解消したことにより拡大することを示している。入力レンジが拡大した分Ｒは、冗長性に相当する。図１３Ａでは、冗長性に起因して、出力レンジは２進で出力できるフルスケール（Ｖｉｎ＝Ｖｒｅｆ，Ｄｏｕｔ＝２^ｎ−１）に達していない。図１３Ｂは、出力レンジはフルスケールに達している。

換言すると、第１実施形態に係るＳＡＲ１１は、入力端子１１６と、参照端子１１７と、第１キャパシタセット１１１ａと、第２キャパシタセット１１１ｂと、ダミーキャパシタと、比較器１１２と、スイッチ１１４と、論理回路（ＳＡＲＬ１１３）と、を備える。入力端子１１６には、入力電圧Ｖｉｎが印加される。参照端子１１７には、参照電圧Ｖｒｅｆが印加される。第１キャパシタセット１１１ａは、第１容量Ｃ１を有する第１キャパシタと、第１容量Ｃ１と第１キャパシタセットに寄生する寄生容量との和の２倍の第２容量Ｃ２を有する第２キャパシタと、を備え、第１キャパシタと第２キャパシタとの間のノードＮ１に入力端子１１６が接続される。第２キャパシタセット１１１ｂは、第１キャパシタと、第２キャパシタと、を備え、第１キャパシタと第２キャパシタとの間のノードＮ２に第１キャパシタセット１１１ａの第２キャパシタが接続される。ダミーキャパシタは、第２容量Ｃ２未満の第３容量Ｃ３を有し、第２キャパシタセット１１１ｂの第２キャパシタとグラウンドとの間に接続される。比較器１１２は、第１キャパシタセット１１１ａの第１キャパシタ及び第２キャパシタに蓄積された電荷に対応する出力電圧Ｖｏｕｔとグラウンド電圧Ｖｇｎｄとを比較し、比較結果を出力する。スイッチ１１４は、第１キャパシタセット１１１ａ及び第２キャパシタセット１１１ｂの第１キャパシタと参照端子１１７との間に接続される。論理回路（ＳＡＲＬ１１３）は、出力電圧Ｖｏｕｔを制御するために、比較器１１２の比較結果に基づいてスイッチ１１４を切り換える。

次に、第１実施形態に係る図２の補正部１２２の詳細について説明する。

上記のとおり、図２の補正部１２２には、図１３Ａの伝達特性を有するデジタル出力コードＤが入力される。

図２の補正部１２２は、出力レンジをフルスケールにするために、図１３Ａの伝達特性を有するデジタル出力コードＤに、係数計算部１２１から入力される補正係数Ｇに依存する所定のレンジ補正係数Ｈ（Ｈ＝Ｇ／２）を乗算する。これにより、図１３Ｂに示すように、出力レンジがフルスケールに達するＳＡＲ１１の伝達特性（すなわち、図５Ｂと同様の伝達特性）を有するデジタル出力コードＤが得られる。図１３Ｂの伝達特性を有するデジタル出力コードＤが、図２のデジタルベースバンド信号Ｂに相当する。

第１実施形態によれば、寄生容量抽出ツールを用いて予め寄生容量の容量ΔＣを設定する。これにより、図２の補正係数Ｇが一定になり、補正部１２２の冗長変換アルゴリズムが簡素化される。その結果、デジタル補正回路１２及びテスト回路１３の回路規模を縮小することができる。

（第２実施形態）
第２実施形態について説明する。第２実施形態は、図２のＳＡＲ１１が２ビットバイナリウェイト型容量ＤＡＣにより実現されるＳＡＲを備える例である。なお、既に説明された内容と同様の内容についての説明は省略する。

図１０は、第２実施形態に係るＳＡＲ１１の構成を示す概略図である。

図１０に示すように、第２実施形態に係るＳＡＲ１１は、２ビットバイナリウェイト型容量ＤＡＣにより実現される容量ＤＡＣ１１１と、比較器１１２と、ＳＡＲＬ１１３と、スイッチ１１４及び１１５と、入力端子１１６と、参照端子１１７と、を備える。比較器１１２、ＳＡＲＬ１１３、スイッチ１１４及び１１５、入力端子１１６、並びに参照端子１１７は、図３と同様である。

図１０の容量ＤＡＣ１１１は、第１容量Ｃ１の第１キャパシタと、第２容量Ｃ２の第２キャパシタと、第３容量Ｃ３のダミーキャパシタと、を備える。第１キャパシタ、第２キャパシタ、及びダミーキャパシタは、それぞれ、並列に接続される。第２キャパシタはＭＳＢに対応する。第１キャパシタはＬＳＢに対応する。ノードＮ１には、スイッチ１１５及び比較器１１２が接続される。ダミーキャパシタは、入力端子１１６及びグラウンドに接続される。図１０の第２容量Ｃ２は、式１１を満たすように設定される。

図１０の容量ＤＡＣ１１１に寄生する寄生容量について説明する。図１１は、図１０の容量ＤＡＣ１１１に寄生する寄生容量を説明する概略図である。

図１１に示すように、図１０の容量ＤＡＣ１１１には、ノードＮ１に容量ΔＣの寄生容量が寄生する。

図１０の第３容量Ｃ３は、式１２を満たすように設定される。式１２において、Ｃｃａｌは、寄生容量に起因する性能劣化を補正するための補正容量である。補正容量Ｃｃａｌは、寄生容量ΔＣ以上であり、第１容量Ｃ１未満である。

式１１及び式１２を考慮すると、出力電圧Ｖｏｕｔは、式１３により表される。式１３に表されるように、容量ＤＡＣ１１１のＭＳＢを変換するときの基数（ＲＡＤＩＸ）は２未満となり、参照電圧Ｖｒｅｆの係数は１／２より大きくなる。

図１２は、図１０の容量ＤＡＣ１１１のＭＳＢ（ｊ＝ｎ）の伝達特性（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係）を示すグラフである。

式１３に表されるように、参照電圧Ｖｒｅｆの係数は１／２より大きい。すなわち、図１０の容量ＤＡＣ１１１の基数（ＲＡＤＩＸ）は２未満である。従って、図１２に示すように、切換ポイントＳＷは、図１２の入力電圧Ｖｉｎが増加する方向にシフトする。図１２は、図５Ａに比べて、入力レンジが寄生容量の影響を解消したことにより拡大することを示している。入力レンジが拡大した分Ｒは、冗長性に相当する。

換言すると、第２実施形態に係るＳＡＲ１１は、入力端子１１６と、参照端子１１７と、第１キャパシタと、第２キャパシタと、ダミーキャパシタと、比較器１１２と、スイッチ１１４と、論理回路（ＳＡＲＬ１１３）と、を備える。入力端子１１６には、入力電圧Ｖｉｎが印加される。参照端子１１７には、参照電圧Ｖｒｅｆが印加される。第１キャパシタは、第１容量Ｃ１を有する。第２キャパシタは、第１容量Ｃ１の２倍の第２容量Ｃ２を有する。ダミーキャパシタは、第３容量Ｃ３を有する。第３容量Ｃ３は、第１容量Ｃ１と補正容量Ｃｃａｌとの差である。補正容量Ｃｃａｌは、第１キャパシタの第１容量Ｃ１より小さく且つ第１キャパシタに寄生する寄生容量の容量ΔＣ以上である。比較器１１２は、第１キャパシタ、第２キャパシタ、及びダミーキャパシタに蓄積された電荷に対応する出力電圧Ｖｏｕｔとグラウンド電圧Ｖｇｎｄとを比較し、比較結果を出力する。スイッチ１１４は、第１キャパシタ及び第２キャパシタと参照端子１１７との間に接続される。論理回路（ＳＡＲＬ１１３）は、出力電圧Ｖｏｕｔを制御するために、比較器１１２の比較結果に基づいてスイッチ１１４を制御する。

なお、第２実施形態に係る図２の補正部１２２及び係数計算部１２１は、第１実施形態と同様である。

第２実施形態によれば、寄生容量抽出ツールを用いて予め寄生容量の容量ΔＣを見積もり、冗長性が確保される範囲内において式１２を満たすダミーキャパシタの第３容量Ｃ３を設定する。これにより、図２の補正係数Ｇが一定になり、補正部１２２の冗長変換アルゴリズムが簡素化される。その結果、デジタル補正回路１２及びテスト回路１３の回路規模を縮小することができる。

なお、第２実施形態は、２ビットバイナリウェイト型容量ＤＡＣにより実現される図１０の容量ＤＡＣ１１１において、式１２を満たすダミーキャパシタの第３容量Ｃ３を設定する例であるが、Ｃ−２Ｃ型容量ＤＡＣにより実現される図８の容量ＤＡＣ１１１において、式１２を満たすダミーキャパシタの第３容量Ｃ３を設定する例についても適用可能である（図１４を参照）。

また、補正容量Ｃｃａｌが大きいほど、より多くの冗長性を確保することができる。これにより、ミスマッチ誤差の量を緩和することができる。但し、補正容量Ｃｃａｌが大きいと、出力レンジが小さくなる。従って、ＳＡＲ１１に求める分解能に応じて適切な補正容量Ｃｃａｌを設定することが好ましい。

なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１ 受信装置
１０ ＳＡＲ−ＡＤＣ
１１ ＳＡＲ
１１１ 容量ＤＡＣ
１１１ａ 第１キャパシタセット
１１１ｂ 第２キャパシタセット
１１２ 比較器
１１３ ＳＡＲＬ
１１４，１１５ スイッチ
１１６ 入力端子
１１７ 参照端子
１２ デジタル補正回路
１２１ 係数計算部
１２２ 補正部
１３ テスト回路
２１ アンテナ
２２ ＬＮＡ
２３ 局部発振器
２４ 移相部
２５ 周波数変換部
２６ デジタル信号処理部

Claims (8)

1. 入力電圧が印加される入力端子と、
   参照電圧が印加される参照端子と、
   第１容量を有する第１キャパシタと、第２容量を有する第２キャパシタと、を備え、前記第１キャパシタと前記第２キャパシタとの間のノードに前記入力端子が接続される第１キャパシタセットと、
   前記第１キャパシタと、前記第２キャパシタと、を備え、前記第１キャパシタと前記第２キャパシタとの間のノードに前記第１キャパシタセットの第２キャパシタが接続される第２キャパシタセットと、
   前記第２容量未満の第３容量を有し、前記第２キャパシタセットの第２キャパシタとグラウンドとの間に接続されるダミーキャパシタと、
   前記第１キャパシタセットの第１キャパシタ及び第２キャパシタに蓄積された電荷に対応する出力電圧とグラウンド電圧とを比較し、比較結果を出力する比較器と、
   前記第１キャパシタセット及び前記第２キャパシタセットの第１キャパシタと前記参照端子との間に接続されるスイッチと、
   前記出力電圧を制御するために、前記比較器の比較結果に基づいて前記スイッチを切り換える論理回路と、を備え、
   前記第２容量は、前記第１容量と前記第１キャパシタセットに寄生する寄生容量との和の２倍である、ことを特徴とする逐次比較型アナログデジタル変換回路。
2. 前記第３容量は、前記第１容量と、前記第１容量より小さく且つ前記第１キャパシタセットに寄生する寄生容量以上である補正容量と、の差である、請求項１記載の逐次比較型アナログデジタル変換回路。
3. 入力電圧が印加される入力端子と、
   参照電圧が印加される参照端子と、
   第１容量を有する第１キャパシタと、
   前記第１容量の２倍の第２容量を有する第２キャパシタと、
   前記第１容量と、前記第１容量より小さく且つ前記第１キャパシタに寄生する寄生容量以上である補正容量と、の差である第３容量を有するダミーキャパシタと、
   前記第１キャパシタ、前記第２キャパシタ、及び前記ダミーキャパシタに蓄積された電荷に対応する出力電圧とグラウンド電圧とを比較し、比較結果を出力する比較器と、
   前記第１キャパシタ及び前記第２キャパシタと前記参照端子との間に接続されるスイッチと、
   前記出力電圧を制御するために、前記比較器の比較結果に基づいて前記スイッチを制御する論理回路と、
   を備えることを特徴とする逐次比較型アナログデジタル変換回路。
4. 入力電圧が印加される入力端子と、
   参照電圧が印加される参照端子と、
   第１容量を有する第１キャパシタと、第２容量を有する第２キャパシタと、を備え、前記第１キャパシタと前記第２キャパシタとの間のノードに前記入力端子が接続される第１キャパシタセットと、
   前記第１キャパシタと、前記第２キャパシタと、を備え、前記第１キャパシタと前記第２キャパシタとの間のノードに前記第１キャパシタセットの第２キャパシタが接続される第２キャパシタセットと、
   前記第２容量未満の第３容量を有し、前記第２キャパシタセットの第２キャパシタとグラウンドとの間に接続されるダミーキャパシタと、
   前記第１キャパシタセットの第１キャパシタ及び第２キャパシタに蓄積された電荷に対応する出力電圧とグラウンド電圧とを比較し、比較結果を出力する比較器と、
   前記第１キャパシタセット及び前記第２キャパシタセットの第１キャパシタと前記参照端子との間に接続されるスイッチと、
   前記出力電圧を制御するために、前記比較器の比較結果に基づいて前記スイッチを切り換える論理回路と、を備える逐次比較型アナログデジタル変換回路と、
   前記比較器により出力された比較結果を補正するデジタル補正回路と、を備え、
   前記第２容量は、前記第１容量と前記第１キャパシタセットに寄生する寄生容量との和の２倍である、ことを特徴とする受信装置。
5. 前記第３容量は、前記第１容量と、前記第１容量より小さく且つ前記第１キャパシタセットに寄生する寄生容量以上である補正容量と、の差である、請求項４記載の受信装置。
6. 前記参照端子又はグラウンド端子を用いて、前記デジタル補正回路に供給するためのアナログテスト信号を生成するテスト回路をさらに備える、請求項４又は５記載の受信装置。
7. 入力電圧が印加される入力端子と、
   参照電圧が印加される参照端子と、
   第１容量を有する第１キャパシタと、
   前記第１容量の２倍の第２容量を有する第２キャパシタと、
   前記第１容量と、前記第１容量より小さく且つ前記第１キャパシタに寄生する寄生容量以上である補正容量と、の差である第３容量を有するダミーキャパシタと、
   前記第１キャパシタ、前記第２キャパシタ、及び前記ダミーキャパシタに蓄積された電荷に対応する出力電圧とグラウンド電圧とを比較し、比較結果を出力する比較器と、
   前記第１キャパシタ及び前記第２キャパシタと前記参照端子との間に接続されるスイッチと、
   前記出力電圧を制御するために、前記比較器の比較結果に基づいて前記スイッチを制御する論理回路と、を備える逐次比較型アナログデジタル変換回路と、
   前記比較器により出力された比較結果を補正するデジタル補正回路と、
   を備えることを特徴とする受信装置。
8. 前記参照端子又はグラウンド端子を用いて、前記デジタル補正回路に供給するためのアナログテスト信号を生成するテスト回路をさらに備える、請求項７記載の受信装置。

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