WO2019224900A1

WO2019224900A1 - デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法

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Publication number: WO2019224900A1
Application number: PCT/JP2018/019606
Authority: WO
Inventors: 卓治谷
Original assignee: オリンパス株式会社
Priority date: 2018-05-22
Filing date: 2018-05-22
Publication date: 2019-11-28
Also published as: US20210075987A1; JPWO2019224900A1; JP7102515B2; US11849230B2

Abstract

入力された信号の電圧値をサンプリングし、サンプリングした入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第１の端子がアナログ信号の出力ノード側に接続され、第２の端子が参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、アナログ信号の分解能よりも少なくとも１つ多い数の複数の容量と、それぞれの容量に対応し、入力された制御信号に応じて、対応する容量の第２の端子の接続先を、高電位側のノードおよび低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備え、複数の容量のうち、出力するアナログ信号の分解能に対応した数の容量を、対応するスイッチによって第２の端子の接続先のノードを切り替えて、加減算する参照電圧に基づいた電圧値を生成する電圧値生成容量として用いるとともに、複数の容量のうち、電圧値生成容量として用いない残りの容量を、対応するスイッチによって第２の端子の接続先のノードを保持して、加減算する参照電圧に基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる。

Description

デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法

　本発明は、デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法に関する。

　従来から、重み付けされた複数の容量を備え、入力されたアナログ信号（以下、「入力信号」という）と参照電圧とに基づいた様々な電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器がある。デジタルアナログ変換器に備えたそれぞれの容量は、２進数の重み付けがされている。デジタルアナログ変換器では、それぞれの容量に接続する参照電圧を切り替え、蓄積した電荷を再配分することによって、それぞれの容量の比に応じた様々な分解能のアナログ信号を出力する。例えば、３ビットの分解能のデジタルアナログ変換器では、２進数の重み付けがされた容量を３つ備えている。デジタルアナログ変換器に備えたそれぞれの容量は、１つの容量の容量値を基準の１倍とした場合、その他の２つの容量のうち、一方の容量の容量値を２倍とし、もう一方の容量の容量値を４倍とすることによって、２進数の重み付けがされている。そして、デジタルアナログ変換器では、最初に全ての容量に入力信号に応じた電荷を蓄積しておき、アナログ信号を出力する際に、それぞれの容量と参照電圧とを接続する組み合わせをスイッチによって切り替える。これにより、３ビットの分解能のデジタルアナログ変換器は、参照電圧に接続された容量の容量値の合計と全ての容量の容量値の合計との比に応じて、参照電圧の０／７～７／７倍の電圧値を最初に入力した入力信号の電圧値に加算した電圧値のアナログ信号を出力する。

　また、従来から、２進数の重み付けがされた複数の容量を備えるデジタルアナログ変換器が出力したそれぞれのアナログ信号の電圧値と基準電圧の電圧値とを逐次比較することによって、入力された変換対象の入力信号の電圧値を表すデジタル値に変換する、逐次比較型のアナログデジタル変換器が実用化されている。逐次比較型のアナログデジタル変換器（以下、単に「アナログデジタル変換器」という）は、デジタルアナログ変換器の他に、比較器とＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ：逐次比較レジスタ）論理回路とを備えている。アナログデジタル変換器では、最初に、デジタルアナログ変換器に備えたそれぞれの容量に入力された入力信号、つまり、デジタル値に変換する対象のアナログ信号の電圧値に応じた電荷を蓄積しておく。これにより、アナログデジタル変換器に備えたデジタルアナログ変換器は、変換対象の入力信号の電圧値に、参照電圧と接続するそれぞれの容量の組み合わせによって定まる倍数の参照電圧の電圧値を加算した電圧値のアナログ信号を出力する。アナログデジタル変換器では、比較器が、参照電圧と接続する容量の組み合わせに応じてデジタルアナログ変換器が出力したそれぞれのアナログ信号の電圧値と、基準電圧の電圧値とを逐次比較する。このとき、アナログデジタル変換器では、ＳＡＲ論理回路が、比較器が比較した結果に応じて、デジタルアナログ変換器が出力するそれぞれのアナログ信号の電圧値を切り替える。つまり、ＳＡＲ論理回路は、デジタルアナログ変換器に備えたそれぞれの容量と参照電圧とを接続する組み合わせを切り替えるためのスイッチを制御する。アナログデジタル変換器では、ＳＡＲ論理回路が制御した容量と参照電圧とを接続するスイッチの組み合わせのうち、デジタルアナログ変換器が出力したアナログ信号の電圧値と基準電圧の電圧値とが最も近いスイッチの組み合わせが、変換対象の入力信号の電圧値を表すデジタル値となる。つまり、アナログデジタル変換器では、デジタルアナログ変換器が出力したアナログ信号の電圧値と基準電圧の電圧値とが最も近い状態にＳＡＲ論理回路が制御したときのデジタルアナログ変換器内のスイッチの切り替え状態が、変換対象の入力信号の電圧値を表すデジタル値となる。

　ところで、アナログデジタル変換器に入力される変換対象の入力信号の電圧値としては、様々な大きさの電圧値が考えられる。このため、例えば、特許文献１に開示されたような構成のデジタルアナログ変換器、および逐次比較型のアナログデジタル変換器が提案されている。特許文献１に開示されたデジタルアナログ変換器では、２進数の重み付けがされたそれぞれの容量を２つに分割して構成している。特許文献１に開示されたデジタルアナログ変換器では、分割されたそれぞれの容量の両方を同時に制御することによって、従来と同様の電圧値の範囲のアナログ信号を出力することができる構成にしている。また、特許文献１に開示されたデジタルアナログ変換器では、分割されたそれぞれの容量の一方のみを制御することによって、従来よりも低い電圧値の範囲（従来の１／２の電圧値の範囲）のアナログ信号を出力することができる構成にしている。そして、特許文献１では、デジタルアナログ変換器を用いることによって、変換することができる入力信号の電圧値の範囲を広げた逐次比較型のアナログデジタル変換器を実現している。言い換えれば、特許文献１では、変換対象の入力信号を２倍のゲイン値でレベルを調整した後にデジタル値に変換する逐次比較型のアナログデジタル変換器を実現している。

日本国特開２００６－３１１１４４号公報

　しかしながら、特許文献１に開示されたデジタルアナログ変換器は、上述したように、２進数の重み付けがされたそれぞれの容量を２つに分割し、それぞれの容量の組み合わせを切り替える構成である。このため、特許文献１に開示されたデジタルアナログ変換器では、分割したそれぞれの容量に対応するスイッチが必要となる。つまり、特許文献１に開示されたデジタルアナログ変換器では、出力するアナログ信号の分解能に対して２倍の数のスイッチが必要となる。従って、特許文献１に開示された技術では、デジタルアナログ変換器を形成するために要する面積が増大する。デジタルアナログ変換器の形成に要する面積の増大は、デジタルアナログ変換器や逐次比較型のアナログデジタル変換器の小型化の実現を阻害する要因となってしまう。

　本発明は、上記の課題に基づいてなされたものであり、面積の増大を抑えて形成することができる、複数の電圧値の範囲で切り替えてアナログ信号を出力するデジタルアナログ変換器、このデジタルアナログ変換器を用いたアナログデジタル変換器、および駆動方法を提供することを目的としている。さらに、本発明は、アナログデジタル変換器を用いた信号処理装置および固体撮像装置を提供することを目的としている。

　本発明の第１の態様によれば、デジタルアナログ変換器は、入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第１の端子が前記アナログ信号の出力ノード側に接続され、第２の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも１つ多い数の複数の容量と、それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第２の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備え、複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を、対応する前記スイッチによって前記第２の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する電圧値生成容量として用いるとともに、複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量を、対応する前記スイッチによって前記第２の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる。

　本発明の第２の態様によれば、上記第１の態様のデジタルアナログ変換器において、それぞれの前記容量は、出力する前記アナログ信号の前記分解能に対応した数の２進数の重み付けがされたメイン容量、および前記メイン容量の中で最も小さな容量値に対して１／ｋ倍（ｋ＝２以上の２の乗数）の容量値のサブ容量のいずれかの容量であり、出力する前記アナログ信号の電圧値のゲイン値を下げる方向に変更する際には、前記ゲイン調整容量に含まれる前記サブ容量の中で最も大きな容量値の前記サブ容量から順に変更する前記ゲイン値に応じた数の前記サブ容量を前記電圧値生成容量に含め、前記電圧値生成容量の中で最も大きな容量値の前記メイン容量から順に前記電圧値生成容量に含めた前記サブ容量と同じ数の前記メイン容量を前記ゲイン調整容量に含め、前記ゲイン値を上げる方向に変更する際には、前記ゲイン調整容量に含まれている前記メイン容量の中で最も小さな容量値の前記メイン容量から順に変更する前記ゲイン値に応じた数の前記メイン容量を前記電圧値生成容量に含め、前記電圧値生成容量に含まれている前記サブ容量の中で最も小さな容量値の前記サブ容量から順に前記電圧値生成容量に含めた前記メイン容量と同じ数の前記サブ容量を前記ゲイン調整容量に含めてもよい。

　本発明の第３の態様によれば、上記第１の態様または上記第２の態様のデジタルアナログ変換器において、複数の前記容量のうち、少なくとも１つの前記容量の前記第２の端子の接続先を、対応する前記スイッチによって、前記入力された信号の電圧値をサンプリングするときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いてもよい。

　本発明の第４の態様によれば、上記第１の態様から上記第３の態様のいずれか一態様のデジタルアナログ変換器において、前記入力された信号の電圧値をサンプリングする際に、複数の前記容量のうち、少なくとも１つの前記容量の前記第２の端子の接続先を、対応する前記スイッチによって、オフセット調整を行わないときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いてもよい。

　本発明の第５の態様によれば、アナログデジタル変換器は、上記第１の態様から上記第４の態様のいずれか一態様のデジタルアナログ変換器と、一方の入力端子に入力された前記デジタルアナログ変換器が出力したアナログ信号の電圧値と、他方の入力端子に入力された比較対象の電圧の電圧値との大小関係を比較する比較器と、前記比較器の比較結果に基づいて、入力された信号の電圧値の大きさを表す前記分解能のデジタル信号を出力するとともに、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する制御回路と、を備える。

　本発明の第６の態様によれば、信号処理装置は、上記第５の態様のアナログデジタル変換器と、前記アナログデジタル変換器から出力された前記デジタル信号に基づいて、前記アナログデジタル変換器が次にアナログデジタル変換する際にゲイン調整する前記アナログデジタル変換器内の前記デジタルアナログ変換器が出力する前記アナログ信号の電圧値のゲイン値を判定し、判定した結果に基づいて前記ゲイン値の変更を指示するゲイン変更信号を、前記アナログデジタル変換器に出力する信号処理回路と、を備え、前記アナログデジタル変換器に備えた前記制御回路は、前記ゲイン変更信号に応じて、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する。

　本発明の第７の態様によれば、固体撮像装置は、入射した光量に応じた光電変換信号を発生する複数の画素を二次元の行列状に配置した画素アレイ部と、前記画素アレイ部に配置されたそれぞれの前記画素を選択し、選択した前記画素から前記光電変換信号に応じた画素信号を読み出す画素選択部と、上記第５の態様のアナログデジタル変換器と、を備え、前記アナログデジタル変換器は、前記画素信号の電圧値の大きさを表す前記分解能の前記デジタル信号を出力する。

　本発明の第８の態様によれば、駆動方法は、入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第１の端子が前記アナログ信号の出力ノード側に接続され、第２の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも１つ多い数の複数の容量と、それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第２の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備えたデジタルアナログ変換器の駆動方法であって、複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を電圧値生成容量として用い、対応する前記スイッチによって前記第２の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する工程と、複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量をゲイン調整容量として用い、対応する前記スイッチによって前記第２の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をする工程と、を含む。

　上記各態様によれば、面積の増大を抑えて形成することができる、複数の電圧値の範囲で切り替えてアナログ信号を出力するデジタルアナログ変換器、このデジタルアナログ変換器を用いたアナログデジタル変換器、および駆動方法を提供することができる。さらに、上記各態様によれば、アナログデジタル変換器を用いた信号処理装置および固体撮像装置を提供することができる。

本発明のデジタルアナログ変換器の構成の一例を示したブロック図である。本発明のデジタルアナログ変換器が出力する信号の電圧値を示した図である。本発明のデジタルアナログ変換器が出力する信号の別の電圧値を示した図である。本発明のデジタルアナログ変換器が出力する信号のさらに別の電圧値を示した図である。本発明のデジタルアナログ変換器が出力する信号のさらに別の電圧値を示した図である。本発明のデジタルアナログ変換器が出力する信号のさらに別の電圧値を示した図である。本発明のデジタルアナログ変換器が出力する信号のさらに別の電圧値を示した図である。本発明のデジタルアナログ変換器の第１の変形例の構成の一例を示したブロック図である。本発明の第１の変形例のデジタルアナログ変換器が出力する信号の電圧値を示した図である。本発明の第１の変形例のデジタルアナログ変換器が出力する信号の別の電圧値を示した図である。本発明の第１の変形例のデジタルアナログ変換器が出力する信号のさらに別の電圧値を示した図である。本発明の第１の変形例のデジタルアナログ変換器が出力する信号のさらに別の電圧値を示した図である。本発明のデジタルアナログ変換器の第２の変形例の構成の一例を示したブロック図である。本発明の第２の変形例のデジタルアナログ変換器が出力する信号の電圧値を示した図である。本発明の第２の変形例のデジタルアナログ変換器が出力する信号の別の電圧値を示した図である。本発明のアナログデジタル変換器の構成の一例を示したブロック図である。本発明のアナログデジタル変換器の動作の一例を示したタイミングチャートである。本発明のアナログデジタル変換器の別の動作の一例を示したタイミングチャートである。本発明のアナログデジタル変換器の変形例の構成の一例を示したブロック図である。本発明の信号処理装置の構成の一例を示したブロック図である。本発明の固体撮像装置の構成の一例を示したブロック図である。本発明の固体撮像装置の変形例の構成の一例を示したブロック図である。

（デジタルアナログ変換器）
　以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明のデジタルアナログ変換器の構成の一例を示したブロック図である。図１に示したデジタルアナログ変換器１００は、２進数の重み付けがされた複数の容量Ｃを備える容量部１１０と、容量部１１０に備えたそれぞれの容量Ｃに対応する複数のスイッチＳＷを含むスイッチ部１２０とを備えている。デジタルアナログ変換器１００は、入力された入力信号ＶＩＮと、高電位側の参照電圧ＶＲＥＦと、低電位側の参照電圧ＶＲＥＦとに基づいた様々な電圧値のアナログ信号ＶＤＡＣを所定の分解能で出力するデジタルアナログ変換器である。図１においては、高電位側の参照電圧ＶＲＥＦを参照電圧ＶＲＥＦとし、低電位側の参照電圧ＶＲＥＦを接地（グラウンド：ＧＮＤ）とした場合のデジタルアナログ変換器の構成の一例を示している。

　デジタルアナログ変換器１００は、出力するアナログ信号ＶＤＡＣの電圧値の範囲、つまり、出力するアナログ信号ＶＤＡＣの出力振幅を予め定めたゲイン値でゲイン調整する。このとき、デジタルアナログ変換器１００は、参照電圧ＶＲＥＦの電圧値を、容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた予め定めた倍数にする。つまり、デジタルアナログ変換器１００は、参照電圧ＶＲＥＦの電圧値を予め定めた大きさの電圧値にゲイン調整する。そして、デジタルアナログ変換器１００は、ゲイン調整した参照電圧ＶＲＥＦの電圧値を入力信号ＶＩＮの電圧値に加減算して、アナログ信号ＶＤＡＣとして出力する。デジタルアナログ変換器１００における参照電圧ＶＲＥＦのゲイン調整や、入力信号ＶＩＮの電圧値に加減算する参照電圧ＶＲＥＦの電圧値の倍数（容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた倍数）は、外部の制御回路から入力されたそれぞれのスイッチＳＷを制御する制御信号であるデジタル信号Ｄによって切り替えられる。つまり、デジタルアナログ変換器１００は、出力するアナログ信号ＶＤＡＣの電圧値が、入力されたデジタル信号Ｄによって制御される。

　デジタルアナログ変換器１００は、参照電圧ＶＲＥＦの電圧値を１倍または１／２倍にゲイン調整し、予め定めた倍数にゲイン調整した参照電圧ＶＲＥＦの電圧値を入力信号ＶＩＮの電圧値に加減算してアナログ信号ＶＤＡＣとして出力する３ビットの分解能のデジタルアナログ変換器である。

　容量部１１０は、容量Ｃ０～容量Ｃ２および容量ＣＡ１を備える。スイッチ部１２０は、スイッチＳＷＳ、スイッチＳＷ０～スイッチＳＷ２、およびスイッチＳＷＡ１を備える。スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１は、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに対応する。より具体的には、スイッチＳＷ０は、容量Ｃ０に対応する。スイッチＳＷ１は、容量Ｃ１に対応する。スイッチＳＷ２は、容量Ｃ２に対応する。スイッチＳＷＡ１は、容量ＣＡ１に対応する。なお、容量部１１０に備えた容量ＣＡ１と、スイッチ部１２０に備えたスイッチＳＷＡ１とは、デジタルアナログ変換器１００において追加された容量およびスイッチである。デジタルアナログ変換器１００では、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１と、スイッチ部１２０に備えたスイッチＳＷＳ、スイッチＳＷ０～スイッチＳＷ２、およびスイッチＳＷＡ１との構成によって、出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）をゲイン調整する。つまり、デジタルアナログ変換器１００では、容量部１１０に備えたそれぞれの容量Ｃとスイッチ部１２０に備えたそれぞれのスイッチＳＷとの構成によって、参照電圧ＶＲＥＦの電圧値をゲイン調整する。

　容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第１の端子は、出力するアナログ信号ＶＤＡＣのノード側に接続されている。より具体的には、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第１の端子は、出力するアナログ信号ＶＤＡＣのノードに並列に接続されている。また、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第２の端子は、スイッチ部１２０内の対応するスイッチＳＷの第１の端子に接続されている。なお、図１では、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの容量Ｃが、１つの容量で構成されている場合を示している。しかし、容量部１１０に備えるそれぞれの容量Ｃは、一部または全ての容量Ｃが、複数の容量を組み合わせて構成されたものであってもよい。例えば、２つの容量を直列に接続して容量Ｃ０を構成する場合、容量Ｃ０を構成する一方の容量の第１の端子がアナログ信号ＶＤＡＣのノードに接続され、一方の容量の第２の端子と他方の容量の第１の端子とが接続され、他方の容量の第２の端子が対応するスイッチＳＷの第１の端子に接続され構成であってもよい。また、例えば、１つの容量ＣＳを直列に接続して合計３つの容量で容量Ｃ０と容量Ｃ１を構成する場合、容量ＣＳの第１の端子がアナログ信号ＶＤＡＣのノードに接続され、容量ＣＳの第２の端子と他方の２つの容量の第１の端子とが接続され、他方の２つの容量の第２の端子が対応するスイッチＳＷの第１の端子に接続され構成であってもよい。

　容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの容量Ｃは容量値によって、２進数の重み付けがされている。より具体的には、容量Ｃ０の容量値を１倍とした場合、容量Ｃ１および容量Ｃ２のそれぞれの容量値は、２倍、４倍である。また、容量ＣＡ１の容量値は、１／２倍である。なお、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの容量Ｃの容量値の重み付けは、２進数以外であってもよい。

　以下の説明においては、容量部１１０に備えた容量Ｃの容量値の単位を「Ｃｕ」とする。そして、以下の説明においては、容量Ｃ０の容量値を基準の１Ｃｕとし、容量部１１０に備えた容量Ｃが容量値によって２進数の重み付けがされているものとする。従って、容量Ｃ１の容量値は２Ｃｕとなり、容量Ｃ２の容量値は４Ｃｕとなる。また、容量ＣＡ１の容量値は０．５Ｃｕとなる。容量部１１０に備えた全ての容量Ｃの容量値の合計、つまり、容量部１１０の全体の容量値は、７．５Ｃｕである。

　スイッチＳＷＳは、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとを接続（短絡）するスイッチである。スイッチＳＷＳの第１の端子は、入力信号ＶＩＮの入力端子に接続されている。スイッチＳＷＳの第２の端子は、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第１の端子が並列に接続されたアナログ信号ＶＤＡＣのノードに接続されている。スイッチＳＷＳの制御端子は、スイッチＳＷＳを制御する制御信号であるデジタル信号ＤＳの入力端子に接続されている。スイッチＳＷＳは、デジタル信号ＤＳに応じて、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続を、オン（短絡）状態およびオフ（開放）状態のいずれか一方の状態に切り替える。

　スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれは、容量部１１０内の対応する容量Ｃの第２の端子を、参照電圧ＶＲＥＦの高電位側のノードおよび低電位側のノードのいずれか一方のノードに接続（短絡）するスイッチである。図１においては、参照電圧ＶＲＥＦの高電位側のノードが参照電圧ＶＲＥＦの高電位の入力端子に接続されるノードであり、低電位側のノードが接地（グラウンド：ＧＮＤ）電位のノードである場合を示している。以下の説明においては、説明を容易にするため、参照電圧ＶＲＥＦの高電位側のノードを「参照電圧ＶＲＥＦのノード」といい、低電位側のノードを「接地電位のノード」という。

　スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれの第１の端子は、対応する容量Ｃの第２の端子に接続されている。スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれの第２の端子は、参照電圧ＶＲＥＦのノードに接続されている。スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれの第３の端子は、接地電位のノードに接続されている。スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれの制御端子は、スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれを制御する制御信号である対応するデジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の入力端子に接続されている。スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれは、対応するデジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１に応じて、第１の端子に接続するノードを、参照電圧ＶＲＥＦおよび接地電位のいずれか一方のノードに切り替える。つまり、スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１のそれぞれは、対応するデジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１に応じて、対応する容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第２の端子を、参照電圧ＶＲＥＦおよび接地電位のいずれか一方のノードに接続する。

　ここで、デジタルアナログ変換器１００がアナログ信号ＶＤＡＣを出力する際の動作について説明する。デジタルアナログ変換器１００では、まず、容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃに、入力信号ＶＩＮの電圧値をサンプリングする。

　より具体的には、デジタルアナログ変換器１００では、デジタル信号ＤＳに応じたスイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとを接続し（短絡状態にし）、スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１によって容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第２の端子を接地電位のノードに接続する。これにより、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに、入力信号ＶＩＮの電位と接地電位との電位差に応じた電荷が充電される。その後、デジタルアナログ変換器１００では、デジタル信号ＤＳに応じたスイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続を切る（開放状態にする）。これにより、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに、充電された電荷が保持（蓄積）される。以下の説明においては、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに、入力信号ＶＩＮの電位と接地電位との電位差に応じた電荷を充電して保持（蓄積）することを、「サンプリング」という。このようにして、デジタルアナログ変換器１００では、入力されたデジタル信号ＤＳと、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１との制御に応じて、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに、入力信号ＶＩＮの電圧値をサンプリングする。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１）で表される。また、容量部１１０の全体にサンプリングされた電荷Ｑは、下式（２）で表される。

　ＶＤＡＣ＝ＶＩＮ　　　・・・（１）

　Ｑ＝７．５Ｃｕ×ＶＩＮ　　　・・・（２）

　その後、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃの容量値の合計と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値を、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する。

　より具体的には、デジタルアナログ変換器１００では、デジタル信号ＤＳに応じたスイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）を維持する。そして、デジタルアナログ変換器１００では、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１に応じたスイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１によって、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第２の端子を、参照電圧ＶＲＥＦおよび接地電位のいずれか一方のノードに接続する。これにより、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２および容量ＣＡ１のうち、第２の端子が参照電圧ＶＲＥＦのノードに接続された容量Ｃの合計容量値の全体に対する重みに応じた参照電圧ＶＲＥＦを、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値を出力する。このようにして、デジタルアナログ変換器１００では、入力されたデジタル信号ＤＳと、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１との制御に応じて、参照電圧ＶＲＥＦに接続された容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの組み合わせの容量比に応じた倍数の参照電圧ＶＲＥＦの電圧値を入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する。言い換えれば、デジタルアナログ変換器１００は、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の制御に応じて、出力するアナログ信号ＶＤＡＣの電圧値が切り替えられる。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（Ｗ／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（３）

　上式（３）において、Ｗは、容量Ｃ０～容量Ｃ２および容量ＣＡ１のうち、第２の端子が参照電圧ＶＲＥＦのノードに接続された容量Ｃの重みである。

　なお、デジタルアナログ変換器１００では、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１のうち、３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。より具体的には、デジタルアナログ変換器１００は、ゲイン１倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ２の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．５）Ｃｕ～（７／７．５）Ｃｕ倍の電圧値を加算した８つの電圧値（出力レベル）のアナログ信号ＶＤＡＣを出力する。また、デジタルアナログ変換器１００は、ゲイン１／２倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．５）Ｃｕ～（３．５／７．５）Ｃｕ倍の電圧値を加算した８つの出力レベルのアナログ信号ＶＤＡＣを出力する。

　ここで、デジタルアナログ変換器１００に入力されるデジタル信号Ｄとデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣとの関係について説明する。図２および図３は、本発明のデジタルアナログ変換器１００が出力する信号（アナログ信号ＶＤＡＣ）の電圧値を示した図である。図２には、ゲインを１倍に調整したときのデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値を示している。また、図３には、ゲインを１／２倍に調整したときのデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値を示している。図２および図３では、デジタルアナログ変換器１００が出力する３ビットの分解能のアナログ信号ＶＤＡＣを、出力レベル０～出力レベル７までの８つの出力レベルとし、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値と対応付けて、アナログ信号ＶＤＡＣの電圧値を示している。

　なお、デジタル信号ＤＳは、上述したように、スイッチ部１２０に備えたスイッチＳＷＳを制御して、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに入力信号ＶＩＮの電圧値をサンプリングさせるためのデジタル信号Ｄである。このため、デジタル信号ＤＳは、デジタルアナログ変換器１００が、容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃの容量値の合計と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値をサンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する際には、スイッチＳＷＳの開放状態（オフ状態）を維持する。すなわち、デジタル信号ＤＳは、上述したように、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）に制御したまま変更せずに固定する（保持する）値である。従って、図２および図３では、固定の値のデジタル信号ＤＳの明示を省略している。

　以下の説明においては、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに、入力信号ＶＩＮの電圧値がサンプリングされているものとして説明する。そして、図２および図３では、スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１におけるそれぞれの第１の端子に接続するノードが、対応するデジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値が“０”である場合に接地電位のノードに切り替えられ、“１”である場合に参照電圧ＶＲＥＦのノードに切り替えられるものとする。

　まず、図２を用いて、デジタルアナログ変換器１００がゲインを１倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１００がゲイン調整して出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）のゲインが１倍の場合、容量部１１０に備えた容量Ｃ０～容量Ｃ２の３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１００では、デジタル信号Ｄ０～デジタル信号Ｄ２の値が制御され、デジタル信号ＤＡ１の値が“０”に固定（保持）される。そして、デジタルアナログ変換器１００では、ゲインが１倍のときに用いる容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ２の値、つまり、３ビットのデジタル信号Ｄの値に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図２の説明においては、容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０～デジタル信号Ｄ２のそれぞれの値、すなわち、スイッチＳＷ０～スイッチＳＷ２のそれぞれの第１の端子に接続するノードを表す。なお、図２の説明においては、容量Ｃ０～容量Ｃ２の３つの容量Ｃの中で最も大きな容量値（＝４Ｃｕ）の容量Ｃ２に対応するデジタル信号Ｄ２の値を最上位ビット（Ｍｏｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ：ＭＳＢ）とし、最も小さな容量値（＝１Ｃｕ）の容量Ｃ０に対応するデジタル信号Ｄ０の値を最下位ビット（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ：ＬＳＢ）とする。

　デジタルアナログ変換器１００では、デジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値が“０００”のとき、スイッチＳＷ２～スイッチＳＷ０のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１００は、図２に示したように、容量部１１０に備えた容量Ｃ２～容量Ｃ０および容量ＣＡ１の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“００１”のとき、スイッチＳＷ２およびスイッチＳＷ１のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ０の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、サンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、容量部１１０に備えた全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、容量Ｃ２～容量Ｃ０の３つの容量Ｃの内で参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（４）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（１／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（４）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“０１０”のとき、スイッチＳＷ２およびスイッチＳＷ０のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ１の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１の容量値（＝２Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（２／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル２のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（５）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（２／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（５）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“０１１”のとき、スイッチＳＷ２の第１の端子が接地電位のノードに接続され、スイッチＳＷ１およびスイッチＳＷ０のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１および容量Ｃ０の合計の容量値（＝３Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル３のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（６）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（３／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（６）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“１００”のとき、スイッチＳＷ１およびスイッチＳＷ０のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ２の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２の容量値（＝４Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（４／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル４のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（７）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（４／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（７）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“１０１”のとき、スイッチＳＷ１の第１の端子が接地電位のノードに接続され、スイッチＳＷ２およびスイッチＳＷ０のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２および容量Ｃ０の合計の容量値（＝５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（５／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル５のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（８）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（５／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（８）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“１１０”のとき、スイッチＳＷ０の第１の端子が接地電位のノードに接続され、スイッチＳＷ２およびスイッチＳＷ１のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２および容量Ｃ１の合計の容量値（＝６Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（６／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル６のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（９）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（６／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（９）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“１１１”のとき、スイッチＳＷ２～スイッチＳＷ０のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２～容量Ｃ０の合計の容量値（＝７Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（７／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１０）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（７／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（１０）

　このように、デジタルアナログ変換器１００は、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１倍の場合、入力されたデジタル信号Ｄ２～デジタル信号Ｄ０の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／７．５）Ｃｕ～（７／７．５）Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。ここで、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図２に示したように、（１／７．５）Ｃｕ×ＶＲＥＦである。

　なお、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、出力レベル７のアナログ信号ＶＤＡＣの電圧値（＝ＶＩＮ＋（７／７．５）Ｃｕ×ＶＲＥＦ）と、出力レベル０のアナログ信号ＶＤＡＣの電圧値（＝ＶＩＮ）との差で表される。このため、図２においては、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの出力振幅は、（７／７．５）Ｃｕ×ＶＲＥＦである。

　続いて、図３を用いて、デジタルアナログ変換器１００がゲインを１／２倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１００がゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／２倍の場合、容量部１１０に備えた容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１００では、デジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１の値が制御され、デジタル信号Ｄ２の値が“０”に固定（保持）される。そして、デジタルアナログ変換器１００では、ゲインが１／２倍のときに用いる容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ１、およびデジタル信号ＤＡ１の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図３の説明においては、図２に示したゲインが１倍の場合と同様の考え方に基づいて、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１のそれぞれの値、すなわち、スイッチＳＷ０～スイッチＳＷ１およびスイッチＳＷＡ１のそれぞれの第１の端子に接続するノードを表す。なお、図３の説明においては、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃの中で最も大きな容量値（＝２Ｃｕ）の容量Ｃ１に対応するデジタル信号Ｄ１の値を最上位ビット（ＭＳＢ）とし、最も小さな容量値（＝０．５Ｃｕ）の容量ＣＡ１に対応するデジタル信号ＤＡ１の値を最下位ビット（ＬＳＢ）とする。

　デジタルアナログ変換器１００では、デジタル信号Ｄ（デジタル信号Ｄ１、デジタル信号Ｄ０、およびデジタル信号ＤＡ１）の値が“０００”のとき、スイッチＳＷ１、スイッチＳＷ０、およびスイッチＳＷＡ１のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１００は、図３に示したように、容量部１１０に備えた容量Ｃ２～容量Ｃ０および容量ＣＡ１の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“００１”のとき、スイッチＳＷ１およびスイッチＳＷ０のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷＡ１の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、サンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、容量部１１０に備えた全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、容量Ｃ１、容量Ｃ０、および容量ＣＡ１の３つの容量Ｃの内で参照電圧ＶＲＥＦに接続された容量ＣＡ１の容量値（＝０．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．５／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１１）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（０．５／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１１）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“０１０”のとき、スイッチＳＷ１およびスイッチＳＷＡ１のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ０の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル２のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１２）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（１／７．５）Ｃｕ×ＶＲＥＦ　　　・・・（１２）

　同様に、デジタルアナログ変換器１００では、図３に示したように、デジタル信号Ｄの値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃの合計の容量値との比に応じた参照電圧ＶＲＥＦの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“１１１”のとき、スイッチＳＷ１、スイッチＳＷ０、およびスイッチＳＷＡ１のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１、容量Ｃ０、および容量ＣＡ１の合計の容量値（＝３．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３．５／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１３）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（３．５／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１３）

　このように、デジタルアナログ変換器１００は、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／２倍の場合、入力されたデジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／７．５）Ｃｕ～（３．５／７．５）Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。つまり、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／２倍の場合、デジタルアナログ変換器１００は、図３に示したように、電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）が（０．５／７．５）Ｃｕ×ＶＲＥＦである８つの出力レベルのアナログ信号ＶＤＡＣを出力する。

　なお、上述したように、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、出力レベル７のアナログ信号ＶＤＡＣの電圧値（＝ＶＩＮ＋（３．５／７．５）Ｃｕ×ＶＲＥＦ）と、出力レベル０のアナログ信号ＶＤＡＣの電圧値（＝ＶＩＮ）との差で表される。このため、図３においては、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの出力振幅は、（３．５／７．５）Ｃｕ×ＶＲＥＦである。つまり、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの出力振幅は、ゲイン１倍のときの出力振幅の（７／７．５）Ｃｕ×ＶＲＥＦに対して、１／２倍、すなわち、ゲインが１／２倍になる。

　このように、デジタルアナログ変換器１００では、容量部１１０に容量ＣＡ１を追加し、スイッチ部１２０にスイッチＳＷＡ１を追加することによって、出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）をゲイン調整する構成にする。そして、デジタルアナログ変換器１００では、容量部１１０に備えた容量Ｃ２～容量Ｃ０および容量ＣＡ１の４つの容量Ｃのうち、３つの容量Ｃを電圧値生成容量として用いて、ゲイン１倍または１／２倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する。つまり、デジタルアナログ変換器１００では、容量部１１０に備えた４つの容量Ｃの内３つの容量Ｃを、入力信号ＶＩＮの電圧値をサンプリングした後に対応するスイッチＳＷの切り替えに応じて３ビットの分解能で出力するアナログ信号ＶＤＡＣの電圧値を生成するための容量Ｃとして用いる。そして、デジタルアナログ変換器１００では、容量部１１０に備えた残りの１つの容量Ｃを、対応するスイッチＳＷを切り替えずに固定（保持）する。しかも、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するために追加する容量Ｃ（容量ＣＡ１）の容量値は、ゲインが１倍である場合において最も小さな容量値の容量Ｃよりも小さい容量値である。また、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するために追加するスイッチＳＷ（スイッチＳＷＡ１）は、スイッチ部１２０に備えた参照電圧ＶＲＥＦの切り替えに用いる他のスイッチＳＷ（スイッチＳＷ０～スイッチＳＷ２）と同様の構成である。言い換えれば、デジタルアナログ変換器１００において追加するスイッチＳＷ（スイッチＳＷＡ１）は、特別な性能を実現する構成のスイッチＳＷではない。つまり、デジタルアナログ変換器１００では、ゲインを１倍または１／２倍に調整した複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、容量ＣＡ１とスイッチＳＷＡ１とを追加するのみである。すなわち、デジタルアナログ変換器１００は、高い分解能のアナログ信号ＶＤＡＣを出力する構成に適用するほど、より少ない構成要素の追加のみで実現することができる。従って、デジタルアナログ変換器１００では、デジタルアナログ変換器１００を形成するために要する面積の増大を抑えることができる。

　なお、上述したデジタルアナログ変換器１００がアナログ信号ＶＤＡＣを出力する際の動作では、容量部１１０に備えた全ての容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせた後、入力信号ＶＩＮの電圧値に、デジタル信号Ｄによって変更される容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの電圧値を加算した電圧値のアナログ信号ＶＤＡＣを出力する動作について説明した。つまり、上述したデジタルアナログ変換器１００の動作では、まず、容量部１１０に備えた全ての容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせた。そして、上述したデジタルアナログ変換器１００の動作では、全ての容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせた後に、３ビットの分解能のアナログ信号ＶＤＡＣの電圧値の出力に用いない１つの容量Ｃの第２の端子を接地電位のノードに接続した状態に固定（保持）させた。しかしながら、デジタルアナログ変換器１００では、容量部１１０に備えたそれぞれの容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせるときや、その後に３ビットの分解能のアナログ信号ＶＤＡＣの電圧値を出力させるときに、上述したデジタルアナログ変換器１００の動作と異なる動作をさせることにより、出力する３ビットの分解能のアナログ信号ＶＤＡＣの電圧値にオフセットをもたせることができる。つまり、デジタルアナログ変換器１００では、参照電圧ＶＲＥＦの電圧値を予め定めたゲイン値でゲイン調整するのみではなく、デジタル信号Ｄの制御によって、出力するアナログ信号ＶＤＡＣに対してオフセット調整をすることができる。

　ここで、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対してオフセット調整をする際の動作について説明する。まず、デジタルアナログ変換器１００において、３ビットの分解能のアナログ信号ＶＤＡＣの電圧値を出力させるときにオフセット調整をする場合の動作について説明する。

　なお、参照電圧ＶＲＥＦの高電位側が正の電圧であり、低電位側が接地（グラウンド：ＧＮＤ）電位である場合、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣに対して、容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの正の電圧値を加算するオフセット調整をすることができる。一方、参照電圧ＶＲＥＦの高電位側が接地（グラウンド：ＧＮＤ）電位であり、低電位側が負の電圧である場合、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣに対して、容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの負の電圧値を加算する、言い換えれば、正の電圧値を減算するオフセット調整をすることができる。

　ここでは、参照電圧ＶＲＥＦが正の電圧であるものとして説明する。以下の説明においては、３ビットの分解能のアナログ信号ＶＤＡＣの電圧値を出力させるときに、出力するアナログ信号ＶＤＡＣに対して容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの電圧値を加算するオフセット調整を、第１のオフセット調整という。

　なお、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対して第１のオフセット調整をする場合でも、デジタルアナログ変換器１００は、まず、容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃに、入力信号ＶＩＮの電圧値をサンプリングする。この場合のデジタルアナログ変換器１００の動作は、上述した参照電圧ＶＲＥＦの電圧値を予め定めたゲイン値でゲイン調整する際の動作と同様である。従って、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対して第１のオフセット調整をする場合における入力信号ＶＩＮの電圧値のサンプリングの動作に関する詳細な説明は省略する。

　デジタルアナログ変換器１００は、容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃに入力信号ＶＩＮの電圧値をサンプリングした後、容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃの容量値の合計と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値を、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する。この場合のデジタルアナログ変換器１００の動作も、上述した参照電圧ＶＲＥＦの電圧値を予め定めたゲイン値でゲイン調整する際の動作と同様である。つまり、デジタルアナログ変換器１００では、デジタル信号ＤＳに応じたスイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）を維持する。そして、デジタルアナログ変換器１００では、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１に応じたスイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１によって、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第２の端子を、参照電圧ＶＲＥＦおよび接地電位のいずれか一方のノードに接続する。これにより、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２および容量ＣＡ１のうち、第２の端子が参照電圧ＶＲＥＦのノードに接続された容量Ｃの合計容量値の全体に対する重みに応じた参照電圧ＶＲＥＦを、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値を出力する。

　ただし、デジタルアナログ変換器１００が、出力するアナログ信号ＶＤＡＣに対して第１のオフセット調整をする際には、３ビットの分解能のアナログ信号ＶＤＡＣの出力に用いない残りの１つの容量Ｃをオフセット調整容量として用いてアナログ信号ＶＤＡＣをオフセット調整する。より具体的には、デジタルアナログ変換器１００は、ゲイン１倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ２の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．５）Ｃｕ～（７／７．５）Ｃｕ倍の電圧値を加算した８つの出力レベルのアナログ信号ＶＤＡＣを出力する。このとき、デジタルアナログ変換器１００では、３ビットの分解能のアナログ信号ＶＤＡＣの出力に用いない容量ＣＡ１を、アナログ信号ＶＤＡＣの第１のオフセット調整に用いる。また、デジタルアナログ変換器１００は、ゲイン１／２倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．５）Ｃｕ～（３．５／７．５）Ｃｕ倍の電圧値を加算した８つの出力レベルのアナログ信号ＶＤＡＣを出力する。このとき、デジタルアナログ変換器１００では、３ビットの分解能のアナログ信号ＶＤＡＣの出力に用いない容量Ｃ２を、アナログ信号ＶＤＡＣの第１のオフセット調整に用いる。

　ここで、デジタルアナログ変換器１００に入力されるデジタル信号Ｄとデジタルアナログ変換器１００が出力する第１のオフセット調整をしたアナログ信号ＶＤＡＣとの関係について説明する。図４は、本発明のデジタルアナログ変換器１００が出力する信号（第１のオフセット調整をしたアナログ信号ＶＤＡＣ）の電圧値を示した図である。図４には、デジタルアナログ変換器１００が、容量ＣＡ１をオフセット調整容量として用いて第１のオフセット調整をしたときのアナログ信号ＶＤＡＣの電圧値を示している。図４においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、デジタルアナログ変換器１００が出力する３ビットの分解能のアナログ信号ＶＤＡＣを、出力レベル０～出力レベル７までの８つの出力レベルとし、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値と対応付けて、アナログ信号ＶＤＡＣの電圧値を示している。この場合もデジタル信号ＤＳは、スイッチＳＷＳの開放状態（オフ状態）を維持するために、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）に制御したまま変更せずに固定する（保持する）値である。従って、図４においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、固定の値のデジタル信号ＤＳの明示を省略している。

　以下の説明においても、図４において、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに、入力信号ＶＩＮの電圧値がサンプリングされているものとして説明する。なお、図４においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、スイッチＳＷにおけるそれぞれの第１の端子に接続するノードが、対応するデジタル信号Ｄの値が“０”である場合に接地電位のノードに切り替えられ、“１”である場合に参照電圧ＶＲＥＦのノードに切り替えられるものとする。

　デジタルアナログ変換器１００が、容量ＣＡ１をオフセット調整容量として用いて第１のオフセット調整をしたアナログ信号ＶＤＡＣを出力する場合、デジタル信号ＤＡ１の値が“１”に固定（保持）される。そして、デジタルアナログ変換器１００では、図２に示したゲインが１倍の場合と同様に、ゲインが１倍のときに用いる容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ２の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。なお、この場合のデジタルアナログ変換器１００の動作は、図２に示したゲインが１倍の場合と同様である。ただし、図４に示した動作では、デジタルアナログ変換器１００が第１のオフセット調整をした電圧値のアナログ信号ＶＤＡＣを出力するため、それぞれのデジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値のときに出力するアナログ信号ＶＤＡＣの電圧値が異なる。図４の説明においては、デジタルアナログ変換器１００が出力する第１のオフセット調整をしたアナログ信号ＶＤＡＣの電圧値に着目し、図２に示したゲインが１倍の場合と同様の考え方に基づいた、容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードを用いて説明する。

　デジタルアナログ変換器１００では、デジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値が“０００”のとき、容量部１１０に備えた容量Ｃ２～容量Ｃ０および容量ＣＡ１の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、容量ＣＡ１を用いた第１のオフセット調整をして、出力レベル０のアナログ信号ＶＤＡＣとして出力する。より具体的には、デジタル信号Ｄの値が“０００”のときに、デジタル信号ＤＡ１の値が“１”であることにより、スイッチＳＷＡ１の第１の端子は参照電圧ＶＲＥＦのノードに接続されている。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量ＣＡ１の容量値（＝０．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．５／７．５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、第１のオフセット調整をした出力レベル０のアナログ信号ＶＤＡＣとして出力する。つまり、デジタルアナログ変換器１００は、容量ＣＡ１をオフセット調整容量として用いて、オフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算する第１のオフセット調整をしたアナログ信号ＶＤＡＣを出力する。

　このときデジタルアナログ変換器１００が出力する第１のオフセット調整をしたアナログ信号ＶＤＡＣの電圧値は、下式（１４）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（０．５／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１４）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“００１”のときにも、容量ＣＡ１をオフセット調整容量として用いて、オフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算した第１のオフセット調整をする。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／７．５）Ｃｕ×ＶＲＥＦ）を加算し、さらにオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算して、第１のオフセット調整をした出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１５）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（（１＋０．５）／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１５）

　同様に、デジタルアナログ変換器１００では、図４に示したように、デジタル信号Ｄの値に応じたアナログ信号ＶＤＡＣの電圧値に、容量ＣＡ１を用いたオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算して、第１のオフセット調整をしたそれぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“１１１”のときにも、容量ＣＡ１を用いたオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値で第１のオフセット調整をする。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２～容量Ｃ０の合計の容量値（＝７Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（７／７．５）Ｃｕ×ＶＲＥＦ）を加算し、さらにオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算して、第１のオフセット調整をした出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１６）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（（７＋０．５）／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１６）

　このように、デジタルアナログ変換器１００は、アナログ信号ＶＤＡＣの電圧値を出力させるときに第１のオフセット調整をする場合、デジタル信号Ｄの値に応じたアナログ信号ＶＤＡＣの電圧値に、容量ＣＡ１を用いたオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算して、それぞれの出力レベルのアナログ信号ＶＤＡＣに対してオフセット調整をする。なお、第１のオフセット調整では、デジタルアナログ変換器１００がアナログ信号ＶＤＡＣを出力する際に、スイッチＳＷＡ１によって容量ＣＡ１の第２の端子を接地電位のノードに接続することによって、第１のオフセット調整を行わずにアナログ信号ＶＤＡＣを出力することができる。つまり、第１のオフセット調整は、デジタルアナログ変換器１００がアナログ信号ＶＤＡＣを出力している途中でも解除することができる。

　なお、デジタルアナログ変換器１００が第１のオフセット調整をした場合でも、図４に示したように、出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図２に示したゲインが１倍の場合と同様の（１／７．５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１００が第１のオフセット調整をした場合でも、図４に示したように、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、図２に示したゲインが１倍の場合と同様の（７／７．５）Ｃｕ×ＶＲＥＦである。

　なお、デジタルアナログ変換器１００が１／２倍のゲイン調整をしたアナログ信号ＶＤＡＣを出力する際の第１のオフセット調整は、上述したように、容量Ｃ２を用いることになる。この場合のオフセット値は、容量Ｃ２の容量値（＝４Ｃｕ）に基づいた値となる。従って、デジタルアナログ変換器１００は、１／２倍のゲイン調整をしたアナログ信号ＶＤＡＣを出力する際には、オフセット値＝（４／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算する第１のオフセット調整をすることになる。なお、この場合の動作は、図３に示したゲインが１／２倍の場合において、デジタル信号Ｄ２の値を“１”にする動作であり、容量ＣＡ１を用いた第１のオフセット調整と同様に考えることができる。従って、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対して容量Ｃ２を用いた第１のオフセット調整をする動作に関する詳細な説明は省略する。

　なお、上述した説明では、デジタルアナログ変換器１００が３ビットの分解能のアナログ信号ＶＤＡＣの電圧値を出力させるときにオフセット調整をする場合の動作として、第１のオフセット調整を行う場合について説明した。しかしながら、デジタルアナログ変換器１００では、３ビットの分解能のアナログ信号ＶＤＡＣの電圧値を出力させるときのオフセット調整は、第１のオフセット調整に限定されるもではない。

　続いて、デジタルアナログ変換器１００において、容量部１１０に備えたそれぞれの容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせるときにオフセット調整をする場合の動作について説明する。

　なお、参照電圧ＶＲＥＦの高電位側が正の電圧であり、低電位側が接地（グラウンド：ＧＮＤ）電位である場合、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣに対して、容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの正の電圧値を減算するオフセット調整をすることができる。一方、参照電圧ＶＲＥＦの高電位側が接地（グラウンド：ＧＮＤ）電位であり、低電位側が負の電圧である場合、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣに対して、容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの負の電圧値を減算する、言い換えれば、正の電圧値を加算するオフセット調整をすることができる。

　ここでは、参照電圧ＶＲＥＦが正の電圧であるものとして説明する。以下の説明においては、入力信号ＶＩＮの電圧値をサンプリングさせるときの容量部１１０に備えたそれぞれの容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの電圧値を減算するオフセット調整を、第２のオフセット調整という。

　デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対して第２のオフセット調整をする場合、容量Ｃ０～容量Ｃ２および容量ＣＡ１のうち、一部の容量Ｃの第２の端子を参照電圧ＶＲＥＦのノードに接続した状態で入力信号ＶＩＮの電圧値をサンプリングさせる。

　例えば、容量ＣＡ１の第２の端子を参照電圧ＶＲＥＦのノードに接続した状態で入力信号ＶＩＮの電圧値をサンプリングさせる。この場合、デジタルアナログ変換器１００では、デジタル信号ＤＳに応じたスイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとを接続し（短絡状態にし）、スイッチＳＷ０～スイッチＳＷ２によって容量Ｃ０～容量Ｃ２のそれぞれの第２の端子を接地電位のノードに接続し、スイッチＳＷＡ１によって容量ＣＡ１の第２の端子を参照電圧ＶＲＥＦのノードに接続する。これにより、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２のそれぞれに入力信号ＶＩＮの電位と接地電位との電位差に応じた電荷が充電され、容量ＣＡ１に入力信号ＶＩＮの電位と参照電圧ＶＲＥＦの電位との電位差に応じた電荷が充電される。その後、デジタルアナログ変換器１００では、デジタル信号ＤＳに応じたスイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続を切る（開放状態にする）。これにより、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれに、充電された電荷が保持（蓄積）される。このようにして、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣに対して第２のオフセット調整をする場合に、入力されたデジタル信号ＤＳと、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１との制御に応じて、容量Ｃ０～容量Ｃ２と容量ＣＡ１とに異なる電圧値をサンプリングさせる。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、上式（１）で表される。一方、容量部１１０の全体にサンプリングされた電荷Ｑは、下式（１７）で表される。

　Ｑ＝（７．５Ｃｕ×ＶＩＮ）－（０．５Ｃｕ×ＶＲＥＦ）
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１７）

　その後、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対して第２のオフセット調整をする場合でも、デジタルアナログ変換器１００は、３ビットのデジタル信号Ｄの値に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。つまり、デジタルアナログ変換器１００は、容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃの容量値の合計と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値を、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する。この場合のデジタルアナログ変換器１００の動作も、上述した参照電圧ＶＲＥＦの電圧値を予め定めたゲイン値でゲイン調整する際の動作と同様である。つまり、デジタルアナログ変換器１００では、デジタル信号ＤＳに応じたスイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）を維持する。そして、デジタルアナログ変換器１００では、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１に応じたスイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１によって、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの第２の端子を、参照電圧ＶＲＥＦおよび接地電位のいずれか一方のノードに接続する。これにより、デジタルアナログ変換器１００では、容量Ｃ０～容量Ｃ２および容量ＣＡ１のうち、第２の端子が参照電圧ＶＲＥＦのノードに接続された容量Ｃの合計容量値の全体に対する重みに応じた参照電圧ＶＲＥＦを、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値を出力する。

　ただし、デジタルアナログ変換器１００において出力するアナログ信号ＶＤＡＣに対して第２のオフセット調整をする際には、上述したように、サンプリングの際に、容量ＣＡ１に、入力信号ＶＩＮの電位と参照電圧ＶＲＥＦの電位との電位差に応じた電荷を蓄積させている。このため、デジタルアナログ変換器１００が出力する第２のオフセット調整をしたアナログ信号ＶＤＡＣの電圧値は、スイッチＳＷＡ１によって容量ＣＡ１の第２の端子を接地電位のノードに接続した時点で、上式（１７）の右辺の第２項の０．５Ｃｕ×ＶＲＥＦに応じた分の電圧値だけ低い電圧値となる。

　なお、第２のオフセット調整では、異なる電圧値を再度サンプリングする、つまり、それぞれの容量Ｃへの電圧値のサンプリングをし直すことによって、第２のオフセット調整を解除することができる。また、第２のオフセット調整では、出力するアナログ信号ＶＤＡＣの電圧値の振幅（電圧値の範囲）をゲイン調整するために用いる容量Ｃ（以下、「ゲイン調整容量」という）をオフセット調整容量として用いる場合、第２のオフセット調整を行わずにアナログ信号ＶＤＡＣを出力することができる。つまり、ゲイン調整容量をオフセット調整容量として用いる場合、第２のオフセット調整は、デジタルアナログ変換器１００がアナログ信号ＶＤＡＣを出力している途中でも解除することができる。この場合、デジタルアナログ変換器１００では、アナログ信号ＶＤＡＣを出力する際に、ゲイン調整容量に対応するスイッチＳＷによってゲイン調整容量の第２の端子を参照電圧ＶＲＥＦのノードに接続する。

　ここで、デジタルアナログ変換器１００に入力されるデジタル信号Ｄとデジタルアナログ変換器１００が出力する第２のオフセット調整をしたアナログ信号ＶＤＡＣとの関係について説明する。図５は、本発明のデジタルアナログ変換器１００が出力する信号（第２のオフセット調整をしたアナログ信号ＶＤＡＣ）の電圧値を示した図である。図５の（ａ）には、デジタルアナログ変換器１００が、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせる際に制御されるそれぞれのデジタル信号Ｄの値を示している。デジタルアナログ変換器１００では、容量ＣＡ１をオフセット調整容量として用いてアナログ信号ＶＤＡＣに対して第２のオフセット調整をする際に、それぞれのデジタル信号Ｄの値を図５の（ａ）に示した値にすることによって、上述したように、容量ＣＡ１の第２の端子を参照電圧ＶＲＥＦのノードに接続した状態で入力信号ＶＩＮの電圧値をサンプリングさせる。また、図５の（ｂ）には、デジタルアナログ変換器１００が、容量ＣＡ１をオフセット調整容量として用いて第２のオフセット調整をしたときのアナログ信号ＶＤＡＣの電圧値を示している。図５の（ｂ）においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、デジタルアナログ変換器１００が出力する３ビットの分解能のアナログ信号ＶＤＡＣを、出力レベル０～出力レベル７までの８つの出力レベルとし、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値と対応付けて、アナログ信号ＶＤＡＣの電圧値を示している。この場合もデジタル信号ＤＳは、スイッチＳＷＳの開放状態（オフ状態）を維持するために、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）に制御したまま変更せずに固定する（保持する）値である。従って、図５の（ｂ）においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、固定の値のデジタル信号ＤＳの明示を省略している。

　以下の説明においては、図５の（ｂ）において、容量ＣＡ１の第２の端子が参照電圧ＶＲＥＦのノードに接続された状態で入力信号ＶＩＮの電圧値がサンプリングされているものとして説明する。なお、図５の（ｂ）においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、スイッチＳＷにおけるそれぞれの第１の端子に接続するノードが、対応するデジタル信号Ｄの値が“０”である場合に接地電位のノードに切り替えられ、“１”である場合に参照電圧ＶＲＥＦのノードに切り替えられるものとする。

　デジタルアナログ変換器１００が、容量ＣＡ１をオフセット調整容量として用いて第２のオフセット調整をしたアナログ信号ＶＤＡＣを出力する場合でも、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、デジタル信号ＤＡ１の値は“０”に固定（保持）される。そして、デジタルアナログ変換器１００では、図２に示したゲインが１倍の場合と同様に、ゲインが１倍のときに用いる容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ２の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。なお、この場合のデジタルアナログ変換器１００の動作は、図２に示したゲインが１倍の場合と同様である。ただし、図５の（ｂ）に示した動作では、デジタルアナログ変換器１００が第２のオフセット調整をした電圧値のアナログ信号ＶＤＡＣを出力するため、それぞれのデジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値のときに出力するアナログ信号ＶＤＡＣの電圧値が異なる。図５の（ｂ）の説明においては、デジタルアナログ変換器１００が出力する第２のオフセット調整をしたアナログ信号ＶＤＡＣの電圧値に着目し、図２に示したゲインが１倍の場合と同様の考え方に基づいた、容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードを用いて説明する。

　デジタルアナログ変換器１００では、デジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値が“０００”のとき、容量部１１０に備えた容量Ｃ２～容量Ｃ０および容量ＣＡ１の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、容量ＣＡ１を用いた第２のオフセット調整をして、出力レベル０のアナログ信号ＶＤＡＣとして出力する。より具体的には、デジタルアナログ変換器１００は、サンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）から、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、容量ＣＡ１の容量値（＝０．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．５／７．５）Ｃｕ×ＶＲＥＦ）を減算した電圧値を、第２のオフセット調整をした出力レベル０のアナログ信号ＶＤＡＣとして出力する。つまり、デジタルアナログ変換器１００は、容量ＣＡ１をオフセット調整容量として用いて、オフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算する第２のオフセット調整をしたアナログ信号ＶＤＡＣを出力する。

　このときデジタルアナログ変換器１００が出力する第２のオフセット調整をしたアナログ信号ＶＤＡＣの電圧値は、下式（１８）で表される。

　ＶＤＡＣ＝ＶＩＮ－（０．５／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１８）

　また、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“００１”のときにも、容量ＣＡ１をオフセット調整容量として用いて、オフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算した第２のオフセット調整をする。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／７．５）Ｃｕ×ＶＲＥＦ）を加算し、さらにオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、第２のオフセット調整をした出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（１９）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（（１－０．５）／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１９）

　同様に、デジタルアナログ変換器１００では、図５の（ｂ）に示したように、デジタル信号Ｄの値に応じたアナログ信号ＶＤＡＣの電圧値に、容量ＣＡ１を用いたオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、第２のオフセット調整をしたそれぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“１１１”のときにも、容量ＣＡ１を用いたオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値で第２のオフセット調整をする。このため、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２～容量Ｃ０の合計の容量値（＝７Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（７／７．５）Ｃｕ×ＶＲＥＦ）を加算し、さらにオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、第２のオフセット調整をした出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２０）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（（７－０．５）／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２０）

　このように、デジタルアナログ変換器１００は、アナログ信号ＶＤＡＣの電圧値を出力させるときに第２のオフセット調整をする場合、デジタル信号Ｄの値に応じたアナログ信号ＶＤＡＣの電圧値に、容量ＣＡ１を用いたオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、それぞれの出力レベルのアナログ信号ＶＤＡＣに対してオフセット調整をする。

　なお、デジタルアナログ変換器１００が第２のオフセット調整をした場合でも、図５の（ｂ）に示したように、出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図２に示したゲインが１倍の場合と同様の（１／７．５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１００が第２のオフセット調整をした場合でも、図５の（ｂ）に示したように、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、図２に示したゲインが１倍の場合と同様の（７／７．５）Ｃｕ×ＶＲＥＦである。

　なお、上述したデジタルアナログ変換器１００における第２のオフセット調整では、容量ＣＡ１をオフセット調整容量として用いてオフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算する場合について説明した。しかし、デジタルアナログ変換器１００では、容量ＣＡ１以外の容量Ｃをオフセット調整容量として用いて第２のオフセット調整をすることもできる。

　ここで、デジタルアナログ変換器１００において、容量部１１０に備えた容量ＣＡ１以外の容量Ｃをオフセット調整容量として用いて第２のオフセット調整をする場合の動作の一例について説明する。なお、デジタルアナログ変換器１００が容量部１１０に備えた容量ＣＡ１以外の容量Ｃをオフセット調整容量として用いて第２のオフセット調整をする場合の動作は、上述した容量ＣＡ１をオフセット調整容量として用いて第２のオフセット調整をする場合の動作と同様である。ただし、容量部１１０に備えた容量ＣＡ１以外の容量Ｃをオフセット調整容量として用いて第２のオフセット調整をする場合には、異なる電圧値をサンプリングさせる容量Ｃが異なる。以下の説明においては、デジタルアナログ変換器１００が異なる電圧値をサンプリングさせる容量Ｃの制御と、デジタルアナログ変換器１００が出力する第２のオフセット調整をしたアナログ信号ＶＤＡＣの電圧値に着目し、図２に示したゲインが１倍の場合と同様の考え方に基づいた、容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードを用いて説明する。

　図６は、本発明のデジタルアナログ変換器１００が出力する信号（第２のオフセット調整をしたアナログ信号ＶＤＡＣ）の電圧値を示した図である。図６には、デジタルアナログ変換器１００が、容量Ｃ２をオフセット調整容量として用いて第２のオフセット調整をしたアナログ信号ＶＤＡＣを出力する場合の一例を示している。図６の（ａ）には、デジタルアナログ変換器１００が、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせる際に制御されるそれぞれのデジタル信号Ｄの値を示している。また、図６の（ｂ）には、デジタルアナログ変換器１００が、容量Ｃ２をオフセット調整容量として用いて第２のオフセット調整をしたときのアナログ信号ＶＤＡＣの電圧値を示している。図６の（ｂ）においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、デジタルアナログ変換器１００が出力する３ビットの分解能のアナログ信号ＶＤＡＣを、出力レベル０～出力レベル７までの８つの出力レベルとし、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値と対応付けて、アナログ信号ＶＤＡＣの電圧値を示している。この場合もデジタル信号ＤＳは、スイッチＳＷＳの開放状態（オフ状態）を維持するために、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）に制御したまま変更せずに固定する（保持する）値である。従って、図６の（ｂ）においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、固定の値のデジタル信号ＤＳの明示を省略している。

　デジタルアナログ変換器１００では、容量Ｃ２をオフセット調整容量として用いてアナログ信号ＶＤＡＣに対して第２のオフセット調整をする際に、それぞれのデジタル信号Ｄの値を図６の（ａ）に示した値にすることによって、上述したように、容量Ｃ２の第２の端子を参照電圧ＶＲＥＦのノードに接続した状態で入力信号ＶＩＮの電圧値をサンプリングさせる。

　その後、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣに対して、容量Ｃ２を用いたオフセット値＝（４／７．５）Ｃｕ×ＶＲＥＦの電圧値の第２のオフセット調整をする。これにより、デジタルアナログ変換器１００では、図６の（ｂ）に示した電圧値のアナログ信号ＶＤＡＣを出力する。つまり、デジタルアナログ変換器１００は、８つの出力レベルのそれぞれのアナログ信号ＶＤＡＣにおいて、オフセット値＝（４／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算する第２のオフセット調整をしたアナログ信号ＶＤＡＣを出力する。

　例えば、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“００１”のとき、容量Ｃ２をオフセット調整容量として用いて、オフセット値＝（４／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算した第２のオフセット調整をする。この場合、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／７．５）Ｃｕ×ＶＲＥＦ）を加算し、さらにオフセット値＝（４／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、第２のオフセット調整をした出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２１）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（（１－４）／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２１）

　このように、デジタルアナログ変換器１００は、アナログ信号ＶＤＡＣの電圧値を出力させるときに容量Ｃ２を用いた第２のオフセット調整をする場合、デジタル信号Ｄの値に応じたアナログ信号ＶＤＡＣの電圧値に、オフセット値＝（４／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、それぞれの出力レベルのアナログ信号ＶＤＡＣに対してオフセット調整をする。

　なお、デジタルアナログ変換器１００が容量Ｃ２を用いた第２のオフセット調整をした場合でも、図６の（ｂ）に示したように、出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図２に示したゲインが１倍の場合と同様の（１／７．５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１００が容量Ｃ２を用いた第２のオフセット調整をした場合でも、図６の（ｂ）に示したように、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、図２に示したゲインが１倍の場合と同様の（７／７．５）Ｃｕ×ＶＲＥＦである。

　図７は、本発明のデジタルアナログ変換器１００が出力する信号（第２のオフセット調整をしたアナログ信号ＶＤＡＣ）のさらに別の電圧値を示した図である。図７には、デジタルアナログ変換器１００が、容量Ｃ１をオフセット調整容量として用いて第２のオフセット調整をしたアナログ信号ＶＤＡＣを出力する場合の一例を示している。図７の（ａ）には、デジタルアナログ変換器１００が、容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれの容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせる際に制御されるそれぞれのデジタル信号Ｄの値を示している。また、図７の（ｂ）には、デジタルアナログ変換器１００が、容量Ｃ１をオフセット調整容量として用いて第２のオフセット調整をしたときのアナログ信号ＶＤＡＣの電圧値を示している。図７の（ｂ）においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、デジタルアナログ変換器１００が出力する３ビットの分解能のアナログ信号ＶＤＡＣを、出力レベル０～出力レベル７までの８つの出力レベルとし、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値と対応付けて、アナログ信号ＶＤＡＣの電圧値を示している。この場合もデジタル信号ＤＳは、スイッチＳＷＳの開放状態（オフ状態）を維持するために、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）に制御したまま変更せずに固定する（保持する）値である。従って、図７の（ｂ）においても、図２および図３に示したアナログ信号ＶＤＡＣをゲイン調整して出力する場合と同様に、固定の値のデジタル信号ＤＳの明示を省略している。

　デジタルアナログ変換器１００では、容量Ｃ１をオフセット調整容量として用いてアナログ信号ＶＤＡＣに対して第２のオフセット調整をする際に、それぞれのデジタル信号Ｄの値を図７の（ａ）に示した値にすることによって、上述したように、容量Ｃ１の第２の端子を参照電圧ＶＲＥＦのノードに接続した状態で入力信号ＶＩＮの電圧値をサンプリングさせる。

　その後、デジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣに対して、容量Ｃ１を用いたオフセット値＝（２／７．５）Ｃｕ×ＶＲＥＦの電圧値の第２のオフセット調整をする。これにより、デジタルアナログ変換器１００では、図７の（ｂ）に示した電圧値のアナログ信号ＶＤＡＣを出力する。つまり、デジタルアナログ変換器１００は、８つの出力レベルのそれぞれのアナログ信号ＶＤＡＣにおいて、オフセット値＝（２／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算する第２のオフセット調整をしたアナログ信号ＶＤＡＣを出力する。

　例えば、デジタルアナログ変換器１００では、デジタル信号Ｄの値が“００１”のとき、容量Ｃ１をオフセット調整容量として用いて、オフセット値＝（２／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算した第２のオフセット調整をする。この場合、デジタルアナログ変換器１００は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／７．５）Ｃｕ×ＶＲＥＦ）を加算し、さらにオフセット値＝（２／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、第２のオフセット調整をした出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２２）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（（１－２）／７．５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２２）

　このように、デジタルアナログ変換器１００は、アナログ信号ＶＤＡＣの電圧値を出力させるときに容量Ｃ１を用いた第２のオフセット調整をする場合、デジタル信号Ｄの値に応じたアナログ信号ＶＤＡＣの電圧値に、オフセット値＝（２／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算して、それぞれの出力レベルのアナログ信号ＶＤＡＣに対してオフセット調整をする。

　なお、デジタルアナログ変換器１００が容量Ｃ１を用いた第２のオフセット調整をした場合でも、図７の（ｂ）に示したように、出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図２に示したゲインが１倍の場合と同様の（１／７．５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１００が容量Ｃ１を用いた第２のオフセット調整をした場合でも、図７の（ｂ）に示したように、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、図２に示したゲインが１倍の場合と同様の（７／７．５）Ｃｕ×ＶＲＥＦである。

　なお、上述したデジタルアナログ変換器１００における第２のオフセット調整では、容量部１１０に備えたいずれか１つの容量Ｃをオフセット調整容量として用いてオフセット値の電圧値を減算する場合について説明した。しかし、デジタルアナログ変換器１００が第２のオフセット調整で用いる容量Ｃは、容量部１１０に備えたいずれか１つの容量Ｃに限定されるものではなく、容量部１１０に備えた複数の容量Ｃをオフセット調整容量として用いて第２のオフセット調整をすることができる。なお、この場合のデジタルアナログ変換器１００の動作は、上述した第２のオフセット調整をする場合の動作と同様に考えることによって容易に考えることができる。従って、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対して容量部１１０に備えた複数の容量Ｃをオフセット調整容量として用いて第２のオフセット調整をする動作に関する詳細な説明は省略する。

　また、デジタルアナログ変換器１００におけるオフセット調整では、第１のオフセット調整の方法と第２のオフセット調整の方法とを別々に説明した。しかし、デジタルアナログ変換器１００では、第１のオフセット調整と第２のオフセット調整とを同時に行う、つまり、第１のオフセット調整と第２のオフセット調整と合わせたオフセット調整をすることもできる。例えば、デジタルアナログ変換器１００では、図６に示した容量Ｃ２をオフセット調整容量として用いた第２のオフセット調整をする際に、図４に示した容量ＣＡ１をオフセット調整容量として用いた第１のオフセット調整と同様に、デジタル信号ＤＡ１の値を“１”に固定（保持）してもよい。この場合、デジタルアナログ変換器１００では、オフセット値＝（４／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算する第２のオフセット調整と、オフセット値＝（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を加算する第１のオフセット調整とを合わせたオフセット調整をすることができる。つまり、デジタルアナログ変換器１００では、８つの出力レベルのそれぞれのアナログ信号ＶＤＡＣにおいて、オフセット値＝（（４－０．５）／７．５）Ｃｕ×ＶＲＥＦ＝（３．５／７．５）Ｃｕ×ＶＲＥＦの電圧値を減算するオフセット調整をしたアナログ信号ＶＤＡＣを出力することができる。なお、この場合のデジタルアナログ変換器１００の動作は、上述した第１のオフセット調整をする場合の動作と、上述した第２のオフセット調整をする場合の動作とを合わせることによって容易に考えることができる。従って、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣに対して第１のオフセット調整と第２のオフセット調整と合わせたオフセット調整をする際の動作に関する詳細な説明は省略する。

　このように、デジタルアナログ変換器１００では、容量部１１０に備えた容量Ｃをオフセット調整容量として用いて、ゲインを１倍または１／２倍に調整して出力する３ビットの分解能のアナログ信号ＶＤＡＣの電圧値にオフセットをもたせることができる。これにより、デジタルアナログ変換器１００では、ゲイン調整にさらにオフセット調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを、形成するために要する面積の増大を抑えて実現することができる。

　なお、上述したデジタルアナログ変換器１００では、出力するアナログ信号ＶＤＡＣが３ビットの分解能のアナログ信号である構成について説明した。しかし、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの分解能は、３ビットに限定されるものではない。そして、例えば、さらに多くのビット数の分解能のデジタルアナログ変換器においても、上述したデジタルアナログ変換器１００の構成や動作の考え方を適用することによって、その構成や動作を容易に考えることができる。従って、さらに多くのビット数の分解能のデジタルアナログ変換器の構成や動作に関する詳細な説明は省略する。

　また、上述したデジタルアナログ変換器１００では、高電位側の参照電圧ＶＲＥＦと、低電位側の参照電圧ＶＲＥＦ（図１においては、接地（グラウンド：ＧＮＤ））との２種類の参照電圧ＶＲＥＦとを用いてアナログ信号ＶＤＡＣを出力する構成について説明した。しかし、デジタルアナログ変換器１００においては、アナログ信号ＶＤＡＣを出力するために用いる参照電圧ＶＲＥＦの数や種類などに関しては、特に規定しない。例えば、デジタルアナログ変換器１００は、３種類の参照電圧ＶＲＥＦを用いて、入力信号ＶＩＮの電圧値をサンプリングするときと、アナログ信号ＶＤＡＣの電圧値を生成するときとで、異なる参照電圧ＶＲＥＦを用いる構成であってもよい。この場合、デジタルアナログ変換器１００に備えたスイッチ部１２０は、それぞれのスイッチＳＷによって、対応する容量Ｃに接続する参照電圧ＶＲＥＦのノードを、入力信号ＶＩＮの電圧値をサンプリングするときと、アナログ信号ＶＤＡＣの電圧値を生成するときとで、異ならせる。

　また、上述したデジタルアナログ変換器１００では、ゲインを１倍または１／２倍に調整したアナログ信号ＶＤＡＣを出力する構成について説明した。しかし、本発明のデジタルアナログ変換器におけるゲイン調整は、上述した１倍または１／２倍に限定されるものではなく、出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）をさらに１／ｋ倍（ｋ＝２以上の２の乗数）までゲイン調整したアナログ信号ＶＤＡＣを出力する構成にすることもできる。

（デジタルアナログ変換器の第１の変形例）
　ここで、出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）を１／ｋ倍（ｋ＝２以上の２の乗数）までゲイン調整する構成のデジタルアナログ変換器の一例として、ｋ＝４とした場合のデジタルアナログ変換器について説明する。つまり、電圧値の範囲（出力振幅）を１／４倍までゲイン調整したアナログ信号ＶＤＡＣを出力する構成のデジタルアナログ変換器について説明する。

　図８は、本発明のデジタルアナログ変換器の第１の変形例の構成の一例を示したブロック図である。図８に示したデジタルアナログ変換器１０１は、入力された入力信号ＶＩＮと参照電圧ＶＲＥＦとに基づいた３ビットの分解能のアナログ信号ＶＤＡＣを出力するデジタルアナログ変換器である。デジタルアナログ変換器１０１は、２進数の重み付けがされた複数の容量Ｃを備える容量部１１１と、容量部１１１に備えたそれぞれの容量Ｃに対応する複数のスイッチＳＷを含むスイッチ部１２１とを備えている。デジタルアナログ変換器１０１は、外部の制御回路から入力されたデジタル信号Ｄ（デジタル信号Ｄ０～デジタル信号Ｄ２、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２）に応じて、ゲインを１倍、１／２倍、または１／４倍に調整し、予め定めた倍数にゲイン調整した参照電圧ＶＲＥＦの電圧値を入力信号ＶＩＮの電圧値に加減算してアナログ信号ＶＤＡＣとして出力する。

　容量部１１１は、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２を備える。スイッチ部１２１は、スイッチＳＷＳ、スイッチＳＷ０～スイッチＳＷ２、スイッチＳＷＡ１、およびスイッチＳＷＡ２を備える。スイッチＳＷ０～スイッチＳＷ２、スイッチＳＷＡ１、およびスイッチＳＷＡ２は、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２のそれぞれに対応する。より具体的には、スイッチＳＷ０は、容量Ｃ０に対応する。スイッチＳＷ１は、容量Ｃ１に対応する。スイッチＳＷ２は、容量Ｃ２に対応する。スイッチＳＷＡ１は、容量ＣＡ１に対応する。スイッチＳＷＡ２は、容量ＣＡ２に対応する。なお、容量部１１１に備えた容量ＣＡ１および容量ＣＡ２と、スイッチ部１２１に備えたスイッチＳＷＡ１およびスイッチＳＷＡ２とは、デジタルアナログ変換器１０１において出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するために追加された容量およびスイッチである。

　なお、図８に示したデジタルアナログ変換器１０１の構成要素には、図１に示したデジタルアナログ変換器１００の構成要素と同様の構成要素も含まれている。従って、デジタルアナログ変換器１０１の構成要素において、デジタルアナログ変換器１００の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。

　容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれは、デジタルアナログ変換器１００内の容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１のそれぞれと同様に接続されている。また、容量ＣＡ２の第１の端子も、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣのノードに並列に接続されている。また、容量ＣＡ２の第２の端子は、スイッチ部１２１内の対応するスイッチＳＷＡ２の第１の端子に接続されている。容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２のそれぞれの容量Ｃは容量値によって、２進数の重み付けがされている。より具体的には、容量Ｃ０の容量値を１倍とした場合、容量Ｃ１および容量Ｃ２のそれぞれの容量値は、２倍、４倍である。また、容量ＣＡ１および容量ＣＡ２の容量値は、１／２倍、１／４倍である。なお、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２のそれぞれの容量Ｃの容量値の重み付けは、２進数以外であってもよい。

　従って、容量Ｃ０の容量値を基準の１Ｃｕとすると、容量Ｃ１の容量値は２Ｃｕであり、容量Ｃ２の容量値は４Ｃｕである。また、容量ＣＡ１の容量値は０．５Ｃｕであり、容量ＣＡ２の容量値は０．２５Ｃｕである。容量部１１１に備えた全ての容量Ｃの容量値の合計（容量部１１１の全体の容量値）は、７．７５Ｃｕである。

　スイッチＳＷＳ、スイッチＳＷ０～スイッチＳＷ２、およびスイッチＳＷＡ１のそれぞれは、デジタルアナログ変換器１００内のスイッチ部１２０に備えたスイッチＳＷＳ、スイッチＳＷ０～スイッチＳＷ２、およびスイッチＳＷＡ１のそれぞれと同様の機能であり、同様に接続されている。また、スイッチＳＷＡ２は、容量部１１１内の対応する容量ＣＡ２の第２の端子を、参照電圧ＶＲＥＦの高電位側のノードおよび低電位側のノードのいずれか一方のノードに接続（短絡）するスイッチである。図８においても、図１と同様に、参照電圧ＶＲＥＦの高電位側のノードが参照電圧ＶＲＥＦの高電位の入力端子に接続されるノードであり、低電位側のノードが接地（グラウンド：ＧＮＤ）電位のノードである場合を示している。

　スイッチＳＷＡ２の第１の端子は、対応する容量ＣＡ２の第２の端子に接続されている。スイッチＳＷＡ２の第２の端子は、参照電圧ＶＲＥＦのノードに接続されている。スイッチＳＷＡ２の第３の端子は、接地電位のノードに接続されている。スイッチＳＷＡ２の制御端子は、スイッチＳＷＡ２を制御する制御信号であるデジタル信号ＤＡ２の入力端子に接続されている。スイッチＳＷＡ２は、対応するデジタル信号ＤＡ２に応じて、第１の端子に接続するノードを、参照電圧ＶＲＥＦおよび接地電位のいずれか一方のノードに切り替える。つまり、スイッチＳＷＡ２は、対応するデジタル信号ＤＡ２に応じて、対応する容量ＣＡ２の第２の端子を、参照電圧ＶＲＥＦおよび接地電位のいずれか一方のノードに接続する。

　なお、デジタルアナログ変換器１０１がアナログ信号ＶＤＡＣを出力する際の動作は、ゲインを１／４倍に調整する動作がある以外は、基本的にデジタルアナログ変換器１００の動作と同様である。つまり、デジタルアナログ変換器１０１においても、デジタルアナログ変換器１００と同様に、まず、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃに、入力信号ＶＩＮの電圧値をサンプリングする。その後、デジタルアナログ変換器１０１においても、デジタルアナログ変換器１００と同様に、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃの容量値の合計と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値を、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する。従って、デジタルアナログ変換器１０１が入力信号ＶＩＮの電圧値をサンプリングする動作、およびデジタルアナログ変換器１０１がアナログ信号ＶＤＡＣを出力する動作に関する詳細な説明は省略する。

　デジタルアナログ変換器１０１でも、デジタルアナログ変換器１００と同様に、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２のうち、３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。より具体的には、デジタルアナログ変換器１０１も、デジタルアナログ変換器１００と同様に、ゲイン１倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ２の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（７／７．７５）Ｃｕ倍の電圧値を加算した８つの電圧値（出力レベル）のアナログ信号ＶＤＡＣを出力する。また、デジタルアナログ変換器１０１でも、デジタルアナログ変換器１００と同様に、ゲイン１／２倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（３．５／７．７５）Ｃｕ倍の電圧値を加算した８つの出力レベルのアナログ信号ＶＤＡＣを出力する。また、デジタルアナログ変換器１０１は、ゲイン１／４倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（１．７５／７．７５）Ｃｕ倍の電圧値を加算した８つの出力レベルのアナログ信号ＶＤＡＣを出力する。

　なお、デジタルアナログ変換器１０１は、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃを電圧値生成容量として用いて、ゲイン３／４倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力することもできる。この場合、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（５．２５／７．７５）Ｃｕ倍の電圧値を加算した８つの出力レベルのアナログ信号ＶＤＡＣを出力する。

　ここで、デジタルアナログ変換器１０１に入力されるデジタル信号Ｄとデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣとの関係について説明する。図９～図１２は、本発明の第１の変形例のデジタルアナログ変換器１０１が出力する信号（アナログ信号ＶＤＡＣ）の電圧値を示した図である。図９には、ゲインを１倍に調整したときのデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値を示している。また、図１０には、ゲインを１／２倍に調整したときのデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値を示している。また、図１１には、ゲインを１／４倍に調整したときのデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値を示している。また、図１２には、ゲインを３／４倍に調整したときのデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値を示している。図９～図１２では、デジタルアナログ変換器１０１が出力する３ビットの分解能のアナログ信号ＶＤＡＣを、出力レベル０～出力レベル７までの８つの出力レベルとし、デジタル信号Ｄ０～デジタル信号Ｄ２、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値と対応付けて、アナログ信号ＶＤＡＣの電圧値を示している。

　なお、デジタルアナログ変換器１０１においても、デジタル信号ＤＳは、スイッチ部１２１に備えたスイッチＳＷＳを制御して、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２のそれぞれに入力信号ＶＩＮの電圧値をサンプリングさせるためのデジタル信号Ｄである。このため、デジタルアナログ変換器１０１においても、デジタル信号ＤＳは、デジタルアナログ変換器１０１が、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃの容量値の合計と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値をサンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する際には、スイッチＳＷＳの開放状態（オフ状態）を維持する。すなわち、デジタルアナログ変換器１０１においても、デジタル信号ＤＳは、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）に制御したまま変更せずに固定する（保持する）値である。従って、図９～図１２でも、固定の値のデジタル信号ＤＳの明示を省略している。

　以下の説明においても、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２のそれぞれには、入力信号ＶＩＮの電圧値がサンプリングされているものとして説明する。そして、図９～図１２でも、スイッチＳＷ０～スイッチＳＷ２、スイッチＳＷＡ１、およびスイッチＳＷＡ２におけるそれぞれの第１の端子に接続するノードが、対応するデジタル信号Ｄ０～デジタル信号Ｄ２、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値が“０”である場合に接地電位のノードに切り替えられ、“１”である場合に参照電圧ＶＲＥＦのノードに切り替えられるものとする。

　まず、図９を用いて、デジタルアナログ変換器１０１がゲインを１倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１０１がゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１倍の場合、容量部１１１に備えた容量Ｃ０～容量Ｃ２の３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１０１では、デジタル信号Ｄ０～デジタル信号Ｄ２の値が制御され、デジタル信号ＤＡ１およびデジタル信号ＤＡ２の値が“０”に固定（保持）される。そして、デジタルアナログ変換器１０１では、ゲインが１倍のときに用いる容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ２の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図９の説明においても、図２に示したゲインが１倍の場合におけるデジタルアナログ変換器１００と同様の考え方に基づいて、容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０～デジタル信号Ｄ２のそれぞれの値、すなわち、スイッチＳＷ０～スイッチＳＷ２のそれぞれの第１の端子に接続するノードを表す。なお、図９の説明においても、図２に示したゲインが１倍の場合におけるデジタルアナログ変換器１００と同様に、容量Ｃ０～容量Ｃ２の３つの容量Ｃの中で最も大きな容量値（＝４Ｃｕ）の容量Ｃ２に対応するデジタル信号Ｄ２の値を最上位ビット（ＭＳＢ）とし、最も小さな容量値（＝１Ｃｕ）の容量Ｃ０に対応するデジタル信号Ｄ０の値を最下位ビット（ＬＳＢ）とする。

　デジタルアナログ変換器１０１でも、デジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値が“０００”のとき、スイッチＳＷ２～スイッチＳＷ０のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１０１も、図９に示したように、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１０１でも、デジタル信号Ｄの値が“００１”のとき、スイッチＳＷ２およびスイッチＳＷ１のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ０の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、容量部１１１に備えた全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、容量Ｃ２～容量Ｃ０の３つの容量Ｃの内で参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２３）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（１／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２３）

　同様に、デジタルアナログ変換器１０１では、図９に示したように、デジタル信号Ｄの値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃの合計の容量値との比に応じた参照電圧ＶＲＥＦの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１０１でも、デジタル信号Ｄの値が“１１１”のとき、スイッチＳＷ２～スイッチＳＷ０のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２～容量Ｃ０の合計の容量値（＝７Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（７／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２４）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（７／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２４）

　このように、デジタルアナログ変換器１０１では、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１倍の場合、入力されたデジタル信号Ｄ２～デジタル信号Ｄ０の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（７／７．７５）Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。ここで、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図９に示したように、（１／７．７５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、（７／７．７５）Ｃｕ×ＶＲＥＦである。

　続いて、図１０を用いて、デジタルアナログ変換器１０１がゲインを１／２倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１０１がゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／２倍の場合、容量部１１１に備えた容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１０１では、デジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１の値が制御され、デジタル信号Ｄ２およびデジタル信号ＤＡ２の値が“０”に固定（保持）される。そして、デジタルアナログ変換器１０１では、ゲインが１／２倍のときに用いる容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ１、およびデジタル信号ＤＡ１の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図１０の説明においても、図９に示したゲインが１倍の場合と同様の考え方に基づいて、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１のそれぞれの値、すなわち、スイッチＳＷ０～スイッチＳＷ１およびスイッチＳＷＡ１のそれぞれの第１の端子に接続するノードを表す。なお、図１０の説明においては、図３に示したゲインが１／２倍の場合におけるデジタルアナログ変換器１００と同様に、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃの中で最も大きな容量値（＝２Ｃｕ）の容量Ｃ１に対応するデジタル信号Ｄ１の値を最上位ビット（ＭＳＢ）とし、最も小さな容量値（＝０．５Ｃｕ）の容量ＣＡ１に対応するデジタル信号ＤＡ１の値を最下位ビット（ＬＳＢ）とする。

　デジタルアナログ変換器１０１でも、デジタル信号Ｄ（デジタル信号Ｄ１、デジタル信号Ｄ０、およびデジタル信号ＤＡ１）の値が“０００”のとき、スイッチＳＷ１、スイッチＳＷ０、およびスイッチＳＷＡ１のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１０１も、図１０に示したように、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。すなわち、デジタルアナログ変換器１０１でも、デジタルアナログ変換器１００と同様に、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するゲインに関わらず、入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１０１でも、デジタル信号Ｄの値が“００１”のとき、スイッチＳＷ１およびスイッチＳＷ０のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷＡ１の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、容量Ｃ１、容量Ｃ０、および容量ＣＡ１の３つの容量Ｃの内で参照電圧ＶＲＥＦに接続された容量ＣＡ１の容量値（＝０．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２５）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（０．５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２５）

　同様に、デジタルアナログ変換器１０１では、図１０に示したように、デジタル信号Ｄの値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃの合計の容量値との比に応じた参照電圧ＶＲＥＦの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１０１でも、デジタル信号Ｄの値が“１１１”のとき、スイッチＳＷ１、スイッチＳＷ０、およびスイッチＳＷＡ１のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１、容量Ｃ０、および容量ＣＡ１の合計の容量値（＝３．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３．５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２６）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（３．５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２６）

　このように、デジタルアナログ変換器１０１は、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／２倍の場合、入力されたデジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（３．５／７．７５）Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。ここで、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図１０に示したように、（０．５／７．７５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、（３．５／７．７５）Ｃｕ×ＶＲＥＦである。

　続いて、図１１を用いて、デジタルアナログ変換器１０１がゲインを１／４倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１０１がゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／４倍の場合、容量部１１１に備えた容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１０１では、デジタル信号Ｄ０、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値が制御され、デジタル信号Ｄ２およびデジタル信号Ｄ１の値が“０”に固定（保持）される。そして、デジタルアナログ変換器１０１では、ゲインが１／４倍のときに用いる容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の３つの容量Ｃに対応するデジタル信号Ｄ０、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図１１の説明においても、図９に示したゲインが１倍の場合や図１０に示したゲインが１／２倍の場合と同様の考え方に基づいて、容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２のそれぞれの値、すなわち、スイッチＳＷ０、スイッチＳＷＡ１、およびスイッチＳＷＡ２のそれぞれの第１の端子に接続するノードを表す。なお、図１１の説明においては、容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の３つの容量Ｃの中で最も大きな容量値（＝１Ｃｕ）の容量Ｃ０に対応するデジタル信号Ｄ０の値を最上位ビット（ＭＳＢ）とし、最も小さな容量値（＝０．２５Ｃｕ）の容量ＣＡ２に対応するデジタル信号ＤＡ２の値を最下位ビット（ＬＳＢ）とする。

　デジタルアナログ変換器１０１でも、デジタル信号Ｄ（デジタル信号Ｄ０、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２）の値が“０００”のとき、スイッチＳＷ０、スイッチＳＷＡ１、およびスイッチＳＷＡ２のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１０１も、図１１に示したように、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。すなわち、デジタルアナログ変換器１０１は、上述したように、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するゲインに関わらず、入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“００１”のとき、スイッチＳＷ０およびスイッチＳＷＡ１のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷＡ２の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の３つの容量Ｃの内で参照電圧ＶＲＥＦに接続された容量ＣＡ２の容量値（＝０．２５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．２５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２７）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（０．２５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２７）

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“０１０”のとき、スイッチＳＷ０およびスイッチＳＷＡ２のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷＡ１の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量ＣＡ１の容量値（＝０．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル２のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２８）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（０．５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２８）

　同様に、デジタルアナログ変換器１０１では、図１１に示したように、デジタル信号Ｄの値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃの合計の容量値との比に応じた参照電圧ＶＲＥＦの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“１１１”のとき、スイッチＳＷ０、スイッチＳＷＡ１、およびスイッチＳＷＡ２のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の合計の容量値（＝１．７５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１．７５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（２９）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（１．７５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２９）

　このように、デジタルアナログ変換器１０１は、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／４倍の場合、入力されたデジタル信号Ｄ０、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（１．７５／７．７５）Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。ここで、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図１１に示したように、（０．２５／７．７５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、（１．７５／７．７５）Ｃｕ×ＶＲＥＦである。

　続いて、図１２を用いて、デジタルアナログ変換器１０１がゲインを３／４倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１０１がゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが３／４倍の場合、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１０１では、デジタル信号Ｄ０～デジタル信号Ｄ２、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値が制御される。そして、デジタルアナログ変換器１０１では、ゲインが３／４倍のときに用いる容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ２、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値（５ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図１２の説明においても、図９～図１１に示したそれぞれのゲイン値の場合と同様の考え方に基づいて、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃに対応する５ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０～デジタル信号Ｄ２、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２のそれぞれの値、すなわち、スイッチＳＷ０～スイッチＳＷ２、スイッチＳＷＡ１、およびスイッチＳＷＡ２のそれぞれの第１の端子に接続するノードを表す。なお、図１２の説明においては、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃの中で最も大きな容量値（＝４Ｃｕ）の容量Ｃ２に対応するデジタル信号Ｄ２の値を最上位ビット（ＭＳＢ）とし、最も小さな容量値（＝０．２５Ｃｕ）の容量ＣＡ２に対応するデジタル信号ＤＡ２の値を最下位ビット（ＬＳＢ）とする。

　デジタルアナログ変換器１０１では、デジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、デジタル信号Ｄ０、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２）の値が“０００００”のとき、スイッチＳＷ２～スイッチＳＷ０、スイッチＳＷＡ１、およびスイッチＳＷＡ２のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１０１は、図１２に示したように、容量部１１１に備えた容量Ｃ０～容量Ｃ２、容量ＣＡ１、および容量ＣＡ２の全ての容量Ｃにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。すなわち、デジタルアナログ変換器１０１は、上述したように、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するゲインに関わらず、入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“０００１１”のとき、スイッチＳＷ２、スイッチＳＷ１、およびスイッチＳＷ０のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷＡ１およびスイッチＳＷＡ２の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量ＣＡ１および容量ＣＡ２の合計の容量値（＝０．７５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．７５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３０）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（０．７５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３０）

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“００１１０”のとき、スイッチＳＷ２、スイッチＳＷ１、およびスイッチＳＷＡ２のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ０およびスイッチＳＷＡ１の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０および容量ＣＡ１の合計の容量値（＝１．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１．５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル２のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３１）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（１．５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３１）

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“０１００１”のとき、スイッチＳＷ２、スイッチＳＷ０、およびスイッチＳＷＡ１のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ１およびスイッチＳＷＡ２の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１および容量ＣＡ２の合計の容量値（＝２．２５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（２．２５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル３のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３２）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（２．２５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３２）

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“０１１００”のとき、スイッチＳＷ２、スイッチＳＷＡ１、およびスイッチＳＷＡ２のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ１およびスイッチＳＷ０の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１および容量Ｃ０の合計の容量値（＝３Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル４のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３３）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（３／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３３）

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“０１１１１”のとき、スイッチＳＷ２の第１の端子が接地電位のノードに接続され、スイッチＳＷ１、スイッチＳＷ０、スイッチＳＷＡ１、およびスイッチＳＷＡ２のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１、容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の合計の容量値（＝３．７５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３．７５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル５のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３４）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（３．７５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３４）

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“１００１０”のとき、スイッチＳＷ１、スイッチＳＷ０、およびスイッチＳＷＡ２のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ２およびスイッチＳＷＡ１の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２および容量ＣＡ１の合計の容量値（＝４．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（４．５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル６のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３５）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（４．５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３５）

　また、デジタルアナログ変換器１０１では、デジタル信号Ｄの値が“１０１０１”のとき、スイッチＳＷ１およびスイッチＳＷＡ１のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ２、スイッチＳＷ０、およびスイッチＳＷＡ２の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．７５Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２、容量Ｃ０、および容量ＣＡ２の合計の容量値（＝５．２５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（５．２５／７．７５）Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３６）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（５．２５／７．７５）Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３６）

　このように、デジタルアナログ変換器１０１は、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが３／４倍の場合、入力されたデジタル信号Ｄ０～デジタル信号Ｄ２、デジタル信号ＤＡ１、およびデジタル信号ＤＡ２の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／７．７５）Ｃｕ～（５．２５／７．７５）Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。ここで、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図１２に示したように、（０．７５／７．７５）Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、（５．２５／７．７５）Ｃｕ×ＶＲＥＦである。

　このように、デジタルアナログ変換器１０１では、容量部１１１に容量ＣＡ１および容量ＣＡ２を追加し、スイッチ部１２１にスイッチＳＷＡ１およびスイッチＳＷＡ２を追加することによって、出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）をゲイン調整する構成にする。そして、デジタルアナログ変換器１０１では、容量部１１１に備えた容量Ｃ２～容量Ｃ０、容量ＣＡ１、および容量ＣＡ２の５つの容量Ｃのうち、３つの容量Ｃを電圧値生成容量として用いて、ゲインを１倍、１／２倍、または１／４倍に調整した３ビットの分解能のアナログ信号ＶＤＡＣを出力する。さらに、デジタルアナログ変換器１０１では、容量部１１１に備えたそれぞれの容量Ｃを電圧値生成容量として用いて、ゲインを３／４倍に調整した３ビットの分解能のアナログ信号ＶＤＡＣを出力する。つまり、デジタルアナログ変換器１０１では、容量部１１１に備えたそれぞれの容量Ｃを、入力信号ＶＩＮの電圧値をサンプリングした後に対応するスイッチＳＷの切り替えに応じて３ビットの分解能で出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するための容量Ｃとして用いる。しかも、デジタルアナログ変換器１０１では、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するために追加する容量Ｃ（容量ＣＡ１および容量ＣＡ２）の容量値は、ゲインが１倍である場合において最も小さな容量値の容量Ｃよりも小さい容量値である。また、デジタルアナログ変換器１０１では、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するために追加するスイッチＳＷ（スイッチＳＷＡ１およびスイッチＳＷＡ２）は、スイッチ部１２１に備えた参照電圧ＶＲＥＦの切り替えに用いる他のスイッチＳＷ（スイッチＳＷ０～スイッチＳＷ２）と同様の構成である。言い換えれば、デジタルアナログ変換器１０１において追加するスイッチＳＷ（スイッチＳＷＡ１およびスイッチＳＷＡ２）は、特別な性能を実現する構成のスイッチＳＷではない。つまり、デジタルアナログ変換器１０１では、ゲインを１倍～１／４倍までに調整した複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、容量ＣＡ１および容量ＣＡ２とスイッチＳＷＡ１およびスイッチＳＷＡ２とを追加するのみである。すなわち、デジタルアナログ変換器１０１は、高い分解能のアナログ信号ＶＤＡＣを出力する構成に適用するほど、より少ない構成要素の追加のみで実現することができる。従って、デジタルアナログ変換器１０１では、デジタルアナログ変換器１０１を形成するために要する面積の増大を抑えることができる。

　なお、上述したデジタルアナログ変換器１０１がアナログ信号ＶＤＡＣを出力する際の動作では、容量部１１１に備えた全ての容量Ｃに入力信号ＶＩＮの電圧値をサンプリングさせた後、入力信号ＶＩＮの電圧値に、デジタル信号Ｄによって変更される容量部１１１に備えたそれぞれの容量Ｃの容量比に応じた倍数の参照電圧ＶＲＥＦの電圧値を加算した電圧値のアナログ信号ＶＤＡＣを出力する動作について説明した。しかしながら、デジタルアナログ変換器１０１でも、デジタルアナログ変換器１００と同様に、出力する３ビットの分解能のアナログ信号ＶＤＡＣに対してゲイン調整をするのみではなく、オフセット調整もすることができる。これにより、デジタルアナログ変換器１０１でも、デジタルアナログ変換器１００と同様に、ゲイン調整にさらにオフセット調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを、形成するために要する面積の増大を抑えて実現することができる。なお、デジタルアナログ変換器１０１が出力する３ビットの分解能のアナログ信号ＶＤＡＣに対してオフセット調整をする際の動作は、デジタルアナログ変換器１００においてアナログ信号ＶＤＡＣに対してオフセット調整をする際の動作と同様に考えることができる。従って、デジタルアナログ変換器１０１がアナログ信号ＶＤＡＣに対してオフセット調整をする際の動作に関する詳細な説明は省略する。

　なお、上述したデジタルアナログ変換器１０１では、出力するアナログ信号ＶＤＡＣが３ビットの分解能のアナログ信号である構成について説明した。しかし、デジタルアナログ変換器１０１が出力するアナログ信号ＶＤＡＣの分解能は、デジタルアナログ変換器１００と同様に、３ビットに限定されるものではない。そして、例えば、さらに多くのビット数の分解能のデジタルアナログ変換器においても、上述したデジタルアナログ変換器１０１の構成や動作の考え方を適用することによって、その構成や動作を容易に考えることができる。従って、さらに多くのビット数の分解能のデジタルアナログ変換器の構成や動作に関する詳細な説明は省略する。

　なお、デジタルアナログ変換器１００およびデジタルアナログ変換器１０１では、追加した容量Ｃ（容量ＣＡ１や容量ＣＡ２）およびスイッチＳＷ（スイッチＳＷＡ１やスイッチＳＷＡ２）によって、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する構成について説明した。しかし、本発明のデジタルアナログ変換器では、出力するアナログ信号ＶＤＡＣを、参照電圧ＶＲＥＦの電圧値の予め定めた割合だけ減衰させる構成にすることもできる。

（デジタルアナログ変換器の第２の変形例）
　ここで、出力するアナログ信号ＶＤＡＣを予め定めた割合だけ減衰させる構成のデジタルアナログ変換器の一例について説明する。図１３は、本発明のデジタルアナログ変換器の第２の変形例の構成の一例を示したブロック図である。図１３に示したデジタルアナログ変換器１０２は、入力された入力信号ＶＩＮと参照電圧ＶＲＥＦとに基づいた３ビットの分解能のアナログ信号ＶＤＡＣを出力するデジタルアナログ変換器である。デジタルアナログ変換器１０２は、２進数の重み付けがされた複数の容量Ｃを備える容量部１１０と、容量部１１０に備えたそれぞれの容量Ｃに対応する複数のスイッチＳＷを含むスイッチ部１２０と、減衰容量ＣＡＴとを備えている。デジタルアナログ変換器１０２は、デジタルアナログ変換器１００と同様に、外部の制御回路から入力されたデジタル信号Ｄ（デジタル信号Ｄ０～デジタル信号Ｄ２、およびデジタル信号ＤＡ１）に応じて、ゲインを１倍または１／２倍に調整し、予め定めた倍数にゲイン調整した参照電圧ＶＲＥＦの電圧値を入力信号ＶＩＮの電圧値に加減算してアナログ信号ＶＤＡＣとして出力する。

　なお、図１３に示したデジタルアナログ変換器１０２の構成要素には、図１に示したデジタルアナログ変換器１００の構成要素と同様の構成要素も含まれている。従って、デジタルアナログ変換器１０２の構成要素において、デジタルアナログ変換器１００の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。

　減衰容量ＣＡＴは、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣを、予め定めた割合だけ減衰させるための容量である。減衰容量ＣＡＴの第１の端子も、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣのノードに並列に接続されている。また、減衰容量ＣＡＴの第２の端子は、参照電圧ＶＲＥＦの高電位側のノードおよび低電位側のノードのいずれか一方のノードに接続される。これにより、減衰容量ＣＡＴは、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣを、減衰容量ＣＡＴの容量値によって全体の容量値（合計の容量値）が増加する割合だけ減衰させる。図１３においても、図１や図８と同様に、参照電圧ＶＲＥＦの高電位側のノードが参照電圧ＶＲＥＦの高電位の入力端子に接続されるノードであり、低電位側のノードが接地（グラウンド：ＧＮＤ）電位のノードである場合を示している。そして、図１３に示したデジタルアナログ変換器１０２では、減衰容量ＣＡＴの第２の端子が、接地電位のノードに接続されている。減衰容量ＣＡＴの容量値は、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣを予め定めた割合だけ減衰させるために必要な容量値である。以下の説明においては、減衰容量ＣＡＴの容量値が、ｐＣｕであるものとする。

　従って、デジタルアナログ変換器１０２では、容量部１１０に備えた全ての容量Ｃの容量値の合計（容量部１１０の全体の容量値）の７．５Ｃｕと、減衰容量ＣＡＴの容量値のｐＣｕとを合わせた容量値（＝（７．５＋ｐ）Ｃｕ）が、デジタルアナログ変換器１０２における全体の容量値となる。

　なお、デジタルアナログ変換器１０２がアナログ信号ＶＤＡＣを出力する際の動作は、基本的にデジタルアナログ変換器１００の動作と同様である。つまり、デジタルアナログ変換器１０２においても、デジタルアナログ変換器１００と同様に、まず、容量Ｃ０～容量Ｃ２、容量ＣＡ１、および減衰容量ＣＡＴの全ての容量Ｃに、入力信号ＶＩＮの電圧値をサンプリングする。その後、デジタルアナログ変換器１０２においても、デジタルアナログ変換器１００と同様に、デジタルアナログ変換器１０２における全体の容量値（容量Ｃ０～容量Ｃ２、容量ＣＡ１、および減衰容量ＣＡＴの容量値の合計）と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値を、サンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する。従って、デジタルアナログ変換器１０２が入力信号ＶＩＮの電圧値をサンプリングする動作、およびデジタルアナログ変換器１０２がアナログ信号ＶＤＡＣを出力する動作に関する詳細な説明は省略する。

　デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１のうち、３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。より具体的には、デジタルアナログ変換器１０２も、デジタルアナログ変換器１００と同様に、ゲイン１倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ２の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／（７．５＋ｐ））Ｃｕ～（７／（７．５＋ｐ））Ｃｕ倍の電圧値を加算した８つの電圧値（出力レベル）のアナログ信号ＶＤＡＣを出力する。また、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、ゲイン１／２倍で３ビットの分解能のアナログ信号ＶＤＡＣを出力する場合、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃを電圧値生成容量として用いて、入力信号ＶＩＮの電圧値に参照電圧ＶＲＥＦの（０／（７．５＋ｐ））Ｃｕ～（３．５／（７．５＋ｐ））Ｃｕ倍の電圧値を加算した８つの出力レベルのアナログ信号ＶＤＡＣを出力する。

　ここで、デジタルアナログ変換器１０２に入力されるデジタル信号Ｄとデジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣとの関係について説明する。図１４および図１５は、本発明の第２の変形例のデジタルアナログ変換器１０２が出力する信号（アナログ信号ＶＤＡＣ）の電圧値を示した図である。図１４には、ゲインを１倍に調整したときのデジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値を示している。また、図１５には、ゲインを１／２倍に調整したときのデジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値を示している。図１４および図１５でも、デジタルアナログ変換器１０２が出力する３ビットの分解能のアナログ信号ＶＤＡＣを、出力レベル０～出力レベル７までの８つの出力レベルとし、デジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値と対応付けて、アナログ信号ＶＤＡＣの電圧値を示している。

　なお、デジタルアナログ変換器１０２においても、デジタル信号ＤＳは、スイッチ部１２０に備えたスイッチＳＷＳを制御して、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１と、減衰容量ＣＡＴとのそれぞれに入力信号ＶＩＮの電圧値をサンプリングさせるためのデジタル信号Ｄである。このため、デジタルアナログ変換器１０２においても、デジタル信号ＤＳは、デジタルアナログ変換器１０２が、デジタルアナログ変換器１０２における全体の容量値と、参照電圧ＶＲＥＦに接続された容量Ｃの容量値の合計との比に応じた倍数の参照電圧ＶＲＥＦの電圧値をサンプリングした入力信号ＶＩＮの電圧値に加算した電圧値のアナログ信号ＶＤＡＣを出力する際には、スイッチＳＷＳの開放状態（オフ状態）を維持する。すなわち、デジタルアナログ変換器１０２においても、デジタル信号ＤＳは、入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られた開放状態（オフ状態）に制御したまま変更せずに固定する（保持する）値である。従って、図１４および図１５でも、固定の値のデジタル信号ＤＳの明示を省略している。

　以下の説明においては、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１と、減衰容量ＣＡＴとのそれぞれに、入力信号ＶＩＮの電圧値がサンプリングされているものとして説明する。そして、図１４および図１５でも、スイッチＳＷ０～スイッチＳＷ２およびスイッチＳＷＡ１におけるそれぞれの第１の端子に接続するノードが、対応するデジタル信号Ｄ０～デジタル信号Ｄ２およびデジタル信号ＤＡ１の値が“０”である場合に接地電位のノードに切り替えられ、“１”である場合に参照電圧ＶＲＥＦのノードに切り替えられるものとする。

　まず、図１４を用いて、デジタルアナログ変換器１０２がゲインを１倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１０２がゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１倍の場合、デジタルアナログ変換器１００と同様に、容量部１１０に備えた容量Ｃ０～容量Ｃ２の３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄ０～デジタル信号Ｄ２の値が制御され、デジタル信号ＤＡ１の値が“０”に固定（保持）される。そして、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、ゲインが１倍のときに用いる容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ２の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図１４の説明においても、図２に示したゲインが１倍の場合におけるデジタルアナログ変換器１００と同様の考え方に基づいて、容量Ｃ０～容量Ｃ２の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０～デジタル信号Ｄ２のそれぞれの値、すなわち、スイッチＳＷ０～スイッチＳＷ２のそれぞれの第１の端子に接続するノードを表す。なお、図１４の説明においても、図２に示したゲインが１倍の場合におけるデジタルアナログ変換器１００と同様に、容量Ｃ０～容量Ｃ２の３つの容量Ｃの中で最も大きな容量値（＝４Ｃｕ）の容量Ｃ２に対応するデジタル信号Ｄ２の値を最上位ビット（ＭＳＢ）とし、最も小さな容量値（＝１Ｃｕ）の容量Ｃ０に対応するデジタル信号Ｄ０の値を最下位ビット（ＬＳＢ）とする。

　デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値が“０００”のとき、スイッチＳＷ２～スイッチＳＷ０のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１０２も、図１４に示したように、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃと、減衰容量ＣＡＴとのそれぞれにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄの値が“００１”のとき、スイッチＳＷ２およびスイッチＳＷ１のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷ０の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０１は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、デジタルアナログ変換器１０２における全体の容量値（＝（７．５＋ｐ）Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ０の容量値（＝１Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（１／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３７）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（１／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３７）

　同様に、デジタルアナログ変換器１０２では、図１４に示したように、デジタル信号Ｄの値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、デジタルアナログ変換器１０２における全体の容量値（＝（７．５＋ｐ）Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃの合計の容量値との比に応じた参照電圧ＶＲＥＦの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄの値が“１１１”のとき、スイッチＳＷ２～スイッチＳＷ０のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０２は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全体の容量値（＝（７．５＋ｐ）Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ２～容量Ｃ０の合計の容量値（＝７Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（７／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３８）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（７／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３８）

　このように、デジタルアナログ変換器１０２では、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１倍の場合、入力されたデジタル信号Ｄ２～デジタル信号Ｄ０の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／（７．５＋ｐ））Ｃｕ～（７／（７．５＋ｐ））Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。ここで、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図１４に示したように、（１／（７．５＋ｐ））Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、（７／（７．５＋ｐ））Ｃｕ×ＶＲＥＦである。

　続いて、図１５を用いて、デジタルアナログ変換器１０２がゲインを１／２倍に調整したときにおける、デジタル信号Ｄとアナログ信号ＶＤＡＣとの関係について説明する。上述したように、デジタルアナログ変換器１０２がゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／２倍の場合、デジタルアナログ変換器１００と同様に、容量部１１０に備えた容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃを電圧値生成容量として用いて、３ビットの分解能のアナログ信号ＶＤＡＣを出力する。このため、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１の値が制御され、デジタル信号Ｄ２の値が“０”に固定（保持）される。そして、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、ゲインが１／２倍のときに用いる容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応するデジタル信号Ｄ０～デジタル信号Ｄ１、およびデジタル信号ＤＡ１の値（３ビットのデジタル信号Ｄの値）に応じて、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。図１５の説明においても、図３に示したゲインが１／２倍の場合におけるデジタルアナログ変換器１００と同様の考え方に基づいて、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応する３ビットのデジタル信号Ｄのバイナリコードで、デジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１のそれぞれの値、すなわち、スイッチＳＷ０～スイッチＳＷ１およびスイッチＳＷＡ１のそれぞれの第１の端子に接続するノードを表す。なお、図１５の説明においては、図３に示したゲインが１／２倍の場合におけるデジタルアナログ変換器１００と同様に、容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃの中で最も大きな容量値（＝２Ｃｕ）の容量Ｃ１に対応するデジタル信号Ｄ１の値を最上位ビット（ＭＳＢ）とし、最も小さな容量値（＝０．５Ｃｕ）の容量ＣＡ１に対応するデジタル信号ＤＡ１の値を最下位ビット（ＬＳＢ）とする。

　デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄ（デジタル信号Ｄ１、デジタル信号Ｄ０、およびデジタル信号ＤＡ１）の値が“０００”のとき、スイッチＳＷ１、スイッチＳＷ０、およびスイッチＳＷＡ１のそれぞれの第１の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器１０２も、図１５に示したように、容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃと、減衰容量ＣＡＴとのそれぞれにサンプリングされた入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。すなわち、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するゲインに関わらず、入力信号ＶＩＮの電圧値（＝ＶＩＮ）を、出力レベル０のアナログ信号ＶＤＡＣとして出力する。

　また、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄの値が“００１”のとき、スイッチＳＷ１およびスイッチＳＷ０のそれぞれの第１の端子が接地電位のノードに接続され、スイッチＳＷＡ１の第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０２は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、デジタルアナログ変換器１０２における全体の容量値（＝（７．５＋ｐ）Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量ＣＡ１の容量値（＝０．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（０．５／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル１のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値は、下式（３９）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（０．５／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３９）

　同様に、デジタルアナログ変換器１０２では、図１５に示したように、デジタル信号Ｄの値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、デジタルアナログ変換器１０２における全体の容量値（＝（７．５＋ｐ）Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃの合計の容量値との比に応じた参照電圧ＶＲＥＦの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号ＶＤＡＣとして出力する。

　そして、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、デジタル信号Ｄの値が“１１１”のとき、スイッチＳＷ１、スイッチＳＷ０、およびスイッチＳＷＡ１のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１０２は、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全体の容量値（＝（７．５＋ｐ）Ｃｕ）と、参照電圧ＶＲＥＦに接続された容量Ｃ１、容量Ｃ０、および容量ＣＡ１の合計の容量値（＝３．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３．５／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ）を加算した電圧値を、出力レベル７のアナログ信号ＶＤＡＣとして出力する。

　このときデジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値は、下式（４０）で表される。

　ＶＤＡＣ＝ＶＩＮ＋（３．５／（７．５＋ｐ））Ｃｕ×ＶＲＥＦ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４０）

　このように、デジタルアナログ変換器１０２は、ゲイン調整して出力するアナログ信号ＶＤＡＣの出力振幅のゲインが１／２倍の場合、入力されたデジタル信号Ｄ０～デジタル信号Ｄ１およびデジタル信号ＤＡ１の値に応じて、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、参照電圧ＶＲＥＦの（０／（７．５＋ｐ））Ｃｕ～（３．５／（７．５＋ｐ））Ｃｕ倍の電圧値を加算した、８つの出力レベルのアナログ信号ＶＤＡＣを出力する。ここで、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値の変化幅（前後の出力レベルのアナログ信号ＶＤＡＣの電圧値の差）は、図１５に示したように、（０．５／（７．５＋ｐ））Ｃｕ×ＶＲＥＦである。また、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの電圧値の範囲（出力振幅）は、（３．５／（７．５＋ｐ））Ｃｕ×ＶＲＥＦである。

　このように、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１０１と同様に、容量部１１０に容量ＣＡ１を追加し、スイッチ部１２０にスイッチＳＷＡ１を追加することによって、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する構成にする。そして、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、容量部１１０に備えた４つの容量Ｃの内３つの容量Ｃを電圧値生成容量として用いて、ゲインを１倍または１／２倍に調整した３ビットの分解能のアナログ信号ＶＤＡＣを出力する。これにより、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様の効果を得ることができる。

　また、デジタルアナログ変換器１０２では、減衰容量ＣＡＴを追加することによって、出力するアナログ信号ＶＤＡＣを予め定めた割合だけ減衰させる構成にする。これにより、デジタルアナログ変換器１０２では、減衰させた任意の出力振幅に対してさらにゲイン調整をすることができ、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを、形成するために要する面積の増大を抑えて実現することができる。

　なお、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、出力する３ビットの分解能のアナログ信号ＶＤＡＣに対してゲイン調整と予め定めた割合だけの減衰のみではなく、オフセット調整もすることができる。これにより、デジタルアナログ変換器１０２でも、デジタルアナログ変換器１００と同様に、ゲイン調整にさらにオフセット調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを、形成するために要する面積の増大を抑えて実現することができる。なお、デジタルアナログ変換器１０２が出力する３ビットの分解能のアナログ信号ＶＤＡＣに対してオフセット調整をする際の動作は、デジタルアナログ変換器１００においてアナログ信号ＶＤＡＣに対してオフセット調整をする際の動作と同様に考えることができる。従って、デジタルアナログ変換器１０２がアナログ信号ＶＤＡＣに対してオフセット調整をする際の動作に関する詳細な説明は省略する。

　なお、上述したデジタルアナログ変換器１０２では、出力するアナログ信号ＶＤＡＣが３ビットの分解能のアナログ信号である構成について説明した。しかし、デジタルアナログ変換器１０２が出力するアナログ信号ＶＤＡＣの分解能は、デジタルアナログ変換器１００と同様に、３ビットに限定されるものではない。そして、例えば、さらに多くのビット数の分解能のデジタルアナログ変換器においても、上述したデジタルアナログ変換器１０２の構成や動作の考え方を適用することによって、その構成や動作を容易に考えることができる。従って、さらに多くのビット数の分解能のデジタルアナログ変換器の構成や動作に関する詳細な説明は省略する。

　本発明のデジタルアナログ変換器によれば、入力された信号（例えば、入力信号ＶＩＮ）の電圧値をサンプリングし、サンプリングした入力信号ＶＩＮの電圧値に参照電圧（例えば、参照電圧ＶＲＥＦ）に基づいた電圧値を加減算した電圧値のアナログ信号（アナログ信号ＶＤＡＣ）を所定の分解能で出力するデジタルアナログ変換器（例えば、デジタルアナログ変換器１００）であって、第１の端子がアナログ信号ＶＤＡＣの出力ノード側に接続され、第２の端子が参照電圧ＶＲＥＦの高電位側（例えば、参照電圧ＶＲＥＦの入力端子）および低電位側（例えば、接地（グラウンド：ＧＮＤ）電位）のいずれか一方に接続される、それぞれ重み付け（例えば、２進数の重み付け）された、アナログ信号ＶＤＡＣの分解能よりも少なくとも１つ多い数の複数の容量（容量Ｃ）と、それぞれの容量Ｃに対応し、入力された制御信号（デジタル信号Ｄ）に応じて、対応する容量Ｃの第２の端子の接続先を、高電位側のノードおよび低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチ（スイッチＳＷ）と、を備え、複数の容量Ｃのうち、出力するアナログ信号ＶＤＡＣの分解能に対応した数の容量Ｃを、対応するスイッチＳＷによって第２の端子の接続先のノードを切り替えて、加減算する参照電圧ＶＲＥＦに基づいた電圧値を生成する電圧値生成容量として用いるとともに、複数の容量Ｃのうち、電圧値生成容量として用いない残りの容量Ｃを、対応するスイッチＳＷによって第２の端子の接続先のノードを保持して、加減算する参照電圧ＶＲＥＦに基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる、デジタルアナログ変換器（例えば、デジタルアナログ変換器１００）が構成される。

　また、本発明のデジタルアナログ変換器によれば、それぞれの容量Ｃは、出力するアナログ信号ＶＤＡＣの分解能に対応した数の２進数の重み付けがされたメイン容量（例えば、容量Ｃ０、容量Ｃ１、容量Ｃ２）、およびメイン容量の中で最も小さな容量値に対して１／ｋ倍（ｋ＝２以上の２の乗数）の容量値のサブ容量（例えば、容量ＣＡ１，容量ＣＡ２）のいずれかの容量Ｃであり、出力するアナログ信号ＶＤＡＣの電圧値のゲイン値を下げる方向に変更する際には、ゲイン調整容量に含まれるサブ容量の中で最も大きな容量値のサブ容量から順に変更するゲイン値に応じた数のサブ容量を電圧値生成容量に含め、電圧値生成容量の中で最も大きな容量値のメイン容量から順に電圧値生成容量に含めたサブ容量と同じ数のメイン容量をゲイン調整容量に含め、ゲイン値を上げる方向に変更する際には、ゲイン調整容量に含まれているメイン容量の中で最も小さな容量値のメイン容量から順に変更するゲイン値に応じた数のメイン容量を電圧値生成容量に含め、電圧値生成容量に含まれているサブ容量の中で最も小さな容量値のサブ容量から順に電圧値生成容量に含めたメイン容量と同じ数のサブ容量をゲイン調整容量に含める、デジタルアナログ変換器（例えば、デジタルアナログ変換器１００）が構成される。

　また、本発明のデジタルアナログ変換器によれば、複数の容量Ｃのうち、少なくとも１つの容量Ｃの第２の端子の接続先を、対応するスイッチＳＷによって、入力信号ＶＩＮの電圧値をサンプリングするときに接続するノードと異なるノードに切り替え、電圧値生成容量により加減算する参照電圧ＶＲＥＦに基づいた電圧値のオフセット調整に用いる、デジタルアナログ変換器（例えば、デジタルアナログ変換器１００）が構成される。

　また、本発明のデジタルアナログ変換器によれば、入力信号ＶＩＮの電圧値をサンプリングする際に、複数の容量Ｃのうち、少なくとも１つの容量Ｃの第２の端子の接続先を、対応するスイッチＳＷによって、オフセット調整を行わないときに接続するノードと異なるノードに切り替え、電圧値生成容量により加減算する参照電圧ＶＲＥＦに基づいた電圧値のオフセット調整に用いる、デジタルアナログ変換器（例えば、デジタルアナログ変換器１００）が構成される。

　また、本発明の駆動方法によれば、入力された信号（例えば、入力信号ＶＩＮ）の電圧値をサンプリングし、サンプリングした入力信号ＶＩＮの電圧値に参照電圧（例えば、参照電圧ＶＲＥＦ）に基づいた電圧値を加減算した電圧値のアナログ信号（アナログ信号ＶＤＡＣ）を所定の分解能で出力するデジタルアナログ変換器（例えば、デジタルアナログ変換器１００）であって、第１の端子がアナログ信号ＶＤＡＣの出力ノード側に接続され、第２の端子が参照電圧ＶＲＥＦの高電位側（例えば、参照電圧ＶＲＥＦの入力端子）および低電位側（例えば、接地（グラウンド：ＧＮＤ）電位）のいずれか一方に接続される、それぞれ重み付け（例えば、２進数の重み付け）された、アナログ信号ＶＤＡＣの分解能よりも少なくとも１つ多い数の複数の容量（容量Ｃ）と、それぞれの容量Ｃに対応し、入力された制御信号（デジタル信号Ｄ）に応じて、対応する容量Ｃの第２の端子の接続先を、高電位側のノードおよび低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチ（スイッチＳＷ）と、を備えたデジタルアナログ変換器（例えば、デジタルアナログ変換器１００）の駆動方法であって、複数の容量Ｃのうち、出力するアナログ信号ＶＤＡＣの分解能に対応した数の容量Ｃを電圧値生成容量として用い、対応するスイッチＳＷによって第２の端子の接続先のノードを切り替えて、加減算する参照電圧ＶＲＥＦに基づいた電圧値を生成する工程と、複数の容量Ｃのうち、電圧値生成容量として用いない残りの容量Ｃをゲイン調整容量として用い、対応するスイッチＳＷによって第２の端子の接続先のノードを保持して、加減算する参照電圧ＶＲＥＦに基づいた電圧値のゲイン調整をする工程と、を含む駆動方法（例えば、デジタルアナログ変換器１００の駆動方法）が構成される。

　上述したように、本発明のデジタルアナログ変換器では、容量部に１／ｋ倍（ｋ＝２以上の２の乗数）の容量値の容量Ｃ（例えば、容量ＣＡ１）を追加し、スイッチ部に対応するスイッチＳＷ（例えば、スイッチＳＷＡ１）を追加することによって、参照電圧ＶＲＥＦの電圧値を１／ｋ倍までゲイン調整する構成にする。そして、本発明のデジタルアナログ変換器では、容量部に備えた複数の容量Ｃおよび追加した容量Ｃのうち、出力するアナログ信号ＶＤＡＣの分解能に対応する数の容量Ｃを電圧値生成容量として用いて、参照電圧ＶＲＥＦの電圧値を１／ｋ倍までゲイン調整した所定の分解能のアナログ信号ＶＤＡＣを出力する。つまり、本発明のデジタルアナログ変換器では、容量部に備えた複数の容量Ｃを、入力信号ＶＩＮの電圧値をサンプリングした後に、対応するスイッチＳＷの切り替えに応じた所定の分解能で出力するアナログ信号ＶＤＡＣの電圧値を生成するための容量Ｃとして用いる。そして、本発明のデジタルアナログ変換器では、容量部に備えた残りの容量Ｃを、対応するスイッチＳＷを切り替えずに固定（保持）する。これにより、本発明のデジタルアナログ変換器では、入力信号ＶＩＮの電圧値に１／ｋ倍までゲイン調整した参照電圧ＶＲＥＦの電圧値を加減算したアナログ信号ＶＤＡＣを出力することができる。

　しかも、本発明のデジタルアナログ変換器では、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するために追加する容量Ｃ（例えば、容量ＣＡ１）の容量値は、ゲインが１倍である場合において最も小さな容量値の容量Ｃよりも小さい容量値である。また、本発明のデジタルアナログ変換器では、出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整するために追加するスイッチＳＷ（例えば、スイッチＳＷＡ１）は、スイッチ部に備えた参照電圧ＶＲＥＦの切り替えに用いる他のスイッチＳＷ（例えば、スイッチＳＷ０～スイッチＳＷ２）と同様の構成である。言い換えれば、本発明のデジタルアナログ変換器において追加するスイッチＳＷ（例えば、スイッチＳＷＡ１）は、特別な性能を実現する構成のスイッチＳＷではない。つまり、本発明のデジタルアナログ変換器では、ゲインを１倍から１／ｋ倍まで調整した複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、最も小さな容量値の容量Ｃよりも小さい容量値の容量Ｃと、参照電圧ＶＲＥＦの切り替えに用いるスイッチＳＷと同様のスイッチＳＷとを追加するのみである。すなわち、本発明のデジタルアナログ変換器は、高い分解能のアナログ信号ＶＤＡＣを出力する構成に適用するほど、より少ない構成要素の追加のみで実現することができる。従って、本発明のデジタルアナログ変換器では、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。

（アナログデジタル変換器）
　次に、本発明のデジタルアナログ変換器を用いたアナログデジタル変換器について説明する。なお、以下の説明においては、デジタルアナログ変換器１００を用いたアナログデジタル変換器について説明する。図１６は、本発明のアナログデジタル変換器の構成の一例を示したブロック図である。図１６に示したアナログデジタル変換器２００は、デジタルアナログ変換器１００と、比較器２１０と、制御回路２２０とを備えている。

　デジタルアナログ変換器１００は、上述したように、１倍または１／２倍にゲイン調整した参照電圧ＶＲＥＦに基づいた電圧値を入力信号ＶＩＮの電圧値に加算した３ビットの分解能のアナログ信号ＶＤＡＣを比較器２１０に出力する。

　比較器２１０は、デジタルアナログ変換器１００から出力されたアナログ信号ＶＤＡＣの電圧値と、入力された比較対象の電圧（図１６では、比較基準電圧ＶＣＯＭ）の電圧値とを比較する。比較器２１０は、比較したアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値との大小関係に応じた比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。より具体的には、比較器２１０は、アナログ信号ＶＤＡＣの電圧値が、比較基準電圧ＶＣＯＭの電圧値以上の電圧値であるか、比較基準電圧ＶＣＯＭよりも低い電圧値であるかを表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。例えば、比較器２１０は、アナログ信号ＶＤＡＣの電圧値が比較基準電圧ＶＣＯＭの電圧値以上の電圧値である場合には、“Ｈｉｇｈ”レベルのデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。一方、比較器２１０は、アナログ信号ＶＤＡＣの電圧値が比較基準電圧ＶＣＯＭよりも低い電圧値である場合には、“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。なお、アナログデジタル変換器２００では、比較器２１０がアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値との大小関係を比較する方法や、比較器２１０の構成などに関しては、特に規定しない。

　なお、比較基準電圧ＶＣＯＭの数や種類などに関しては、特に規定しない。例えば、比較器２１０は、２種類の比較基準電圧ＶＣＯＭを用いた比較動作を行う構成であってもよい。また、比較基準電圧ＶＣＯＭとして入力信号ＶＩＮを反転させた信号を用いる構成であってもよい。また、比較基準電圧ＶＣＯＭをデジタルアナログ変換器１００に入力し、デジタルアナログ変換器１００から出力されたアナログ信号ＶＤＡＣの電圧値と、入力された入力信号ＶＩＮの電圧値とを比較する構成であってもよい。

　制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ（デジタル信号ＤＳ、デジタル信号Ｄ０～デジタル信号Ｄ２、およびデジタル信号ＤＡ１）を生成し、生成したそれぞれのデジタル信号Ｄをデジタルアナログ変換器１００に出力する。制御回路２２０が出力したデジタル信号Ｄのそれぞれは、デジタルアナログ変換器１００内のスイッチ部１２０に備えた対応するそれぞれのスイッチＳＷの制御端子に接続される。これにより、制御回路２２０は、デジタルアナログ変換器１００に、上述した３ビットの分解能のアナログ信号ＶＤＡＣを出力する動作をさせる。制御回路２２０は、いわゆる、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ：逐次比較レジスタ）論理回路である。制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいてアナログデジタル変換する対象の入力信号ＶＩＮの電圧値の大きさを逐次判定する。制御回路２２０は、最終的に判定した入力信号ＶＩＮの電圧値の大きさを表す値を、アナログデジタル変換器２００が入力信号ＶＩＮをアナログデジタル変換した結果のデジタル信号ＯＵＴとして出力する。なお、アナログデジタル変換器２００に備えたデジタルアナログ変換器１００は、３ビットの分解能のアナログ信号ＶＤＡＣを出力するデジタルアナログ変換器である。このため、制御回路２２０は、入力信号ＶＩＮをアナログデジタル変換した結果として、３ビットの分解能のデジタル信号ＯＵＴを出力する。

　なお、アナログデジタル変換器２００では、制御回路２２０がデジタル信号Ｄを生成する方法や構成、デジタルアナログ変換器１００を動作させる（制御する）方向や構成、出力するデジタル信号ＯＵＴの構造などに関しては、特に規定しない。なお、アナログデジタル変換器２００では、制御回路２２０が出力するデジタル信号Ｄが、デジタル信号ＯＵＴを兼ねる構成であってもよい。また、アナログデジタル変換器２００では、制御回路２２０がデジタルアナログ変換器１００において出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する際の倍率（１倍または１／２倍）を切り替える方法に関しても、特に規定しない。例えば、制御回路２２０は、外部の信号処理回路からの制御に応じて、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する際の倍率を切り替える構成であってもよい。なお、アナログデジタル変換器２００が、所望の分解能のアナログデジタル変換を行うために要する比較回数などに関しては、特に規定しない。例えば、アナログデジタル変換器２００に備えたデジタルアナログ変換器１００および制御回路２２０が、３ビットの分解能のうちの１ビットを、複数回の比較動作によって判定する構成であってもよい。このためにデジタルアナログ変換器１００は、容量部１１０内のそれぞれの容量Ｃが、同じ容量値の複数の容量で構成されていてもよい。

　このような構成によって、アナログデジタル変換器２００は、逐次比較型のアナログデジタル変換器として構成される。なお、デジタルアナログ変換器１００は、上述したようにゲインを１倍または１／２倍に調整してアナログ信号ＶＤＡＣを出力するため、アナログデジタル変換器２００は、入出力ゲインを１倍または２倍に調整して入力信号ＶＩＮをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成される。このため、アナログデジタル変換器２００では、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣのゲインが１倍か１／２倍かによって、同じ入力信号ＶＩＮをアナログデジタル変換した場合でも、アナログデジタル変換した結果のデジタル信号ＯＵＴの値が異なることになる。例えば、入力信号ＶＩＮの大きさが、ゲイン１倍のときに出力するアナログ信号ＶＤＡＣの出力振幅の値の１／２に相当する大きさである場合を考える。この場合、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣのゲインが１倍である場合には、デジタル信号ＯＵＴの値は“０１１”となる。一方、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣのゲインが１／２倍である場合には、デジタル信号ＯＵＴの値は“１１１”となる。

　アナログデジタル変換器２００では、入力信号ＶＩＮをアナログデジタル変換する際に、制御回路２２０が、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって１ビットずつ順にアナログデジタル変換過程における判定結果を得る。そして、アナログデジタル変換器２００では、制御回路２２０が、最下位ビット（ＬＳＢ）の判定結果を得た後に、最終的な入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴを出力する。

　ここで、アナログデジタル変換器２００の動作について説明する。まず、アナログデジタル変換器２００が１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作について説明する。図１７は、本発明のアナログデジタル変換器２００の動作（アナログデジタル変換の動作）の一例を示したタイミングチャートである。図１７は、デジタルアナログ変換器１００が、ゲインを１倍に調整して入力信号ＶＩＮの電圧値に加算したアナログ信号ＶＤＡＣを出力することにより、アナログデジタル変換器２００における入出力ゲインが１倍である場合の動作の一例である。

　図１７には、アナログデジタル変換器２００が入力信号ＶＩＮの電圧値をアナログデジタル変換するときのそれぞれの動作期間におけるそれぞれの信号を示している。より具体的には、図１７には、制御回路２２０がデジタルアナログ変換器１００に出力するそれぞれのデジタル信号Ｄ（デジタル信号ＤＳ、デジタル信号Ｄ２～デジタル信号Ｄ０、デジタル信号ＤＡ１）のそれぞれの信号を示している。また、図１７には、アナログデジタル変換器２００がアナログデジタル変換した結果として出力するデジタル信号ＯＵＴにおけるそれぞれのビットの判定完了タイミングを示している。また、図１７には、デジタルアナログ変換器１００が制御回路２２０から出力されたデジタル信号Ｄに応じて比較器２１０に出力するアナログ信号ＶＤＡＣを、入力信号ＶＩＮおよび比較基準電圧ＶＣＯＭと対比して示している。また、図１７には、比較器２１０がアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較した比較結果のデジタル信号ＶＣＯＵＴを示している。

　なお、図１７の説明においては、デジタル信号ＤＳが“Ｈｉｇｈ”レベルのときに、デジタルアナログ変換器１００内のスイッチ部１２０に備えたスイッチＳＷＳが短絡状態となり、デジタル信号ＤＳが“Ｌｏｗ”レベルのときに、スイッチＳＷＳが開放状態となるものとする。また、図１７の説明においては、デジタル信号Ｄ２～デジタル信号Ｄ０およびデジタル信号ＤＡ１が“Ｈｉｇｈ”レベルのときに、デジタルアナログ変換器１００内のスイッチ部１２０に備えた対応するスイッチＳＷ２～スイッチＳＷ０およびスイッチＳＷＡ１のそれぞれの第１の端子が参照電圧ＶＲＥＦのノードに接続されるものとする。そして、デジタル信号Ｄ２～デジタル信号Ｄ０およびデジタル信号ＤＡ１が“Ｌｏｗ”レベルのときに、対応するスイッチＳＷ２～スイッチＳＷ０およびスイッチＳＷＡ１のそれぞれの第１の端子が接地電位のノードに接続されるものとする。また、図１７の説明においては、比較器２１０が、アナログ信号ＶＤＡＣの電圧値が比較基準電圧ＶＣＯＭの電圧値以上の電圧値である場合に“Ｈｉｇｈ”レベルのデジタル信号ＶＣＯＵＴを出力し、アナログ信号ＶＤＡＣの電圧値がデジタル信号ＶＣＯＵＴよりも低い電圧値である場合に“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを出力するものとする。

　以下の説明においては、図２に示した、ゲインが１倍の場合にデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値を参照し、アナログデジタル変換器２００におけるそれぞれの動作期間のアナログ信号ＶＤＡＣと比較基準電圧ＶＣＯＭとの関係も説明する。そして、以下の説明においては、ゲインが１倍のときに用いられる容量Ｃ２～容量Ｃ０の３つの容量Ｃに対応する３ビットのデジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器１００が１倍のゲイン値で出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する場合には、容量ＣＡ１に対応するデジタル信号ＤＡ１は、全ての動作期間において、“Ｌｏｗ”レベルを維持して変化しないため、適宜説明を省略する。

　アナログデジタル変換器２００がアナログデジタル変換の動作を開始すると、まず、制御回路２２０は、サンプリング期間において、デジタル信号ＤＳを“Ｈｉｇｈ”レベル、デジタル信号Ｄ２～デジタル信号Ｄ０およびデジタル信号ＤＡ１のそれぞれを“Ｌｏｗ”レベルにする。これにより、デジタルアナログ変換器１００では、スイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとが接続され、スイッチＳＷ２～スイッチＳＷ０およびスイッチＳＷＡ１によって容量Ｃ２～容量Ｃ０および容量ＣＡ１のそれぞれの第２の端子が接地電位のノードに接続される。そして、デジタルアナログ変換器１００では、容量Ｃ２～容量Ｃ０および容量ＣＡ１のそれぞれに、入力信号ＶＩＮの電位と接地電位との電位差に応じた電荷が充電される。その後、制御回路２２０は、タイミングｔ１において、デジタル信号ＤＳを“Ｌｏｗ”レベルにする。これにより、デジタルアナログ変換器１００では、スイッチＳＷＳによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣのノードとの接続が切られる。そして、デジタルアナログ変換器１００では、入力信号ＶＩＮの電圧値がサンプリングされ、容量Ｃ２～容量Ｃ０および容量ＣＡ１の全ての容量Ｃに、タイミングｔ１における電荷が保持される。

　このときにデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値は上式（１）で表され、容量部１１０の全体に蓄積された電荷Ｑは上式（２）で表される。

　そして、制御回路２２０は、比較実行期間において、まず、タイミングｔ１から、デジタル信号Ｄ２を“Ｈｉｇｈ”レベルにし、デジタル信号Ｄ１～デジタル信号Ｄ０のそれぞれを“Ｌｏｗ”レベルで維持する。つまり、制御回路２２０は、３ビットのデジタル信号Ｄの値を“１００”にする。これにより、デジタルアナログ変換器１００では、スイッチＳＷ２によって容量Ｃ２の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷ１およびスイッチＳＷ０のそれぞれによって容量Ｃ１および容量Ｃ０のそれぞれの第２の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣは、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦのノードに接続された容量Ｃ２の容量値（＝４Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（４／７．５）Ｃｕ×ＶＲＥＦ）を加算した、上式（７）で表される出力レベル４の電圧値となる。図１７においては、アナログ信号ＶＤＡＣの電圧値が、出力レベル４の電圧値（ＶＩＮ＋（４／７．５）Ｃｕ×ＶＲＥＦ）になる様子を示している。

　そして、比較器２１０は、このときのアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。図１７においては、比較器２１０が、タイミングｔ２において、アナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較してデジタル信号ＶＣＯＵＴを出力した様子を示している。そして、制御回路２２０が、デジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴの最上位ビットＢＩＴ２の値を保持し、出力している様子を示している。より具体的には、アナログ信号ＶＤＡＣの電圧値は比較基準電圧ＶＣＯＭの電圧値以上の電圧値であるため、比較器２１０が“Ｈｉｇｈ”レベルのデジタル信号ＶＣＯＵＴを出力する。これにより、制御回路２２０が“Ｈｉｇｈ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴの最上位ビットＢＩＴ２の値として保持し、デジタル信号ＯＵＴの値が変化した様子を示している。

　なお、制御回路２２０は、タイミングｔ２において、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ２の値を切り替えるか否かを決定する。より具体的には、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ２においてデジタル信号Ｄ２の値を“Ｌｏｗ”レベルにする。一方、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ２においてデジタル信号Ｄ２の値を“Ｈｉｇｈ”レベルで維持する。また、制御回路２２０は、タイミングｔ２から、デジタル信号Ｄ１を“Ｈｉｇｈ”レベルにする。なお、制御回路２２０は、デジタル信号Ｄ０を　“Ｌｏｗ”レベルで維持する。

　これにより、制御回路２２０は、タイミングｔ２における比較結果（デジタル信号ＶＣＯＵＴ）に応じて、３ビットのデジタル信号Ｄの値を“０１０”または“１１０”のいずれかの値にする。つまり、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ２からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値から（２／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ減算した上式（５）で表される出力レベル２の電圧値（ＶＩＮ＋（２／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。一方、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ２からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値に（２／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した上式（９）で表される出力レベル６の電圧値（ＶＩＮ＋（６／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。

　図１７においては、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルであるため、制御回路２２０は、タイミングｔ２から、３ビットのデジタル信号Ｄの値を“０１０”にする。つまり、制御回路２２０は、デジタル信号Ｄ２の値を“Ｌｏｗ”レベルにし、デジタル信号Ｄ１を“Ｈｉｇｈ”レベルにし、デジタル信号Ｄ０を“Ｌｏｗ”レベルで維持する。これにより、デジタルアナログ変換器１００では、スイッチＳＷ２によって容量Ｃ２の第２の端子が接地電位のノードに接続され、スイッチＳＷ１によって容量Ｃ１の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷ０によって容量Ｃ０の第２の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣは、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦのノードに接続された容量Ｃ１の容量値（＝２Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（２／７．５）Ｃｕ×ＶＲＥＦ）を加算した、上式（５）で表される出力レベル２の電圧値となる。図１７においては、アナログ信号ＶＤＡＣの電圧値が、出力レベル２の電圧値（ＶＩＮ＋（２／７．５）Ｃｕ×ＶＲＥＦ）になる様子を示している。

　そして、比較器２１０は、このときのアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。図１７においては、比較器２１０が、タイミングｔ３において、アナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較してデジタル信号ＶＣＯＵＴを出力した様子を示している。そして、制御回路２２０が、デジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ１（＝最上位ビットＢＩＴ２－１）の値を保持し、出力している様子を示している。より具体的には、アナログ信号ＶＤＡＣの電圧値は比較基準電圧ＶＣＯＭよりも低い電圧値であるため、比較器２１０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを出力する。これにより、制御回路２２０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ１の値として保持し、デジタル信号ＯＵＴの値が変化した様子を示している。

　なお、制御回路２２０は、タイミングｔ３において、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ１の値を切り替えるか否かを決定する。なお、制御回路２２０がデジタル信号Ｄ１の値を切り替えるか否かを決定する際の考え方は、デジタル信号Ｄ２の値を切り替えるか否かを決定する際の考え方と同様である。つまり、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ３においてデジタル信号Ｄ１の値を“Ｌｏｗ”レベルにする。一方、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ３においてデジタル信号Ｄ１の値を“Ｈｉｇｈ”レベルで維持する。また、制御回路２２０は、タイミングｔ３から、デジタル信号Ｄ０を“Ｈｉｇｈ”レベルにする。

　これにより、制御回路２２０は、タイミングｔ３における比較結果（デジタル信号ＶＣＯＵＴ）に応じて、３ビットのデジタル信号Ｄの値を変更する。より具体的には、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“０１０”である場合には、タイミングｔ３から、３ビットのデジタル信号Ｄの値を“００１”または“０１１”のいずれかの値にする。一方、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“１１０”である場合には、タイミングｔ３から、３ビットのデジタル信号Ｄの値を“１０１”または“１１１”のいずれかの値にする。

　つまり、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“０１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値から（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ減算した上式（４）で表される出力レベル１の電圧値（ＶＩＮ＋（１／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。一方、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“０１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値に（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した上式（６）で表される出力レベル３の電圧値（ＶＩＮ＋（３／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。

　また、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“１１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値から（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ減算した上式（８）で表される出力レベル５の電圧値（ＶＩＮ＋（５／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。一方、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“１１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値に（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した上式（１０）で表される出力レベル７の電圧値（ＶＩＮ＋（７／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。

　図１７においては、現在の３ビットのデジタル信号Ｄの値が“０１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルであるため、制御回路２２０は、タイミングｔ３から、３ビットのデジタル信号Ｄの値を“０１１”にする。つまり、制御回路２２０は、デジタル信号Ｄ２の値を“Ｌｏｗ”レベルで維持し、デジタル信号Ｄ１を“Ｈｉｇｈ”レベルで維持し、デジタル信号Ｄ０を“Ｈｉｇｈ”レベルにする。これにより、デジタルアナログ変換器１００では、スイッチＳＷ２によって容量Ｃ２の第２の端子が接地電位のノードに接続され、スイッチＳＷ１によって容量Ｃ１の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷ０によって容量Ｃ０の第２の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣは、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦのノードに接続された容量Ｃ１および容量Ｃ０の合計の容量値（＝３Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３／７．５）Ｃｕ×ＶＲＥＦ）を加算した、上式（６）で表される出力レベル３の電圧値となる。図１７においては、アナログ信号ＶＤＡＣの電圧値が、出力レベル３の電圧値（ＶＩＮ＋（３／７．５）Ｃｕ×ＶＲＥＦ）になる様子を示している。

　そして、比較器２１０は、このときのアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。図１７においては、比較器２１０が、タイミングｔ４において、アナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較してデジタル信号ＶＣＯＵＴを出力した様子を示している。そして、制御回路２２０が、デジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ０（＝最上位ビットＢＩＴ２－２：アナログデジタル変換器２００では最下位ビット）の値を保持し、出力している様子を示している。より具体的には、アナログ信号ＶＤＡＣの電圧値は比較基準電圧ＶＣＯＭよりも低い電圧値であるため、比較器２１０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを出力する。これにより、制御回路２２０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ０の値として保持し、デジタル信号ＯＵＴの値が変化した様子を示している。

　このようにして、制御回路２２０は、比較実行期間において、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって１ビットずつ順に比較器２１０から出力されたデジタル信号ＶＣＯＵＴを取得して、デジタル信号ＯＵＴのそれぞれのビットＢＩＴの値を保持する。そして、制御回路２２０は、最終的に保持したそれぞれのビットＢＩＴの値を、アナログデジタル変換器２００がアナログデジタル変換した入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴとして出力する。

　上述したアナログデジタル変換器２００の動作の説明では、デジタル信号ＯＵＴにおけるそれぞれのビットの判定完了タイミングにおいてそれぞれのビットＢＩＴの値を保持した後、つまり、最下位ビットＢＩＴ０の値が確定した後に、最終的に保持したそれぞれのビットＢＩＴの値を最終的な入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴとして出力する動作について説明した。つまり、アナログデジタル変換器２００が、パラレル形式でデジタル信号ＯＵＴを出力するアナログデジタル変換器である場合の動作について説明した。しかし、アナログデジタル変換器２００が、シリアル出力の形式でデジタル信号ＯＵＴを出力するアナログデジタル変換器である場合も考えられる。この場合、アナログデジタル変換器２００は、最終的な入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴを、それぞれのビットＢＩＴの判定結果を得るごとに順次出力する。

　以降、アナログデジタル変換器２００は、上述したサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号ＶＩＮの電圧値を順次アナログデジタル変換する。図１７では、アナログデジタル変換器２００が、タイミングｔ４から次の入力信号ＶＩＮのサンプリングを開始し、タイミングｔ５からアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較する比較動作を開始している。そして、図１７では、タイミングｔ５～タイミングｔ６までの比較実行期間において、次に入力された入力信号ＶＩＮの電圧値に基づいて比較動作を行い、その判定に従ってそれぞれのビットＢＩＴの値を保持している。

　なお、図１７に示したように、アナログデジタル変換器２００では、制御回路２２０が、現在アナログデジタル変換している入力信号ＶＩＮにおける最下位ビット（ＬＳＢ）に対応するデジタル信号ＶＣＯＵＴを取得して全てのビットＢＩＴの値を保持した後であれば、いかなるタイミングから次の入力信号ＶＩＮのサンプリングおよび次の入力信号ＶＩＮの電圧値に基づいた比較動作を開始してもよい。なお、図１７では、タイミングｔ４からのビットＢＩＴ０の出力が、次の入力信号ＶＩＮのサンプリング期間中に終了している様子を示しているが、例えば、次の入力信号ＶＩＮのサンプリング期間が短い場合には、ビットＢＩＴ０を出力しているタイミングと、次の入力信号ＶＩＮのサンプリングを完了して比較動作を開始するタイミングｔ５とが重なることもあり得る。ただし、タイミングｔ４からのビットＢＩＴ０の出力は、次の入力信号ＶＩＮに対応するビットＢＩＴ２の出力には重ならない。

　続いて、アナログデジタル変換器２００が２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作について説明する。図１８は、本発明のアナログデジタル変換器２００の別の動作（アナログデジタル変換の動作）の一例を示したタイミングチャートである。図１８は、デジタルアナログ変換器１００が、ゲインを１／２倍に調整して入力信号ＶＩＮの電圧値に加算したアナログ信号ＶＤＡＣを出力することにより、アナログデジタル変換器２００における入出力ゲインが２倍である場合の動作の一例である。

　図１８にも、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合と同様に、アナログデジタル変換器２００が入力信号ＶＩＮの電圧値をアナログデジタル変換するときのそれぞれの動作期間におけるそれぞれの信号を示している。なお、図１８の説明においても、それぞれの信号における信号レベルの意味や、信号レベルに応じたそれぞれの構成要素の動作は、図１７の説明と同様であるのとする。

　以下の説明においては、図３に示した、ゲインが１／２倍の場合にデジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの電圧値を参照し、アナログデジタル変換器２００におけるそれぞれの動作期間のアナログ信号ＶＤＡＣと比較基準電圧ＶＣＯＭとの関係も説明する。そして、以下の説明においては、デジタルアナログ変換器１００のゲインが１／２倍のときに用いられる容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応する３ビットのデジタル信号Ｄ（デジタル信号Ｄ１、デジタル信号Ｄ０、およびデジタル信号ＤＡ１）の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器１００が１／２倍のゲイン値で出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する場合には、容量Ｃ２に対応するデジタル信号Ｄ２は、全ての動作期間において、“Ｌｏｗ”レベルを維持して変化しないため、適宜説明を省略する。

　アナログデジタル変換器２００がアナログデジタル変換の動作を開始すると、まず、制御回路２２０は、サンプリング期間において、入力信号ＶＩＮの電圧値がサンプリングされ、デジタルアナログ変換器１００内の容量部１１０に備えた容量Ｃ０～容量Ｃ２および容量ＣＡ１の全ての容量Ｃに、タイミングｔ１における電荷が保持される。この場合のそれぞれの構成要素の動作は、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様である。従って、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合におけるサンプリング期間の動作に関する詳細な説明は省略する。

　そして、制御回路２２０は、比較実行期間において、まず、タイミングｔ１から、デジタル信号Ｄ１を“Ｈｉｇｈ”レベルにし、デジタル信号Ｄ０およびデジタル信号ＤＡ１のそれぞれを“Ｌｏｗ”レベルで維持する。つまり、制御回路２２０は、３ビットのデジタル信号Ｄの値を“１００”にする。これにより、デジタルアナログ変換器１００では、スイッチＳＷ１によって容量Ｃ１の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷ０およびスイッチＳＷＡ１のそれぞれによって容量Ｃ０および容量ＣＡ１のそれぞれの第２の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣは、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦのノードに接続された容量Ｃ１の容量値（＝２Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（２／７．５）Ｃｕ×ＶＲＥＦ）を加算した出力レベル４の電圧値となる。図１８においては、アナログ信号ＶＤＡＣの電圧値が、出力レベル４の電圧値（ＶＩＮ＋（２／７．５）Ｃｕ×ＶＲＥＦ）になる様子を示している。

　そして、比較器２１０は、このときのアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。図１８においては、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様に、比較器２１０が、タイミングｔ２において、アナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較してデジタル信号ＶＣＯＵＴを出力した様子を示している。そして、制御回路２２０が、デジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴの最上位ビットＢＩＴ２の値を保持し、出力している様子を示している。より具体的には、アナログ信号ＶＤＡＣの電圧値は比較基準電圧ＶＣＯＭよりも低い電圧値であるため、比較器２１０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを出力する。これにより、制御回路２２０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴの最上位ビットＢＩＴ２の値として保持し、デジタル信号ＯＵＴの値が変化した様子を示している。

　なお、制御回路２２０は、タイミングｔ２において、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ１の値を切り替えるか否かを決定する。なお、制御回路２２０がデジタル信号Ｄ１の値を切り替えるか否かを決定する際の考え方は、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においてデジタル信号Ｄ２やデジタル信号Ｄ１の値を切り替えるか否かを決定する際の考え方と同様である。つまり、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ２においてデジタル信号Ｄ１の値を“Ｌｏｗ”レベルにする。一方、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ２においてデジタル信号Ｄ１の値を“Ｈｉｇｈ”レベルで維持する。また、制御回路２２０は、タイミングｔ２から、デジタル信号Ｄ０を“Ｈｉｇｈ”レベルにする。なお、制御回路２２０は、デジタル信号ＤＡ１を　“Ｌｏｗ”レベルで維持する。

　これにより、制御回路２２０は、タイミングｔ２における比較結果（デジタル信号ＶＣＯＵＴ）に応じて、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様に、３ビットのデジタル信号Ｄの値を“０１０”または“１１０”のいずれかの値にする。つまり、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ２からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値から（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ減算した上式（１２）で表される出力レベル２の電圧値（ＶＩＮ＋（１／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。一方、制御回路２２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ２からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値に（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した出力レベル６の電圧値（ＶＩＮ＋（３／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。

　図１８においては、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルであるため、制御回路２２０は、タイミングｔ２から、３ビットのデジタル信号Ｄの値を“１１０”にする。つまり、制御回路２２０は、デジタル信号Ｄ１の値を“Ｈｉｇｈ”レベルで維持し、デジタル信号Ｄ０を“Ｈｉｇｈ”レベルにし、デジタル信号ＤＡ１を“Ｌｏｗ”レベルで維持する。これにより、デジタルアナログ変換器１００では、スイッチＳＷ１によって容量Ｃ１の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷ０によって容量Ｃ０の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷＡ１によって容量ＣＡ１の第２の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣは、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦのノードに接続された容量Ｃ１および容量Ｃ０の合計の容量値（＝３Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３／７．５）Ｃｕ×ＶＲＥＦ）を加算した出力レベル６の電圧値となる。図１８においては、アナログ信号ＶＤＡＣの電圧値が、出力レベル６の電圧値（ＶＩＮ＋（３／７．５）Ｃｕ×ＶＲＥＦ）になる様子を示している。

　そして、比較器２１０は、このときのアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。図１８においては、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様に、比較器２１０が、タイミングｔ３において、アナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較してデジタル信号ＶＣＯＵＴを出力した様子を示している。そして、制御回路２２０が、デジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ１（＝最上位ビットＢＩＴ２－１）の値を保持し、タイミングｔ３のときに保持し、出力している様子を示している。より具体的には、アナログ信号ＶＤＡＣの電圧値は比較基準電圧ＶＣＯＭよりも低い電圧値であるため、比較器２１０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを出力する。これにより、制御回路２２０が“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ１の値として保持し、デジタル信号ＯＵＴの値が変化した様子を示している。

　なお、制御回路２２０は、タイミングｔ３において、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ０の値を切り替えるか否かを決定する。なお、制御回路２２０がデジタル信号Ｄ０の値を切り替えるか否かを決定する際の考え方は、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においてデジタル信号Ｄ２やデジタル信号Ｄ１の値を切り替えるか否かを決定する際の考え方と同様である。また、制御回路２２０は、タイミングｔ３から、デジタル信号ＤＡ１を“Ｈｉｇｈ”レベルにする。

　これにより、制御回路２２０は、タイミングｔ３における比較結果（デジタル信号ＶＣＯＵＴ）に応じて、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様に、３ビットのデジタル信号Ｄの値を変更する。より具体的には、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“０１０”である場合には、タイミングｔ３から、３ビットのデジタル信号Ｄの値を“００１”または“０１１”のいずれかの値にする。一方、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“１１０”である場合には、タイミングｔ３から、３ビットのデジタル信号Ｄの値を“１０１”または“１１１”のいずれかの値にする。

　つまり、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“０１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値から（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ減算した上式（１１）で表される出力レベル１の電圧値（ＶＩＮ＋（０．５／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。一方、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“０１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値に（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した出力レベル３の電圧値（ＶＩＮ＋（１．５／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。

　また、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“１１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値から（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ減算した出力レベル５の電圧値（ＶＩＮ＋（２．５／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。一方、制御回路２２０は、現在の３ビットのデジタル信号Ｄの値が“１１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、タイミングｔ３からのアナログ信号ＶＤＡＣの電圧値を、現在の電圧値に（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した上式（１３）で表される出力レベル７の電圧値（ＶＩＮ＋（３．５／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。

　図１８においては、現在の３ビットのデジタル信号Ｄの値が“１１０”であり、比較器２１０から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルであるため、制御回路２２０は、タイミングｔ３から、３ビットのデジタル信号Ｄの値を“１１１”にする。つまり、制御回路２２０は、デジタル信号Ｄ１の値を“Ｈｉｇｈ”レベルで維持し、デジタル信号Ｄ０を“Ｈｉｇｈ”レベルで維持し、デジタル信号ＤＡ１を“Ｈｉｇｈ”レベルにする。これにより、デジタルアナログ変換器１００では、スイッチＳＷ１によって容量Ｃ１の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷ０によって容量Ｃ０の第２の端子が参照電圧ＶＲＥＦのノードに接続され、スイッチＳＷＡ１によって容量ＣＡ１の第２の端子が参照電圧ＶＲＥＦのノードに接続される。このため、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣは、入力信号ＶＩＮの電圧値（＝ＶＩＮ）に、全ての容量Ｃの合計の容量値（＝７．５Ｃｕ）と、参照電圧ＶＲＥＦのノードに接続された容量Ｃ１、容量Ｃ０、および容量ＣＡ１の合計の容量値（＝３．５Ｃｕ）との比に応じた参照電圧ＶＲＥＦの電圧値（＝（３．５／７．５）Ｃｕ×ＶＲＥＦ）を加算した、上式（１３）で表される出力レベル７の電圧値となる。図１８においては、アナログ信号ＶＤＡＣの電圧値が、出力レベル７の電圧値（ＶＩＮ＋（３．５／７．５）Ｃｕ×ＶＲＥＦ）になる様子を示している。

　そして、比較器２１０は、このときのアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２０に出力する。図１８においては、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様に、比較器２１０が、タイミングｔ４において、アナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較してデジタル信号ＶＣＯＵＴを出力した様子を示している。そして、制御回路２２０が、デジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ０（＝最上位ビットＢＩＴ２－２：アナログデジタル変換器２００では最下位ビット）の値を保持し、出力している様子を示している。より具体的には、アナログ信号ＶＤＡＣの電圧値は比較基準電圧ＶＣＯＭの電圧値以上の電圧値であるため、比較器２１０が“Ｈｉｇｈ”レベルのデジタル信号ＶＣＯＵＴを出力する。これにより、制御回路２２０が“Ｈｉｇｈ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ０の値として保持し、デジタル信号ＯＵＴの値が変化した様子を示している。

　このようにして、制御回路２２０は、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においても、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合と同様に、比較実行期間において、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって１ビットずつ順に比較器２１０から出力されたデジタル信号ＶＣＯＵＴを取得して、デジタル信号ＯＵＴのそれぞれのビットＢＩＴの値を保持する。そして、制御回路２２０は、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においても、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合と同様に、最終的に保持したそれぞれのビットＢＩＴの値を、アナログデジタル変換器２００がアナログデジタル変換した入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴとして出力する。

　以降、アナログデジタル変換器２００は、上述した２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合におけるサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号ＶＩＮの電圧値を順次アナログデジタル変換する。図１８でも、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様に、アナログデジタル変換器２００が、タイミングｔ４から次の入力信号ＶＩＮのサンプリングを開始し、タイミングｔ５からアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値とを比較する比較動作を開始している。そして、図１８でも、図１７に示した１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様に、タイミングｔ５～タイミングｔ６までの比較実行期間において、次に入力された入力信号ＶＩＮに基づいて比較動作を行い、その判定に従ってそれぞれのビットＢＩＴの値を保持している。

　なお、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においても、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合と同様に、アナログデジタル変換器２００は、制御回路２２０が全てのビットＢＩＴの値を保持した後であれば、いかなるタイミングから次の入力信号ＶＩＮのサンプリングおよび次の入力信号ＶＩＮの電圧値に基づいた比較動作を開始してもよい。

　このように、アナログデジタル変換器２００では、デジタルアナログ変換器１００が出力した１倍または１／２倍にゲイン調整したアナログ信号ＶＤＡＣを用いて、入出力ゲインを１倍または２倍に調整して入力信号ＶＩＮをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成する。ここで、アナログデジタル変換器２００において用いるデジタルアナログ変換器１００は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、デジタルアナログ変換器１００を形成するために要する面積の増大を抑えることができる。このことにより、アナログデジタル変換器２００も、形成するために要する面積の増大を抑えて実現することができる。アナログデジタル変換器２００では、デジタルアナログ変換器１００の構成によって、アナログデジタル変換器２００でゲイン調整するため、１倍にゲイン調整されたデジタル値ＯＵＴに対してデジタルの信号処理で２倍にゲイン調整する（つまり、ビットシフトする）よりも、Ｓ／Ｎ（Ｓｉｇｎａｌ／Ｎｏｉｓｅ）特性や歪み特性の低下を抑えることができる。

　なお、上述したアナログデジタル変換器２００では、デジタルアナログ変換器１００を用いた構成について説明した。しかし、本発明のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、上述したデジタルアナログ変換器１００に限定されるものではない。つまり、本発明のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、例えば、上述したデジタルアナログ変換器１０１やデジタルアナログ変換器１０２など、上述したいかなる構成の本発明のデジタルアナログ変換器を用いてもよい。

　また、上述したアナログデジタル変換器２００では、１つのデジタルアナログ変換器１００を備え、デジタルアナログ変換器１００が出力したアナログ信号ＶＤＡＣを、比較器２１０が比較する一方の信号として入力する構成について説明した。しかし、本発明のアナログデジタル変換器において用いるデジタルアナログ変換器の数は１つに限定されるものではなく、比較器が比較する両方の信号のそれぞれに異なるデジタルアナログ変換器が出力したアナログ信号ＶＤＡＣを入力する構成にすることもできる。

（アナログデジタル変換器の変形例）
　ここで、比較器が比較する両方の信号のそれぞれに異なるデジタルアナログ変換器が出力したアナログ信号ＶＤＡＣを入力する構成のアナログデジタル変換器の一例について説明する。図１９は、本発明のアナログデジタル変換器の変形例の構成の一例を示したブロック図である。図１９に示したアナログデジタル変換器２０１は、２つのデジタルアナログ変換器１００（デジタルアナログ変換器１００Ｐおよびデジタルアナログ変換器１００Ｎ）と、比較器２１１と、制御回路２２１とを備えている。アナログデジタル変換器２０１は、３ビットの分解能の２つのデジタルアナログ変換器１００を用いることによって、４ビットの分解能でデジタル信号ＯＵＴを出力するアナログデジタル変換器である。

　デジタルアナログ変換器１００Ｐおよびデジタルアナログ変換器１００Ｎのそれぞれは、上述したように、１倍または１／２倍にゲイン調整した参照電圧ＶＲＥＦに基づいた電圧値の３ビットの分解能のアナログ信号ＶＤＡＣを出力するデジタルアナログ変換器１００である。デジタルアナログ変換器１００Ｐは、ゲイン調整した参照電圧ＶＲＥＦに基づいた電圧値を入力信号ＶＩＮの電圧値に加算した３ビットの分解能のアナログ信号ＶＤＡＣＰを比較器２１１の一方の入力端子（以下、「正の入力端子」とする）に出力する。デジタルアナログ変換器１００Ｎは、ゲイン調整した参照電圧ＶＲＥＦに基づいた電圧値を比較基準電圧ＶＣＯＭの電圧値に加算した３ビットの分解能のアナログ信号ＶＤＡＣＮを比較器２１１の他方の入力端子（以下、「負の入力端子」とする）に出力する。

　比較器２１１は、図１６に示した比較器２１０と同じ構成の比較器である。ただし、比較器２１１は、正の入力端子に入力されたデジタルアナログ変換器１００Ｐからのアナログ信号ＶＤＡＣＰの電圧値と、負の入力端子に入力されたデジタルアナログ変換器１００Ｎからのアナログ信号ＶＤＡＣＮの電圧値とを比較する。比較器２１１は、比較したアナログ信号ＶＤＡＣＰの電圧値とアナログ信号ＶＤＡＣＮの電圧値との大小関係に応じた比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。より具体的には、比較器２１１は、アナログ信号ＶＤＡＣＰの電圧値が、アナログ信号ＶＤＡＣＮの電圧値以上の電圧値であるか、アナログ信号ＶＤＡＣＮよりも低い電圧値であるかを表すデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。例えば、比較器２１１は、アナログ信号ＶＤＡＣＰの電圧値がアナログ信号ＶＤＡＣＮの電圧値以上の電圧値である場合には、“Ｈｉｇｈ”レベルのデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。一方、比較器２１１は、アナログ信号ＶＤＡＣＰの電圧値がアナログ信号ＶＤＡＣＮよりも低い電圧値である場合には、“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。なお、アナログデジタル変換器２０１では、比較器２１１がアナログ信号ＶＤＡＣＰの電圧値とアナログ信号ＶＤＡＣＮの電圧値との大小関係を比較する方法や、比較器２１１の構成などに関しては、特に規定しない。

　制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタルアナログ変換器１００Ｐとデジタルアナログ変換器１００Ｎとのそれぞれに対応するデジタル信号Ｄを生成し、生成したそれぞれのデジタル信号Ｄを対応するデジタルアナログ変換器１００Ｐまたはデジタルアナログ変換器１００Ｎに出力する。より具体的には、制御回路２２１は、デジタルアナログ変換器１００Ｐに対応するデジタル信号ＤＰ（デジタル信号ＤＳＰ、デジタル信号Ｄ０Ｐ～デジタル信号Ｄ２Ｐ、およびデジタル信号ＤＡ１Ｐ）を生成し、生成したそれぞれのデジタル信号ＤＰをデジタルアナログ変換器１００Ｐに出力する。制御回路２２１が出力したデジタル信号ＤＰのそれぞれは、デジタルアナログ変換器１００Ｐ内のスイッチ部１２０に備えた対応するそれぞれのスイッチＳＷの制御端子に接続される。これにより、制御回路２２１は、デジタルアナログ変換器１００Ｐに、上述した３ビットの分解能のアナログ信号ＶＤＡＣＰを出力する動作をさせる。また、制御回路２２１は、デジタルアナログ変換器１００Ｎに対応するデジタル信号ＤＮ（デジタル信号ＤＳＮ、デジタル信号Ｄ０Ｎ～デジタル信号Ｄ２Ｎ、およびデジタル信号ＤＡ１Ｎ）を生成し、生成したそれぞれのデジタル信号ＤＮをデジタルアナログ変換器１００Ｎに出力する。制御回路２２１が出力したデジタル信号ＤＮのそれぞれは、デジタルアナログ変換器１００Ｎ内のスイッチ部１２０に備えた対応するそれぞれのスイッチＳＷの制御端子に接続される。これにより、制御回路２２１は、デジタルアナログ変換器１００Ｎに、上述した３ビットの分解能のアナログ信号ＶＤＡＣＮを出力する動作をさせる。

　なお、アナログデジタル変換器２０１では、制御回路２２１がデジタル信号ＤＰやデジタル信号ＤＮを生成する方法や構成、デジタルアナログ変換器１００Ｐやデジタルアナログ変換器１００Ｎを動作させる（制御する）方向や構成などに関しては、特に規定しない。また、アナログデジタル変換器２０１では、制御回路２２１がデジタルアナログ変換器１００Ｐとデジタルアナログ変換器１００Ｎとのそれぞれにおいて出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する際の倍率（１倍または１／２倍）を切り替える方法に関しても、特に規定しない。例えば、制御回路２２１は、外部の信号処理回路からの制御に応じて、デジタルアナログ変換器１００Ｐとデジタルアナログ変換器１００Ｎとのそれぞれが出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する際の倍率を切り替える構成であってもよい。

　制御回路２２１も、アナログデジタル変換器２００に備えた制御回路２２０と同様のＳＡＲ論理回路である。従って、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいて、アナログ信号ＶＤＡＣＰの電圧値とアナログ信号ＶＤＡＣＮの電圧値と差の大きさを逐次判定する。言い換えれば、制御回路２２１も、制御回路２２０と同様に、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいてアナログデジタル変換する対象の入力信号ＶＩＮの電圧値の大きさを逐次判定する。制御回路２２１は、最終的に判定した入力信号ＶＩＮの電圧値の大きさを表す値を、アナログデジタル変換器２０１が入力信号ＶＩＮをアナログデジタル変換した結果のデジタル信号ＯＵＴとして出力する。なお、アナログデジタル変換器２０１に備えたデジタルアナログ変換器１００Ｐは、３ビットの分解能のアナログ信号ＶＤＡＣＰを出力するデジタルアナログ変換器である。また、アナログデジタル変換器２０１に備えたデジタルアナログ変換器１００Ｎは、３ビットの分解能のアナログ信号ＶＤＡＣＮを出力するデジタルアナログ変換器である。このため、制御回路２２１は、入力信号ＶＩＮをアナログデジタル変換した結果として、４ビットの分解能のデジタル信号ＯＵＴを出力する。

　なお、アナログデジタル変換器２０１では、制御回路２２１が出力するデジタル信号ＯＵＴの構造などに関しては、特に規定しない。

　このような構成によって、アナログデジタル変換器２０１も、アナログデジタル変換器２００と同様に、逐次比較型のアナログデジタル変換器として構成される。なお、デジタルアナログ変換器１００Ｐは、上述したようにゲインを１倍または１／２倍に調整してアナログ信号ＶＤＡＣＰを出力する。また、デジタルアナログ変換器１００Ｎは、上述したように、ゲインを１倍または１／２倍に調整してアナログ信号ＶＤＡＣＮを出力する。このため、アナログデジタル変換器２０１は、入出力ゲインを１倍または２倍に調整して入力信号ＶＩＮをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成される。

　アナログデジタル変換器２０１でも、アナログデジタル変換器２００と同様に、入力信号ＶＩＮをアナログデジタル変換する際に、制御回路２２１が、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって１ビットずつ順にアナログデジタル変換過程における判定結果を得る。そして、アナログデジタル変換器２０１でも、アナログデジタル変換器２００と同様に、制御回路２２１が、最下位ビット（ＬＳＢ）の判定結果を得た後に、最終的な入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴを出力する。

　ここで、アナログデジタル変換器２０１の動作について説明する。ここでは、アナログデジタル変換器２０１が１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作について説明する。なお、以下の説明において２つのデジタルアナログ変換器１００に備えた不図示の構成要素のそれぞれを区別する場合には、構成要素に付与した符号に続いて「Ｐ」または「Ｎ」を示すことによって、デジタルアナログ変換器１００Ｐまたはデジタルアナログ変換器１００Ｎのいずれの構成要素であるのかを区別する。例えば、デジタルアナログ変換器１００Ｐに備えた容量Ｃ２は「容量Ｃ２Ｐ」と表し、デジタルアナログ変換器１００Ｎに備えたスイッチＳＷ０は「スイッチＳＷ０Ｎ」と表す。

　以下の説明においては、デジタルアナログ変換器１００のゲインが１倍のときに用いられる容量Ｃ２～容量Ｃ０の３つの容量Ｃに対応する３ビットのデジタル信号Ｄ（デジタル信号Ｄ２、デジタル信号Ｄ１、およびデジタル信号Ｄ０）の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器１００が１倍のゲイン値で出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する場合には、容量ＣＡ１に対応するデジタル信号ＤＡ１は、全ての動作期間において、“Ｌｏｗ”レベルを維持して変化しないため、適宜説明を省略する。

　アナログデジタル変換器２０１がアナログデジタル変換の動作を開始すると、まず、制御回路２２１は、サンプリング期間において、デジタル信号ＤＳＰとデジタル信号ＤＳＮとのそれぞれを“Ｈｉｇｈ”レベル、デジタル信号Ｄ２Ｐ～デジタル信号Ｄ０Ｐおよびデジタル信号ＤＡ１Ｐとデジタル信号Ｄ２Ｎ～デジタル信号Ｄ０Ｎおよびデジタル信号ＤＡ１Ｎのそれぞれを“Ｌｏｗ”レベルにする。これにより、デジタルアナログ変換器１００Ｐでは、スイッチＳＷＳＰによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣＰのノードとが接続され、スイッチＳＷ２Ｐ～スイッチＳＷ０ＰおよびスイッチＳＷＡ１Ｐによって容量Ｃ２Ｐ～容量Ｃ０Ｐおよび容量ＣＡ１Ｐのそれぞれの第２の端子が接地電位のノードに接続される。そして、デジタルアナログ変換器１００Ｐでは、容量Ｃ２Ｐ～容量Ｃ０Ｐおよび容量ＣＡ１Ｐのそれぞれに、入力信号ＶＩＮの電位と接地電位との電位差に応じた電荷が充電される。一方、デジタルアナログ変換器１００Ｎでは、スイッチＳＷＳＮによって比較基準電圧ＶＣＯＭの入力端子とアナログ信号ＶＤＡＣＮのノードとが接続され、スイッチＳＷ２Ｎ～スイッチＳＷ０ＮおよびスイッチＳＷＡ１Ｎによって容量Ｃ２Ｎ～容量Ｃ０Ｎおよび容量ＣＡ１Ｎのそれぞれの第２の端子が接地電位のノードに接続される。そして、デジタルアナログ変換器１００Ｎでは、容量Ｃ２Ｎ～容量Ｃ０Ｎおよび容量ＣＡ１Ｎのそれぞれに、比較基準電圧ＶＣＯＭの電位と接地電位との電位差に応じた電荷が充電される。

　その後、制御回路２２１は、デジタル信号ＤＳＰとデジタル信号ＤＳＮを“Ｌｏｗ”レベルにする。これにより、デジタルアナログ変換器１００Ｐでは、スイッチＳＷＳＰによって入力信号ＶＩＮの入力端子とアナログ信号ＶＤＡＣＰのノードとの接続が切られる。そして、デジタルアナログ変換器１００Ｐでは、入力信号ＶＩＮの電圧値がサンプリングされ、容量Ｃ２Ｐ～容量Ｃ０Ｐおよび容量ＣＡ１Ｐの全ての容量Ｃに、入力信号ＶＩＮによる電荷が保持される。一方、デジタルアナログ変換器１００Ｎでは、スイッチＳＷＳＮによって比較基準電圧ＶＣＯＭの入力端子とアナログ信号ＶＤＡＣＮのノードとの接続が切られる。そして、デジタルアナログ変換器１００Ｎでは、比較基準電圧ＶＣＯＭの電圧値がサンプリングされ、容量Ｃ２Ｎ～容量Ｃ０Ｎおよび容量ＣＡ１Ｎの全ての容量Ｃに、比較基準電圧ＶＣＯＭによる電荷が保持される。

　そして、比較実行期間において、まず、比較器２１１は、デジタルアナログ変換器１００Ｐから出力されたアナログ信号ＶＤＡＣＰの電圧値と、デジタルアナログ変換器１００Ｎから出力されたアナログ信号ＶＤＡＣＮの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。これにより、制御回路２２１が“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴの最上位ビットＢＩＴ３の値として保持する。

　なお、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ２Ｐの値を切り替えるかデジタル信号Ｄ２Ｎの値を切り替えるかを決定する。より具体的には、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、デジタル信号Ｄ２Ｎの値を“Ｈｉｇｈ”レベルにする。一方、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、デジタル信号Ｄ２Ｐの値を“Ｈｉｇｈ”レベルにする。

　これにより、制御回路２２１は、デジタル信号ＶＣＯＵＴに応じて、デジタル信号Ｄ２Ｐまたはデジタル信号Ｄ２Ｎのいずれか一方の値を“０”から“１”に変更する。つまり、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、アナログ信号ＶＤＡＣＮの電圧値を、現在の電圧値に（４／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値（ＶＣＯＭ＋（４／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。一方、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、アナログ信号ＶＤＡＣＰの電圧値を、現在の電圧値に（４／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値（ＶＩＮ＋（４／７．５）Ｃｕ×ＶＲＥＦ）に切り替える。

　そして、比較器２１１は、このときのアナログ信号ＶＤＡＣＰの電圧値とアナログ信号ＶＤＡＣＮの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。これにより、制御回路２２１が“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ２の値として保持する。

　なお、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ１Ｐの値を切り替えるかデジタル信号Ｄ１Ｎの値を切り替えるかを決定する。より具体的には、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、デジタル信号Ｄ１Ｎの値を“Ｈｉｇｈ”レベルにする。一方、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、デジタル信号Ｄ１Ｐの値を“Ｈｉｇｈ”レベルにする。

　これにより、制御回路２２１は、デジタル信号ＶＣＯＵＴに応じて、デジタル信号Ｄ１Ｐまたはデジタル信号Ｄ１Ｎのいずれか一方の値を“０”から“１”に変更する。つまり、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、アナログ信号ＶＤＡＣＮの電圧値を、現在の電圧値に（２／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値に切り替える。一方、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、アナログ信号ＶＤＡＣＰの電圧値を、現在の電圧値に（２／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値に切り替える。

　そして、比較器２１１は、このときのアナログ信号ＶＤＡＣＰの電圧値とアナログ信号ＶＤＡＣＮの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。これにより、制御回路２２１が“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ１の値として保持する。

　なお、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ０Ｐの値を切り替えるかデジタル信号Ｄ０Ｎの値を切り替えるかを決定する。より具体的には、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、デジタル信号Ｄ０Ｎの値を“Ｈｉｇｈ”レベルにする。一方、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、デジタル信号Ｄ０Ｐの値を“Ｈｉｇｈ”レベルにする。

　これにより、制御回路２２１は、デジタル信号ＶＣＯＵＴに応じて、デジタル信号Ｄ０Ｐまたはデジタル信号Ｄ０Ｎのいずれか一方の値を“０”から“１”に変更する。つまり、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｈｉｇｈ”レベルである場合には、アナログ信号ＶＤＡＣＮの電圧値を、現在の電圧値に（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値に切り替える。一方、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴが“Ｌｏｗ”レベルである場合には、アナログ信号ＶＤＡＣＰの電圧値を、現在の電圧値に（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値に切り替える。

　そして、比較器２１１は、このときのアナログ信号ＶＤＡＣＰの電圧値とアナログ信号ＶＤＡＣＮの電圧値とを比較した比較結果を表すデジタル信号ＶＣＯＵＴを制御回路２２１に出力する。これにより、制御回路２２１が“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルのデジタル信号ＶＣＯＵＴを取得してデジタル信号ＯＵＴのビットＢＩＴ０の値として保持する。

　このようにして、制御回路２２１は、比較実行期間において、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって１ビットずつ順に比較器２１１から出力されたデジタル信号ＶＣＯＵＴを取得して、デジタル信号ＯＵＴのそれぞれのビットＢＩＴの値を保持する。そして、制御回路２２１は、最終的に保持したそれぞれのビットＢＩＴの値を、アナログデジタル変換器２０１がアナログデジタル変換した入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴとして出力する。

　以降、アナログデジタル変換器２０１は、上述したサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号ＶＩＮの電圧値を順次アナログデジタル変換する。なお、アナログデジタル変換器２０１は、制御回路２２１が全てのビットＢＩＴの値を保持した後であれば、いかなるタイミングから次の入力信号ＶＩＮのサンプリングおよび次の入力信号ＶＩＮの電圧値に基づいた比較動作を開始してもよい。

　なお、上述したアナログデジタル変換器２０１の動作の説明は、アナログデジタル変換器２０１がパラレル形式でデジタル信号ＯＵＴを出力するアナログデジタル変換器である場合の動作である。しかし、アナログデジタル変換器２０１においても、上述したアナログデジタル変換器２００と同様に、シリアル出力の形式でデジタル信号ＯＵＴを出力するアナログデジタル変換器である場合も考えられる。この場合のアナログデジタル変換器２０１も、上述したアナログデジタル変換器２００と同様に、最終的な入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴを、それぞれのビットＢＩＴの判定結果を得るごとに順次出力する。

　続いて、アナログデジタル変換器２０１が２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作について説明する。以下の説明においては、デジタルアナログ変換器１００のゲインが１／２倍のときに用いられる容量Ｃ０～容量Ｃ１および容量ＣＡ１の３つの容量Ｃに対応する３ビットのデジタル信号Ｄ（デジタル信号Ｄ１、デジタル信号Ｄ０、およびデジタル信号ＤＡ１）の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器１００が１／２倍のゲイン値で出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する場合には、容量Ｃ２に対応するデジタル信号Ｄ２は、全ての動作期間において、“Ｌｏｗ”レベルを維持して変化しないため、適宜説明を省略する。

　アナログデジタル変換器２０１がアナログデジタル変換の動作を開始すると、まず、制御回路２２１は、サンプリング期間において、入力信号ＶＩＮの電圧値がサンプリングされる。この場合のそれぞれの構成要素の動作は、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合の動作と同様である。従って、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合におけるサンプリング期間の動作に関する詳細な説明は省略する。

　その後、同様にして、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ０Ｐまたはデジタル信号Ｄ０Ｎのいずれか一方の値を“０”から“１”に変更する。これにより、制御回路２２１は、アナログ信号ＶＤＡＣＰまたはアナログ信号ＶＤＡＣＮの電圧値を、現在の電圧値に（１／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値に切り替える。

　その後、同様にして、制御回路２２１は、比較器２１１から出力されたデジタル信号ＶＣＯＵＴに基づいてデジタル信号ＤＡ１Ｐまたはデジタル信号ＤＡ１Ｎのいずれか一方の値を“０”から“１”に変更する。これにより、制御回路２２１は、アナログ信号ＶＤＡＣＰまたはアナログ信号ＶＤＡＣＮの電圧値を、現在の電圧値に（０．５／７．５）Ｃｕ×ＶＲＥＦの電圧値だけ加算した電圧値に切り替える。

　このようにして、制御回路２２１は、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においても、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合と同様に、比較実行期間において、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって１ビットずつ順に比較器２１１から出力されたデジタル信号ＶＣＯＵＴを取得して、デジタル信号ＯＵＴのそれぞれのビットＢＩＴの値を保持する。そして、制御回路２２１は、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においても、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合と同様に、最終的に保持したそれぞれのビットＢＩＴの値を、アナログデジタル変換器２０１がアナログデジタル変換した入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴとして出力する。

　以降、アナログデジタル変換器２０１は、上述したサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号ＶＩＮの電圧値を順次アナログデジタル変換する。なお、２倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合においても、１倍のゲイン値で入力信号ＶＩＮの電圧値をアナログデジタル変換する場合と同様に、アナログデジタル変換器２０１は、制御回路２２１が全てのビットＢＩＴの値を保持した後であれば、いかなるタイミングから次の入力信号ＶＩＮのサンプリングおよび次の入力信号ＶＩＮの電圧値に基づいた比較動作を開始してもよい。

　このように、アナログデジタル変換器２０１では、デジタルアナログ変換器１００を２つ用いることによって、４ビットの分解能でデジタル信号ＯＵＴを出力する逐次比較型のアナログデジタル変換器として構成する。なお、デジタルアナログ変換器１００Ｐおよびデジタルアナログ変換器１００Ｎのそれぞれは、ゲインを１倍または１／２倍に調整してアナログ信号ＶＤＡＣＰおよびアナログ信号ＶＤＡＣＮのそれぞれを出力するため、アナログデジタル変換器２０１は、入出力ゲインを１倍または２倍に調整して入力信号ＶＩＮをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成される。ここで、アナログデジタル変換器２０１において用いるデジタルアナログ変換器１００Ｐおよびデジタルアナログ変換器１００Ｎのそれぞれは、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、それぞれのデジタルアナログ変換器１００を形成するために要する面積の増大を抑えることができる。このことにより、アナログデジタル変換器２０１も、アナログデジタル変換器２００と同様に、形成するために要する面積の増大を抑えて実現することができる。しかも、アナログデジタル変換器２０１も、アナログデジタル変換器２００と同様に、デジタルアナログ変換器１００の構成によって、アナログデジタル変換器２０１でゲイン調整するため、１倍にゲイン調整されたデジタル値ＯＵＴに対してデジタルの信号処理で２倍にゲイン調整する（つまり、ビットシフトする）よりも、Ｓ／Ｎ特性や歪み特性の低下を抑えることができる。

　本発明のアナログデジタル変換器によれば、デジタルアナログ変換器（例えば、デジタルアナログ変換器１００）と、一方の入力端子に入力されたデジタルアナログ変換器（例えば、デジタルアナログ変換器１００）が出力したアナログ信号（アナログ信号ＶＤＡＣ）の電圧値と、他方の入力端子に入力された比較対象の電圧（例えば、比較基準電圧ＶＣＯＭ）の電圧値との大小関係を比較する比較器（比較器２１０）と、比較器２１０の比較結果に基づいて、入力された信号（例えば、入力信号ＶＩＮ）の電圧値の大きさを表す分解能のデジタル信号（デジタル信号ＯＵＴ）を出力するとともに、デジタルアナログ変換器（例えば、デジタルアナログ変換器１００）に備えたそれぞれのスイッチ（スイッチＳＷ）に対応する制御信号（デジタル信号Ｄ）を生成する制御回路（制御回路２２０）と、を備えるアナログデジタル変換器（例えば、アナログデジタル変換器２００）が構成される。

　上述したように、本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器を用いて、逐次比較型のアナログデジタル変換器として構成する。ここで、本発明のアナログデジタル変換器で用いる本発明のデジタルアナログ変換器は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。このことにより、本発明のアナログデジタル変換器も、形成するために要する面積の増大を抑えて実現することができる。本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器の構成によってデジタルアナログ変換器でゲイン調整するため、１倍にゲイン調整されたデジタル値ＯＵＴに対してデジタルの信号処理で２倍にゲイン調整する（つまり、ビットシフトする）よりも、Ｓ／Ｎ特性や歪み特性の低下を抑えることができる。

（信号処理装置）
　次に、本発明のアナログデジタル変換器（逐次比較型のアナログデジタル変換器）を備えた信号処理装置について説明する。なお、以下の説明においては、デジタルアナログ変換器１００を用いたアナログデジタル変換器を備えた信号処理装置について説明する。図２０は、本発明の信号処理装置の構成の一例を示したブロック図である。図２０に示した信号処理装置３００は、デジタルアナログ変換器１００と、比較器２１０と、制御回路３２０と、信号処理回路３３０とを備えている。

　比較器２１０は、上述したように、デジタルアナログ変換器１００から出力されたアナログ信号ＶＤＡＣの電圧値と、入力された比較基準電圧ＶＣＯＭの電圧値とを比較し、比較したアナログ信号ＶＤＡＣの電圧値と比較基準電圧ＶＣＯＭの電圧値との大小関係に応じた比較結果を表すデジタル信号ＶＣＯＵＴを制御回路３２０に出力する。

　制御回路３２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいて、デジタル信号Ｄ（デジタル信号ＤＳ、デジタル信号Ｄ０～デジタル信号Ｄ２、およびデジタル信号ＤＡ１）を生成し、生成したそれぞれのデジタル信号Ｄをデジタルアナログ変換器１００に出力する。ただし、制御回路３２０は、信号処理回路３３０から出力されたデジタル信号ＤＧに応じて、デジタルアナログ変換器１００が出力するアナログ信号ＶＤＡＣの出力振幅をゲイン調整する際の倍率を、１倍または１／２倍のいずれか一方に切り替える構成である。つまり、制御回路３２０は、デジタルアナログ変換器１００が、信号処理回路３３０から出力されたデジタル信号ＤＧに応じた倍率でゲイン調整したアナログ信号ＶＤＡＣを出力させるためのデジタル信号Ｄを生成してデジタルアナログ変換器１００に出力する。制御回路２２０が出力したデジタル信号Ｄのそれぞれは、デジタルアナログ変換器１００内のスイッチ部１２０に備えた対応するそれぞれのスイッチＳＷの制御端子に接続される。これにより、制御回路３２０は、デジタルアナログ変換器１００に、信号処理回路３３０から出力されたデジタル信号ＤＧに応じた倍率でゲイン調整した３ビットの分解能のアナログ信号ＶＤＡＣを出力する動作をさせる。なお、信号処理装置３００では、制御回路３２０がデジタル信号Ｄを生成する方法や構成、デジタルアナログ変換器１００を動作させる（制御する）方向や構成などに関しては、特に規定しない。

　なお、制御回路３２０は、デジタルアナログ変換器１００に、出力するアナログ信号ＶＤＡＣに対してオフセット調整をするように動作させる（制御する）こともできる。例えば、制御回路３２０は、入力信号ＶＩＮの電圧値が所望の電圧値の範囲に対して低い場合には、入力信号ＶＩＮの電圧値を高くするようにオフセット調整させ、入力信号ＶＩＮの電圧値が所望の電圧値の範囲に対して高い場合には、入力信号ＶＩＮの電圧値を低くするようにオフセット調整させる。なお、信号処理装置３００では、制御回路３２０がデジタルアナログ変換器１００にオフセット調整をするように動作させる（制御する）方法や構成などに関しては、特に規定しない。

　制御回路３２０は、アナログデジタル変換器２００に備えた制御回路２２０と同様のＳＡＲ論理回路である。従って、制御回路３２０は、比較器２１０から出力されたデジタル信号ＶＣＯＵＴに基づいてアナログデジタル変換する対象の入力信号ＶＩＮの電圧値の大きさを逐次判定する。制御回路３２０は、最終的に判定した入力信号ＶＩＮの電圧値の大きさを表す値を、アナログデジタル変換器が入力信号ＶＩＮをアナログデジタル変換した結果のデジタル信号ＯＵＴとして出力する。信号処理装置３００では、制御回路３２０が出力したデジタル信号ＯＵＴは、信号処理回路３３０にも出力される。なお、信号処理装置３００では、制御回路３２０が出力するデジタル信号ＯＵＴの構造などに関しては、特に規定しない。

　信号処理装置３００では、デジタルアナログ変換器１００と、比較器２１０と、制御回路３２０との構成によって、アナログデジタル変換器２００と同様の逐次比較型のアナログデジタル変換器が構成されている。以下の説明においては、信号処理装置３００に構成された逐次比較型のアナログデジタル変換器を、「アナログデジタル変換器２０２」という。

　信号処理回路３３０は、アナログデジタル変換器２０２を構成する制御回路３２０から出力されたデジタル信号ＯＵＴに基づいて、アナログデジタル変換器２０２が次にアナログデジタル変換する際にゲイン調整するアナログ信号ＶＤＡＣのゲイン値を判定する。なお、信号処理回路３３０がアナログ信号ＶＤＡＣのゲイン値を判定するために用いるデジタル信号ＯＵＴは、１つであってもよいし、複数であってもよい。信号処理回路３３０は判定した結果に基づいて、ゲイン値の変更（切り替え）を指示するゲイン変更信号であるデジタル信号ＤＧを、制御回路３２０に出力する。より具体的には、信号処理回路３３０は、現在のゲインが１倍であり、デジタル信号ＯＵＴの値が入力信号の振幅（変動範囲）が小さいことを示す場合には、次にアナログデジタル変換する際のゲイン値を高くすると判定し、ゲイン値を２倍に切り替えることを表すデジタル信号ＤＧを制御回路３２０に出力する。一方、信号処理回路３３０は、現在のゲインが２倍であり、デジタル信号ＯＵＴの値が入力信号の振幅（変動範囲）が大きいことを示す場合には、次にアナログデジタル変換する際のゲイン値を低くすると判定し、ゲイン値を１倍に切り替えることを表すデジタル信号ＤＧを制御回路３２０に出力する。言い換えれば、信号処理回路３３０は、アナログ信号ＶＤＡＣをゲイン調整する現在のゲイン値と現在のデジタル信号ＯＵＴとに基づいて、アナログ信号ＶＤＡＣをゲイン調整する際のゲイン値を上げるか下げるか判定し、判定した結果を制御回路３２０（つまり、アナログデジタル変換器２０２）にフィードバックする。なお、信号処理回路３３０が複数のデジタル信号ＯＵＴに基づいて、アナログ信号ＶＤＡＣをゲイン調整する際のゲイン値を上げるか下げるか判定する場合には、以前のゲイン値と現在までのデジタル信号ＯＵＴとに基づいて判定し、判定した結果を制御回路３２０（アナログデジタル変換器２０２）にフィードバックする。これにより、制御回路３２０は、信号処理回路３３０から出力されたデジタル信号ＤＧに応じて、出力振幅を１倍または１／２倍のいずれか一方のゲイン値でゲイン調整したアナログ信号ＶＤＡＣをデジタルアナログ変換器１００に出力させる。

　このような構成によって、信号処理装置３００は、逐次比較型のアナログデジタル変換器２０２を備えた信号処理装置として構成される。そして、信号処理装置３００は、上述したようにアナログデジタル変換器２０２がアナログデジタル変換する際にアナログ信号ＶＤＡＣに対してゲイン調整するゲイン値をフィードバックする。これにより、信号処理装置３００は、最適な大きさの範囲にアナログデジタル変換された入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴを得ることができる。ここで、アナログデジタル変換器２０２において用いるデジタルアナログ変換器１００は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、デジタルアナログ変換器１００を形成するために要する面積の増大を抑えることができる。このことにより、信号処理装置３００も、形成するために要する面積の増大を抑えて実現することができる。

　なお、上述した信号処理装置３００では、デジタルアナログ変換器１００を用いて構成されるアナログデジタル変換器２０２を備えた構成について説明した。しかし、本発明の信号処理装置に備える逐次比較型のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、上述したデジタルアナログ変換器１００に限定されるものではない。つまり、本発明の信号処理装置に備える逐次比較型のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、例えば、上述したデジタルアナログ変換器１０１やデジタルアナログ変換器１０２など、上述したいかなる構成の本発明のデジタルアナログ変換器を用いてもよい。

　また、上述した信号処理装置３００では、アナログデジタル変換器２００と同様に１つのデジタルアナログ変換器１００を用いて構成されるアナログデジタル変換器２０２を備えた構成について説明した。しかし、本発明の信号処理装置に備えるアナログデジタル変換器において用いるデジタルアナログ変換器の数は１つに限定されるもではない。つまり、本発明の信号処理装置に備える逐次比較型のアナログデジタル変換器は、例えば、アナログデジタル変換器２０１などのように、２つのデジタルアナログ変換器を用いて構成される本発明のアナログデジタル変換器を備えてもよい。

　本発明の信号処理装置によれば、アナログデジタル変換器（例えば、アナログデジタル変換器２０２）と、アナログデジタル変換器２０２から出力されたデジタル信号（デジタル信号ＯＵＴ）に基づいて、アナログデジタル変換器２０２が次にアナログデジタル変換する際にゲイン調整するアナログデジタル変換器２０２内のデジタルアナログ変換器（例えば、デジタルアナログ変換器１００）が出力するアナログ信号（アナログ信号ＶＤＡＣ）の電圧値のゲイン値を判定し、判定した結果に基づいてゲイン値の変更を指示するゲイン変更信号（デジタル信号ＤＧ）を、アナログデジタル変換器２０２に出力する信号処理回路（信号処理回路３３０）と、を備え、アナログデジタル変換器２０２に備えた制御回路（制御回路３２０）は、デジタル信号ＤＧに応じて、デジタルアナログ変換器１００に備えたそれぞれのスイッチ（スイッチＳＷ）に対応する制御信号（デジタル信号Ｄ）を生成する、信号処理装置（例えば、信号処理装置３００）が構成される。

　上述したように、本発明の信号処理装置は、本発明のアナログデジタル変換器を備えて構成する。そして、本発明の信号処理装置は、備えている本発明のアナログデジタル変換器がアナログデジタル変換する際にアナログ信号ＶＤＡＣに対してゲイン調整するゲイン値をフィードバックする。これにより、本発明の信号処理装置では、最適な大きさの範囲にアナログデジタル変換された入力信号ＶＩＮの電圧値の大きさを表すデジタル信号ＯＵＴを得ることができる。ここで、本発明の信号処理装置に備える本発明のアナログデジタル変換器において用いる本発明のデジタルアナログ変換器は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。このことにより、本発明の信号処理装置も、形成するために要する面積の増大を抑えて実現することができる。しかも、本発明の信号処理装置に備える本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器の構成によって、本発明のデジタルアナログ変換器でゲイン調整するため、１倍にゲイン調整されたデジタル値ＯＵＴに対してデジタルの信号処理で２倍にゲイン調整する（つまり、ビットシフトする）よりも、Ｓ／Ｎ特性や歪み特性の低下を抑えることができる。

（固体撮像装置）
　次に、本発明のアナログデジタル変換器（逐次比較型のアナログデジタル変換器）を備えた固体撮像装置について説明する。なお、以下の説明においては、デジタルアナログ変換器１００を用いたアナログデジタル変換器２００を備えた固体撮像装置について説明する。図２１は、本発明の固体撮像装置の構成の一例を示したブロック図である。図２１に示した固体撮像装置４００は、画素アレイ部４１０と、画素選択部４２０と、アナログデジタル変換器２００とを備えている。

　固体撮像装置４００は、撮像した画素アレイ部４１０内に配置されている各画素から出力されたそれぞれの画素信号（アナログ信号）を、アナログデジタル変換器２００でアナログデジタル変換し、画素のデジタル値をデジタル信号ＯＵＴとして順次出力する。固体撮像装置４００は、１つのアナログデジタル変換器２００を備えた構成の固体撮像装置である。

　画素アレイ部４１０は、複数の画素が二次元の行列状に配置されている。画素アレイ部４１０に配置されているそれぞれの画素は、例えば、フォトダイオードなどの光電変換素子を備え、それぞれの画素に備えた光電変換素子は、一定の蓄積時間（露光時間）内に入射した光量に応じた光電変換信号を発生する。そして、画素アレイ部４１０は、画素選択部４２０からの読み出しの制御に従って、それぞれの画素が発生した光電変換信号に応じた画素信号を、対応する画素信号出力線ＰＩＸＯＵＴに出力する。図２１では、ｎ個（ｎ＝２以上の自然数、正の整数）の画素が配置されている画素アレイ部４１０を示している。画素アレイ部４１０に配置された画素には、赤色（Ｒ）の波長帯域の光を透過するオンチップカラーフィルタが貼付された画素（以下、「Ｒ画素」という）と、緑色（Ｇ）の波長帯域の光を透過するオンチップカラーフィルタが貼付された画素（以下、「Ｇ画素」という）と、青色（Ｂ）の波長帯域の光を透過するオンチップカラーフィルタが貼付された画素（以下、「Ｂ画素」という）とがある。それぞれの画素は、発生した光電変換信号に応じた画素信号を、対応する画素信号出力線ＰＩＸＯＵＴ（１）～画素信号出力線ＰＩＸＯＵＴ（ｎ）のそれぞれに出力する。例えば、画素アレイ部４１０に配置された１つ目の画素（Ｇ画素）は、発生した光電変換信号に応じた画素信号を、対応する画素信号出力線ＰＩＸＯＵＴ（１）に出力する。

　画素選択部４２０は、画素アレイ部４１０に配置されたそれぞれの画素を順次選択し、選択した画素から画素信号を読み出す。画素選択部４２０は、選択した画素から読み出されて対応する画素信号出力線ＰＩＸＯＵＴに出力された画素信号を取得し、取得した画素信号を入力信号ＶＩＮとして順次、アナログデジタル変換器２００に出力する。画素選択部４２０は、例えば、垂直走査回路や水平走査回路など、画素の選択と画素信号の読み出しに関する構成要素を備えている。垂直走査回路は、画素アレイ部４１０に配置された画素を画素アレイ部４１０の行ごとに駆動し、画素信号を画素信号出力線ＰＩＸＯＵＴに出力させる。水平走査回路は、画素アレイ部４１０に配置されたそれぞれの画素から対応する画素信号出力線ＰＩＸＯＵＴに出力されたそれぞれの行の画素信号を画素アレイ部４１０の列ごとに選択し、選択した画素信号を順次、入力信号ＶＩＮとしてアナログデジタル変換器２００に出力する。これにより、アナログデジタル変換器２００には、画素アレイ部４１０に配置されたそれぞれの画素が出力した画素信号に対応する入力信号ＶＩＮが、いわゆる、ラスター順に、順次出力される。なお、画素選択部４２０は、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：ＣＤＳ）処理によって画素信号のノイズを抑圧するＣＤＳ回路など、アナログ信号である画素信号に対して処理をする構成要素を含んで構成されてもよい。

　アナログデジタル変換器２００は、上述したように、入力された入力信号ＶＩＮをアナログデジタル変換し、デジタル信号ＯＵＴとして出力する。アナログデジタル変換器２００は、画素選択部４２０から順次出力された入力信号ＶＩＮをアナログデジタル変換した結果のデジタル信号ＯＵＴを順次、固体撮像装置４００の外部に出力する。

　ここで、固体撮像装置４００に備えたアナログデジタル変換器２００では、上述したように、１倍または１／２倍にゲイン調整した参照電圧ＶＲＥＦに基づいた電圧値を入力信号ＶＩＮの電圧値に加算した３ビットの分解能のアナログ信号ＶＤＡＣを出力するデジタルアナログ変換器１００を備えている。このため、固体撮像装置４００に備えたアナログデジタル変換器２００は、上述したように、デジタルアナログ変換器１００が出力した１倍または１／２倍にゲイン調整したアナログ信号ＶＤＡＣを用いて、入出力ゲインを１倍または２倍に調整して入力信号ＶＩＮをアナログデジタル変換することができる。従って、固体撮像装置４００では、アナログデジタル変換器２００に、画素アレイ部４１０に配置されたそれぞれの画素から出力される画素信号に対して１倍または２倍にゲイン調整してアナログデジタル変換をさせることができる。

　より具体的には、固体撮像装置４００では、アナログデジタル変換器２００に、画素アレイ部４１０に配置されたそれぞれの画素に対応する全ての画素信号に対して同じゲイン値でゲイン調整をしてアナログデジタル変換をさせることができる。例えば、固体撮像装置４００において暗いシーンを撮像した場合には、それぞれの画素から出力される画素信号が全体的に小さくなることが考えられる。この場合、固体撮像装置４００では、アナログデジタル変換器２００に、全ての画素信号（入力信号ＶＩＮ）に対して２倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。一方、固体撮像装置４００において明るいシーンを撮像した場合には、それぞれの画素から出力される画素信号が全体的に大きくなることが考えられる。この場合、固体撮像装置４００では、アナログデジタル変換器２００に、全ての画素信号に対して１倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。なお、固体撮像装置４００において撮像した明るいシーンが、例えば、全体的に白いシーンであり、それぞれの画素から出力される画素信号の値の差が小さい場合には、全ての画素信号に対して２倍のゲイン値でゲイン調整（またはオフセット調整）をしてアナログデジタル変換した方が有効なときもある。この場合、固体撮像装置４００では、アナログデジタル変換器２００に、全ての画素信号に対して２倍のゲイン値でゲイン調整（またはオフセット調整）をしてアナログデジタル変換をさせる。一方、固体撮像装置４００において撮像した明るいシーンが、例えば、全体的に色が多いシーンであり、それぞれの画素から出力される画素信号の値の差が大きい場合、固体撮像装置４００では、アナログデジタル変換器２００に、全ての画素信号に対して１倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。このように、固体撮像装置４００では、デジタル信号ＯＵＴを外部に出力するときに、撮像したシーンに応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号ＯＵＴを出力することができる。

　また、固体撮像装置４００では、上述したように、画素選択部４２０が、画素アレイ部４１０に配置されたそれぞれの画素が出力した画素信号に対応する入力信号ＶＩＮをラスター順に順次出力する。従って、固体撮像装置４００では、アナログデジタル変換器２００に入力信号ＶＩＮとして入力されるそれぞれの画素信号が、何色のオンチップカラーフィルタが貼付された画素が出力した画素信号であるかを認識することができる。このため、固体撮像装置４００では、アナログデジタル変換器２００に、画素アレイ部４１０に配置されたそれぞれの画素に対応するそれぞれの画素信号ごとに異なるゲイン値でゲイン調整をしてアナログデジタル変換をさせることもできる。例えば、画素アレイ部４１０に配置されたそれぞれの画素に貼付されたオンチップカラーフィルタにおいて、特定の色の波長帯域のみ光の透過特性が低いことが考えられる。この場合、固体撮像装置４００では、アナログデジタル変換器２００に、透過特性が低いオンチップカラーフィルタが貼付された画素の画素信号（入力信号ＶＩＮ）に対しては２倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせ、その他の画素の画素信号に対しては１倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。これにより、固体撮像装置４００では、デジタル信号ＯＵＴを外部に出力するときに、それぞれの画素の特性に応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号ＯＵＴを出力することができる。言い換えれば、固体撮像装置４００では、画素アレイ部４１０に配置されたそれぞれの画素の特性のずれによる影響が抑えられたデジタル信号ＯＵＴを出力することができる。

　なお、固体撮像装置４００においてそれぞれの画素信号ごとに異なるゲイン値でゲイン調整させる理由は、上述したような、特定の色の波長帯域のみ光の透過特性が低いという理由に限定されるものではない。例えば、固体撮像装置４００において撮像する画像のホワイトバランス調整や色相調整をする場合に、それぞれの画素信号ごとにゲイン値を変更して（切り替えて）ゲイン調整をしてもよい。この場合、固体撮像装置４００では、それぞれの画素信号に対応するデジタル信号ＯＵＴを出力するときに、ホワイトバランス調整や色相調整がされた画像に対応するデジタル信号ＯＵＴを出力することができる。

　なお、固体撮像装置４００では、アナログデジタル変換器２００にゲイン調整をさせるゲイン値を変更する（切り替える）構成に関しては、特に規定しない。例えば、固体撮像装置４００は、外部の信号処理回路からの制御に応じて、アナログデジタル変換器２００がゲイン調整する際のゲイン値を切り替える構成であってもよい。また、例えば、固体撮像装置４００に、上述した信号処理装置３００に備えた信号処理回路３３０と同様の機能を実現する不図示の信号処理回路を備え、アナログデジタル変換器２００が、不図示の信号処理回路からの指示に応じてゲイン調整する際のゲイン値を切り替える構成であってもよい。

　このような構成によって、固体撮像装置４００は、逐次比較型のアナログデジタル変換器２００を備えた固体撮像装置として構成される。そして、固体撮像装置４００は、上述したように、画素アレイ部４１０に配置されたそれぞれの画素から出力される画素信号に対してゲイン調整をしてアナログデジタル変換したデジタル信号ＯＵＴを、外部に順次出力する。つまり、固体撮像装置４００では、アナログデジタル変換器２００によって、画素アレイ部４１０に配置されたそれぞれの画素から出力される画素信号に対するゲイン調整をする。ここで、固体撮像装置４００に備えたアナログデジタル変換器２００において用いるデジタルアナログ変換器１００は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、デジタルアナログ変換器１００を形成するために要する面積の増大を抑えることができる。このことにより、固体撮像装置４００では、画素信号に対するゲイン調整の機能をアナログデジタル変換器２００の前段の回路（例えば、画素選択部４２０内）で実現するために増幅回路などを設ける必要がなく、増幅回路を設けるために必要な面積の増大や消費電力の増加を抑えた状態で、ゲイン調整の機能を付加することができる。しかも、固体撮像装置４００に備えたアナログデジタル変換器２００では、デジタルアナログ変換器１００の構成によってゲイン調整をする。このため、固体撮像装置４００では、画素信号に対して２倍にゲイン調整をする場合を比較すると、外部の信号処理回路などによってデジタルの信号処理で２倍にゲイン調整をする（つまり、ビットシフトする）よりも、Ｓ／Ｎ特性や歪み特性の低下を抑えることができる。また、固体撮像装置４００では、アナログデジタル変換器２００によって、それぞれの画素信号に対して適切なゲイン値でゲイン調整をすることができる。これにより、固体撮像装置４００では、撮像する画像の画質を向上させることができる。

　なお、上述した固体撮像装置４００では、アナログデジタル変換器２００を備えた構成について説明した。しかし、本発明の固体撮像装置に備えるアナログデジタル変換器は、上述したアナログデジタル変換器２００に限定されるものではない。つまり、本発明の固体撮像装置に備えるアナログデジタル変換器は、例えば、上述したアナログデジタル変換器２０１やアナログデジタル変換器２０２など、上述したいかなる構成の本発明のアナログデジタル変換器を備えてもよい。また、本発明の固体撮像装置に、例えば、上述した信号処理装置３００に備えた信号処理回路３３０を備えてもよい。すなわち、上述した固体撮像装置４００において、アナログデジタル変換器２００の代わりに信号処理装置３００を備える構成と同様の構成にしてもよい。

　また、上述した固体撮像装置４００では、１つのアナログデジタル変換器２００を備えた構成について説明した。しかし、本発明の固体撮像装置に備えるアナログデジタル変換器の数は１つに限定されるもではない。つまり、本発明の固体撮像装置に、複数の本発明のアナログデジタル変換器を備えてもよい。

（固体撮像装置の変形例）
　ここで、複数のアナログデジタル変換器（逐次比較型のアナログデジタル変換器）を備えた構成の固体撮像装置の一例について説明する。なお、以下の説明においても、固体撮像装置に、デジタルアナログ変換器１００を用いたアナログデジタル変換器２００を備えた構成について説明する。図２２は、本発明の固体撮像装置の変形例の構成の一例を示したブロック図である。図２２に示した固体撮像装置４０１は、画素アレイ部４１０と、複数の画素選択部４２１と、複数のアナログデジタル変換器２００とを備えている。

　なお、図２２に示した固体撮像装置４０１の構成要素には、図２１に示した固体撮像装置４００の構成要素と同様の構成要素も含まれている。従って、固体撮像装置４０１の構成要素において、固体撮像装置４００の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。

　固体撮像装置４０１も、固体撮像装置４００と同様に、撮像した画素アレイ部４１０内に配置されている各画素から出力されたそれぞれの画素信号をアナログデジタル変換して、画素のデジタル値をデジタル信号ＯＵＴとして順次出力する。ただし、固体撮像装置４０１では、画素アレイ部４１０内に配置されている予め定めた画素の領域（以下、「画素領域」という）ごとに、対応する１つのアナログデジタル変換器２００を備えている。ここで、画素領域は、例えば、画素アレイ部４１０において同じ１列または複数列に含まれる画素の領域を１つの画素領域としてもよい。また、画素領域は、例えば、画素アレイ部４１０における予め定めた行数および列数からなる矩形の領域に含まれる画素の領域を１つの画素領域としてもよい。さらには、画素領域は、例えば、画素アレイ部４１０における予め定めた間隔で配置された複数の画素を１つの画素領域としてもよい。さらには、画素領域は、例えば、画素アレイ部４１０に配置されたそれぞれの画素を、１つの画素領域としてもよい。

　画素選択部４２１は、画素選択部４２０と同様に、画素アレイ部４１０に配置されたそれぞれの画素を順次選択し、選択した画素から画素信号を読み出す。ただし、画素選択部４２１は、画素アレイ部４１０における対応する画素領域内に配置されたそれぞれの画素から画素信号を順次読み出す。図２２では、ｍ個（ｍ＝２以上の自然数、正の整数）の画素選択部４２１を備えている構成を示している。画素選択部４２１（１）～画素選択部４２１（ｍ）のそれぞれは、対応する画素領域内の選択した画素から読み出されて対応する画素信号出力線ＰＩＸＯＵＴに出力された画素信号を取得し、取得した画素信号を入力信号ＶＩＮ（１）～入力信号ＶＩＮ（ｍ）として順次、対応するアナログデジタル変換器２００に出力する。画素選択部４２１のそれぞれも、画素選択部４２０と同様に、例えば、垂直走査回路や水平走査回路などの画素の選択と画素信号の読み出しに関する構成要素を備えている。なお、画素選択部４２１は、画素の選択と画素信号の読み出しに関する垂直走査回路や水平走査回路などの構成要素を、それぞれの画素選択部４２１ごとに備えていてもよいが、複数の画素選択部４２１で共通の垂直走査回路や水平走査回路などの構成要素を備えてもよい。この場合、それぞれの画素選択部４２１は、共通の垂直走査回路や水平走査回路によって対応する画素から画素信号が読み出されて対応する画素信号出力線ＰＩＸＯＵＴに出力されたときに画素信号を取得する。なお、画素選択部４２１のそれぞれも、画素選択部４２０と同様に、ＣＤＳ回路などの画素信号に対して処理をする構成要素を含んで構成されてもよい。

　アナログデジタル変換器２００は、上述したように、入力された入力信号ＶＩＮをアナログデジタル変換し、デジタル信号ＯＵＴとして出力する。ただし、アナログデジタル変換器２００は、対応する画素選択部４２１から順次出力された入力信号ＶＩＮをアナログデジタル変換して出力する。図２２では、画素選択部４２１のそれぞれに対応するｍ個（ｍ＝２以上の自然数、正の整数）のアナログデジタル変換器２００を備えている構成を示している。アナログデジタル変換器２００（１）～アナログデジタル変換器２００（ｍ）のそれぞれは、対応する画素選択部４２１（１）～画素選択部４２１（ｍ）によって順次出力された対応する入力信号ＶＩＮ（１）～入力信号ＶＩＮ（ｍ）をアナログデジタル変換した結果のデジタル信号ＯＵＴ（１）～デジタル信号ＯＵＴ（ｍ）を順次、固体撮像装置４０１の外部に出力する。

　このような構成によって、固体撮像装置４０１は、画素領域に対応した複数の逐次比較型のアナログデジタル変換器２００を備えた固体撮像装置として構成される。そして、固体撮像装置４０１でも、固体撮像装置４００と同様に、画素アレイ部４１０に配置されたそれぞれの画素から出力される画素信号に対してゲイン調整をしてアナログデジタル変換したデジタル信号ＯＵＴを、外部に順次出力する。これにより、固体撮像装置４０１でも、固体撮像装置４００と同様に、デジタル信号ＯＵＴを外部に出力するときに、撮像したシーンやそれぞれの画素の特性に応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号ＯＵＴを出力することができる。このことにより、固体撮像装置４０１でも、固体撮像装置４００と同様の効果を得ることができる。しかも、固体撮像装置４０１では、それぞれのアナログデジタル変換器２００ごとに、画素アレイ部４１０に配置されたそれぞれの画素から出力される画素信号に対するゲイン調整を異なるゲイン値にすることもできる。このため、固体撮像装置４０１では、画素領域の区切りの単位で異なるゲイン値でゲイン調整をしてアナログデジタル変換する場合には、アナログデジタル変換器２００ごとにゲイン調整するためのゲイン値を設定すればよくなる。言い換えれば、固体撮像装置４０１では、同じアナログデジタル変換器２００に対してゲイン値を変更する（切り替える）制御をせずに、それぞれアナログデジタル変換器２００に対する制御を容易にすることができる。なお、固体撮像装置４０１でも、固体撮像装置４００と同様に、アナログデジタル変換器２００にゲイン調整をさせるゲイン値を変更（切り替える）構成に関しては、特に規定しない。

　本発明の固体撮像装置によれば、入射した光量に応じた光電変換信号を発生する複数の画素を二次元の行列状に配置した画素アレイ部（画素アレイ部４１０）と、画素アレイ部４１０に配置されたそれぞれの画素を選択し、選択した画素から光電変換信号に応じた画素信号を読み出す画素選択部（例えば、画素選択部４２０）と、アナログデジタル変換器（例えば、アナログデジタル変換器２００）と、を備え、アナログデジタル変換器２００は、画素信号の電圧値の大きさを表す分解能のデジタル信号（デジタル信号ＯＵＴ）を出力する、固体撮像装置（例えば、固体撮像装置４００）が構成される。

　上述したように、本発明の固体撮像装置は、本発明のアナログデジタル変換器を備えて構成する。そして、本発明の固体撮像装置は、備えている本発明のアナログデジタル変換器によって、画素アレイ部に配置されたそれぞれの画素から出力される画素信号に対してゲイン調整をしてアナログデジタル変換したデジタル信号ＯＵＴを、外部に順次出力する。これにより、本発明の固体撮像装置では、デジタル信号ＯＵＴを外部に出力するときに、撮像したシーンやそれぞれの画素の特性などに応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号ＯＵＴを出力することができる。ここで、本発明の固体撮像装置に備えた本発明のアナログデジタル変換器において用いる本発明のデジタルアナログ変換器は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号ＶＤＡＣを出力する構成であるにもかかわらず、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。このことにより、本発明の固体撮像装置では、形成するために要する面積の増大や消費電力の増加を抑えた状態で、ゲイン調整の機能を付加した固体撮像装置を実現することができる。しかも、本発明の固体撮像装置に備える本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器の構成によって画素信号に対してゲイン調整をするため、同じ２倍のゲイン値でゲイン調整をする場合でも、外部の信号処理回路などによるデジタルの信号処理で２倍のゲイン調整をする（ビットシフトする）よりも、Ｓ／Ｎ特性や歪み特性の低下を抑えることができる。これにより、本発明の固体撮像装置では、撮像する画像の画質を向上させることができる。

　上記に述べたように、本発明の各実施形態によれば、２進数（２進数以外であってもよい）の重み付けがされた複数の容量の接続をスイッチによって切り替えることによって、入力された入力信号と参照電圧とに基づいた様々な電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器の容量部に、１／ｋ倍（ｋ＝２以上の２の乗数）の容量値の容量を少なくとも１つ追加する。また、本発明の各実施形態では、デジタルアナログ変換器のスイッチ部に、容量部に追加した１／ｋ倍の容量値のそれぞれの容量に対応するスイッチＳＷを追加する。これにより、本発明の各実施形態では、参照電圧の電圧値を１／ｋ倍までゲイン調整するデジタルアナログ変換器を構成することができる。

　そして、本発明の各実施形態では、デジタルアナログ変換器において、容量部に備えた２進数の重み付けがされた複数の容量および追加した容量のうち、出力するアナログ信号の分解能に対応する数の容量を、入力信号の電圧値をサンプリングした後に、対応するスイッチの切り替えに応じたビット数の分解能で出力するアナログ信号の電圧値を生成するための容量として用いる。また、本発明の各実施形態では、デジタルアナログ変換器において、アナログ信号の電圧値を生成するための容量として用いない残りの容量を、対応するスイッチを切り替えずに固定（保持）して、参照電圧の電圧値をゲイン調整するための容量として用いる。これにより、本発明の各実施形態では、デジタルアナログ変換器において、入力信号の電圧値に１／ｋ倍までゲイン調整した参照電圧の電圧値を加減算したアナログ信号を出力することができる。

　しかも、本発明の各実施形態では、デジタルアナログ変換器の容量部に追加する容量の容量値は、２進数の重み付けがされた複数の容量の中で最も小さな容量値の容量よりも小さい容量値である。また、本発明の各実施形態では、デジタルアナログ変換器のスイッチ部に追加するスイッチは、スイッチ部に備えた他のスイッチ（２進数の重み付けがされた複数の容量に対応するスイッチ）と同様の構成であり、特別な性能を必要とする構成のスイッチではない。これにより、本発明の各実施形態では、入力信号の電圧値に１倍から１／ｋ倍までの広い電圧値の範囲にゲイン調整した参照電圧の電圧値を加算したアナログ信号、つまり、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を実現したにもかかわらず、デジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。

　また、本発明の実施形態では、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を用いて、逐次比較型のアナログデジタル変換器を構成する。より具体的には、本発明の実施形態では、逐次比較型のアナログデジタル変換器に、デジタルアナログ変換器と、デジタルアナログ変換器が出力したアナログ信号と比較基準電圧とを比較する比較器と、比較器から出力されたデジタル信号に基づいてデジタルアナログ変換器内のスイッチ部に備えたそれぞれのスイッチを制御するデジタル信号を生成する制御回路とを備える。これにより、本発明の実施形態では、アナログデジタル変換器を形成するために要する面積の増大を抑えることができる。

　また、本発明の実施形態では、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を用いたアナログデジタル変換器を備えた信号処理装置を構成する。より具体的には、本発明の実施形態では、信号処理装置に、アナログデジタル変換器と、アナログデジタル変換器がアナログデジタル変換したデジタル信号に基づいてアナログ信号をゲイン調整する際のゲイン値を判定する信号処理回路とを備える。そして、本発明の実施形態では、信号処理回路が、アナログデジタル変換器がアナログデジタル変換する際にアナログ信号に対してゲイン調整するゲイン値をフィードバックする。これにより、本発明の実施形態では、信号処理装置において、最適な大きさの範囲にアナログデジタル変換された入力信号の電圧値の大きさを表すデジタル信号を得ることができる。しかも、本発明の実施形態では、信号処理装置を形成するために要する面積の増大を抑えることができる。

　また、本発明の実施形態では、固体撮像装置に、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を用いたアナログデジタル変換器を備える。そして、本発明の実施形態では、固体撮像装置において、画素から出力される画素信号に対してアナログデジタル変換器がゲイン調整をしてアナログデジタル変換したデジタル信号を出力する。これにより、本発明の実施形態では、固体撮像装置がデジタル信号を出力するときに、撮像したシーンやそれぞれの画素の特性などに応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号を出力することができる。このことにより、本発明の実施形態では、固体撮像装置において撮像する画像の画質を向上させることができる。しかも、本発明の実施形態では、固体撮像装置内でアナログデジタル変換器を形成するために要する面積の増大を抑えることができるため、固体撮像装置が大型化してしまうのを抑えることができる。

　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更をすることができる。
　また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

　上記各実施形態によれば、面積の増大を抑えて形成することができる、複数の電圧値の範囲で切り替えてアナログ信号を出力するデジタルアナログ変換器、このデジタルアナログ変換器を用いたアナログデジタル変換器、および駆動方法を提供することができる。さらに、上記各実施形態によれば、アナログデジタル変換器を用いた信号処理装置および撮像装置を提供することができる。

　１００，１０１，１０２，１００Ｐ，１００Ｎ　デジタルアナログ変換器
　１１０，１１１　容量部
　１２０，１２１　スイッチ部
　２００，２０１，２０２　アナログデジタル変換器
　２１０，２１１　比較器
　２２０，２２１，３２０　制御回路
　３００　信号処理装置
　３３０　信号処理回路
　４００，４０１　固体撮像装置
　４１０　画素アレイ部
　４２０，４２１　画素選択部
　Ｃ，Ｃ０，Ｃ１，Ｃ２　容量（容量，メイン容量）
　Ｃ，ＣＡ１，ＣＡ２　容量（容量，サブ容量）
　ＳＷ，ＳＷ０，ＳＷ１，ＳＷ２，ＳＷＡ１，ＳＷＡ２　スイッチ
　ＳＷ，ＳＷＳ　スイッチ
　ＣＡＴ　減衰容量
　ＶＩＮ　入力信号
　ＶＲＥＦ，ＧＮＤ　参照電圧
　Ｄ，ＤＳ，Ｄ０，Ｄ１，Ｄ２，ＤＡ１，ＤＡ２，ＤＳＰ，Ｄ０Ｐ，Ｄ１Ｐ，Ｄ２Ｐ，ＤＡ１Ｐ，ＤＳＮ，Ｄ０Ｎ，Ｄ１Ｎ，Ｄ２Ｎ，ＤＡ１Ｎ　デジタル信号（制御信号）
　ＶＤＡＣ，ＶＤＡＣＰ，ＶＤＡＣＮ　アナログ信号
　ＶＣＯＭ　比較基準電圧（比較対象の電圧）
　ＶＣＯＵＴ　デジタル信号
　ＯＵＴ　デジタル信号
　ＰＩＸＯＵＴ　画素信号出力線

Claims

　入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、
　第１の端子が前記アナログ信号の出力ノード側に接続され、第２の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも１つ多い数の複数の容量と、
　それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第２の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、
　を備え、
　複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を、対応する前記スイッチによって前記第２の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する電圧値生成容量として用いるとともに、
　複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量を、対応する前記スイッチによって前記第２の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる、
　デジタルアナログ変換器。
　それぞれの前記容量は、
　出力する前記アナログ信号の前記分解能に対応した数の２進数の重み付けがされたメイン容量、および前記メイン容量の中で最も小さな容量値に対して１／ｋ倍（ｋ＝２以上の２の乗数）の容量値のサブ容量のいずれかの容量であり、
　出力する前記アナログ信号の電圧値のゲイン値を下げる方向に変更する際には、前記ゲイン調整容量に含まれる前記サブ容量の中で最も大きな容量値の前記サブ容量から順に変更する前記ゲイン値に応じた数の前記サブ容量を前記電圧値生成容量に含め、前記電圧値生成容量の中で最も大きな容量値の前記メイン容量から順に前記電圧値生成容量に含めた前記サブ容量と同じ数の前記メイン容量を前記ゲイン調整容量に含め、
　前記ゲイン値を上げる方向に変更する際には、前記ゲイン調整容量に含まれている前記メイン容量の中で最も小さな容量値の前記メイン容量から順に変更する前記ゲイン値に応じた数の前記メイン容量を前記電圧値生成容量に含め、前記電圧値生成容量に含まれている前記サブ容量の中で最も小さな容量値の前記サブ容量から順に前記電圧値生成容量に含めた前記メイン容量と同じ数の前記サブ容量を前記ゲイン調整容量に含める、
　請求項１に記載のデジタルアナログ変換器。
　複数の前記容量のうち、少なくとも１つの前記容量の前記第２の端子の接続先を、対応する前記スイッチによって、前記入力された信号の電圧値をサンプリングするときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いる、
　請求項１または請求項２に記載のデジタルアナログ変換器。
　前記入力された信号の電圧値をサンプリングする際に、複数の前記容量のうち、少なくとも１つの前記容量の前記第２の端子の接続先を、対応する前記スイッチによって、オフセット調整を行わないときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いる、
　請求項１から請求項３のいずれか１項に記載のデジタルアナログ変換器。
　請求項１から請求項４のいずれか１項に記載のデジタルアナログ変換器と、
　一方の入力端子に入力された前記デジタルアナログ変換器が出力したアナログ信号の電圧値と、他方の入力端子に入力された比較対象の電圧の電圧値との大小関係を比較する比較器と、
　前記比較器の比較結果に基づいて、入力された信号の電圧値の大きさを表す前記分解能のデジタル信号を出力するとともに、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する制御回路と、
　を備えるアナログデジタル変換器。
　請求項５に記載のアナログデジタル変換器と、
　前記アナログデジタル変換器から出力された前記デジタル信号に基づいて、前記アナログデジタル変換器が次にアナログデジタル変換する際にゲイン調整する前記アナログデジタル変換器内の前記デジタルアナログ変換器が出力する前記アナログ信号の電圧値のゲイン値を判定し、判定した結果に基づいて前記ゲイン値の変更を指示するゲイン変更信号を、前記アナログデジタル変換器に出力する信号処理回路と、
　を備え、
　前記アナログデジタル変換器に備えた前記制御回路は、
　前記ゲイン変更信号に応じて、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する、
　信号処理装置。
　入射した光量に応じた光電変換信号を発生する複数の画素を二次元の行列状に配置した画素アレイ部と、
　前記画素アレイ部に配置されたそれぞれの前記画素を選択し、選択した前記画素から前記光電変換信号に応じた画素信号を読み出す画素選択部と、
　請求項５に記載のアナログデジタル変換器と、
　を備え、
　前記アナログデジタル変換器は、
　前記画素信号の電圧値の大きさを表す前記分解能の前記デジタル信号を出力する、
　固体撮像装置。
　入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第１の端子が前記アナログ信号の出力ノード側に接続され、第２の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも１つ多い数の複数の容量と、それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第２の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備えたデジタルアナログ変換器の駆動方法であって、
　複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を電圧値生成容量として用い、対応する前記スイッチによって前記第２の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する工程と、
　複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量をゲイン調整容量として用い、対応する前記スイッチによって前記第２の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をする工程と、
　を含む駆動方法。