JP2013168870A - A/d変換装置及びa/d変換装置の補正方法 - Google Patents
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Abstract
【解決手段】A/D変換装置1は、差動の第1出力端子Top及び第2出力端子Tonを有する電荷再配分型のD/A変換器10と、第1出力端子Top及び第2出力端子Tonが接続される比較器11とを有する。また、A/D変換装置1は、比較器11の比較結果に応じて、第1及び第2制御信号Sp,Snを生成する制御回路12を有する。また、A/D変換装置1は、第1出力端子Topに一方の端子が接続され、第1電圧Vaを入力する第1電圧端子に他方の端子が接続される第1可変容量Cpと、第2出力端子Tonに一方の端子が接続され、第2電圧Vbを入力する第2電圧端子に他方の端子が接続される第2可変容量Cnとを有する。さらに、A/D変換装置1は、第1可変容量Cpと第2可変容量の差分を調整する調整回路14を有する。
【選択図】図1
Description
以下、第1実施形態を図1〜図15に従って説明する。
(A/D変換装置の構成)
まず、逐次比較型のA/D変換装置1の概略構成を図1に従って説明する。
D/A変換器10は、入力信号Vipが入力される第1D/A変換部21と、入力信号Vinが入力される第2D/A変換部22とを有している。
スイッチSW0p〜SW4pは、キャパシタC0p〜C4pの第1端子をそれぞれ、アナログ入力信号Vipが入力されるVip端子、第1基準電圧VRHが入力されるVRH端子、及び第2基準電圧VRLが入力されるVRL端子のいずれか一つの端子に接続する。スイッチSWHp,SWLpは、ダミーキャパシタC5p,C6pの第1端子をそれぞれ、Vip端子、VRH端子、及びVRL端子のいずれか一つの端子に接続する。スイッチSWCpは、第2端子がコモン電圧Vcmの入力されるVcm端子に接続されている。これらスイッチSW1p〜SW4p,SWHp,SWLp,SWCpは、上記制御回路12からの第1制御信号Spに応じてオン・オフ制御される。
スイッチSW0n〜SW4nは、キャパシタC0n〜C4nの第1端子をそれぞれ、アナログ入力信号Vinが入力されるVin端子、VRH端子、及びVRL端子のいずれか一つの端子に接続する。スイッチSWHn,SWLnは、ダミーキャパシタC5n,C6nの第1端子をそれぞれ、Vin端子、VRH端子、及びVRL端子のいずれか一つの端子に接続する。スイッチSWCnは、第2端子がコモン電圧Vcmの入力されるVcm端子に接続されている。これらスイッチSW1n〜SW4n,SWHn,SWLn,SWCnは、上記制御回路12からの第2制御信号Snに応じてオン・オフ制御される。
第1可変容量Cpは、複数(ここでは、3つ)のNチャネルMOSトランジスタT1p〜T3pを有している。これら複数のMOSトランジスタT1p〜T3pは、素子サイズが所定の比率(ここでは、バイナリーの比率)で重み付けされている。具体的には、図中に示されるように、MOSトランジスタT2pはMOSトランジスタT1pの2倍の素子サイズを有し、MOSトランジスタT3pはMOSトランジスタT1pの4倍の素子サイズを有している。これにより、複数のMOSトランジスタT1p〜T3pは、ゲート容量が所定の比率で重み付けされた容量値を持つ。なお、素子サイズが大きいほどゲート容量の容量値が大きくなる。
次に、ゲイン誤差補正処理について図4〜図14に従って説明する。
まず、ゲイン誤差補正処理の概略について説明する。
まず、サンプル期間(タイミングts〜t0)において、第1D/A変換部21には、スイッチSW0p〜SW4p,SWHp,SWLpを全て入力信号Vipの供給されるVip端子に接続し、スイッチSWCpを接続状態にするための第1制御信号Spが供給される(図2の接続状態参照)。また、第2D/A変換部22には、スイッチSW0n〜SW4n,SWHn,SWLnを全て入力信号Vinの供給されるVin端子に接続し、スイッチSWCnを接続状態にするための第2制御信号Snが供給される。すると、第1出力端子Top及び第2出力端子Tonにコモン電圧Vcmの供給されるVcm端子が接続される。このため、出力信号Vop,Vopは、コモン電圧Vcm(=VRH/2)と同電位になる。また、第1D/A変換部21では、キャパシタC0p〜C6pの第1端子にVip端子が接続されるとともに、キャパシタC0p〜C6pの第2端子にVcm端子が接続される。同様に、第2D/A変換部22では、キャパシタC0n〜C6nの第1端子にVin端子が接続されるとともに、キャパシタC0n〜C6nの第2端子にVcm端子が接続される。
Qp(t0)=32C(VR−Vip)+Cp(VR−Va)
となる。これにより、このサンプル期間では、アナログ入力信号Vipが第1D/A変換部21のキャパシタC0p〜C6pにサンプリングされたことになる。
Qn(t0)=Cn(VR−Vb)
となる。このようなサンプル期間では、制御回路12からの上記第1及び第2制御信号Sp,SnによってD/A変換器10がサンプルモードに設定される。
次に、その後の比較動作Comp1〜Comp4では、図7に示すように、スイッチSWCp,SWCnを非接続状態にするための第1及び第2制御信号Sp,Snが制御回路12から第1D/A変換部21及び第2D/A変換部22に供給される。すると、第1出力端子Top及び第2出力端子Tonは共にフローティング状態(ハイインピーダンス状態)になり、上記電荷Qp(t0),Qn(t0)が保存される。また、第1D/A変換部21では、制御回路12からの第1制御信号Spによって、スイッチSWHpに第1基準電圧VRHの供給されるVRH端子が、スイッチSWLpに第2基準電圧VRLの供給されるVRL端子がそれぞれ接続されたままになる。同様に、第2D/A変換部22では、制御回路12からの第2制御信号Snによって、スイッチSWHnに第1基準電圧VRHの供給されるVRH端子が、スイッチSWLnに第2基準電圧VRLの供給されるVRL端子がそれぞれ接続されたままになる。このような逐次比較期間では、制御回路12からの第1及び第2制御信号Sp,SnによってD/A変換器10がホールドモードに設定される。
上記タイミングt0〜t1(図5参照)における第1ビット(最上位ビット)の比較動作Comp1では、第1D/A変換部21に、スイッチSW4pをVRH端子に接続し、スイッチSW0p〜SW3pをVRL端子に接続するための第1制御信号Spが供給される。すると、図7に示すように、最上位ビットに対応するキャパシタC4pの第1端子にVRH端子が接続され、それ以外のキャパシタC0p〜C3pの第1端子にVRL端子が接続される。また、キャパシタC0p〜C4pの第2端子には第1出力端子Topが接続される。一方、第2D/A変換部22には、スイッチSW4nをVRL端子に接続し、スイッチSW0n〜SW3nをVRH端子に接続するための第2制御信号Snが供給される。すると、最上位ビットに対応するキャパシタC4nの第1端子にVRL端子が接続され、それ以外のキャパシタC0n〜C3nの第1端子にVRH端子が接続される。また、キャパシタC0n〜C4nの第2端子には第2出力端子Tonが接続される。
同様に、容量値が8CのキャパシタC4nには電圧Von−VRL(=Von)が印加され、キャパシタC0n〜C3n、つまり容量値が8Cのキャパシタには電圧Von−VRHが印加される。また、容量値が8CのダミーキャパシタC5nには電圧Von−VRHが印加され、容量値が8CのダミーキャパシタC6nには電圧Von−VRLが印加され、第2可変容量Cnには電圧Von−Vbが印加される。この結果、比較動作Comp1終了時t1においてキャパシタC0n〜C6nに蓄積される電荷Qn(t1)は、以下の通りになる。
ここで、上述した電荷Qp(t0)と電荷Qp(t1)とは電荷保存の法則により等しいため、Qp(t0)=Qp(t1)を解くと、比較動作Comp1終了時t1の出力信号Vop(t1)を求めることができる。また、上述した電荷Qn(t0)と電荷Qn(t1)とは電荷保存の法則により等しいため、Qn(t0)=Qn(t1)を解くと、比較動作Comp1終了時t1の出力信号Von(t1)を求めることができる。そして、これら出力信号Vop(t1),Von(t1)の大小関係が比較器11(図1参照)で比較され、その比較結果である比較信号Coutが制御回路12に出力される。制御回路12では、比較信号Coutに応じて出力信号Doutの最上位ビットMSBが“1(論理Hレベル)”又は“0(論理Lレベル)”に決定される。また、制御回路12では、比較信号Coutに応じて次の比較動作Comp2におけるキャパシタ群の接続状態を決定する第1及び第2制御信号Sp,Snが生成される。
タイミングt1〜t2(図5参照)における第2ビット(2番目の上位ビット)MSB−1の比較動作Comp2では、第2ビットに対応するキャパシタC3pがVRH端子に接続され、第2ビットに対応するキャパシタC3nがVRL端子に接続される。また、比較動作Comp2では、第1ビットの比較動作Comp1の比較結果に応じて、最上位ビットに対応するキャパシタC4p,C4nがVRH端子又はVRL端子に接続される。
Qn(t2a)=12C(Von−VRH)+20C・Von+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t1)=Qp(t2a)及びQn(t1)=Qn(t2a)を解くと、比較動作Comp2終了時t2の出力信号Vop(t2a),Von(t2a)を求めることができる。なお、この場合には、出力信号Doutの最上位ビットMSBが“1”に決定されたことになる。
Qn(t2b)=20C(Von−VRH)+12C・Von+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t1)=Qp(t2b)及びQn(t1)=Qn(t2b)を解くと、比較動作Comp2終了時t2の出力信号Vop(t2b),Von(t2b)を求めることができる。なお、この場合には、出力信号Doutの最上位ビットMSBが“0”に決定されたことになる。
以後同様に、比較動作Comp3では、第3ビットに対応するキャパシタC2p,C2nについてVRH端子及びVRL端子のいずれかへの切り替えが行われ、出力信号Doutの第3ビットが“1”又は“0”に決定される。なお、このとき、比較動作Comp1,Comp2の比較結果に応じて設定されたキャパシタC4p,C3p,C4n,C3nの接続状態はそのまま維持される。続いて、比較動作Comp4では、第4ビット(最下位ビットLSB)に対応するキャパシタC1p,C1nについてVRH端子及びVRL端子のいずれかへの切り替えが行われ、出力信号Doutの最下位ビットLSBが“1”又は“0”に決定される。なお、このとき、比較動作Comp1〜Comp3の比較結果に応じて設定されたキャパシタC4p,C3p,C2p,C4n,C3n,C2nの接続状態はそのまま維持される。
+Cp(Vop−Va)
また、第2D/A変換部22では、容量値がNCのキャパシタに電圧Von−VRL(=Von)が印加され、容量値が(16−N)Cのキャパシタに電圧Von−VRHが印加される。また、ダミーキャパシタC5nには電圧Von−VRHが印加され、容量値が8CのダミーキャパシタC6nには電圧Von−VRLが印加され、第2可変容量Cnには電圧Von−Vbが印加される。このため、逐次比較完了時においてキャパシタC0n〜C6nに蓄積される電荷Qnは、以下の通りになる。
+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t0)=Qp及びQn(t1)=Qn(t2b)を解くと、逐次比較完了後の出力信号Vop,Vonを以下のように求めることができる。
逐次比較型のA/D変換装置1の絶対誤差を補正するためには、オフセット誤差とゲイン誤差の双方を補正する必要がある。そこで、本実施形態では、図11(a)、(b)に示すように、オフセット誤差を補正した後に、ゲイン誤差を補正する。これらオフセット誤差の補正及びゲイン誤差の補正は、図11(a)に示すように初回のA/D変換処理の前に1度行うようにしてもよいし、図11(b)に示すように毎回のA/D変換処理の前に毎回行うようにしてもよい。毎回のA/D変換処理の前にオフセット誤差及びゲイン誤差の補正を行う場合には、仮に時間経過によるPVT(プロセス、電圧、温度)の変動に起因してオフセット誤差及びゲイン誤差が変動したとしても、A/D変換処理の前に毎回誤差補正が行われるため、常に精度の高いA/D変換結果を得ることができる。
まず、サンプル期間(タイミングts〜t0)では、スイッチSW1p〜SW4p,SWHp,SWLpをVip端子に接続させ、スイッチSW1n〜SW4n,SWHn,SWLnをVin端子に接続させ、スイッチSWCp,SWCnを接続状態にさせる。これにより、キャパシタC0p〜C6pには入力信号Vipに応じた電荷が蓄積され、キャパシタC0n〜C6nには入力信号Vinに応じた電荷が蓄積される。なお、このサンプル期間における出力信号Vop,Vonは共にコモン電圧Vcmである。
Vop=Vcm+Vr/2
Von=Vcm
となる。そして、これら出力信号Vop,Vonが比較器11で比較され、比較結果が比較信号Coutとして出力される。制御回路12は、比較信号Coutに基づいて、出力信号Doutの最上位ビットを決定する。ここでは、Vop>Vonになるため比較信号Coutは“1(論理Hレベル)”になる。制御回路12は、この比較信号Coutを論理反転して、最上位ビットを“0(論理Lレベル)”で記憶する。これにより、出力信号Doutの最上位ビットが“0”に決定され、以降の比較動作Comp2〜Comp4において、最上位のキャパシタC4pがVRL端子に接続され、最上位のキャパシタC4nがVRH端子に接続される状態が維持される。なお、図1の比較器11の構成上の理由から比較信号Coutと変換ビットの論理が逆転しているが、比較器11の構成が異なれば反転する必要はない。
Vop=Vcm+Vr/2−Vr/8
Vop=Vcm+Vr/8
となる。ここで、Vop>Vonになるため、出力信号Doutの第2ビットが“0”に決定され、以降の比較動作Comp3,Comp4において、キャパシタC3pがVRL端子に、キャパシタC3nがVRH端子に接続される状態が維持される。
Vop=Vcm+Vr/2−Vr/8−Vr/16
Von=Vcm+Vr/8+Vr/16
となる。ここで、Vop>Vonになるため、出力信号Doutの第3ビットが“0”に決定され、以降の比較動作Comp4において、キャパシタC2pがVRL端子に、キャパシタC2nがVRH端子に接続される状態が維持される。
Vop=Vcm+Vr/2−Vr/8−Vr/16−Vr/32
Von=Vcm+Vr/8+Vr/16+Vr/32
となる。ここで、Vop>Vonになるため、出力信号Doutの最下位ビットLSBが“0”に決定される。このようにして最下位ビットLSBが決定されると、制御回路12は、4ビットのデジタル出力信号Dout=0000を出力する。このようにして、アナログ入力信号Vip(=0)を4ビットのデジタル出力信号Dout(=0000)に正しくA/D変換することができる。
(1)D/A変換器10の第1出力端子Top及び第2出力端子Tonにそれぞれ接続された第1及び第2可変容量Cp,Cnの差分ΔCを調整する調整回路14を設けた。そして、調整回路14は、入力信号VipをVip=VRL又はVip=VRHに設定したときのA/D変換結果が所望のA/D変換結果となるように上記差分ΔCを調整するようにした。このように、第1及び第2可変容量Cp,Cnの差分ΔCを調整することにより、A/D変換装置1のゲイン誤差を補正することができる。このため、A/D変換装置1では、回路規模の比較的大きい乗算器や除算器、もしくは大規模なメモリを用いることなく、ゲイン誤差を補正することができる。したがって、回路規模を縮小することができる。この結果、製造コスト及び消費電力を削減することができる。さらに、A/D変換装置1が高分解能になった場合であっても、第1及び第2可変容量Cp,Cnの構成を変更することなくゲイン誤差を補正することが可能であるため、回路規模の増大を好適に抑制することができる。
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、D/A変換器として電荷再配分型(容量型)のD/A変換器10のみを有するシングルステージ型のA/D変換装置1に具体化した。これに限らず、例えば最上位ビットMSB側の上位ビットを決定する主D/A変換器と、最下位ビットLSB側の下位ビットを決定する副D/A変換器との2段構成となったダブルステージ型のA/D変換装置に具体化してもよい。例えば図16に示されるように、容量型のD/A変換器10Aと抵抗型のD/A変換器30との2段構成になったダブルステージ型のA/D変換装置に具体化してもよい。なお、以下の説明では、先の図1〜図15に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
・上記実施形態における第1可変容量Cpが有するMOSトランジスタT1p〜T3pの数は特に限定されない。同様に、第2可変容量Cnが有するMOSトランジスタT1n〜T3nの数は特に限定されない。
・上記実施形態における第1及び第2可変容量Cp,Cnの内部構成は、特に限定されない。例えば図19に示されるような第1及び第2可変容量Cp1,Cn1に変更してもよい。詳述すると、第1可変容量Cp1は、第1電圧Vaが供給されるVa端子と出力信号Vopが供給される第1出力端子Topとの間に直列に接続された複数(ここでは、3つ)の補正容量Cc1p〜Cc3pと、各補正容量Cc1p〜Cc3pに並列に接続されたスイッチS1p〜S3pとを有している。複数の補正容量Cc1p〜Cc3pは、所定の比率(ここでは、バイナリーの比率)で重み付けされた容量値を持つ補正容量群である。なお、複数の補正容量Cc1p〜Cc3pは、全て同一の容量値を持つ容量であってもよい。
まず、サンプル期間において、第1D/A変換部21Bには、スイッチSW0p〜SW4p,SWHpを全て入力信号Vipの供給されるVip端子に接続し、スイッチSWCpを接続状態にするための第1制御信号Spが供給される(図21の接続状態参照)。また、第2D/A変換部22Bには、スイッチSW0n〜SW4n,SWLnを全て入力信号Vinの供給されるVin端子に接続し、スイッチSWCnを接続状態にするための第2制御信号Snが供給される。このときのD/A変換器10Bのキャパシタ群の接続状態を図22(a)に示している。なお、この図22(a)では、電位が(Vip+Vin)/2である電圧を電圧Vxと表記している。図22に示されるとおり、キャパシタC0p〜C4p(容量値が16Cのキャパシタ)には電圧Vx−Vipが印加され、ダミーキャパシタC5p(容量値が16Cのキャパシタ)には電圧Vx−Vipが印加される。また、第1可変容量Cpには電圧Vx−Vaが印加される。そして、サンプル期間終了時t0においてキャパシタC0p〜C6pに蓄積される電荷Qp(t0)は、
Qp(t0)=32C(Vx−Vip)+Cp(Vx−Va)
となる。
Qn(t0)=32C・Vx+Cn(Vx−Vb)
となる。
+Cp(Vop−Va)
また、第2D/A変換部22Bでは、容量値がNCのキャパシタに電圧Von−VRL(=Von)が印加され、容量値が(16−N)Cのキャパシタに電圧Von−VRHが印加される。また、容量値が16CのダミーキャパシタC6nには電圧Von−VRLが印加され、第2可変容量Cnには電圧Von−Vbが印加される。このため、逐次比較完了時においてキャパシタC0n〜C6nに蓄積される電荷Qnは、以下の通りになる。
+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t0)=Qp及びQn(t1)=Qn(t2b)を解くと、逐次比較完了後の出力信号Vop,Vonを以下のように求めることができる。
まず、入力信号Vipは、図9から
(付記1)
差動の第1出力端子及び第2出力端子を有する電荷再配分型のD/A変換器と、
前記第1出力端子及び前記第2出力端子が接続される比較器と、
前記比較器の比較結果に応じて、前記第1出力端子及び前記第2出力端子から出力される差動の出力信号の差分が0に近づくように前記D/A変換器を制御する第1及び第2制御信号を生成する制御回路と、
前記第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、
前記第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、
前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、
を有することを特徴とするA/D変換装置。
(付記2)
前記D/A変換器は、
前記第1制御信号に応じて、第1アナログ入力信号を入力する第1入力端子、第1基準電圧を入力する第1基準電圧端子、及び第2基準電圧を入力する第2基準電圧端子のいずれかの端子と第1端子が接続される第1の複数の容量と、
前記第2制御信号に応じて、第2アナログ入力信号を入力する第2入力端子、前記第1基準電圧端子及び第2基準電圧端子のいずれかの端子と第1端子が接続される第2の複数の容量と、を有することを特徴とする付記1に記載のA/D変換装置。
(付記3)
前記調整回路は、前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定したときのA/D変換結果が前記所定の電圧に対する所望のA/D変換結果となるように前記差分を調整することを特徴とする付記2に記載のA/D変換装置。
(付記4)
前記第1可変容量は、ソース及びドレインが互いに接続された1又は複数の第1MOSトランジスタを有し、
前記第1MOSトランジスタは、前記ソース及び前記ドレインが前記第1出力端子又は前記第1電圧端子に接続され、ゲートが前記第1電圧端子又は前記第1出力端子に接続され、
前記第1電圧端子には、前記第1MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第1電圧が前記調整回路から供給され、
前記第2可変容量は、ソース及びドレインが互いに接続された1又は複数の第2MOSトランジスタを有し、
前記第2MOSトランジスタは、前記ソース及び前記ドレインが前記第2出力端子又は前記第2電圧端子に接続され、ゲートが前記第2電圧端子又は前記第2出力端子に接続され、
前記第2電圧端子には、前記第2MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第2電圧が前記調整回路から供給されることを特徴とする付記1〜3のいずれか1つに記載のA/D変換装置。
(付記5)
前記第1可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第1MOSトランジスタを有し、
前記複数の第1MOSトランジスタのうち最も素子サイズの小さい第1MOSトランジスタには前記第1電圧の代わりに第3電圧が供給され、
前記第2可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第2MOSトランジスタを有し、
前記複数の第2MOSトランジスタのうち最も素子サイズの小さい第2MOSトランジスタには前記第2電圧の代わりに第4電圧が供給され、
前記D/A変換器を第1D/A変換器としたときに、前記第3電圧及び前記第4電圧の電圧値を可変する第2D/A変換器を有することを特徴とする付記4に記載のA/D変換装置。
(付記6)
前記第1可変容量は、前記第1出力端子と前記第1電圧端子との間に直列に接続された複数の第1補正容量と、前記各第1補正容量に並列に接続された第1スイッチとを有し、
前記第2可変容量は、前記第2出力端子と前記第2電圧端子との間に直列に接続された複数の第2補正容量と、前記各第2補正容量に並列に接続された第2スイッチとを有し、
前記調整回路は、前記第1スイッチ及び前記第2スイッチをオンオフ制御して前記差分を調整することを特徴とする付記1〜3のいずれか1つに記載のA/D変換装置。
(付記7)
前記第1の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第1容量群と、前記第1容量群の容量値の合計と同一の容量値を持ち、前記D/A変換器がホールドモード時に前記第1端子が前記第1基準電圧端子又は前記第2基準電圧端子に固定して接続される第1ダミー容量とを有し、
前記第2の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第2容量群と、前記第2容量群の容量値の合計と同一の容量値を持ち、前記ホールドモード時に前記第1端子が前記第1基準電圧端子又は前記第2基準電圧端子に固定して接続される第2ダミー容量とを有することを特徴とする付記2に記載のA/D変換装置。
(付記8)
前記D/A変換器は、
前記第1制御信号に応じて、前記第1出力端子とコモン電圧を入力するコモン電圧端子とを接続する第3スイッチと、
前記第2制御信号に応じて、前記第2出力端子と前記コモン電圧端子とを接続する第4スイッチと、を有し、
前記コモン電圧は、前記第1基準電圧と前記第2基準電圧との間の中点電圧、又は、前記第1アナログ入力信号と前記第2アナログ入力信号との間の中点電圧に設定されることを特徴とする付記2に記載のA/D変換装置。
(付記9)
前記D/A変換器では、前記第2アナログ入力信号が一定電圧に固定されていることを特徴とする付記2に記載のA/D変換装置。
(付記10)
前記D/A変換器のサンプルモード時における前記第1電圧と前記D/A変換器のホールドモード時における前記第1電圧とが同電位に設定され、
前記サンプルモード時における前記第2電圧と前記ホールドモード時における前記第2電圧とが同電位に設定されることを特徴とする付記1〜9のいずれか1つに記載のA/D変換装置。
(付記11)
第1制御信号に応じて、第1アナログ入力信号を入力する第1入力端子、第1基準電圧を入力する第1基準電圧端子、及び第2基準電圧を入力する第2基準電圧端子のいずれかの端子と第1端子が接続される第1の複数の容量と、第2制御信号に応じて、第2アナログ入力信号を入力する第2入力端子と、前記第1及び第2基準電圧端子のいずれかの端子と第1端子が接続される第2の複数の容量と、を有するD/A変換器と、前記第1の複数の容量の第2端子が共通に接続される前記D/A変換器の第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、前記第2の複数の容量の第2端子が共通に接続される前記D/A変換器の第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、前記第1出力端子及び前記第2出力端子が接続される比較器と、前記比較器の比較結果に応じて、前記第1制御信号及び前記第2制御信号を生成する制御回路と、前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、を有するA/D変換装置の補正方法であって、
前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定したときのA/D変換結果が前記所定の電圧に対する所望のA/D変換結果となるように前記差分を調整するステップを有する、ことを特徴とするA/D変換装置の補正方法。
(付記12)
前記差分を調整するステップは、
前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定する第1ステップと、
前記第1可変容量と前記第2可変容量との差分を所定の値に設定する第2ステップと、
前記A/D変換装置によるA/D変換処理を実施する第3ステップと、
前記A/D変換処理の前記A/D変換結果が前記所望のA/D変換結果であるか否かを判定する第4ステップと、
前記差分を可変する第5ステップと、を有し、
前記第4ステップで前記A/D変換結果が前記所望のA/D変換結果に一致するまで前記第3ステップ、前記第4ステップ及び前記第5ステップを繰り返すことを特徴とする付記11に記載のA/D変換装置の補正方法。
(付記13)
前記第1出力端子が前記比較器の非反転入力端子に接続され、前記第2出力端子が前記比較器の反転入力端子に接続され、
前記第2ステップでは、前記第1可変容量の容量値から前記第2可変容量の容量値を減算した値が最も小さくなるように前記差分を設定し、
前記第5ステップでは、前記減算した値が大きくなるように前記差分を可変することを特徴とする付記12に記載のA/D変換装置の補正方法。
(付記14)
差動の第1出力端子及び第2出力端子と、
前記第1出力端子に接続された第1容量と、
前記第2出力端子に接続された第2容量と、を有する回路と、
前記第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、
前記第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、
前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、
を有することを特徴とする半導体装置。
(付記15)
前記第1可変容量は、ソース及びドレインが互いに接続された1又は複数の第1MOSトランジスタを有し、
前記第1MOSトランジスタは、前記ソース及び前記ドレインが前記第1出力端子又は前記第1電圧端子に接続され、ゲートが前記第1電圧端子又は前記第1出力端子に接続され、
前記第1電圧端子には、前記第1MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第1電圧が前記調整回路から供給され、
前記第2可変容量は、ソース及びドレインが互いに接続された1又は複数の第2MOSトランジスタを有し、
前記第2MOSトランジスタは、前記ソース及び前記ドレインが前記第2出力端子又は前記第2電圧端子に接続され、ゲートが前記第2電圧端子又は前記第2出力端子に接続され、
前記第2電圧端子には、前記第2MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第2電圧が前記調整回路から供給されることを特徴とする付記14に記載の半導体装置。
(付記16)
前記第1可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第1MOSトランジスタを有し、
前記複数の第1MOSトランジスタのうち最も素子サイズの小さい第1MOSトランジスタには前記第1電圧の代わりに第3電圧が供給され、
前記第2可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第2MOSトランジスタを有し、
前記複数の第2MOSトランジスタのうち最も素子サイズの小さい第2MOSトランジスタには前記第2電圧の代わりに第4電圧が供給され、
前記D/A変換器を第1D/A変換器としたときに、前記第3電圧及び前記第4電圧の電圧値を可変する第2D/A変換器を有することを特徴とする付記15に記載の半導体装置。
10,10A,10B,10C D/A変換器
11 比較器
12 制御回路
13 ゲイン誤差補正回路
14 調整回路
21,21B,21C 第1D/A変換部
22,22B,22C 第2D/A変換部
Cp,Cp1,Cp2 第1可変容量
Cn,Cn1,Cn2 第2可変容量
C0p〜C6p,C0n〜C6n キャパシタ(容量)
T1p〜T3p MOSトランジスタ
T1n〜T3n MOSトランジスタ
Top 第1出力端子
Ton 第2出力端子
Vip,Vin アナログ入力信号
Vop,Von 出力信号
VRH 第1基準電圧
VRL 第2基準電圧
Vcm コモン電圧
Sp 第1制御信号
Sn 第2制御信号
Gp 第1調整信号
Gn 第2調整信号
Va 第1電圧
Vb 第2電圧
Vc 第3電圧
Ve 第4電圧
Claims (10)
- 差動の第1出力端子及び第2出力端子を有する電荷再配分型のD/A変換器と、
前記第1出力端子及び前記第2出力端子が接続される比較器と、
前記比較器の比較結果に応じて、前記第1出力端子及び前記第2出力端子から出力される差動の出力信号の差分が0に近づくように前記D/A変換器を制御する第1及び第2制御信号を生成する制御回路と、
前記第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、
前記第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、
前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、
を有することを特徴とするA/D変換装置。 - 前記D/A変換器は、
前記第1制御信号に応じて、第1アナログ入力信号を入力する第1入力端子、第1基準電圧を入力する第1基準電圧端子、及び第2基準電圧を入力する第2基準電圧端子のいずれかの端子と第1端子が接続される第1の複数の容量と、
前記第2制御信号に応じて、第2アナログ入力信号を入力する第2入力端子、前記第1基準電圧端子及び第2基準電圧端子のいずれかの端子と第1端子が接続される第2の複数の容量と、を有することを特徴とする請求項1に記載のA/D変換装置。 - 前記調整回路は、前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定したときのA/D変換結果が前記所定の電圧に対する所望のA/D変換結果となるように前記差分を調整することを特徴とする請求項2に記載のA/D変換装置。
- 前記第1可変容量は、ソース及びドレインが互いに接続された1又は複数の第1MOSトランジスタを有し、
前記第1MOSトランジスタは、前記ソース及び前記ドレインが前記第1出力端子又は前記第1電圧端子に接続され、ゲートが前記第1電圧端子又は前記第1出力端子に接続され、
前記第1電圧端子には、前記第1MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第1電圧が前記調整回路から供給され、
前記第2可変容量は、ソース及びドレインが互いに接続された1又は複数の第2MOSトランジスタを有し、
前記第2MOSトランジスタは、前記ソース及び前記ドレインが前記第2出力端子又は前記第2電圧端子に接続され、ゲートが前記第2電圧端子又は前記第2出力端子に接続され、
前記第2電圧端子には、前記第2MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第2電圧が前記調整回路から供給されることを特徴とする請求項1〜3のいずれか1つに記載のA/D変換装置。 - 前記第1可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第1MOSトランジスタを有し、
前記複数の第1MOSトランジスタのうち最も素子サイズの小さい第1MOSトランジスタには前記第1電圧の代わりに第3電圧が供給され、
前記第2可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第2MOSトランジスタを有し、
前記複数の第2MOSトランジスタのうち最も素子サイズの小さい第2MOSトランジスタには前記第2電圧の代わりに第4電圧が供給され、
前記D/A変換器を第1D/A変換器としたときに、前記第3電圧及び前記第4電圧の電圧値を可変する第2D/A変換器を有することを特徴とする請求項4に記載のA/D変換装置。 - 前記第1可変容量は、前記第1出力端子と前記第1電圧端子との間に直列に接続された複数の第1補正容量と、前記各第1補正容量に並列に接続された第1スイッチとを有し、
前記第2可変容量は、前記第2出力端子と前記第2電圧端子との間に直列に接続された複数の第2補正容量と、前記各第2補正容量に並列に接続された第2スイッチとを有し、
前記調整回路は、前記第1スイッチ及び前記第2スイッチをオンオフ制御して前記差分を調整することを特徴とする請求項1〜3のいずれか1つに記載のA/D変換装置。 - 前記第1の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第1容量群と、前記第1容量群の容量値の合計と同一の容量値を持ち、前記D/A変換器がホールドモード時に前記第1端子が前記第1基準電圧端子又は前記第2基準電圧端子に固定して接続される第1ダミー容量とを有し、
前記第2の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第2容量群と、前記第2容量群の容量値の合計と同一の容量値を持ち、前記ホールドモード時に前記第1端子が前記第1基準電圧端子又は前記第2基準電圧端子に固定して接続される第2ダミー容量とを有することを特徴とする請求項2に記載のA/D変換装置。 - 第1制御信号に応じて、第1アナログ入力信号を入力する第1入力端子、第1基準電圧を入力する第1基準電圧端子、及び第2基準電圧を入力する第2基準電圧端子のいずれかの端子と第1端子が接続される第1の複数の容量と、第2制御信号に応じて、第2アナログ入力信号を入力する第2入力端子と、前記第1及び第2基準電圧端子のいずれかの端子と第1端子が接続される第2の複数の容量と、を有するD/A変換器と、前記第1の複数の容量の第2端子が共通に接続される前記D/A変換器の第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、前記第2の複数の容量の第2端子が共通に接続される前記D/A変換器の第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、前記第1出力端子及び前記第2出力端子が接続される比較器と、前記比較器の比較結果に応じて、前記第1制御信号及び前記第2制御信号を生成する制御回路と、前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、を有するA/D変換装置の補正方法であって、
前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定したときのA/D変換結果が前記所定の電圧に対する所望のA/D変換結果となるように前記差分を調整するステップを有する、ことを特徴とするA/D変換装置の補正方法。 - 前記差分を調整するステップは、
前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定する第1ステップと、
前記第1可変容量と前記第2可変容量との差分を所定の値に設定する第2ステップと、
前記A/D変換装置によるA/D変換処理を実施する第3ステップと、
前記A/D変換処理の前記A/D変換結果が前記所望のA/D変換結果であるか否かを判定する第4ステップと、
前記差分を可変する第5ステップと、を有し、
前記第4ステップで前記A/D変換結果が前記所望のA/D変換結果に一致するまで前記第3ステップ、前記第4ステップ及び前記第5ステップを繰り返すことを特徴とする請求項8に記載のA/D変換装置の補正方法。 - 前記第1出力端子が前記比較器の非反転入力端子に接続され、前記第2出力端子が前記比較器の反転入力端子に接続され、
前記第2ステップでは、前記第1可変容量の容量値から前記第2可変容量の容量値を減算した値が最も小さくなるように前記差分を設定し、
前記第5ステップでは、前記減算した値が大きくなるように前記差分を可変することを特徴とする請求項9に記載のA/D変換装置の補正方法。
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