JP6318952B2 - アナログデジタル変換回路およびアナログデジタル変換方法 - Google Patents

Description

アナログデジタル変換回路およびアナログデジタル変換方法に関する。

従来、アナログ入力信号をデジタル出力信号に変換するアナログデジタル変換回路（Ａ／Ｄ変換回路）は、様々な分野で用いられている。たとえば、マイクロコンピュータやシステムＬＳＩは、逐次比較（ＳＡＲ:Successive Approximation Register）型のＡ／Ｄ変換回路を搭載している。Ａ／Ｄ変換回路は、たとえば、容量列とスイッチ列とを有するデジタルアナログ変換回路（Ｄ／Ａ変換回路：ＣＤＡＣ）を有し、Ｄ／Ａ変換回路の出力電圧とコモン電圧とを比較し、デジタル出力信号の各ビット値を決定する（たとえば、特許文献１〜３参照）。

特表２００３−５０４９１２号公報 特開平７−３３６２２４号公報 特開２００７−４９６３７号公報

ところで、上記のように、容量列とスイッチ列とを有するＣＤＡＣの場合、各容量における電圧の整定時間（セトリング・タイム）やスイッチのオン抵抗値は、Ａ／Ｄ変換回路における変換時間に影響する。このため、ＣＤＡＣを有するＡ／Ｄ変換回路において、変換時間の短縮化が求められる。

本発明の一観点によれば、第１の共通配線に第１端子が接続された複数の第１のキャパシタと、前記複数の第１のキャパシタの第２端子にそれぞれ接続された複数の第１のスイッチとを有し、前記第１の共通配線に第１の出力電圧を生成する第１のデジタルアナログ変換回路と、第２の共通配線に第１端子が接続された複数の第２のキャパシタと、前記複数の第２のキャパシタの第２端子にそれぞれ接続された複数の第２のスイッチとを有し、前記第２の共通配線に第２の出力電圧を生成する第２のデジタルアナログ変換回路と、前記第１の共通配線に第１端子が接続され、前記高電位電圧と前記低電位電圧の中間電圧と異なる第１の参照電圧が第２端子に供給される第１のリセットスイッチと、前記第２の共通配線に第１端子が接続され、第２端子に前記第１の参照電圧が供給される第２のリセットスイッチと、前記第１の出力電圧と前記第１の参照電圧とを比較する第１のコンパレータと、前記第１の出力電圧と前記第２の出力電圧とを比較する第２のコンパレータと、前記第１の参照電圧と前記第２の出力電圧とを比較する第３のコンパレータと、前記第１の〜第３のコンパレータの出力信号に基づいて２ビットのデジタル信号を生成する演算回路と、前記第１のリセットスイッチ、前記第２のリセットスイッチ、前記複数の第１のスイッチ、及び前記複数の第２のスイッチを制御する制御回路と、を有し、前記制御回路は、差動アナログ入力信号のサンプリング時に、前記差動アナログ入力信号の逆相入力信号を前記第１のデジタルアナログ変換回路の前記複数の第１のキャパシタの第２端子に供給し、前記差動アナログ入力信号の正相入力信号を前記第２のデジタルアナログ変換回路の前記複数の第２のキャパシタの第２端子に供給し、前記第１の参照電圧を前記第１の共通配線と前記第２の共通配線に供給し、前記差動アナログ入力信号のサンプリング後に、前記複数の第１のキャパシタと前記複数の第２のキャパシタのうち、前記２ビットのデジタル信号の上位ビットに対応する上位キャパシタに前記低電位電圧を供給し、前記２ビットのデジタル信号の下位ビットに対応する下位キャパシタに前記第１の参照電圧を供給する。

本発明の一観点によれば、変換時間の短縮化を図ることができる。

一実施形態のアナログデジタル変換回路の回路図。 一実施形態のアナログデジタル変換回路の動作説明図。 一実施形態のアナログデジタル変換回路の動作説明図。 （ａ）は、１回目の変換ステップの対象となるキャパシタ及びスイッチを示すＤ／Ａ変換回路の一部回路図、（ｂ）上位スイッチの制御を示す説明図、（ｃ）は下位スイッチの制御を示す説明図。 （ａ）は変換結果に対するスイッチ制御の説明図、（ｂ）はスイッチ制御による電圧シフトの説明図。 （ａ）は変換結果に対するスイッチ制御の説明図、（ｂ）はスイッチ制御による電圧シフトの説明図。 （ａ）は変換結果に対するスイッチ制御の説明図、（ｂ）はスイッチ制御による電圧シフトの説明図。 （ａ）は変換結果に対するスイッチ制御の説明図、（ｂ）はスイッチ制御による電圧シフトの説明図。 （ａ）（ｂ）は、一実施形態のアナログデジタル変換回路の動作説明図。 （ａ）（ｂ）は、一実施形態のアナログデジタル変換回路の動作説明図。 （ａ）（ｂ）は、一実施形態のアナログデジタル変換回路の動作説明図。 変換ステップに対する電圧変化を示す説明図。 変換ステップに対する電圧変化を示す説明図。 変換ステップに対する電圧変化を示す説明図。 ＣＭＯＳ構造のトランスファゲートにおける入力電圧に対するオン抵抗値を示す特性図。

以下、一実施形態を説明する。
図１に示すように、逐次比較（ＳＡＲ）型のアナログデジタル変換回路（Ａ／Ｄ変換回路）１０は、差動アナログ信号ＶＩｐ，ＶＩｍを、複数ビット（たとえば８ビット）のデジタル出力信号ＤＯに変換する。

デジタル出力信号ＤＯは、たとえば８ビットのデジタル出力信号ＤＯ（ｘ）（ｘ＝７〜０）である。デジタル出力信号ＤＯ（７）は最上位ビット（ＭＳＢ：Most Significant Bit）、デジタル出力信号ＤＯ（０）は最下位ビット（ＬＳＢ：Least Significant Bit）である。

このＡ／Ｄ変換回路１０は差動アナログ信号ＶＩｐ，ＶＩｍをサンプリングし、変換処理を複数回実行する。そして、Ａ／Ｄ変換回路１０は、１回の変換サイクルにおいて、２ビットのデジタル信号の値を決定する。１回の変換サイクルにおいて決定する２ビットのデジタル信号のうち、上位ビットのデジタル信号をＤＵ、下位ビットのデジタル信号をＤＬとして説明する場合がある。

Ａ／Ｄ変換回路１０は、２つのデジタルアナログ変換回路（Ｄ／Ａ変換回路）１１ｐ，１１ｍ、３つのコンパレータ１２ａ，１２ｂ，１２ｃ、演算回路１３、制御回路１４を有している。

第１のＤ／Ａ変換回路１１は、電荷再配分型のデジタルアナログ変換回路（ＣＤＡＣ：Capacitive Digital-to-Analog Converter）である。
このＤ／Ａ変換回路１１ｐは、８ビットのデジタル出力信号ＤＯに対応する６個のメインキャパシタＣ５ｐ，Ｃ４ｐ，Ｃ３ｐ，Ｃ２ｐ，Ｃ１ｐ，Ｃ０ｐと、１つのダミーキャパシタＣＣｐを有している。メインキャパシタＣ５ｐ〜Ｃ０ｐは、バイナリ（binary）の比率で重み付けされ、その容量比は（３２：１６：８：４：２：１）である。ダミーキャパシタＣＣｐの容量値は、最下位のメインキャパシタＣ０ｐと同じ容量値に設定されている。本実施形態において、メインキャパシタＣ５ｐ〜Ｃ０ｐとダミーキャパシタＣＣｐの容量値を、１２８Ｃ，６４Ｃ，３２Ｃ，１６Ｃ，８Ｃ，４Ｃ，４Ｃとする。ここで、「Ｃ」は、単位容量値である。

メインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐの第１端子は共通配線ＬＣｐに接続されている。共通配線ＬＣｐは、第１のコンパレータ１２ａの非反転入力端子と、第２のコンパレータ１２ｂの非反転入力端子に接続されている。たとえば、第１，第２のコンパレータ１２ａ，１２ｂに接続されるメインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐの第１端子をトッププレートと呼び、メインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐの第２端子をボトムプレートと呼ぶことがある。

メインキャパシタＣ５ｐの第２端子は、メインスイッチＳＷ５ｐに接続されている。メインスイッチＳＷ５ｐは、１つの共通端子と３つの切替端子とを有する３点スイッチである。共通端子はメインキャパシタＣ５ｐの第２端子に接続され、各切替端子には逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ５ｐは、制御回路１４により制御される。このメインスイッチＳＷ５ｐにより、メインキャパシタＣ５ｐの第２端子は、逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが選択的に供給される。

メインキャパシタＣ４ｐの第２端子は、メインスイッチＳＷ４ｐに接続されている。メインスイッチＳＷ４ｐは、１つの共通端子と４つの切替端子とを有する４点スイッチである。共通端子はメインキャパシタＣ４ｐの第２端子に接続され、各切替端子には逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ４ｐは、制御回路１４により制御される。このメインスイッチＳＷ４ｐにより、メインキャパシタＣ４ｐの第２端子は、逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが選択的に供給される。

メインキャパシタＣ３ｐの第２端子はメインスイッチＳＷ３ｐに接続されている。メインキャパシタＣ１ｐの第２端子はメインスイッチＳＷ１ｐに接続されている。メインスイッチＳＷ３ｐ，ＳＷ１ｐは、メインスイッチＳＷ５ｐと同様に、１つの共通端子と３つの切替端子とを有する３点スイッチである。共通端子はメインキャパシタＣ３ｐ、Ｃ１ｐの第２端子に接続され、各切替端子には逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ３ｐ，ＳＷ１ｐは、制御回路１４により制御される。したがって、メインスイッチＳＷ３ｐ，ＳＷ１ｐにより、メインキャパシタＣ３ｐ，Ｃ１ｐの第１端子は、逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが選択的に供給される。

メインキャパシタＣ２ｐの第２端子はメインスイッチＳＷ２ｐに接続されている。メインキャパシタＣ０ｐの第２端子はメインスイッチＳＷ０ｐに接続されている。メインスイッチＳＷ２ｐ，ＳＷ０ｐは、メインスイッチＳＷ４ｐと同様に、１つの共通端子と４つの切替端子とを有する４点スイッチである。共通端子はメインキャパシタＣ２ｐ，Ｃ０ｐの第２端子に接続され、各切替端子には逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ２ｐ，ＳＷ０ｐは、制御回路１４により制御される。したがって、メインスイッチＳＷ２ｐ，ＳＷ０ｐにより、メインキャパシタＣ２ｐ，Ｃ０ｐの第２端子に、逆相入力電圧ＶＩｍ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが選択的に供給される。

ダミーキャパシタＣＣｐの第２端子はダミースイッチＳＷＣｐに接続されている。ダミースイッチＳＷＣｐは、１つの共通端子と２つの切替端子とを有する２点スイッチである。共通端子はダミーキャパシタＣＣｐの第２端子に接続され、各切替端子には、逆相入力電圧ＶＩｍ，第２の参照電圧ＶＲＳが供給される。ダミースイッチＳＷＣｐは、制御回路１４により制御される。このダミースイッチＳＷＣｐにより、ダミーキャパシタＣＣｐの第２端子に、逆相入力電圧ＶＩｍと第２の参照電圧ＶＲＳとが選択的に供給される。

第２のＤ／Ａ変換回路１１ｍは、第１のＤ／Ａ変換回路１１ｐと同様に、電荷再配分型のデジタルアナログ変換回路（ＣＤＡＣ）である。
この第２のＤ／Ａ変換回路１１ｍは、８ビットのデジタル出力信号ＤＯに対応する６個のメインキャパシタＣ５ｍ，Ｃ４ｍ，Ｃ３ｍ，Ｃ２ｍ，Ｃ１ｍ，Ｃ０ｍと、１つのダミーキャパシタＣＣｍを有している。メインキャパシタＣ５ｍ〜Ｃ０ｍは、バイナリの比率で重み付けされ、その容量比は（３２：１６：８：４：２：１）である。ダミーキャパシタＣＣｍの容量値は、最下位のメインキャパシタＣ０ｍと同じ容量値に設定されている。本実施形態において、メインキャパシタＣ５ｍ〜Ｃ０ｍとダミーキャパシタＣＣｍの容量値を、１２８Ｃ，６４Ｃ，３２Ｃ，１６Ｃ，８Ｃ，４Ｃ，４Ｃとする。ここで、「Ｃ」は、単位容量値である。

メインキャパシタＣ５ｍ〜Ｃ０ｍ及びダミーキャパシタＣＣｍの第１端子は共通配線ＬＣｍに接続されている。共通配線ＬＣｍは、第２のコンパレータ１２ｂの反転入力端子と、第３のコンパレータ１２ｃの反転入力端子に接続されている。たとえば、第２，第３のコンパレータ１２ｂ，１２ｃに接続されるメインキャパシタＣ５ｍ〜Ｃ０ｍ及びダミーキャパシタＣＣｍの第１端子をトッププレートと呼び、メインキャパシタＣ５ｍ〜Ｃ０ｍ及びダミーキャパシタＣＣｍの第２端子をボトムプレートと呼ぶことがある。

メインキャパシタＣ５ｍの第２端子は、メインスイッチＳＷ５ｍに接続されている。メインスイッチＳＷ５ｍは、１つの共通端子と３つの切替端子とを有する３点スイッチである。共通端子はメインキャパシタＣ５ｍの第２端子に接続され、各切替端子には正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ５ｍは、制御回路１４により制御される。このメインスイッチＳＷ５ｍにより、メインキャパシタＣ５ｍの第２端子は、正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが選択的に供給される。

メインキャパシタＣ４ｍの第２端子は、メインスイッチＳＷ４ｍに接続されている。メインスイッチＳＷ４ｍは、１つの共通端子と４つの切替端子とを有する４点スイッチである。共通端子はメインキャパシタＣ４ｍの第２端子に接続され、各切替端子には正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ４ｍは、制御回路１４により制御される。このメインスイッチＳＷ４ｍにより、メインキャパシタＣ４ｍの第２端子は、正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが選択的に供給される。

メインキャパシタＣ３ｍの第２端子はメインスイッチＳＷ３ｍに接続されている。メインキャパシタＣ１ｍの第２端子はメインスイッチＳＷ１ｍに接続されている。メインスイッチＳＷ３ｍ，ＳＷ１ｍは、メインスイッチＳＷ５ｍと同様に、１つの共通端子と３つの切替端子とを有する３点スイッチである。共通端子はメインキャパシタＣ３ｍ、Ｃ１ｍの第２端子に接続され、各切替端子には正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ３ｍ，ＳＷ１ｍは、制御回路１４により制御される。したがって、メインスイッチＳＷ３ｍ，ＳＷ１ｍにより、メインキャパシタＣ３ｍ，Ｃ１ｍの第１端子は、正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬが選択的に供給される。

メインキャパシタＣ２ｍの第２端子はメインスイッチＳＷ２ｍに接続されている。メインキャパシタＣ０ｍの第２端子はメインスイッチＳＷ０ｍに接続されている。メインスイッチＳＷ２ｍ，ＳＷ０ｍは、メインスイッチＳＷ４ｍと同様に、１つの共通端子と４つの切替端子とを有する４点スイッチである。共通端子はメインキャパシタＣ２ｍ，Ｃ０ｍの第２端子に接続され、各切替端子には正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが供給される。メインスイッチＳＷ２ｍ，ＳＷ０ｍは、制御回路１４により制御される。したがって、メインスイッチＳＷ２ｍ，ＳＷ０ｍにより、メインキャパシタＣ２ｍ，Ｃ０ｍの第２端子に、正相入力電圧ＶＩｐ，高電位電圧ＶＲＨ，第１の参照電圧ＶＲＱ，低電位電圧ＶＲＬが選択的に供給される。

ダミーキャパシタＣＣｍの第２端子はダミースイッチＳＷＣｍに接続されている。ダミースイッチＳＷＣｍは、１つの共通端子と２つの切替端子とを有する２点スイッチである。共通端子はダミーキャパシタＣＣｍの第２端子に接続され、各切替端子には、正相入力電圧ＶＩｐ，第２の参照電圧ＶＲＳが供給される。ダミースイッチＳＷＣｍは、制御回路１４により制御される。このダミースイッチＳＷＣｍにより、ダミーキャパシタＣＣｍの第２端子に、正相入力電圧ＶＩｐと第２の参照電圧ＶＲＳとが選択的に供給される。

ここで、上記の各電圧について説明する。
高電位電圧ＶＲＨと低電位電圧ＶＲＬは、差動アナログ信号ＶＩｐ，ＶＩｍの範囲を設定する。Ａ／Ｄ変換回路１０は、高電位電圧ＶＲＨと低電位電圧ＶＲＬの範囲の差動アナログ信号ＶＩｐ，ＶＩｍをＭビット（たとえば８ビット）のデジタル出力信号ＤＯに変換する。

第１の参照電圧ＶＲＱと第２の参照電圧ＶＲＳは、高電位電圧ＶＲＨと低電位電圧ＶＲＬの間の任意の電圧値であって、中間電圧（ＶＲＣ＝１／２＊（ＶＲＨ＋ＶＲＬ））と異なる電圧値に設定される。たとえば、第１の参照電圧ＶＲＱと第２の参照電圧ＶＲＳの間の電位差を所定値（たとえば「４」）にて分割し、その分割電圧の３／４と１／４に設定する。つまり、第１の参照電圧ＶＲＱと第２の参照電圧ＶＲＳは、
ＶＲＱ＝３／４＊（ＶＲＨ−ＶＲＬ）＋ＶＲＬ
ＶＲＳ＝１／４＊（ＶＲＨ−ＶＲＬ）＋ＶＲＬ
である。なお、参照電圧ＶＲＱ，ＶＲＳは、高電位電圧ＶＲＨと低電位電圧ＶＲＬの間の電圧であって、相対的に設定される電圧であり、中間電圧ＶＲＣ（＝１／２＊（ＶＲＨ−ＶＲＬ）＋ＶＲＬ）と異なる電圧である。また、低電位電圧ＶＲＬは、０［Ｖ］（ゼロ・ボルト）であることが多い。このため、以下の説明において、電圧範囲を示すために「ＶＲＨ−ＶＲＬ」を表記し、「＋ＶＲＬ」については省略することがある。

なお、ダミーキャパシタＣＣｐ，ＣＣｍは、メインキャパシタＣ５ｐ〜Ｃ０ｐとダミーキャパシタＣＣｐ（メインキャパシタＣ５ｍ〜Ｃ０ｍとダミーキャパシタＣＣｍ）の容量値の合計値にて高電位電圧ＶＲＨと低電位電圧ＶＲＬの差電圧を分割した分解能で差動アナログ信号ＶＩｐ，ＶＩｍをデジタル出力信号ＤＯに変換するために設けられている。メインキャパシタＣ５ｐ〜Ｃ０ｐ（メインキャパシタＣ５ｍ〜Ｃ０ｍ）の容量値に応じた分解能で差動アナログ信号ＶＩｐ，ＶＩｍをデジタル出力信号ＤＯに変換する場合、ダミーキャパシタＣＣｐ，ＣＣｍを省略することが可能である。

第１のＤ／Ａ変換回路１１ｐの共通配線ＬＣｐにはリセットスイッチＳＷＲｐの第１端子が接続され、リセットスイッチＳＷＲｐの第２端子には第１の参照電圧ＶＲＱが供給される。リセットスイッチＳＷＲｐは、制御回路１４からの制御信号ＣＳＷｐに応じてオンオフする。

第２のＤ／Ａ変換回路１１ｍの共通配線ＬＣｍにはリセットスイッチＳＷＲｍの第１端子が接続され、リセットスイッチＳＷＲｍの第２端子には第１の参照電圧ＶＲＱが供給される。リセットスイッチＳＷＲｍは、制御回路１４からの制御信号ＣＳＷｍに応じてオンオフする。

上記したように、第１のコンパレータ１２ａの非反転入力端子は、第１のＤ／Ａ変換回路１１ｐの共通配線ＬＣｐに接続され、第１のコンパレータ１２ａの反転入力端子には、第１の参照電圧ＶＲＱが供給される。第１のコンパレータ１２ａは、共通配線ＬＣｐにおける出力電圧Ｖｘｐと第１の参照電圧ＶＲＱとを比較し、比較結果に応じた出力信号Ｋ１（第１の判定信号）を出力する。

第２のコンパレータ１２ｂの非反転入力端子は、第１のＤ／Ａ変換回路１１ｐの共通配線ＬＣｐに接続され、第２のコンパレータ１２ｂの反転入力端子は第２のＤ／Ａ変換回路１１ｍの共通配線ＬＣｍに接続されている。第２のコンパレータ１２ｂは、共通配線ＬＣｐにおける出力電圧Ｖｘｐと、共通配線ＬＣｍにおける出力電圧Ｖｘｍとを比較し、比較結果に応じた出力信号Ｋ２ｚ（第２の判定信号）と、その出力信号Ｋ２ｚと相補な反転信号Ｋ２ｘを出力する。

第３のコンパレータ１２ｃの非反転入力端子には第１の参照電圧ＶＲＱが供給され、第３のコンパレータ１２ｃの反転入力端子は第２のＤ／Ａ変換回路１１ｍの共通配線ＬＣｍに接続されている。第３のコンパレータ１２ｃは、第１の参照電圧ＶＲＱと共通配線ＬＣｍにおける出力電圧Ｖｘｍとを比較し、比較結果に応じた出力信号Ｋ３（第３の判定信号）を出力する。

演算回路１３は、ＡＮＤゲート２１，２２、ＯＲゲート２３を有している。演算回路１３は、出力信号Ｋ２ｚと等しいレベルのデジタル信号ＤＵを出力する。ＡＮＤゲート２１には、コンパレータ１２ａの出力信号Ｋ１と、コンパレータ１２ｂの正相出力信号Ｋ２ｚとを論理積演算し、演算結果に応じたレベルの信号Ｓ１１を出力する。ＡＮＤゲート２２は、コンパレータ１２ｂの逆相出力信号Ｋ２ｘと、コンパレータ１２ｃの出力信号Ｋ３を論理積演算し、演算結果に応じたレベルの信号Ｓ１２を出力する。ＯＲゲート２３は、ＡＮＤゲート２１の出力信号Ｓ１１とＡＮＤゲート２２の出力信号Ｓ１２を論理和演算し、演算結果に応じたレベルのデジタル信号ＤＬを出力する。

制御回路１４は、高電位電圧ＶＲＨ、低電位電圧ＶＲＬ、クロック信号ＣＬＫに基づいて動作する。
制御回路１４は、デジタル信号ＤＵ，ＤＬを逐次保持するレジスタを有している。また、制御回路１４は、レジスタに保持したデジタル信号に基づいて８ビットのデジタル出力信号ＤＯを出力するロジック回路を有している。また制御回路１４は、デジタル信号ＤＵ，ＤＬに基づいて、Ｄ／Ａ変換回路１１ｐ，１１ｍのスイッチと、上記のリセットスイッチＳＷＲｐ、ＳＷＲｍを制御する制御信号ＣＳＷｐ，ＣＳＷｍを生成するロジック回路を有している。

上記したように、メインスイッチＳＷ５ｐ〜ＳＷ０ｐ及びダミースイッチＳＷＣｐは、メインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐに供給する電圧を切り替えるためのものである。このため、メインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐに供給する電圧を判り易くするため、他の図において、メインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐに供給する電圧の符号を示し、メインスイッチＳＷ５ｐ〜ＳＷ０ｐ及びダミースイッチＳＷＣｐを省略することがある。同様に、メインキャパシタＣ５ｍ〜Ｃ０ｍ及びダミーキャパシタＣＣｍに供給する電圧の符号を示し、メインスイッチＳＷ５ｍ〜ＳＷ０ｍ及びダミースイッチＳＷＣｍを省略することがある。

Ａ／Ｄ変換回路１０は、差動アナログ信号ＶＩｐ，ＶＩｍをサンプリングし、変換処理を繰り返し実行し、デジタル出力信号ＤＯを出力するものである。上記したように、Ａ／Ｄ変換回路１０は、１回の変換サイクルにおいて、２ビットのデジタル信号ＤＵ，ＤＬを決定する。変換処理の実行回数は、生成するデジタル出力信号ＤＯのビット数に対応する。本実施形態のＡ／Ｄ変換回路１０は、４回の変換処理を実行する。各回の変換処理において、Ａ／Ｄ変換回路１０は、電圧シフト、比較、２ビットのデジタル信号の決定、を行う。

制御回路１４は、各変換サイクルにおいて、第１のＤ／Ａ変換回路１１ｐと第２のＤ／Ａ変換回路１１ｍに含まれるキャパシタの端子電圧（第２端子における電圧）を変更し、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐと第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍをシフトする。

サンプリング後の１回目の変換サイクルにおいて、制御回路１４は、各キャパシタによりサンプリングした電荷を再配分し、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐと第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍをシフトする。また、制御回路１４は、各変換サイクルにおいて実施する電圧シフトにおいて、メインキャパシタの容量値の減少順に応じて、２つのメインキャパシタを対象キャパシタとし、対象キャパシタのうち、容量が大きな上位キャパシタと、容量が小さな下位キャパシタとのそれぞれに対して、端子電圧を設定する。

先ず、サンプリングについて説明する。
図２に示すように、Ｄ／Ａ変換回路１１ｐにおいて、全てのメインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐに逆相入力電圧ＶＩｍを供給する。また、リセットスイッチＳＷＲｐをオンし、共通配線ＬＣｐに第１の参照電圧ＶＲＱを供給する。これにより、共通配線ＬＣｐの電圧Ｖｘｐは、逆相入力電圧ＶＩｍと第１の参照電圧ＶＲＱの差に応じた電位となる。

同様に、Ｄ／Ａ変換回路１１ｍにおいて、全てのメインキャパシタＣ５ｍ〜Ｃ０ｍ及びダミーキャパシタＣＣｍに正相入力電圧ＶＩｐを供給する。また、リセットスイッチＳＷＲｍをオンし、共通配線ＬＣｍに第１の参照電圧ＶＲＱを供給する。これにより、共通配線ＬＣｍの電圧Ｖｘｍは、正相入力電圧ＶＩｐと第１の参照電圧ＶＲＱの差に応じた電位となる。

なお、図２では、上記したように、図１に示すメインスイッチＳＷ５ｐ〜ＳＷ０ｐ，ＳＷ５ｍ〜ＳＷ０ｍ及びダミースイッチＳＷＣｐ，ＳＷＣｍを省略し、メインキャパシタＣ５ｐ〜Ｃ０ｐ，Ｃ５ｍ〜Ｃ０ｍ及びダミーキャパシタＣＣｐ，ＣＣｍに供給する電圧を判り易くしている。

次に、１回目の変換サイクルにおける電圧シフトを説明する。
図３に示すように、制御回路１４は、制御信号ＣＳＷｐによりメインスイッチＳＷ５ｐ〜ＳＷ０ｐ及びダミースイッチＳＷＣｐを制御する。制御回路１４は、第１のＤ／Ａ変換回路１１ｐにおいて、上位キャパシタＣ５ｐ，Ｃ３ｐ，Ｃ１ｐの第２端子に低電位電圧ＶＲＬを供給し、下位キャパシタＣ４ｐ，Ｃ２ｐ，Ｃ０ｐの第２端子に第１の参照電圧ＶＲＱを供給する。そして、ダミーキャパシタＣＣｐの第２端子に、第２の参照電圧ＶＲＳを供給する。

同様に、第２のＤ／Ａ変換回路１１ｍにおいて、上位キャパシタＣ５ｍ，Ｃ３ｍ，Ｃ１ｍの第２端子に低電位電圧ＶＲＬを供給し、下位キャパシタＣ４ｍ，Ｃ２ｍ，Ｃ０ｍの第２端子に第１の参照電圧ＶＲＱを供給する。そして、ダミーキャパシタＣＣｍの第２端子に、第２の参照電圧ＶＲＳを供給する。

ここで、サンプリングと１回目の変換サイクルについて説明する。
図２に示すように、リセットスイッチＳＷＲｐをオンし、第１のＤ／Ａ変換回路１１ｐの共通配線ＬＣｐに第１の参照電圧ＶＲＱを供給する。そして、メインスイッチＳＷ５ｐ〜ＳＷ０ｐ及びダミースイッチＳＷＣｐを制御し、メインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐに逆相入力電圧ＶＩｍを供給する。

第１のＤ／Ａ変換回路１１ｐにおいて、サンプリング時における共通配線ＬＣｐの電荷Ｑ１は、
Ｑ１＝Ｃｐ＊ＶＲＱ＋２５６Ｃ（ＶＲＱ−ＶＩｍ）
となる。そして、スイッチ制御により各キャパシタの端子電圧を変更したとき、共通配線ＬＣｐの電荷Ｑ２は、
Ｑ２＝（１２８Ｃ＋３２Ｃ＋８Ｃ）（Ｖｘｐ−ＶＲＬ）＋（６４Ｃ＋１６Ｃ＋４Ｃ）（Ｖｘｐ−ＶＲＱ）＋４Ｃ（Ｖｘｐ−ＶＲＳ）＋Ｃｐ＊Ｖｘｐ
となる。ここで、低電位電圧ＶＲＬを０［Ｖ］とすると、第１の参照電圧ＶＲＱは第２の参照電圧ＶＲＳの３倍（３ＶＲＳ）となるため、上記の電荷Ｑ２は、
Ｑ２＝（２５６Ｃ＋Ｃｐ）Ｖｘｐ−２５６Ｃ＊ＶＲＳ
となる。

電荷保存側により、Ｑ１＝Ｑ２であるから、共通配線ＬＣｐにおける電圧Ｖｘｐは、
Ｖｘｐ＝ＶＲＱ＋（ＶＲＳ−ＶＩｍ）＊（２５６Ｃ／（２５６Ｃ＋Ｃｐ））
Ｖｘｐ＝ＶＲＱ＋ａ（ＶＲＳ−ＶＩｍ）
となる。

なお、上記の式における「ａ」は圧縮率である。圧縮率ａは、第１のＤ／Ａ変換回路１１ｐにおける容量値に対するメインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐの比の値である。図１において、共通配線ＬＣｐ及びそれに接続される配線における寄生容量の値をＣｐとする。メインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐの容量値の合計値をＣａｌｌとする。圧縮率ａは、
ａ＝Ｃａｌｌ／（Ｃａｌｌ＋Ｃｐ）
である。

第２のＤ／Ａ変換回路１１ｍの共通配線ＬＣｍの電圧Ｖｘｍは、第１のＤ／Ａ変換回路１１ｐと同様に、
Ｖｘｍ＝ＶＲＱ＋ａ（ＶＲＳ−ＶＩｐ）
となる。

第１のコンパレータ１２ａは、電圧Ｖｘｐと第１の参照電圧ＶＲＱを比較する。ここで、第１のコンパレータ１２ａが「１」の出力信号Ｋ１を出力する条件は、
ＶＲＱ＋ａ（ＶＲＳ−ＶＩｍ）＞ＶＲＱ
つまり、
Ｖｉｍ＜ＶＲＳ
である。ここで、第２の参照電圧ＶＲＳ＝１／４＊（ＶＲＨ−ＶＲＬ）、逆相入力電圧ＶＩｍ＝（ＶＲＨ−ＶＲＬ）−ＶＩｐとすると。上記の条件は、
ＶＩｐ＞３／４＊（ＶＲＨ−ＶＲＬ）
となる。

第２のコンパレータ１２ｂは、電圧Ｖｘｐと電圧Ｖｘｍを比較する。第２のコンパレータ１２ｂが「１」の正相出力信号Ｋ２ｚ（上位ビットＤＵ）を出力する条件は、
Ｖｘｐ＞Ｖｘｍ
ＶＲＱ＋ａ（ＶＲＳ−ＶＩｍ）＞ＶＲＱ＋ａ（ＶＲＳ−ＶＩｐ）
つまり、
ＶＩｐ＞ＶＩｍ
である。したがって、上記の条件は、
ＶＩｐ＞２／４＊（ＶＲＨ−ＶＲＬ）
となる。

第３のコンパレータ１２ｃは、第１の参照電圧ＶＲＱと電圧Ｖｘｍを比較する。第３のコンパレータ１２ｃが「１」の出力信号Ｋ３を出力する条件は、
Ｖｘｐ＞Ｖｘｍ
ＶＲＱ＞ＶＲＱ＋ａ（ＶＲＳ−ＶＩｐ）
つまり、
ＶＩｐ＞ＶＲＳ
である。したがって、上記の条件は、
ＶＩｐ＞１／４＊（ＶＲＨ−ＶＲＬ）
となる。

このように、各コンパレータ１２ａ，１２ｂ，１２ｃは、高電位電圧ＶＲＨと低電位電圧ＶＲＬの電圧範囲において、３／４，２／４（＝１／２），１／４をしきい値として、正相入力電圧ＶＩｐをそれぞれ比較する。

サンプリング直後の電圧シフトにおいて、メインキャパシタＣ５ｐ〜Ｃ０ｐ，Ｃ５ｍ〜Ｃ０ｍに第１の参照電圧ＶＲＱまたは低電位電圧ＶＲＬを供給し、ダミーキャパシタＣＣｐ，ＣＣｍに第２の参照電圧ＶＲＳを供給し、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐと第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍをシフトする。これにより、出力電圧Ｖｘｐ，Ｖｘｍを、高電位電圧ＶＲＨと低電位電圧ＶＲＬの間の判定範囲内とする。

たとえば、キャパシタに中間電圧ＶＲＣを供給し、低電位電圧ＶＲＬと同電位の入力電圧をサンプリングした場合、Ｄ／Ａ変換回路（ＣＤＡＣ）の出力電圧が高電位電圧ＶＲＨより高くなる。このため、Ｄ／Ａ変換回路（ＣＤＡＣ）の出力電圧を受けるトランジスタの耐圧を高くする等の対策が必要となる。また、ＰチャネルＭＯＳトランジスタにて出力電圧を受ける場合、そのトランジスタのバックゲート（Ｎ−ｗｅｌｌ領域）には高電位電圧ＶＲＨが印加される。このため、Ｄ／Ａ変換回路の出力電圧によりトランジスタに順方向バイアスがかかり、電荷が保持できなくなるおそれがある。

これらの点に対し、本実施形態では、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐと第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍを、高電位電圧ＶＲＨと低電位電圧ＶＲＬの範囲内とする。これにより、耐圧に対する対策の必要性がなく、電荷を保持することができる。

次に、比較結果に対する電圧シフトについて説明する。
制御回路１４は、比較結果（上位ビットＤＵ及び下位ビットＤＬ）に基づいて、上位ビットＤＵに対応する上位キャパシタの端子電圧を上位ビットＤＵに応じて変更する。また、下位ビットＤＬに対応する下位キャパシタの第２端子における電圧を、下位ビットＤＬに応じて変更する。

たとえば、デジタル出力信号ＤＯにおいて、最上位ビットのデジタル出力信号ＤＯ（７）を上位ビットＤＵ、デジタル出力信号ＤＯ（６）を下位ビットＤＬとする。
この場合、図４（ａ）に示すように、メインキャパシタＣ５ｐ，Ｃ５ｍが上位ビットＤＵに対応し、メインキャパシタＣ４ｐ，Ｃ４ｍが下位ビットに対応する。メインキャパシタＣ５ｐ，Ｃ５ｍを上位キャパシタ、メインキャパシタＣ４ｐ，Ｃ４ｍを下位キャパシタとする。上位キャパシタＣ５ｐ，Ｃ５ｍに接続されたスイッチＳＷ５ｐ，ＳＷ５ｍを上位スイッチ、下位キャパシタＣ４ｐ，Ｃ４ｍに接続されたスイッチＳＷ４ｐ，ＳＷ４ｍを下位スイッチとする。そして、変換結果の上位ビットＤＵに応じて上位スイッチＳＷ５ｐ，ＳＷ５ｍを制御し、下位ビットＤＬに応じて下位スイッチＳＷ４ｐ，ＳＷ４ｍを制御する。

図４（ｂ）は上位ビットＤＵ（ＤＯ（７））に応じた上位スイッチＳＷ５ｐ，ＳＷ５ｍの制御による上位キャパシタＣ５ｐ，Ｃ５ｍの端子電圧の変化を示す。
上位ビットＤＵ（ＤＯ（７））が「０」の場合、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ５ｐの端子電圧を、低電位電圧ＶＲＬから高電位電圧ＶＲＨへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ５ｍの端子電圧を低電位電圧ＶＲＬに維持する。上位ビットＤＵ（ＤＯ（７））が「１」の場合、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ５ｐの端子電圧を低電位電圧ＶＲＬに維持し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ５ｍの端子電圧を、低電位電圧ＶＲＬから高電位電圧ＶＲＨへ変更する。

図４（ｃ）は下位ビットＤＬ（ＤＯ（６））に応じた下位スイッチＳＷ４ｐ，ＳＷ４ｍの制御による下位キャパシタＣ４ｐ，Ｃ４ｍの端子電圧の変化を示す。
下位ビットＤＬ（ＤＯ（６））が「０」の場合、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ４ｐの端子電圧を、第１の参照電圧ＶＲＱから高電位電圧ＶＲＨへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ４ｍの端子電圧を、第１の参照電圧ＶＲＱから低電位電圧ＶＲＬへ変更する。下位ビットＤＬ（ＤＯ（６））が「１」の場合、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ４ｐの端子電圧を、第１の参照電圧ＶＲＱから低電位電圧ＶＲＬへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ４ｍの端子電圧を、第１の参照電圧ＶＲＱから高電位電圧ＶＲＨへ変更する。

［デジタル信号ＤＵ．ＤＬが「００」の場合］
図５（ａ）に示すように、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ５ｐの端子電圧を、低電位電圧ＶＲＬから高電位電圧ＶＲＨへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ５ｍの端子電圧を低電位電圧ＶＲＬに維持する。また、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ４ｐの端子電圧を、第１の参照電圧ＶＲＱから高電位電圧ＶＲＨへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ４ｍの端子電圧を、第１の参照電圧ＶＲＱから低電位電圧ＶＲＬへ変更する。

図５（ｂ）において、左側は比較時におけるＤ／Ａ変換回路１１ｐ，１１ｍの出力電圧Ｖｘｐ，Ｖｘｍが含まれる範囲（電圧範囲）を示し、右側は電圧シフト後の出力電圧Ｖｘｐ，Ｖｘｍが含まれる範囲（電圧範囲）を示す。なお、図５（ｂ）における縦軸は、第１の参照電圧ＶＲＱ，高電位電圧ＶＲＨ，低電位電圧ＶＲＬに基づく電圧シフトの量に応じた電圧値を単位として、判定範囲を示す値である。なお、図５（ｂ）に示す範囲は、図５（ａ）に示すメインキャパシタＣ５ｐ，Ｃ４ｐ，Ｃ４ｐ，Ｃ４ｍに対応する範囲であり、高電位電圧ＶＲＨと低電位電圧ＶＲＬの間の範囲である。

デジタル信号ＤＵ，ＤＬが「００」の場合、出力電圧Ｖｘｐは「０〜４」の範囲内の電圧であり、出力電圧Ｖｘｍは「１０〜１６」の範囲内の電圧である。この比較結果に対して、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐを「９」上昇させ、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍを「３」下降させる。

［デジタル信号ＤＵ．ＤＬが「０１」の場合］
図６（ａ）に示すように、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ５ｐの端子電圧を、低電位電圧ＶＲＬから高電位電圧ＶＲＨへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ５ｍの端子電圧を低電位電圧ＶＲＬに維持する。また、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ４ｐの端子電圧を、第１の参照電圧ＶＲＱから低電位電圧ＶＲＬへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ４ｍの端子電圧を、第１の参照電圧ＶＲＱから高電位電圧ＶＲＨへ変更する。

図６（ｂ）に示すように、デジタル信号ＤＵ，ＤＬが「０１」の場合、出力電圧Ｖｘｐは「４〜８」の範囲内の電圧であり、出力電圧Ｖｘｍは「８〜１０」の範囲内の電圧である。この比較結果に対して、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐを「５」上昇させ、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍを「１」上昇させる。なお、図６（ｂ）における縦軸は、図５（ｂ）と同様である。

［デジタル信号ＤＵ．ＤＬが「１０」の場合］
図７（ａ）に示すように、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ５ｐの端子電圧を低電位電圧ＶＲＬに維持し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ５ｍの端子電圧を、低電位電圧ＶＲＬから高電位電圧ＶＲＨへ変更する。また、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ４ｐの端子電圧を、第１の参照電圧ＶＲＱから高電位電圧ＶＲＨへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ４ｍの端子電圧を、第１の参照電圧ＶＲＱから低電位電圧ＶＲＬへ変更する。

図７（ｂ）に示すように、デジタル信号ＤＵ，ＤＬが「１０」の場合、出力電圧Ｖｘｐは「８〜１０」の範囲内の電圧であり、出力電圧Ｖｘｍは「４〜８」の範囲内の電圧である。この比較結果に対して、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐを「１」上昇させ、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍを「５」上昇させる。なお、図７（ｂ）における縦軸は、図５（ｂ）と同様である。

［デジタル信号ＤＵ．ＤＬが「１１」の場合］
図８（ａ）に示すように、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ５ｐの端子電圧を低電位電圧ＶＲＬに維持し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ５ｍの端子電圧を、低電位電圧ＶＲＬから高電位電圧ＶＲＨへ変更する。また、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ４ｐの端子電圧を、第１の参照電圧ＶＲＱから低電位電圧ＶＲＬへ変更し、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ４ｍの端子電圧を、第１の参照電圧ＶＲＱから高電位電圧ＶＲＨへ変更する。

図８（ｂ）に示すように、デジタル信号ＤＵ，ＤＬが「１１」の場合、出力電圧Ｖｘｐは「１０〜１６」の範囲内の電圧であり、出力電圧Ｖｘｍは「０〜４」の範囲内の電圧である。この比較結果に対して、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐを「３」下降させ、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍを「９」上昇させる。なお、図８（ｂ）における縦軸は、図５（ｂ）と同様である。

このように比較結果に応じた量で第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐと第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍをそれぞれシフトさせる。そして、上位ビットＤＵと下位ビットＤＬの組み合わせに対して、シフト後の出力電圧Ｖｘｐ，Ｖｘｍが含まれる電圧範囲を「９〜１３」とする。

このＡ／Ｄ変換回路１０は、１回の変換ステップにおいて２ビットのデジタル信号の値を設定する。つまり、このＡ／Ｄ変換回路１０は、入力電圧範囲（判定範囲）を４等分し、入力電圧が４つの範囲のいずれに含まれるかを、３つのコンパレータにより判定する。したがって、３つのコンパレータのしきい値は、入力電圧範囲を「１」とすると、低電位側から順に「１／４」「２／４（１／２）」「３／４」となる。

高電位電圧ＶＲＨと低電位電圧ＶＲＬの電圧範囲において、高電位電圧ＶＲＨと低電位電圧ＶＲＬの中間の電圧を中間電圧ＶＲＣとする。正相入力電圧ＶＩｐと逆相入力電圧ＶＩｍは、中間電圧ＶＲＣとの電位差（絶対値）が互いに等しい。

シフト後の電圧範囲においても、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐと、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍは、その電圧範囲の中間電圧に対して、互いに逆相の関係にある。そして、入力電圧を含む範囲を、次の変換ステップにおける判定範囲とする。

一般的な逐次比較型のＡ／Ｄ変換回路の場合、基準電圧を生成するＤ／Ａ変換回路を含む。そして、変換ステップにおける判定結果（デジタル信号）に基づいて、各変換ステップにおける電圧範囲に応じて、コンパレータの基準電圧を変換ステップ毎に変更する。

本実施形態では、各変換ステップにおいて、判定後の電圧範囲の３／４を、次の判定範囲の３／４とするように電圧シフトする。これにより、第１の参照電圧ＶＲＱを変更することなく、各変換ステップを実行することができる。

次に、ｎ回目の比較について説明する。
ｎ回目の比較結果をＤ（ｎ）＝ｙ（ｙ＝０，１，２，３）、比較後にメインスイッチＳＷ５ｐ〜ＳＷ０ｐ，ＳＷ５ｍ〜ＳＷ０ｍの接続を変更した後の電圧をＶｘｐ（ｎ），Ｖｘｍ（ｎ）（ｎ＝１，２，３，４・・・）とする。

比較前の電圧Ｖｘｐ（０），Ｖｘｍ（０）は、

となる。そして、１回目の比較後の電圧Ｖｘｐ（１），Ｖｘｍ（１）は、

となり、２回目の比較後の電圧Ｖｘｐ（２），Ｖｘｍ（２）は、

となる。したがって、ｎ回目の比較後の電圧Ｖｘｐ（ｎ），Ｖｘｍ（ｎ）は、

となる。

次に、コンパレータの比較機能を算出する。
比較前の電圧Ｖｘｐ（０），Ｖｘｍ（０）は、

である。そして、ｎ回目の比較後の電圧Ｖｘｐ（ｎ），Ｖｘｍ（ｎ）は、

である。ここで、簡略化のため、上記のＤ（ｋ）（ｋ＝１〜ｎ）を「０」（ＶＩｐ＝０）とすると、上記の式におけるＶＲＳの乗数は、

となる。

第１のコンパレータ１２ａにおいて、「１」の出力信号Ｋ１を出力する条件は、

となる。また、第２のコンパレータ１２ｂにおいて、「１」の出力信号Ｋ２ｚ（上位ビットＤＵ）を出力する条件は、

となる。そして、第３のコンパレータ１２ｃにおいて、「１」の出力信号Ｋ３を出力する条件は、

となる。

次に、一般化のために、上記の式におけるＤ（ｋ）を次のように展開する。

上記の式の右辺における分子を、次のようにσとする。

すると、２回目の比較における電圧は、以下のようになる。

第１のコンパレータ１２ａでは、

となる。また、第２のコンパレータ１２ｂでは、

となる。そして、第３のコンパレータ１２ｃでは、

となる。

上記のように、比較が進むごとに判定範囲が１／４ずつ圧縮され、さらに比較結果に応じて「＋σ」のオフセットが付加され、判定範囲が設定される。
次に、上記のＡ／Ｄ変換回路１０の動作を、具体例を用いて説明する。

たとえば、正相入力電圧ＶＩｐを「２７」，逆相入力電圧ＶＩｍを「２２９」とする。また、高電位電圧ＶＲＨを「２５６」、低電位電圧ＶＲＬを「０」とする。この場合、第１の参照電圧ＶＲＱは「１９２」，第２の参照電圧ＶＲＳは「６４」である。なお、これらの値は、Ａ／Ｄ変換回路１０の１ＬＳＢに対応する電圧値を単位として各電圧を表したデジタル値である。

図９（ａ）に示すように、第１のＤ／Ａ変換回路１１ｐのメインキャパシタＣ５ｐ〜Ｃ０ｐ及びダミーキャパシタＣＣｐに逆相入力電圧ＶＩｍを供給する。また、リセットスイッチＳＷＲｐをオンし、共通配線ＬＣｐに第１の参照電圧ＶＲＱを供給する。同様に、第２のＤ／Ａ変換回路１１ｍのメインキャパシタＣ５ｍ〜Ｃ０ｍ及びダミーキャパシタＣＣｍに正相入力電圧ＶＩｐを供給する。また、リセットスイッチＳＷＲｍをオンし、共通配線ＬＣｍに第１の参照電圧ＶＲＱを供給する。

次に、図９（ｂ）に示すように、リセットスイッチＳＷＲｐ，ＳＷＲｍをオフする。そして、共通配線ＬＣｐ，ＬＣｍの電圧Ｖｘｐ，Ｖｘｍをシフトする。つまり、上位キャパシタＣ５ｐ，Ｃ３ｐ，Ｃ１ｐ，Ｃ５ｍ，Ｃ３ｍ，Ｃ１ｍに低電位電圧ＶＲＬを供給し、下位キャパシタＣ４ｐ，Ｃ２ｐ，Ｃ０ｐ，Ｃ４ｍ，Ｃ２ｍ，Ｃ０ｍに第１の参照電圧ＶＲＱを供給する。また、ダミーキャパシタＣＣｐ，ＣＣｍに第２の参照電圧ＶＲＳを供給する。

その結果、第１のＤ／Ａ変換回路１１ｐの共通配線ＬＣｐの電圧Ｖｘｐは「２７」、第２のＤ／Ａ変換回路１１ｍの共通配線ＬＣｍの電圧Ｖｘｍは「２２９」となる。
次いで、図１０（ａ）に示すように、各コンパレータ１２ａ〜１２ｃにおいて比較を行い、上位ビットＤＵを決定する。また、各コンパレータ１２ａ〜１２ｃの出力信号に基づいて、演算回路１３は下位ビットＤＬを決定する。ここで、第１の参照電圧ＶＲＱは「１９２」である。したがって、第１のコンパレータ１２ａはＬレベルの出力信号Ｋ１を出力する。第２のコンパレータ１２ｂは、Ｌレベルの出力信号Ｋ２ｚとＨレベルの反転信号Ｋ２ｘを出力する。出力信号Ｋ２ｚに基づき、上位ビットＤＵが「０」に決定される。第３のコンパレータ１２ｃはＬレベルの出力信号Ｋ３を出力する。そして、コンパレータ１２ａ〜１３ｃの出力信号に基づき、下位ビットＤＬが「０」に決定される。

図１０（ｂ）に示すように、「０」の上位ビットＤＵに基づき、メインキャパシタＣ５ｐに高電位電圧ＶＲＨを供給する。また、「０」の下位ビットＤＬに基づき、メインキャパシタＣ４ｐに高電位電圧ＶＲＨを供給し、メインキャパシタＣ４ｍに低電位電圧ＶＲＬを供給する。その結果、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐは「１７１」となり、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍは「１８１」となる。

第１のコンパレータ１２ａは、出力電圧Ｖｘｐと第１の参照電圧ＶＲＱに基づき、Ｌレベルの出力信号Ｋ１を出力する。第２のコンパレータ１２ｂは、出力電圧Ｖｘｐ，Ｖｘｍに基づき、Ｌレベルの出力信号Ｋ２ｚとＨレベルの反転信号Ｋ２ｘを出力する。出力信号Ｋ２ｚに基づき、上位ビットＤＵが「０」に決定される。第３のコンパレータ１２ｃは、第１の参照電圧ＶＲＱと出力電圧Ｖｘｍに基づき、Ｈレベルの出力信号Ｋ３を出力する。そして、コンパレータ１２ａ〜１３ｃの出力信号に基づき、下位ビットＤＬが「１」に決定される。

図１１（ａ）に示すように、「０」の上位ビットＤＵに基づき、メインキャパシタＣ３ｐに高電位電圧ＶＲＨを供給する。また、「１」の下位ビットＤＬに基づき、メインキャパシタＣ４ｐに低電位電圧ＶＲＬを供給し、メインキャパシタＣ４ｍに高電位電圧ＶＲＨを供給する。その結果、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐは「１９１」となり、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍは「１８５」となる。

第１のコンパレータ１２ａは、出力電圧Ｖｘｐと第１の参照電圧ＶＲＱに基づき、Ｌレベルの出力信号Ｋ１を出力する。第２のコンパレータ１２ｂは、出力電圧Ｖｘｐ，Ｖｘｍに基づき、Ｈレベルの出力信号Ｋ２ｚとＬレベルの反転信号Ｋ２ｘを出力する。出力信号Ｋ２ｚに基づき、上位ビットＤＵが「１」に決定される。第３のコンパレータ１２ｃは、第１の参照電圧ＶＲＱと出力電圧Ｖｘｍに基づき、Ｈレベルの出力信号Ｋ３を出力する。そして、コンパレータ１２ａ〜１３ｃの出力信号に基づき、下位ビットＤＬが「０」に決定される。

図１１（ｂ）に示すように、「１」の上位ビットＤＵに基づき、メインキャパシタＣ３ｍに高電位電圧ＶＲＨを供給する。また、「０」の下位ビットＤＬに基づき、メインキャパシタＣ４ｐに高電位電圧ＶＲＨを供給し、メインキャパシタＣ４ｍに低電位電圧ＶＲＬを供給する。その結果、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐは「１９２」となり、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍは「１９０」となる。

第１のコンパレータ１２ａは、出力電圧Ｖｘｐと第１の参照電圧ＶＲＱに基づき、Ｈレベルの出力信号Ｋ１を出力する。第２のコンパレータ１２ｂは、出力電圧Ｖｘｐ，Ｖｘｍに基づき、Ｈレベルの出力信号Ｋ２ｚとＬレベルの反転信号Ｋ２ｘを出力する。出力信号Ｋ２ｚに基づき、上位ビットＤＵが「１」に決定される。第３のコンパレータ１２ｃは、第１の参照電圧ＶＲＱと出力電圧Ｖｘｍに基づき、Ｈレベルの出力信号Ｋ３を出力する。そして、コンパレータ１２ａ〜１３ｃの出力信号に基づき、下位ビットＤＬが「１」に決定される。

上位ビットＤＵと下位ビットは、上記の１回目〜４回目の比較結果において、「００」「０１」「１０」「１１」に決定される。その結果、デジタル出力信号ＤＯは２進数で「０００１１０１１」となり、１０進数で「２７」となる。このように、差動アナログ信号ＶＩｐ，ＶＩｍがデジタル出力信号ＤＯに変換される。

図１２に示すように、変換サイクル毎に、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐは、第１の参照電圧ＶＲＱ（「１９２」）に収束する。なお、図１２において、横軸は変換ステップ（変換の回数）、縦軸は、各電圧を、Ａ／Ｄ変換回路１０の１ＬＳＢに対応する電圧を単位として示したデジタル値である。同様に、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍも第１の参照電圧ＶＲＱに近づく。なお、第１のＤ／Ａ変換回路１１ｐの出力電圧Ｖｘｐと第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍは、各変換サイクルにおける判定範囲において、判定範囲の中間電圧に対して互いに逆相（対称）の関係を持つ。このため、第２のＤ／Ａ変換回路１１ｍの出力電圧Ｖｘｍは、最終の判定範囲において１／４の電位（「１９０」）に収束する。

図１３は、正相入力電圧ＶＩｐに対するＡ／Ｄ変換回路１０のしきい値の変化を等価的に示す。図１４は、図１３において、正相入力電圧ＶＩｐが含まれる電圧範囲を拡大したものである。なお、図１３，図１４において、横軸は変換ステップ（変換の回数）、縦軸は、各電圧を、Ａ／Ｄ変換回路１０の１ＬＳＢに対応する電圧を単位として示したデジタル値である。

図１３及び図１４において、Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３は、それぞれ図１にコンパレータ１２ａ，１２ｂ，１２ｃのしきい値電圧を等価的に示す。正相入力電圧ＶＩｐに対して、Ａ／Ｄ変換回路１０におけるしきい値電圧Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３は、判定範囲、次の変換時に４分割している。

ところで、上記の差動アナログ信号ＶＩｐ，ＶＩｍ等のように、アナログ信号が供給されるスイッチには、たとえばＣＭＯＳのトランスファゲートが用いられる。このトランスファゲートは、互いに並列に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを含む。これらのトランジスタは、それぞれのゲート端子に印加される相補な信号に応答してオンオフする。そして、これらのトランジスタは、たとえば、図１に示す演算回路１３や制御回路１４に含まれるトランジスタと同時に形成され、同じ電気的特性を持つ。演算回路１３や制御回路１４に含まれるトランジスタは、たとえば貫通電流を低減して低消費電力化を図るために、しきい値電圧等が調整される。

図１５は、上記のようなスイッチ（トランスファゲート）における入力電圧とスイッチのオン抵抗値の特性を示す。中間電圧ＶＲＣを供給したときのスイッチのオン抵抗値は、第１の参照電圧ＶＲＱ，第２の参照電圧ＶＲＳを供給したときのオン抵抗値に比べ、５〜７倍である。したがって、第１の参照電圧ＶＲＱ，第２の参照電圧ＶＲＳを用いることにより、中間電圧ＶＲＣを供給する場合と比べ、キャパシタの端子電圧を短時間で変化させることができる。

また、ＮチャネルＭＯＳトランジスタは、高電位電圧ＶＲＨ側で抵抗値が大きく、ＰチャネルＭＯＳトランジスタは低電位電圧ＶＲＬ側で抵抗値が大きい。したがって、トランスファゲートのオン抵抗値は、第１の参照電圧ＶＲＱの付近ではＮチャネルＭＯＳトランジスタのオン抵抗値とほぼ等しく、第２の参照電圧ＶＲＳの付近ではＰチャネルＭＯＳトランジスタのオン抵抗値とほぼ等しい。したがって、キャパシタに印加する電圧に応じて、オン抵抗値の小さなトランジスタを用いることで、トランジスタの数を少なくすることができる。

たとえば、キャパシタに対して高電位電圧ＶＲＨや第１の参照電圧ＶＲＱを印加する端子にはＰチャネルＭＯＳトランジスタを用い、低電位電圧ＶＲＬや第２の参照電圧ＶＲＳを印加する端子には、ＮチャネルＭＯＳトランジスタを用いる。これにより、トランジスタに起因する寄生容量を、ＣＭＯＳ構造のトランスファゲートのほぼ半分にできる。したがって、キャパシタの端子電圧を変化させるときのＲＣの時定数としては、オン抵抗で５分の１、容量で２分の１となる。したがって、ＲＣ時定数は、中間電圧ＶＲＣでトランスファゲートを用いた場合と比べて約１０分の１になり、約１０倍の高速化が可能になる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１のＤ／Ａ変換回路１１ｐは、共通配線ＬＣｐに第１端子が接続されたメインキャパシタＣ５ｐ〜Ｃ０ｐと、メインキャパシタＣ５ｐ〜Ｃ０ｐの第２端子にそれぞれ接続されたメインスイッチＳＷ５ｐ〜ＳＷ０ｐを有している。第２のＤ／Ａ変換回路１１ｍは、共通配線ＬＣｍに第１端子が接続されたメインキャパシタＣ５ｍ〜Ｃ０ｍと、メインキャパシタＣ５ｍ〜Ｃ０ｍの第２端子にそれぞれ接続されたメインスイッチＳＷ５ｍ〜ＳＷ０ｍを有している。共通配線ＬＣｐにはリセットスイッチＳＷＲｐの第１端子が接続され、リセットスイッチＳＷＲｐの第２端子には第１の参照電圧ＶＲＱが供給される。共通配線ＬＣｍにはリセットスイッチＳＷＲｍの第１端子が接続され、リセットスイッチＳＷＲｍの第２端子には第１の参照電圧ＶＲＱが供給される。第１の参照電圧ＶＲＱは、高電位電圧ＶＲＨと低電位電圧ＶＲＬの間の中間電圧ＶＲＣ（＝１／２（ＶＲＨ＋ＶＲＬ））と異なる電圧（たとえば、３／４（ＶＲＨ−ＶＲＬ）＋ＶＲＬ）である。

制御回路１４は、サンプリング時に、メインスイッチＳＷ５ｐ〜ＳＷ０ｐを介してメインキャパシタＣ５ｐ〜Ｃ０ｐの第２端子に差動アナログ信号ＶＩｐ，ＶＩｍの逆相入力電圧ＶＩｍを供給し、共通配線ＬＣｐにリセットスイッチＳＷＲｐを介して第１の参照電圧ＶＲＱを供給する。また、制御回路１４は、サンプリング時に、メインスイッチＳＷ５ｍ〜ＳＷ０ｍを介してメインキャパシタＣ５ｍ〜Ｃ０ｍの第２端子に差動アナログ信号ＶＩｍ，ＶＩｍの逆相入力電圧ＶＩｍを供給し、共通配線ＬＣｍにリセットスイッチＳＷＲｍを介して第１の参照電圧ＶＲＱを供給する。そして、制御回路１４は、サンプリング後に、メインスイッチＳＷ５ｐ〜ＳＷ０ｐ，ＳＷ５ｍ〜ＳＷ０ｍを制御し、上位キャパシタＣ５ｐ，Ｃ３ｐ，Ｃ１ｐ，Ｃ５ｍ，Ｃ３ｍ，Ｃ１ｍの第２端子に低電位電圧ＶＲＬを供給し、下位キャパシタＣ４ｐ，Ｃ２ｐ，Ｃ０ｐ，Ｃ４ｍ，Ｃ２ｍ，Ｃ０ｍに第１の参照電圧ＶＲＱを供給する。

メインスイッチＳＷ５ｐ〜ＳＷ０ｐ，ＳＷ５ｍ〜ＳＷ０ｍをＣＭＯＳ構成のトランスファゲートとした場合、トランスファゲートのオン抵抗値は、高電位電圧ＶＲＨと低電位電圧ＶＲＬの中間の電圧（中間電圧ＶＲＣ）で最も大きい。したがって、第１の参照電圧ＶＲＱ（＝３／４（ＶＲＨ−ＶＲＬ）＋ＶＲＬ）や低電位電圧ＶＲＬをメインキャパシタＣ５ｐ〜Ｃ０ｐ，Ｃ５ｍ〜Ｃ０ｍに供給することで、トランスファゲート、つまりメインスイッチＳＷ５ｐ〜ＳＷ０ｐ，ＳＷ５ｍ〜ＳＷ０ｍをオン抵抗値の小さな電圧領域で使用する。これにより、キャパシタの端子電圧を変化させるときのＲＣの時定数が小さくなる。このため、メインキャパシタＣ５ｐ〜Ｃ０ｐ，Ｃ５ｍ〜Ｃ０ｍの第２端子における電圧のセトリングタイム（整定時間）を、中間電圧ＶＲＣを用いる場合と比べて短くすることができ、変換時間の短縮化を図ることができる。

（２）メインスイッチＳＷ５ｐ〜ＳＷ０ｐ，ＳＷ５ｍ〜ＳＷ０ｍにおいて、高電位電圧ＶＲＨや第１の参照電圧ＶＲＱの付近におけるオン抵抗値はＮチャネルＭＯＳトランジスタにより決定される。また、低電位電圧ＶＲＬや第２の参照電圧ＶＲＳの付近におけるオン抵抗値は、ＰチャネルＭＯＳトランジスタにより決定される。したがって、メインスイッチＳＷ５ｐ〜ＳＷ０ｐ，ＳＷ５ｍ〜ＳＷ０ｍにおいて、印加する電圧に応じて、オン抵抗値の小さなトランジスタを用い、オン抵抗値が大きなトランジスタを省略することで、トランジスタの数を、ＣＭＯＳ構成のトランスファゲートを用いた場合に比して少なくすることができる。このため、キャパシタの端子電圧を変化させるときのＲＣの時定数が小さくなり、セトリングタイムを短くして変換時間の短縮を図ることができる。

（３）サンプリング時に、共通配線ＬＣｐ，ＬＣｍに第１の参照電圧ＶＲＱを供給する。そして、サンプリング後に、メインキャパシタＣ５ｐ〜Ｃ０ｐ，Ｃ５ｍ〜Ｃ０ｍのうち、上位キャパシタＣ５ｐ，Ｃ３ｐ，Ｃ１ｐ，Ｃ５ｍ，Ｃ３ｍ，Ｃ１ｍの第２端子に低電位電圧ＶＲＬを供給し、下位キャパシタＣ４ｐ，Ｃ２ｐ，Ｃ０ｐ，Ｃ４ｍ，Ｃ２ｍ，Ｃ０ｐの第２端子に第１の参照電圧ＶＲＱを供給する。これにより、共通配線ＬＣｐ，ＬＣｍにおける出力電圧Ｖｘｐ，Ｖｘｍをシフトする。シフト後の出力電圧Ｖｘｐ，Ｖｘｍは、高電位電圧ＶＲＨと低電位電圧ＶＲＬの間の判定範囲内となる。これにより、出力電圧Ｖｘｐ，Ｖｘｍを受けるトランジスタの耐圧を高める等の対策を不要とし、電荷を保持することができる。

（４）サンプリング時に、メインキャパシタＣ５ｐ〜Ｃ０ｐ，Ｃ５ｍ〜Ｃ０ｍの第１端子が接続された共通配線ＬＣｐ，ＬＣｍに第１の参照電圧ＶＲＱを供給し、メインキャパシタＣ５ｐ〜Ｃ０ｐ，Ｃ５ｍ〜Ｃ０ｍの第２端子に差動アナログ信号ＶＩｐ，ＶＩｍを供給する。そして、第１のコンパレータ１２ａは、共通配線ＬＣｐにおける出力電圧Ｖｘｐと第１の参照電圧ＶＲＱを比較する。第２のコンパレータ１２ｂは、共通配線ＬＣｐにおける出力電圧Ｖｘｐと共通配線ＬＣｍにおける出力電圧Ｖｘｍを比較する。第３のコンパレータ１２ｃは、共通配線ＬＣｍにおける出力電圧Ｖｘｍと第１の参照電圧ＶＲＱを比較する。したがって、共通配線ＬＣｐ，ＬＣｍにおける寄生容量は、差動アナログ信号ＶＩｐ，ＶＩｍと、各コンパレータ１２ａ〜１２ｃにおけるしきい値の比較に影響しない。このため、寄生容量の影響を低減するためにサンプリングのためのキャパシタの容量値を大きくする必要がなく、高精度化（多ビット化）したＡ／Ｄ変換回路において小型化を図ることが可能となる。

（５）比較結果の２ビットのデジタル信号ＤＵ，ＤＬに応じて出力電圧Ｖｘｐ，Ｖｘｍを電圧シフトすることで、第１，第３のコンパレータ１２ａ，１２ｃは、第１の参照電圧ＶＲＱに基づいて、判定範囲の３／４，１／４をしきい値として、判定結果に応じた値の出力信号Ｋ１，Ｋ３を出力する。第２のコンパレータ１２ｂは、出力電圧Ｖｘｐ，Ｖｘｍを互いに比較することで、判定範囲の１／２（＝２／４）をしきい値とする。このため、各変換サイクルにおいて、比較のための参照電圧を変更する必要がない。このため、参照電圧を生成するためのデジタルアナログ変換回路を設ける必要がない。また、参照電圧が安定するまで待つ必要が無いため、変換時間の短縮を図ることが可能となる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、共通配線ＬＣｐ，ＬＣｍに第２の参照電圧ＶＲＳを供給してサンプリングする。そして、ダミーキャパシタＣＣｐ，ＣＣｍに第１の参照電圧ＶＲＱを供給し、下位キャパシタＣ４ｐ，Ｃ２ｐ，Ｃ０ｐ，Ｃ４ｍ，Ｃ２ｍ，Ｃ０ｍに第２の参照電圧ＶＲＳを供給する。このようにしても、上記実施形態と同様の効果を得ることができる。

１０ アナログデジタル変換回路（Ａ／Ｄ変換回路）
１１ｐ 第１のデジタルアナログ変換回路（Ｄ／Ａ変換回路）
１１ｍ 第２のデジタルアナログ変換回路（Ｄ／Ａ変換回路）
１２ａ，１２ｂ，１２ｃ コンパレータ
１３ 演算回路
１４ 制御回路
高電位電圧ＶＲＨ
低電位電圧ＶＲＬ
差動アナログ信号ＶＩｐ，ＶＩｍ
正相入力電圧ＶＩｐ
逆相入力電圧ＶＩｍ
第１の参照電圧ＶＲＱ
第２の参照電圧ＶＲＳ
メインキャパシタＣ５ｐ〜Ｃ０ｐ
メインキャパシタＣ５ｍ〜Ｃ０ｍ
メインスイッチＳＷ５ｐ〜ＳＷ０ｐ
メインスイッチＳＷ５ｍ〜ＳＷ０ｍ
出力電圧Ｖｘｐ
出力電圧Ｖｘｍ
デジタル出力信号ＤＯ
共通配線ＬＣｐ
共通配線ＬＣｍ

Claims (5)

1. 第１の共通配線に第１端子が接続された複数の第１のキャパシタと、前記複数の第１のキャパシタの第２端子にそれぞれ接続された複数の第１のスイッチとを有し、前記第１の共通配線に第１の出力電圧を生成する第１のデジタルアナログ変換回路と、
   第２の共通配線に第１端子が接続された複数の第２のキャパシタと、前記複数の第２のキャパシタの第２端子にそれぞれ接続された複数の第２のスイッチとを有し、前記第２の共通配線に第２の出力電圧を生成する第２のデジタルアナログ変換回路と、
   前記第１の共通配線に第１端子が接続され、高電位電圧と低電位電圧の中間電圧と異なる第１の参照電圧が第２端子に供給される第１のリセットスイッチと、
   前記第２の共通配線に第１端子が接続され、第２端子に前記第１の参照電圧が供給される第２のリセットスイッチと、
   前記第１の出力電圧と前記第１の参照電圧とを比較する第１のコンパレータと、
   前記第１の出力電圧と前記第２の出力電圧とを比較する第２のコンパレータと、
   前記第１の参照電圧と前記第２の出力電圧とを比較する第３のコンパレータと、
   前記第１〜第３のコンパレータの出力信号に基づいて２ビットのデジタル信号を生成する演算回路と、
   前記第１のリセットスイッチ、前記第２のリセットスイッチ、前記複数の第１のスイッチ、及び前記複数の第２のスイッチを制御する制御回路と、
   を有し、
   前記制御回路は、
   前記高電位電圧と前記低電位電圧の間の電圧値を有する差動アナログ入力信号のサンプリング時に、前記差動アナログ入力信号の逆相入力信号を前記第１のデジタルアナログ変換回路の前記複数の第１のキャパシタの第２端子に供給し、前記差動アナログ入力信号の正相入力信号を前記第２のデジタルアナログ変換回路の前記複数の第２のキャパシタの第２端子に供給し、前記第１の参照電圧を前記第１の共通配線と前記第２の共通配線に供給し、
   前記差動アナログ入力信号のサンプリング後に、前記複数の第１のキャパシタと前記複数の第２のキャパシタのうち、前記２ビットのデジタル信号の上位ビットに対応する上位キャパシタに前記低電位電圧を供給し、前記２ビットのデジタル信号の下位ビットに対応する下位キャパシタに前記第１の参照電圧を供給すること、
   を特徴とするアナログデジタル変換回路。
2. 前記制御回路は、
   前記２ビットのデジタル信号の上位ビットに基づいて、前記第１のデジタルアナログ変換回路の上位キャパシタの第２端子または前記第２のデジタルアナログ変換回路の上位キャパシタの第２端子に前記高電位電圧を供給し、
   前記２ビットのデジタル信号の下位ビットに基づいて、前記第１のデジタルアナログ変換回路の下位キャパシタの第２端子と前記第２のデジタルアナログ変換回路の下位キャパシタの第２端子のいずれか一方に前記高電位電圧を供給し、いずれか他方に前記低電位電圧を供給すること、
   を特徴とする請求項１に記載のアナログデジタル変換回路。
3. 前記第１のデジタルアナログ変換回路は、前記第１の共通配線に第１端子が接続された第１のダミーキャパシタと、前記第１のダミーキャパシタの第２端子に接続された第１のダミースイッチと、を有し、
   前記第２のデジタルアナログ変換回路は、前記第１の共通配線に第１端子が接続された第２のダミーキャパシタと、前記第２のダミーキャパシタの第２端子に接続された第２のダミースイッチと、を有し、
   前記制御回路は、
   前記差動アナログ入力信号のサンプリング時に、前記第１のダミーキャパシタの第２端子に前記差動アナログ入力信号の逆相入力信号を供給し、前記第２のダミーキャパシタの第２端子に前記差動アナログ入力信号の正相入力信号を供給すること、
   を特徴とする請求項１または２に記載のアナログデジタル変換回路。
4. 前記制御回路は、サンプリング後に、前記第１のダミーキャパシタの第２端子及び前記第２のダミーキャパシタの第２端子に、前記第１の参照電圧及び前記中間電圧と異なる第２の参照電圧を供給すること、
   を特徴とする請求項３に記載のアナログデジタル変換回路。
5. 高電位電圧と低電位電圧の間の電圧値を有する差動アナログ入力信号の逆相入力信号を第１のデジタルアナログ変換回路にサンプリングし、前記差動アナログ入力信号の正相入力信号を第２のデジタルアナログ変換回路にサンプリングし、
   前記第１のデジタルアナログ変換回路の第１の共通配線における第１の出力電圧と前記高電位電圧と前記低電位電圧の中間電圧と異なる第１の参照電圧とを比較し、前記第１の出力電圧と前記第２のデジタルアナログ変換回路の第２の共通配線における第２の出力電圧とを比較し、前記第１の参照電圧と前記第２の出力電圧とを比較し、各比較結果に応じて２ビットのデジタル信号を生成し、
   前記差動アナログ入力信号のサンプリング時に、前記逆相入力信号を第１のデジタルアナログ変換回路の複数の第１のキャパシタの第２端子に第１のスイッチを介して印加し、前記複数の第１のキャパシタの第１端子が接続された前記第１の共通配線に第１のリセットスイッチを介して前記第１の参照電圧を印加し、前記正相入力信号を第２のデジタルアナログ変換回路の複数の第２のキャパシタの第２端子に第２のスイッチを介して印加し、前記複数の第２のキャパシタの第２端子が接続された前記第２の共通配線に第２のリセットスイッチを介して前記第１の参照電圧を印加すること、
   を特徴とするアナログデジタル変換方法。