(第1実施形態)
以下、第1実施形態を図1〜図15に従って説明する。
(A/D変換装置の構成)
まず、逐次比較型のA/D変換装置1の概略構成を図1に従って説明する。
図1に示すように、A/D変換装置1は、電荷再配分型のD/A変換器10と、比較器11と、制御回路12と、ゲイン誤差補正回路13と、調整回路14とを有している。このA/D変換装置1は、所定のサンプリング周期毎に、アナログ入力信号Vipを、複数ビット(本例では、4ビット)のデジタル出力信号(出力信号)Doutに変換する。
D/A変換器10は、2つのアナログ入力信号(入力信号)Vip,Vinと、高電位側の第1基準電圧VRHと、低電位側の第2基準電圧VRLと、コモン電圧Vcmとを入力する。また、D/A変換器10は、制御回路12からデジタルの第1制御信号Sp及び第2制御信号Snを入力する。D/A変換器10は、入力信号Vip,Vinをサンプリングし、第1及び第2制御信号Sp,Snにそれぞれ応じた比較電圧と入力信号Vip,Vinとのそれぞれの比較結果に応じた差動の出力信号Vop,Vonを出力する。
詳述すると、D/A変換器10は、第1制御信号Sp及び第2制御信号Snに応じてサンプルモードとホールドモードとに切り替えられて動作する。D/A変換器10は、サンプルモードにおいて、アナログ入力信号Vip,Vinをそれぞれサンプリングする。すなわち、D/A変換器10は、サンプルモードにおいて、アナログ入力信号Vip,Vinのそれぞれを内部のキャパシタに充電する。また、D/A変換器10は、ホールドモードにおいて、第1制御信号Spに応じた比較電圧と、サンプルモードでサンプリングした入力信号Vipとの比較結果に応じた出力信号Vopを生成する。この出力信号Vopは、D/A変換器10の第1出力端子Topから比較器11の非反転入力端子に供給される。一方、D/A変換器10は、上記ホールドモードにおいて、第2制御信号Snに応じた比較電圧と、サンプルモードでサンプリングした入力信号Vinとの比較結果に応じた出力信号Vonを生成する。この出力信号Vonは、D/A変換器10の第2出力端子Tonから比較器11の反転入力端子に供給される。
なお、本実施形態では、第1基準電圧VRHが高電位側の電源電圧値に設定され、第2基準電圧VRLが低電位側の電源電圧値(ここでは、0V)に設定されている。また、コモン電圧Vcmの電圧値は、第1基準電圧VRHと第2基準電圧VRLとの間の電圧、具体的には第1基準電圧VRH及び第2基準電圧VRLの中点電圧(VRH+VRL)/2(=VRH/2)に設定されている。さらに、入力信号Vipの電圧値はVRL≦Vip≦VRHに設定され、入力信号Vinの電圧値はコモン電圧Vcmと同電位(Vin=Vcm=VRH/2)に設定される。このように入力信号Vinを一定電圧(ここでは、コモン電圧Vcm)に固定することで、本実施形態のA/D変換装置1は、第2基準電圧VRLから第1基準電圧VRHまでの値を持つシングルエンド入力のアナログ入力信号VipをMビット(ここでは、4ビット)の分解能でA/D変換することができる。
比較器11は、D/A変換器10から出力された出力信号Vop,Vonを比較し、その比較結果に応じた比較信号Coutを生成する。具体的には、比較器11は、出力信号Vopが出力信号Vonよりも高いときに論理Hレベルの比較信号Coutを生成し、出力信号Vopが出力信号Vonよりも低いときに論理Lレベルの比較信号Coutを生成する。この比較信号Coutは、制御回路12に供給される。
制御回路12は、D/A変換器10の動作モードを切り替える。具体的には、制御回路12は、各サンプリング周期内において、まず、D/A変換器10をサンプルモードに設定し、その後、D/A変換器10をホールドモードに設定する。
制御回路12は、D/A変換器10をホールドモードに設定した状態において、比較器11からの比較信号Coutに基づき逐次比較処理を行って、差動の出力信号Vop,Vonの差分が0に近づくように第1及び第2制御信号Sp,SnをD/A変換器10に出力する。そして、制御回路12は、出力信号Vop,Vonの差分を略0とする第1及び第2制御信号Sp,Snを特定し、それら第1及び第2制御信号Sp,Snを当該サンプリング周期における出力信号Doutとして出力する。なお、上述した略0の差動の出力信号Von,Vopとは、完全に0の差動電圧でなくてよい。例えば制御回路12は、出力信号Von,Vopの差分値を、D/A変換器10の最小ビット幅に対応する電圧より小さくする第1及び第2制御信号Sp,Snを特定する。
ゲイン誤差補正回路13は、D/A変換器10の第1出力端子Top及び第2出力端子Tonにそれぞれ接続された第1及び第2可変容量Cp,Cnを有している。第1可変容量Cpは、第1端子が第1出力端子Topに接続され、第2端子が第1電圧Vaの供給される第1電圧端子(以下、「Va端子」ともいう。)に接続されている。この第1可変容量Cpは、調整回路14からの第1調整信号Gpに基づいて、その容量値が可変される。また、第2可変容量Cnは、第1端子が第2出力端子Tonに接続され、第2端子が第2電圧Vbの供給される第2電圧端子(以下、「Vb端子」ともいう。)に接続されている。この第2可変容量Cnは、調整回路14からの第2調整信号Gnに基づいて、その容量値が可変される。
調整回路14は、D/A変換器10のゲイン誤差を補正するように上記第1及び第2可変容量Cp,Cnの差分ΔCを調整する第1及び第2調整信号Gp,Gnを生成する。具体的には、調整回路14は、当該A/D変換装置1のゲイン誤差が0に近づくように第1及び第2可変容量Cp,Cnの差分ΔCを調整する3ビットの第1及び第2調整信号Gp,Gnを生成する。なお、調整回路14は、ゲイン誤差補正処理時に、つまりゲイン誤差が0に近づくポイントを探索する際に、第1及び第2調整信号Gp,Gnの差分値に対応付けられたカウント値を順次カウントアップするカウンタ15を有している。
次に、D/A変換器10の内部構成の一例を図2に従って説明する。
D/A変換器10は、入力信号Vipが入力される第1D/A変換部21と、入力信号Vinが入力される第2D/A変換部22とを有している。
第1D/A変換部21は、所定の比率(1:1:2:4:8)で重み付けされた容量値を持つ複数のキャパシタC0p,C1p,C2p,C3p,C4pと、最上位のキャパシタC4pと等しい容量値を持つダミーキャパシタC5p,C6pとを有している。また、第1D/A変換部21は、キャパシタC0p〜C4p及びダミーキャパシタC5p,C6pの第1端子とそれぞれ接続されるスイッチSW0p,SW1p,SW2p,SW3p,SW4p,SWHp,SWLpと、第1出力端子Topに接続されるスイッチSWCpとを有している。なお、上記ダミーキャパシタC5p,C6pの容量値の合計は、所定の比率で重み付けされたキャパシタC0p〜C4pの容量値の合計と等しくなるように設定されている。以下の説明では、図中に示されるとおり、キャパシタC0p〜C6pの容量値をそれぞれ、1C,1C,2C,4C,8C,8C,8Cと表記する。ここで、「C」は単位容量値を意味する。
キャパシタC0p〜C4p及びダミーキャパシタC5p,C6pの第2端子は、D/A変換器10の第1出力端子Topに共通に接続されている。
スイッチSW0p〜SW4pは、キャパシタC0p〜C4pの第1端子をそれぞれ、アナログ入力信号Vipが入力されるVip端子、第1基準電圧VRHが入力されるVRH端子、及び第2基準電圧VRLが入力されるVRL端子のいずれか一つの端子に接続する。スイッチSWHp,SWLpは、ダミーキャパシタC5p,C6pの第1端子をそれぞれ、Vip端子、VRH端子、及びVRL端子のいずれか一つの端子に接続する。スイッチSWCpは、第2端子がコモン電圧Vcmの入力されるVcm端子に接続されている。これらスイッチSW1p〜SW4p,SWHp,SWLp,SWCpは、上記制御回路12からの第1制御信号Spに応じてオン・オフ制御される。
なお、キャパシタC1p〜C4pは、バイナリー(2のべき乗)の比率で重み付けされた容量値を持つ容量群であり、キャパシタC0pはダミーキャパシタである。このキャパシタC0pは、アナログ入力信号Vipを、第1基準電圧VRHと第2基準電圧VRLとの差電圧を16等分の1した分解能でデジタル出力信号Doutに変換するために設けられている。但し、キャパシタC0pがなくても、上記差電圧を15等分の1した分解能で入力信号VipをA/D変換することができるため、このキャパシタC0pを省略することも可能である。
また、ダミーキャパシタC5p,C6pは、出力信号Vopを第1基準電圧VRHと第2基準電圧VRLとの間で変化させるように設けられている。すなわち、ダミーキャパシタC5p,C6pは、高電位側の電源電圧値に設定された第1基準電圧VRH及び低電位側の電源電圧値に設定された第2基準電圧VRLを振り切るように出力信号Vopが変動することを防止するために設けられている。
第2D/A変換部22は、所定の比率(1:1:2:4:8)で重み付けされた容量値を持つ複数のキャパシタC0n,C1n,C2n,C3n,C4nと、最上位のキャパシタC4nと等しい容量値を持つダミーキャパシタC5n,C6nとを有している。また、第2D/A変換部22は、キャパシタC0n〜C4n及びダミーキャパシタC5n,C6nの第1端子とそれぞれ接続されるスイッチSW0n,SW1n,SW2n,SW3n,SW4n,SWHn,SWLnと、第2出力端子Tonに接続されるスイッチSWCnとを有している。なお、上記ダミーキャパシタC5n,C6nの容量値の合計は、所定の比率で重み付けされたキャパシタC0n〜C4nの容量値の合計と等しくなるように設定されている。以下の説明では、図中に示されるとおり、キャパシタC0n〜C6nの容量値をそれぞれ、1C,1C,2C,4C,8C,8C,8Cと表記する。
キャパシタC0n〜C4n及びダミーキャパシタC5n,C6nの第2端子は、D/A変換器10の第2出力端子Tonに共通に接続されている。
スイッチSW0n〜SW4nは、キャパシタC0n〜C4nの第1端子をそれぞれ、アナログ入力信号Vinが入力されるVin端子、VRH端子、及びVRL端子のいずれか一つの端子に接続する。スイッチSWHn,SWLnは、ダミーキャパシタC5n,C6nの第1端子をそれぞれ、Vin端子、VRH端子、及びVRL端子のいずれか一つの端子に接続する。スイッチSWCnは、第2端子がコモン電圧Vcmの入力されるVcm端子に接続されている。これらスイッチSW1n〜SW4n,SWHn,SWLn,SWCnは、上記制御回路12からの第2制御信号Snに応じてオン・オフ制御される。
なお、キャパシタC1n〜C4nは、バイナリーの比率で重み付けされた容量値を持つ容量群であり、キャパシタC0nはダミーキャパシタである。このキャパシタC0nは、アナログ入力信号Vinを、第1基準電圧VRHと第2基準電圧VRLとの差電圧を16等分の1した分解能でデジタル出力信号Doutに変換するために設けられている。但し、キャパシタC0nがなくても、上記差電圧を15等分の1した分解能で入力信号VinをA/D変換することができるため、このキャパシタC0nを省略することも可能である。
また、ダミーキャパシタC5n,C6nは、出力信号Vonを第1基準電圧VRHと第2基準電圧VRLとの間で変化させるように設けられている。すなわち、ダミーキャパシタC5n,C6nは、高電位側の電源電圧値に設定された第1基準電圧VRH及び低電位側の電源電圧値に設定された第2基準電圧VRLを振り切るように出力信号Vonが変動することを防止するために設けられている。
次に、ゲイン誤差補正回路、具体的には第1及び第2可変容量Cp,Cnの内部構成の一例を図3に従って説明する。
第1可変容量Cpは、複数(ここでは、3つ)のNチャネルMOSトランジスタT1p〜T3pを有している。これら複数のMOSトランジスタT1p〜T3pは、素子サイズが所定の比率(ここでは、バイナリーの比率)で重み付けされている。具体的には、図中に示されるように、MOSトランジスタT2pはMOSトランジスタT1pの2倍の素子サイズを有し、MOSトランジスタT3pはMOSトランジスタT1pの4倍の素子サイズを有している。これにより、複数のMOSトランジスタT1p〜T3pは、ゲート容量が所定の比率で重み付けされた容量値を持つ。なお、素子サイズが大きいほどゲート容量の容量値が大きくなる。
各MOSトランジスタT1p〜T3pは、ドレインとソースとが互いに接続され、それらドレインとソースが共通に上記第1出力端子Topに接続されている。また、MOSトランジスタT1p〜T3pのゲートには、上記調整回路14から3ビット信号である第1調整信号Gpの各ビットの信号p1,p2,p3がそれぞれ供給される。具体的には、最も素子サイズ(容量値)が小さいMOSトランジスタT1pのゲートに第1調整信号Gpの1ビット目の信号p1が供給され、2番目に素子サイズの大きいMOSトランジスタT2pのゲートに第1調整信号Gpの2ビット目の信号p2が供給される。また、最も素子サイズの大きいMOSトランジスタT3pのゲートに第1調整信号Gpの3ビット目の信号p3が供給される。そして、これらMOSトランジスタT1p〜T3pは、第1調整信号Gpの各ビットの信号p1,p2,p3に応じてゲート容量が増減される、つまりチャネル容量が形成又は非形成される。
例えば信号p1,p2,p3が全て「0(論理Lレベル)」の場合はMOSトランジスタT1p〜T3pのチャネル容量が全て形成されず、第1可変容量Cpの容量値は最小になる。一方、信号p1,p2,p3のいずれかが「1(論理Hレベル)」になると、その「1」の信号が供給されるMOSトランジスタのチャネル容量が形成され、第1可変容量Cpの容量値が大きくなる。そして、信号p1,p2,p3が全て「1」の場合はMOSトランジスタT1p〜T3pのチャネル容量が全て形成され、第1可変容量Cpの容量値は最大になる。このように、3ビットの第1調整信号Gpに応じて、第1可変容量Cpの容量値を可変制御することができる。
なお、「0」のときの信号p1,p2,p3の電位は、例えば0Vに設定される。また、「1」のときの信号p1,p2,p3の電位は、各MOSトランジスタT1p〜T3pのゲート・ソース間電圧Vgsと閾値電圧Vthとが、Vgs>>Vthの関係を満たす定電圧に設定される。このように、本実施形態の第1調整信号Gpの各ビットの信号p1,p2,p3は、図1に示した第1電圧Vaに相当する。
第2可変容量Cnは、複数(ここでは、3つ)のNチャネルMOSトランジスタT1n〜T3nを有している。これら複数のMOSトランジスタT1n〜T3nは、素子サイズが所定の比率(ここでは、バイナリーの比率)で重み付けされている。具体的には、図中に示されるように、MOSトランジスタT2nはMOSトランジスタT1nの2倍の素子サイズを有し、MOSトランジスタT3nはMOSトランジスタT1nの4倍の素子サイズを有している。これにより、複数のMOSトランジスタT1n〜T3nは、ゲート容量が所定の比率で重み付けされた容量値を持つ。なお、素子サイズが大きいほどゲート容量の容量値が大きくなる。
各MOSトランジスタT1n〜T3nは、ドレインとソースとが互いに接続され、それらドレインとソースが共通に上記第2出力端子Tonに接続されている。また、MOSトランジスタT1n〜T3nのゲートには、上記調整回路14から3ビット信号である第2調整信号Gnの各ビットの信号n1,n2,n3がそれぞれ供給される。具体的には、最も素子サイズ(容量値)が小さいMOSトランジスタT1nのゲートに第2調整信号Gnの1ビット目の信号n1が供給され、2番目に素子サイズの大きいMOSトランジスタT2nのゲートに第2調整信号Gnの2ビット目の信号n2が供給される。また、最も素子サイズの大きいMOSトランジスタT3nのゲートに第2調整信号Gnの3ビット目の信号n3が供給される。そして、これらMOSトランジスタT1n〜T3nは、第2調整信号Gnの各ビットの信号n1,n2,n3に応じてゲート容量が増減される、つまりチャネル容量が形成又は非形成される。
例えば信号n1,n2,n3が全て「0(論理Lレベル)」の場合はMOSトランジスタT1n〜T3nのチャネル容量が全て形成されず、第2可変容量Cnの容量値は最小になる。一方、信号n1,n2,n3のいずれかが「1(論理Hレベル)」になると、その「1」の信号が供給されるMOSトランジスタのチャネル容量が形成され、第2可変容量Cnの容量値が大きくなる。そして、信号n1,n2,n3が全て「1」の場合はMOSトランジスタT1n〜T3nのチャネル容量が全て形成され、第2可変容量Cnの容量値は最大になる。このように、3ビットの第2調整信号Gnに応じて、第2可変容量Cnの容量値を可変制御することができる。
なお、「0」のときの信号n1,n2,n3の電位は、例えば0Vに設定される。また、「1」のときの信号n1,n2,n3の電位は、各MOSトランジスタT1n〜T3nのゲート・ソース間電圧Vgsと閾値電圧Vthとが、Vgs>>Vthの関係を満たす定電圧に設定される。このように、本実施形態の第2調整信号Gnの各ビットの信号n1,n2,n3は、図1に示した第2電圧Vbに相当する。
本実施形態において、D/A変換器10は第1D/A変換器の一例、アナログ入力信号Vipは第1アナログ入力信号の一例、アナログ入力信号Vinは第2アナログ入力信号の一例、Vip端子は第1入力端子の一例、Vin端子は第2入力端子の一例、VRH端子は第1基準電圧端子の一例、VRL端子は第2基準電圧端子の一例である。また、キャパシタC0p〜C6pは第1の複数の容量の一例、キャパシタC0n〜C6nは第2の複数の容量の一例、キャパシタC0p〜C4pは第1容量群の一例、キャパシタC0n〜C4nは第2容量群の一例、ダミーキャパシタC5p,C6pは第1ダミー容量の一例、ダミーキャパシタC5n,C6nは第2ダミー容量の一例である。また、Va端子は第1電圧端子の一例、Vb端子は第2電圧端子の一例、MOSトランジスタT1p〜T3pは第1MOSトランジスタの一例、MOSトランジスタT1n〜T3nは第2MOSトランジスタの一例、スイッチSWCpは第3スイッチの一例、スイッチSWCnは第4スイッチの一例である。
(ゲイン誤差補正処理)
次に、ゲイン誤差補正処理について図4〜図14に従って説明する。
まず、ゲイン誤差補正処理の概略について説明する。
実際のA/D変換装置1では、例えば図4(a)に示すように、D/A変換器10の第1及び第2出力端子Top,Tonに寄生容量Cpp,Cpnがそれぞれ存在する。寄生容量Cppの存在により、キャパシタC0p〜C6p(図2参照)による第1出力端子Topの電位変化は、比較器11の非反転入力端子に弱められて伝達される。また、寄生容量Cpnの存在により、キャパシタC0n〜C6n(図2参照)による第2出力端子Tonの電位変化は、比較器11の反転入力端子に弱められて伝達される。これら寄生容量Cpp,Cpnの影響により、差動の出力信号Vop,Vonの振幅がゲイン誤差(利得誤差)を持つ。さらに、寄生容量Cppと寄生容量Cpnとの容量値が異なると、第1出力端子Top(比較器11の非反転入力端子)に接続される容量の総和と、第2出力端子Ton(比較器11の反転入力端子)に接続される容量の総和とが異なることになる。この場合には、差動の出力信号Vop,Vonの振幅は、出力信号Vop,Von毎に異なるゲイン誤差(利得誤差)を持つ。これに起因して、比較器11での比較精度(演算精度)が劣化する。ひいては、当該A/D変換装置1のゲイン誤差が大きくなるという問題がある。
そこで、本実施形態のA/D変換装置1では、第1出力端子Topに接続した第1可変容量Cpの容量値と、第2出力端子Tonに接続した第2可変容量Cnの容量値を調整することにより、A/D変換装置1のゲイン誤差を補正する。具体的には、図1に示した調整回路14は、A/D変換装置1のゲイン誤差が小さくなるように、第1及び第2可変容量Cp,Cnの差分ΔCを調整する。例えば第1出力端子Topに接続される容量の総和と第2出力端子Tonに接続される容量の総和とが等しくなるように、第1及び第2可変容量Cp,Cnの差分ΔCを制御する。図4(b)に示すように、第1及び第2可変容量Cp,Cnの容量値が等しく設定された場合に、寄生容量Cppの容量値が寄生容量Cpnの容量値よりも大きくなると、A/D変換装置1は正のゲイン誤差を持つ。すなわち、Vip=0に対する出力信号DoutとVip=VRH(フルスケール値)に対する出力信号Doutとを結ぶ実線で示した直線(以下、「変換特性線」ともいう。)の傾きが、理想の変換特性線(一点鎖線参照)の傾きよりも大きくなる。このとき、第1出力端子Topに接続される容量の総和と第2出力端子Tonに接続される容量の総和とが等しくなるように、第1可変容量Cpの容量値を第2可変容量Cnの容量値よりも小さくなるように調整すると、図4(c)に示すように、上記変換特性線(破線参照)が理想の変換特性線(実線参照)に近づけることができる。すなわち、A/D変換装置1のゲイン誤差を小さくすることができる。
次に、第1及び第2可変容量Cp,Cnの差分ΔCを調整することにより、A/D変換装置1のゲイン誤差を補正することができる理由を数式を使って説明する。なお、ここでは、上記寄生容量Cpp,Cpnは第1及び第2可変容量Cp,Cnにそれぞれ含まれるものとして説明する。
まず、D/A変換器10の出力信号Vop,Vonと第1及び第2可変容量Cp,Cnとの関係を説明するために、上記A/D変換装置1の概略動作について図5〜図9に従って説明する。
図5に示すように、A/D変換期間は、A/D変換処理の開始タイミングtsからタイミングt0までのサンプル期間と、タイミングt0からタイミングt4までの逐次比較期間とを有する。サンプル期間は、タイミングts〜t0において実施されるサンプル動作Sampleを有する。逐次比較期間は、タイミングt0〜t1において実施される1ビット目の比較動作Comp1と、タイミングt1〜t2において実施される2ビット目の比較動作Comp2とを有する。また、逐次比較期間は、タイミングt2〜t3において実施される3ビット目の比較動作Comp3と、タイミングt3〜t4において実施される4ビット目の比較動作Comp4とを有する。
次に、上記サンプル期間と逐次比較期間における概略動作を説明する。ここで、アナログ入力信号Vipは第1基準電圧VRHと第2基準電圧VRLとの間の電位に設定され、アナログ入力信号Vinはコモン電圧Vcm(=VRH/2)に固定されている。
(サンプル期間)
まず、サンプル期間(タイミングts〜t0)において、第1D/A変換部21には、スイッチSW0p〜SW4p,SWHp,SWLpを全て入力信号Vipの供給されるVip端子に接続し、スイッチSWCpを接続状態にするための第1制御信号Spが供給される(図2の接続状態参照)。また、第2D/A変換部22には、スイッチSW0n〜SW4n,SWHn,SWLnを全て入力信号Vinの供給されるVin端子に接続し、スイッチSWCnを接続状態にするための第2制御信号Snが供給される。すると、第1出力端子Top及び第2出力端子Tonにコモン電圧Vcmの供給されるVcm端子が接続される。このため、出力信号Vop,Vopは、コモン電圧Vcm(=VRH/2)と同電位になる。また、第1D/A変換部21では、キャパシタC0p〜C6pの第1端子にVip端子が接続されるとともに、キャパシタC0p〜C6pの第2端子にVcm端子が接続される。同様に、第2D/A変換部22では、キャパシタC0n〜C6nの第1端子にVin端子が接続されるとともに、キャパシタC0n〜C6nの第2端子にVcm端子が接続される。
ここで、図6は、サンプル期間におけるD/A変換器10のキャパシタ群の接続状態を示している。なお、この図6では、入力信号Vin及びコモン電圧Vcm、すなわち電位がVRH/2である電圧を電圧VRと表記している。図6に示されるとおり、キャパシタC0p〜C4p(容量値が16Cのキャパシタ)には電圧VR−Vipが印加され、ダミーキャパシタC5p,C6p(容量値が16Cのキャパシタ)には電圧VR−Vipが印加される。また、第1可変容量Cpには電圧VR−Vaが印加される。そして、サンプル期間終了時t0においてキャパシタC0p〜C6pに蓄積される電荷Qp(t0)は、
Qp(t0)=32C(VR−Vip)+Cp(VR−Va)
となる。これにより、このサンプル期間では、アナログ入力信号Vipが第1D/A変換部21のキャパシタC0p〜C6pにサンプリングされたことになる。
同様に、キャパシタC0n〜C4n(容量値が16Cのキャパシタ)には電圧VR−VRが印加され、ダミーキャパシタC5n,C6n(容量値が16Cのキャパシタ)には電圧VR−VRが印加される。また、第2可変容量Cnには電圧VR−Vbが印加される。そして、サンプル期間終了時t0においてキャパシタC0n〜C6nに蓄積される電荷Qn(t0)は、
Qn(t0)=Cn(VR−Vb)
となる。このようなサンプル期間では、制御回路12からの上記第1及び第2制御信号Sp,SnによってD/A変換器10がサンプルモードに設定される。
(逐次比較期間)
次に、その後の比較動作Comp1〜Comp4では、図7に示すように、スイッチSWCp,SWCnを非接続状態にするための第1及び第2制御信号Sp,Snが制御回路12から第1D/A変換部21及び第2D/A変換部22に供給される。すると、第1出力端子Top及び第2出力端子Tonは共にフローティング状態(ハイインピーダンス状態)になり、上記電荷Qp(t0),Qn(t0)が保存される。また、第1D/A変換部21では、制御回路12からの第1制御信号Spによって、スイッチSWHpに第1基準電圧VRHの供給されるVRH端子が、スイッチSWLpに第2基準電圧VRLの供給されるVRL端子がそれぞれ接続されたままになる。同様に、第2D/A変換部22では、制御回路12からの第2制御信号Snによって、スイッチSWHnに第1基準電圧VRHの供給されるVRH端子が、スイッチSWLnに第2基準電圧VRLの供給されるVRL端子がそれぞれ接続されたままになる。このような逐次比較期間では、制御回路12からの第1及び第2制御信号Sp,SnによってD/A変換器10がホールドモードに設定される。
(比較動作Comp1)
上記タイミングt0〜t1(図5参照)における第1ビット(最上位ビット)の比較動作Comp1では、第1D/A変換部21に、スイッチSW4pをVRH端子に接続し、スイッチSW0p〜SW3pをVRL端子に接続するための第1制御信号Spが供給される。すると、図7に示すように、最上位ビットに対応するキャパシタC4pの第1端子にVRH端子が接続され、それ以外のキャパシタC0p〜C3pの第1端子にVRL端子が接続される。また、キャパシタC0p〜C4pの第2端子には第1出力端子Topが接続される。一方、第2D/A変換部22には、スイッチSW4nをVRL端子に接続し、スイッチSW0n〜SW3nをVRH端子に接続するための第2制御信号Snが供給される。すると、最上位ビットに対応するキャパシタC4nの第1端子にVRL端子が接続され、それ以外のキャパシタC0n〜C3nの第1端子にVRH端子が接続される。また、キャパシタC0n〜C4nの第2端子には第2出力端子Tonが接続される。
ここで、図8(a)は、比較動作Comp1におけるD/A変換器10のキャパシタ群の接続状態を示している。この図8(a)に示すように、容量値が8CのキャパシタC4pには電圧Vop−VRHが印加され、キャパシタC0p〜C3p、つまり容量値が8Cのキャパシタには電圧Vop−VRL(=Vop)が印加される。また、容量値が8CのダミーキャパシタC5pには電圧Vop−VRHが印加され、容量値が8CのダミーキャパシタC6pには電圧Vop−VRLが印加され、第1可変容量Cpには電圧Vop−Vaが印加される。この結果、比較動作Comp1終了時t1においてキャパシタC0p〜C6pに蓄積される電荷Qp(t1)は、以下の通りになる。
Qp(t1)=16C(Vop−VRH)+16C・Vop+Cp(Vop−Va)
同様に、容量値が8CのキャパシタC4nには電圧Von−VRL(=Von)が印加され、キャパシタC0n〜C3n、つまり容量値が8Cのキャパシタには電圧Von−VRHが印加される。また、容量値が8CのダミーキャパシタC5nには電圧Von−VRHが印加され、容量値が8CのダミーキャパシタC6nには電圧Von−VRLが印加され、第2可変容量Cnには電圧Von−Vbが印加される。この結果、比較動作Comp1終了時t1においてキャパシタC0n〜C6nに蓄積される電荷Qn(t1)は、以下の通りになる。
Qn(t1)=16C(Von−VRH)+16C・Von+Cn(Von−Vb)
ここで、上述した電荷Qp(t0)と電荷Qp(t1)とは電荷保存の法則により等しいため、Qp(t0)=Qp(t1)を解くと、比較動作Comp1終了時t1の出力信号Vop(t1)を求めることができる。また、上述した電荷Qn(t0)と電荷Qn(t1)とは電荷保存の法則により等しいため、Qn(t0)=Qn(t1)を解くと、比較動作Comp1終了時t1の出力信号Von(t1)を求めることができる。そして、これら出力信号Vop(t1),Von(t1)の大小関係が比較器11(図1参照)で比較され、その比較結果である比較信号Coutが制御回路12に出力される。制御回路12では、比較信号Coutに応じて出力信号Doutの最上位ビットMSBが“1(論理Hレベル)”又は“0(論理Lレベル)”に決定される。また、制御回路12では、比較信号Coutに応じて次の比較動作Comp2におけるキャパシタ群の接続状態を決定する第1及び第2制御信号Sp,Snが生成される。
(比較動作Comp2)
タイミングt1〜t2(図5参照)における第2ビット(2番目の上位ビット)MSB−1の比較動作Comp2では、第2ビットに対応するキャパシタC3pがVRH端子に接続され、第2ビットに対応するキャパシタC3nがVRL端子に接続される。また、比較動作Comp2では、第1ビットの比較動作Comp1の比較結果に応じて、最上位ビットに対応するキャパシタC4p,C4nがVRH端子又はVRL端子に接続される。
具体的には、比較動作Comp1において、Vop(t1)<Von(t1)である場合には、キャパシタC4pがVRH端子に接続され、キャパシタC4nがVRL端子に接続される。この場合、比較動作Comp2終了時t2においてキャパシタC0p〜C6pに蓄積される電荷Qp(t2a)と、キャパシタC0n〜C6nに蓄積される電荷Qn(t2a)は、以下の通りになる。
Qp(t2a)=20C(Vop−VRH)+12C・Vop+Cp(Vop−Va)
Qn(t2a)=12C(Von−VRH)+20C・Von+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t1)=Qp(t2a)及びQn(t1)=Qn(t2a)を解くと、比較動作Comp2終了時t2の出力信号Vop(t2a),Von(t2a)を求めることができる。なお、この場合には、出力信号Doutの最上位ビットMSBが“1”に決定されたことになる。
一方、上記比較動作Comp1において、Vop(t1)≧Von(t1)である場合には、キャパシタC4pがVRL端子に接続され、キャパシタC4nがVRH端子に接続される。この場合、比較動作Comp2終了時t2においてキャパシタC0p〜C6pに蓄積される電荷Qp(t2b)と、キャパシタC0n〜C6nに蓄積される電荷Qn(t2b)は、以下の通りになる。
Qp(t2b)=12C(Vop−VRH)+20C・Vop+Cp(Vop−Va)
Qn(t2b)=20C(Von−VRH)+12C・Von+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t1)=Qp(t2b)及びQn(t1)=Qn(t2b)を解くと、比較動作Comp2終了時t2の出力信号Vop(t2b),Von(t2b)を求めることができる。なお、この場合には、出力信号Doutの最上位ビットMSBが“0”に決定されたことになる。
そして、Vop(t2a)<Von(t2a)又はVop(t2b)<Von(t2b)である場合には、以降の比較動作Comp3,Comp4において、キャパシタC3pがVRH端子に接続され、キャパシタC3nがVRL端子に接続されることになる。すなわち、この場合には、出力信号Doutの第2ビットMSB−1が“1”に決定されたことになる。一方、Vop(t2a)≧Von(t2a)又はVop(t2b)≧Von(t2b)である場合には、以降の比較動作Comp3,Comp4において、キャパシタC3pがVRL端子に接続され、キャパシタC3nがVRH端子に接続されることになる。すなわち、この場合には、出力信号Doutの第2ビットMSB−1が“0”に決定されたことになる。
(比較動作Comp3,Comp4)
以後同様に、比較動作Comp3では、第3ビットに対応するキャパシタC2p,C2nについてVRH端子及びVRL端子のいずれかへの切り替えが行われ、出力信号Doutの第3ビットが“1”又は“0”に決定される。なお、このとき、比較動作Comp1,Comp2の比較結果に応じて設定されたキャパシタC4p,C3p,C4n,C3nの接続状態はそのまま維持される。続いて、比較動作Comp4では、第4ビット(最下位ビットLSB)に対応するキャパシタC1p,C1nについてVRH端子及びVRL端子のいずれかへの切り替えが行われ、出力信号Doutの最下位ビットLSBが“1”又は“0”に決定される。なお、このとき、比較動作Comp1〜Comp3の比較結果に応じて設定されたキャパシタC4p,C3p,C2p,C4n,C3n,C2nの接続状態はそのまま維持される。
このように、差動の出力信号Vop,Vonの差分が0に近づくように第1及び第2制御信号Sp,Snが生成され、それら第1及び第2制御信号Sp,SnによってキャパシタC0p〜C4p,C0n〜C4nがVRH端子又はVRL端子に接続される。そして、最後の比較動作Comp4における比較結果及びその時のキャパシタC0p〜C4p,C0n〜C4nの接続状態に応じて、アナログ−デジタル変換値である4ビットの出力信号Doutが生成される。
図8(b)は、上記生成された出力信号Doutに対応する第1及び第2制御信号Sp,Snによって接続関係が切り替えられたD/A変換器10のキャパシタ群の接続状態、つまり逐次比較完了時におけるD/A変換器10のキャパシタ群の接続状態を示している。ここで、図中の「N」は、第1D/A変換部21においては、逐次比較完了時にキャパシタC0p〜C4pのうち第1端子がVRH端子に接続されるキャパシタの単位容量Cの個数を示している。また、「N」は、第2D/A変換部22においては、逐次比較完了時にキャパシタC0n〜C4nのうち第1端子がVRL端子に接続されるキャパシタの単位容量Cの個数を示している。すなわち、上記「N」は、図9に示すように、アナログ入力信号Vipの電圧値に比例して増加する整数である。例えばVip=VRL=0であるときはN=0、Vip=VRH/2であるときはN=8、Vip=VRHであるときはN=16となる。
図8(b)に示すように、逐次比較完了時の第1D/A変換部21では、容量値がNCのキャパシタに電圧Vop−VRHが印加され、容量値が(16−N)Cのキャパシタに電圧Vop−VRL(=Vop)が印加される。また、ダミーキャパシタC5pには電圧Vop−VRHが印加され、ダミーキャパシタC6pには電圧Vop−VRLが印加され、第1可変容量Cpには電圧Vop−Vaが印加される。このため、逐次比較完了時においてキャパシタC0p〜C6pに蓄積される電荷Qpは、以下の通りになる。
Qp=(N+8)C(Vop−VRH)+(24−N)C・Vop
+Cp(Vop−Va)
また、第2D/A変換部22では、容量値がNCのキャパシタに電圧Von−VRL(=Von)が印加され、容量値が(16−N)Cのキャパシタに電圧Von−VRHが印加される。また、ダミーキャパシタC5nには電圧Von−VRHが印加され、容量値が8CのダミーキャパシタC6nには電圧Von−VRLが印加され、第2可変容量Cnには電圧Von−Vbが印加される。このため、逐次比較完了時においてキャパシタC0n〜C6nに蓄積される電荷Qnは、以下の通りになる。
Qn=(24−N)C(Von−VRH)+(N+8)C・Von
+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t0)=Qp及びQn(t1)=Qn(t2b)を解くと、逐次比較完了後の出力信号Vop,Vonを以下のように求めることができる。
これにより、出力信号Vop,Vonと第1及び第2可変容量Cp,Cnとの関係を求めることができる。なお、上式から明らかなように、出力信号Vop,Vonは、第1及び第2可変容量Cp,Cnの第2端子に供給される第1及び第2電圧Va,Vbに依存しない。このため、第1及び第2電圧Va,Vb(本実施形態では、第1及び第2調整信号Gp,Gn)を任意の電圧値に設定することができる。
次に、A/D変換装置1のゲイン誤差と第1及び第2可変容量Cp,Cnとの関係を説明するために、D/A変換器10の出力信号Vop,VonのオフセットOffsetについて数式を使って説明する。
D/A変換器10の出力オフセットOffsetは、以下の式で求めることができる。
なお、上記式3の「1LSB」は、出力信号Doutの最下位1ビット(Least Significant Bit:LSB)当たりの電位差(最小分解能)であり、本例では1LSB=VRH/24となる。続いて、アナログ入力信号VipがVip=(0/16)VRH、Vip=(1/16)VRH、Vip=(2/16)VRH、…、Vip=(16/16)VRHのときのオフセットOffsetをそれぞれ求める。例えばVip=(0/16)VRH=0のときのオフセットOffset(Vip=0)は、上記式3に、上記式1,2を代入し、さらにVip=0、N=0、1LSB=VRH/24を代入することにより、以下のように求めることができる。
同様に、Vip=(1/16)VRH、Vip=(2/16)VRH、…、Vip=(15/16)VRH、Vip=(16/16)VRHの15点におけるオフセットOffsetについても求めることができる。例えばVip=VRH/2のときのオフセットOffset(Vip=VRH/2)は、上記式1,2を代入した式3に、Vip=VRH/2、N=8、1LSB=VRH/24を代入することにより、以下のように求めることができる。
また、Vip=VRHのときのオフセットOffset(Vip=VRH)は、上記式1,2を代入した式3に、Vip=VRH、N=16、1LSB=VRH/24を代入することにより、以下のように求めることができる。
図10は、アナログ入力信号Vipを横軸に、上記算出したオフセットOffsetを縦軸に取ってグラフ化したものである。この図10から、D/A変換器10の出力信号Vop,VonのオフセットOffsetは、アナログ入力信号Vipの電圧値に依存していることが分かる。ここで、図10に示すように、D/A変換器10の出力のゲイン変動量ΔGainは、Vip=VRHにおけるオフセットOffset(Vip=VRH)とVip=0におけるオフセットOffset(Vip=0)の差分になる。このため、ゲイン変動量ΔGainは、
となる。このとき、単位容量Cと第1及び第2可変容量Cp,Cnとは、C≫Cp及びC≫Cnの関係が成り立つようにそれら容量値が設定されるため、上記式7は、
と表わすことができる。この式8から、ゲイン変動量ΔGainは第1及び第2可変容量Cp,Cnの差分ΔC(=Cp−Cn)に比例することが分かる。このため、第1及び第2可変容量Cp,Cnの差分ΔCを調整することにより、D/A変換器10の出力のゲイン変動量ΔGainを制御することができる。したがって、第1及び第2可変容量Cp,Cnの差分ΔCを制御することにより、A/D変換装置1のゲイン誤差を補正することができる。
次に、ゲイン誤差補正処理の具体的な処理について図11〜図14に従って説明する。
逐次比較型のA/D変換装置1の絶対誤差を補正するためには、オフセット誤差とゲイン誤差の双方を補正する必要がある。そこで、本実施形態では、図11(a)、(b)に示すように、オフセット誤差を補正した後に、ゲイン誤差を補正する。これらオフセット誤差の補正及びゲイン誤差の補正は、図11(a)に示すように初回のA/D変換処理の前に1度行うようにしてもよいし、図11(b)に示すように毎回のA/D変換処理の前に毎回行うようにしてもよい。毎回のA/D変換処理の前にオフセット誤差及びゲイン誤差の補正を行う場合には、仮に時間経過によるPVT(プロセス、電圧、温度)の変動に起因してオフセット誤差及びゲイン誤差が変動したとしても、A/D変換処理の前に毎回誤差補正が行われるため、常に精度の高いA/D変換結果を得ることができる。
ここで、オフセット誤差の補正については様々な補正方法が提案されており、それら公知の補正方法(例えば、D/A変換器10で行う方法や比較器11で行う方法)によりオフセット誤差を補正することができる。このため、オフセット誤差の補正方法についてはその詳細な処理の説明を省略する。本実施形態のA/D変換装置1では、図10及び上記式5から、Vip=VRH/2のときにD/A変換器10の出力オフセットOffsetが第1及び第2可変容量Cp,Cnの差分ΔCに依存しないことが分かる。そこで、本実施形態では、アナログ入力信号VipをVip=VRH/2に設定した状態でオフセット誤差を補正する。すると、図11(c)に示すように、オフセット誤差及びゲイン誤差を持つ変換特性線L1がゲイン誤差のみを持つ変換特性線L2に補正される。そして、その変換特性線L2は、Vip=VRH/2において理想の変換特性線Liと交差するようになる。
続いて、アナログ入力信号VipをVip=VRL又はVip=VRHに設定した状態でゲイン誤差を補正する。このゲイン誤差補正では、第1及び第2可変容量Cp,Cnの容量値を可変させて上記ゲイン誤差を持つ変換特性線L2の傾きを調整することにより、上記変換特性線L2の傾きが理想の変換特性線Liの傾きに一致するポイントを探索する。以下に、Vip=VRLに設定した場合のゲイン誤差の補正方法を詳述する。
まず、図12のステップS1において、アナログ入力信号VipをVip=VRL=0に設定する。具体的には、サンプルモード時の第1D/A変換部21において、スイッチSW1p〜SW4p,SWHp,SWLpを全てVRL端子に接続させるための第1制御信号Spを制御回路12で生成する。なお、Vip=VRHに設定してゲイン誤差を補正する場合には、サンプルモード時の第1D/A変換部21において、スイッチSW1p〜SW4p,SWHp,SWLpを全てVRH端子に接続させるための第1制御信号Spを生成すればよい。
次に、調整回路14内のカウンタ15の出力を最小値にリセットする(ステップS2)。ここで、図13は、カウンタ15の出力と第1及び第2調整信号Gp,Gnとの関係を示している。図13から明らかなように、カウンタ15の出力値は、第1調整信号Gpから第2調整信号Gnを減算した値Gp−Gnと等しくなっており、第1及び第2可変容量Cp,Cnの差分ΔCに対応している。詳述すると、カウンタ15の出力が最小値(ここでは、−7)であるときには、第1調整信号Gpが0(p1=0、p2=0、p3=0)に設定され、第2調整信号Gnが7(n1=1、n2=1、n3=1)に設定される。すなわち、カウンタ15の出力が最小値であるときには、第1可変容量Cpの容量値が最小になり、第2可変容量Cnの容量値が最大になり、第1可変容量Cpの容量値から第2可変容量Cnの容量値を減算した値Cp−Cnが最小値となる。このとき、第1及び第2可変容量Cp,CnはCp≪Cnという関係になるため、図14の例では負のゲイン誤差が最も大きくなる。すなわち、カウンタ15の出力を最小値にリセットすると、Vip=0に対する出力信号DoutとVip=VRHに対する出力信号Doutとを直線で結んだ変換特性線L2の傾きが最も小さくなる。
一方、図13に示すように、カウンタ15の出力が最小値から0に向かって大きくなるほど、第2可変容量Cnの容量値が小さくなる。このとき、第1可変容量Cpの容量値は最小値に維持される。これに伴って、上記変換特性線L2の傾きが徐々に大きくなる(図14の矢印参照)。そして、カウンタ15の出力が0になると、第1調整信号Gpが0(p1=0、p2=0、p3=0)に設定され、第2調整信号Gnが0(n1=0、n2=0、n3=0)に設定される。すなわち、カウンタ15の出力が0であるときには、第1可変容量Cpの容量値が最小になり、第2可変容量Cnの容量値が最小になる、つまり第1及び第2可変容量Cp,Cnの容量値が等しくなるように設定される。
さらに、カウンタ15の出力が0から最大値(ここでは、7)に向かって大きくなるほど、第1可変容量Cpの容量値が大きくなる。このとき、第2可変容量Cnの容量値は最小値に維持される。これに伴って、上記変換特性線L2の傾きが徐々に大きくなる(図14の矢印参照)。そして、カウンタ15の出力が最大値になると、第1調整信号Gpが7(p1=1、p2=1、p3=1)に設定され、第2調整信号Gnが0(n1=0、n2=0、n3=0)に設定される。すなわち、カウンタ15の出力が最大値であるときには、第1可変容量Cpの容量値が最大になり、第2可変容量Cnの容量値が最小になり、第1可変容量Cpの容量値から第2可変容量Cnの容量値を減算した値Cp−Cnが最大値となる。このとき、第1及び第2可変容量Cp,CnはCp≫Cnという関係になるため、図14の例では正のゲイン誤差が最も大きくなる。すなわち、カウンタ15の出力が最大値になると、上記変換特性線L2の傾きが最も大きくなる。
このように、カウンタ15の出力が大きくなるほど上記変換特性線L2の傾きが大きくなる。そして、本実施形態では、まず、カウンタ15の出力を最小値に設定する、つまり上記変換特性線L2の傾きが最も小さくなるように第1及び第2可変容量Cp,Cnの差分ΔCを設定する。なお、図14に示すように、第1及び第2可変容量Cp,Cnの差分ΔCを調整することにより傾きが変化する変換特性線L2は、Vip=VRH/2における出力信号Doutの値を中心にしてその傾きが変化する。すなわち、変換特性線L2は、常にVip=VRH/2において理想の変換特性線Liと交差する。
次に、上述したようなA/D変換処理を実施する(ステップS3)。このA/D変換処理のサンプル期間では、第1及び第2D/A変換部21,22において、Vip=VRL、Vin=VRH/2にそれぞれ設定された入力信号Vip,Vinがサンプリングされる。このとき、第1可変容量Cp内のMOSトランジスタT1p〜T3pのゲートには信号p1(=0)、p2(=0)、p3(=0)が供給され、第2可変容量Cn内のMOSトランジスタT1n〜T3nのゲートには信号n1(=1)、n2(=1)、n3(=1)が供給される。続いて、逐次比較期間において、比較動作Comp1〜Comp4が順次実施され、4ビットの出力信号Doutが生成される。このとき、上記サンプル期間と同様に、第1可変容量Cp内のMOSトランジスタT1p〜T3pのゲートには信号p1(=0)、p2(=0)、p3(=0)が供給され、第2可変容量Cn内のMOSトランジスタT1n〜T3nのゲートには信号n1(=1)、n2(=1)、n3(=1)が供給される。ここで、A/D変換装置1のゲイン誤差が0の場合には、Vip=VRLに設定された入力信号Vipに対するA/D変換値としては「0000」の出力信号Doutが出力されることになる。
次に、上記A/D変換処理で生成された出力信号Doutが0であるか否かを判定する(ステップS4)。すなわち、アナログ入力信号Vipが正しくA/D変換されたか否かが判定される。このとき、出力信号Doutが0でない場合には(ステップS4でNO)、入力信号Vipを正しくA/D変換できていない、つまり第1及び第2可変容量Cp,Cnによってゲイン誤差が補正されていないため、上記カウンタ15の出力を「1」カウントアップする(ステップS5)。ここでは、カウンタ15の出力が「−6」になり、第1調整信号Gpが0(p1=0、p2=0、p3=0)に設定され、第2調整信号Gnが6(n1=0、n2=1、n3=1)に設定される。これにより、上記変換特性線L2の傾きが大きくなり、その変換特性線L2が理想の変換特性線Liに近づく。
そして、第1及び第2可変容量Cp,Cnの容量値が変更された状態で、再度A/D変換処理を実施する(ステップS6)。続いて、このA/D変換処理で生成された出力信号Doutが0であるか否かを判定する(ステップS7)。このとき、出力信号Doutが0でない場合には(ステップS7でNO)、カウンタ15の出力が最大値であるか否かを判定する(ステップS8)。ここでは、カウンタ15の出力が最大値ではないため(ステップS8でNO)、ステップS5に戻って、ステップS7において出力信号Doutが0になるまで、もしくはカウンタ15の出力が最大値になるまでステップS5〜S8の処理を繰り返し実行する。
このように、本実施形態のゲイン誤差補正処理では、図14に示すように上記変換特性線L2の傾きが最も小さくなるように第1及び第2可変容量Cp,Cnの容量値を設定した状態(Cp≪Cn)から、上記変換特性線L2の傾きが徐々に大きくなるように第1及び第2可変容量Cp,Cnの差分ΔCを調整する。そして、第1及び第2可変容量Cp,Cnの差分ΔCを順次変化させながら、上記変換特性線L2が理想の変換特性線Li(一点鎖線参照)に一致する差分ΔC、つまりゲイン誤差を補正することのできる差分ΔCを探索(サーチ)する。したがって、サーチ方向は反時計回りになる。
なお、はじめに上記変換特性線L2の傾きが最も小さくなるように設定した理由は、上記変換特性線L2の傾きが最も大きくなるように設定した場合には、ゲイン誤差を正しく補正することができない場合があるためである。具体的には、図14に示すように、上記変換特性線L2の傾きが最も大きくなるように設定した場合(Cp≫Cn)には、ゲイン誤差が補正できていない状態であっても、Vip=0のときの出力信号Doutが0以下となり、結果的にDout=0となってしまう。このため、はじめに変換特性線L2の傾きが最も大きくなるように設定した場合には、入力信号Vipを正しくA/D変換できたか否かを判定することができず、ゲイン誤差を正しく補正することができない。
そして、ステップS4又はステップS7において出力信号Doutが0になると、その時の第1及び第2可変容量Cp,Cnの容量値によってゲイン誤差が補正されたことになる。すなわち、その時の第1及び第2可変容量Cp,Cnの容量値に調整されると、上記変換特性線L2が理想の変換特性線Liに一致する。このため、調整回路14は、その時の第1及び第2可変容量Cp,Cnの容量値を、その後のA/D変換処理時でも保持するように第1及び第2調整信号Gp,Gnを生成する。なお、カウンタ15の出力が最大値になるまで出力信号Doutが0にならなかった場合には、カウンタ15の出力が最大値の場合に最もゲイン誤差を小さくすることができる。このため、この場合の調整回路14は、その後のA/D変換処理時において、第1及び第2調整信号Gp,GnをGp=7、Gn=0に設定する。
以上のような調整回路14によるゲイン誤差補正処理が終了すると、オフセット誤差及びゲイン誤差が補正された状態の第1及び第2可変容量Cp,Cnの容量値が維持され、A/D変換処理が行える状態になる。以下、実際のA/D変換処理について、図15を参照して簡単に説明する。ここでは、上記オフセット誤差及びゲイン誤差の補正処理によって、上記寄生容量Cpp,Cpnの影響が第1及び第2可変容量Cp,Cnにより除去されているため、これら寄生容量Cpp,Cpn及び第1及び第2可変容量Cp,Cnの存在を無視して説明を行う。
図15(a)の例では、アナログ入力信号VipがVip=VRL(=0)に設定され、アナログ入力信号VinがVin=Vcm=VRH/2に固定されている。
まず、サンプル期間(タイミングts〜t0)では、スイッチSW1p〜SW4p,SWHp,SWLpをVip端子に接続させ、スイッチSW1n〜SW4n,SWHn,SWLnをVin端子に接続させ、スイッチSWCp,SWCnを接続状態にさせる。これにより、キャパシタC0p〜C6pには入力信号Vipに応じた電荷が蓄積され、キャパシタC0n〜C6nには入力信号Vinに応じた電荷が蓄積される。なお、このサンプル期間における出力信号Vop,Vonは共にコモン電圧Vcmである。
次に、最上位ビットMSBの比較動作Comp1(タイミングt0〜t1)では、上述したように所定の第1及び第2制御信号Sp,Snによって、D/A変換器10内の各種スイッチの接続状態が図7に示した接続状態に切り替えられる。ここでは、キャパシタC0p〜C4pのうち最上位のキャパシタC4pのみがVRH端子に接続され、それ以外のキャパシタC0p〜C3pがVRL端子に接続される。同様に、キャパシタC0n〜C4nのうち最上位のキャパシタC4nのみがVRL端子に接続され、それ以外のキャパシタC0n〜C3nがVRH端子に接続される。このとき、第1D/A変換部21及び第2D/A変換部22は、入力信号Vip,Vinに応じた出力信号Vop,Vonをそれぞれ出力する。具体的には、第1D/A変換部21は、第1基準電圧VRH、第2基準電圧VRL及び第1制御信号Sp(上記キャパシタC0p〜C4pの接続状態)に応じて生成される比較電圧と入力信号Vipとの比較結果に応じた出力信号Vopを出力する。また、第2D/A変換部22は、第1基準電圧VRH、第2基準電圧VRL及び第2制御信号Sn(上記キャパシタC0n〜C4nの接続状態)に応じて生成される比較電圧と入力信号Vinとの比較結果に応じた出力信号Vonを出力する。図15(a)の例における出力信号Vop,Vonは、第1基準電圧VRHと第2基準電圧VRLの差電圧をVr(=VRH−VRL)とすると、
Vop=Vcm+Vr/2
Von=Vcm
となる。そして、これら出力信号Vop,Vonが比較器11で比較され、比較結果が比較信号Coutとして出力される。制御回路12は、比較信号Coutに基づいて、出力信号Doutの最上位ビットを決定する。ここでは、Vop>Vonになるため比較信号Coutは“1(論理Hレベル)”になる。制御回路12は、この比較信号Coutを論理反転して、最上位ビットを“0(論理Lレベル)”で記憶する。これにより、出力信号Doutの最上位ビットが“0”に決定され、以降の比較動作Comp2〜Comp4において、最上位のキャパシタC4pがVRL端子に接続され、最上位のキャパシタC4nがVRH端子に接続される状態が維持される。なお、図1の比較器11の構成上の理由から比較信号Coutと変換ビットの論理が逆転しているが、比較器11の構成が異なれば反転する必要はない。
次に、第2ビットMSB−1の比較動作Comp2(タイミングt1〜t2)では、第2ビットに対応するキャパシタC3pがVRH端子に、第2ビットに対応するキャパシタC3nがVRL端子にそれぞれ接続されるように切り替えられる。これにより、出力信号VopがVr/8だけ低下し、出力信号VonがVr/8だけ上昇する。その結果、D/A変換器10の出力信号Vop,Vonは、
Vop=Vcm+Vr/2−Vr/8
Vop=Vcm+Vr/8
となる。ここで、Vop>Vonになるため、出力信号Doutの第2ビットが“0”に決定され、以降の比較動作Comp3,Comp4において、キャパシタC3pがVRL端子に、キャパシタC3nがVRH端子に接続される状態が維持される。
次に、第3ビット(3番目の上位ビット)MSB−2の比較動作Comp3(タイミングt2〜t3)では、第3ビットに対応するキャパシタC2pがVRH端子に、第3ビットに対応するキャパシタC2nがVRL端子にそれぞれ接続されるように切り替えられる。これにより、出力信号VopがVr/16だけ低下し、出力信号VonがVr/16だけ上昇する。その結果、D/A変換器10の出力信号Vop,Vonは、
Vop=Vcm+Vr/2−Vr/8−Vr/16
Von=Vcm+Vr/8+Vr/16
となる。ここで、Vop>Vonになるため、出力信号Doutの第3ビットが“0”に決定され、以降の比較動作Comp4において、キャパシタC2pがVRL端子に、キャパシタC2nがVRH端子に接続される状態が維持される。
最後に、第4ビット(最下位ビットLSB)の比較動作Comp4(タイミングt3〜t4)では、第4ビットに対応するキャパシタC1pがVRH端子に、第4ビットに対応するキャパシタC1nがVRL端子にそれぞれ接続されるように切り替えられる。これにより、出力信号VopがVr/32だけ低下し、出力信号VonがVr/32だけ上昇する。その結果、D/A変換器10の出力信号Vop,Vonは、
Vop=Vcm+Vr/2−Vr/8−Vr/16−Vr/32
Von=Vcm+Vr/8+Vr/16+Vr/32
となる。ここで、Vop>Vonになるため、出力信号Doutの最下位ビットLSBが“0”に決定される。このようにして最下位ビットLSBが決定されると、制御回路12は、4ビットのデジタル出力信号Dout=0000を出力する。このようにして、アナログ入力信号Vip(=0)を4ビットのデジタル出力信号Dout(=0000)に正しくA/D変換することができる。
以上のように、A/D変換装置1では、最上位ビットMSBの比較動作Comp1で入力信号Vip,Vinに応じた出力信号Vop,Vonを生成し、それら出力信号Vop,Vonの大小関係を比較器11で検出する。その後、比較信号Coutに応じて第1及び第2制御信号Sp,Snを生成し、出力信号Vop,Vonの差電圧をVr/4、Vr/8、Vr/16ずつ小さくし、それら出力信号Vop,Vonの大小関係を比較器11で検出する。そして、第kビット目の比較動作では、直前の第k−1ビット目の比較結果がCout=Hの場合(例えば、図15(a)のタイミングt1〜t2における比較動作参照)には、出力信号Vopを−Vr/2k+1変化させ、出力信号Vonを+Vr/2k+1変化させる。一方、第kビット目の比較動作では、直前の第k−1ビット目の比較結果がCout=Lの場合(例えば、図15(c)のタイミングt1〜t2における比較動作参照)には、出力信号Vopを+Vr/2k+1変化させ、出力信号Vonを−Vr/2k+1変化させる。これにより、A/D変換装置1は、最上位ビットMSBから最下位ビットLSBまでを逐次的に比較して検出することができ、アナログ入力信号Vipを4ビットのデジタル出力信号DoutにA/D変換することができる。
なお、上述のように出力信号Vop,Vonが変化されることにより、Vip=0の場合には、図15(a)に示すように逐次比較動作が進むに連れて、出力信号Vop,Vonが(3/4)VRHに漸近する。同様に、Vip=VRH/2の場合には、図15(b)に示すように逐次比較動作が進むに連れて、出力信号Vop,VonがVRH/2に漸近する。また、Vip=VRHの場合には、図15(c)に示すように逐次比較動作が進むに連れて、出力信号Vop,VonがVRH/4に漸近する。これらのことから、出力信号Vop,Vonの大小関係を判定する比較器11の同相入力範囲は、(1/4)VRH〜(3/4)VRHであることが分かる。このため、上述した第1及び第2電圧Va,Vbの電圧値は、比較器11の同相入力範囲が(1/4)VRH〜(3/4)VRHであることを考慮して設定される。
本実施形態において、ステップS1は第1ステップの一例、ステップS2は第2ステップの一例、ステップS3,S6は第3ステップの一例、ステップS4,S7は第4ステップの一例、ステップS5は第5ステップの一例である。
以上説明した本実施形態によれば、以下の効果を奏することができる。
(1)D/A変換器10の第1出力端子Top及び第2出力端子Tonにそれぞれ接続された第1及び第2可変容量Cp,Cnの差分ΔCを調整する調整回路14を設けた。そして、調整回路14は、入力信号VipをVip=VRL又はVip=VRHに設定したときのA/D変換結果が所望のA/D変換結果となるように上記差分ΔCを調整するようにした。このように、第1及び第2可変容量Cp,Cnの差分ΔCを調整することにより、A/D変換装置1のゲイン誤差を補正することができる。このため、A/D変換装置1では、回路規模の比較的大きい乗算器や除算器、もしくは大規模なメモリを用いることなく、ゲイン誤差を補正することができる。したがって、回路規模を縮小することができる。この結果、製造コスト及び消費電力を削減することができる。さらに、A/D変換装置1が高分解能になった場合であっても、第1及び第2可変容量Cp,Cnの構成を変更することなくゲイン誤差を補正することが可能であるため、回路規模の増大を好適に抑制することができる。
ところで、A/D変換装置1のゲイン誤差は、寄生容量Cpp,Cpnの存在という要因以外に、例えば所定の比率で重み付けされたキャパシタC0p〜C4p(C0n〜C4n)と、ダミーキャパシタC5p,C6p(C5n,C6n)とのミスマッチなどの様々な要因によっても発生する。但し、本実施形態のゲイン誤差補正方法によれば、例えば入力信号VipをVip=VRL=0に設定したときに出力信号Doutが0となるように第1及び第2可変容量Cp,Cnの差分ΔCを調整するため、どのような要因で発生したゲイン誤差であっても、そのゲイン誤差を補正することができる。
(2)第1可変容量Cpは、ソースとドレインが共通に第1出力端子Topに接続され、ゲートに第1調整信号Gpが供給されるMOSトランジスタT1p〜T3pを有する。また、第2可変容量Cnは、ソースとドレインが共通に第2出力端子Tonに接続され、ゲートに第2調整信号Gnが供給されるMOSトランジスタT1n〜T3nを有する。これらMOSトランジスタT1p〜T3p,T1n〜T3nは、第1調整信号Gp又は第2調整信号Gnによってチャネル容量が形成・非形成されるため、スイッチの機能と可変容量(補正容量)の機能とを併せ持つことができる。したがって、スイッチと補正容量とを個別に設ける場合に比べて、回路規模を縮小することができる。
(3)第1制御信号Spに応じて、Vip端子、VRH端子及びVRL端子のいずれかの端子とキャパシタC0p〜C6pの第1端子とを接続するスイッチSW0p〜SW4p,SWHp,SWLpを有する。また、第2制御信号Snに応じて、Vip端子、VRH端子及びVRL端子のいずれかの端子とキャパシタC0n〜C6nの第1端子とを接続するスイッチSW0n〜SW4n,SWHn,SWLnを有する。このように、D/A変換器10内部の各キャパシタC0p〜C6p,C0n〜C6nに対して、VRH端子及びVRL端子へのスイッチングパスを形成するようにした。これにより、ゲイン誤差補正処理時において、上記スイッチングパスを利用することにより、Vip=VRH又はVip=VRLに擬似的に設定することができる。例えばキャパシタC0p〜C6p,C0n〜C6nをVRL端子に接続することにより、Vip=VRLに設定することができる。したがって、Vip端子に入力される電圧をアナログ入力信号Vipから第2基準電圧VRLに実際に切り替える必要がないため、そのような切り替えを行うためのマルチプレクサ等の回路をアナログ入力信号経路に設ける必要がない。
(4)第1電圧Va(信号p1,p2,p3の電圧値)及び第2電圧Vb(信号n1,n2,n3の電圧値)をそれぞれ、D/A変換器10のサンプルモードとホールドモードで同電位に設定した。これにより、上記式1及び式2から明らかなように、出力信号Vop,Vonが第1及び第2電圧Va,Vbに依存しなくなる。このため、第1及び第2電圧Va,Vbを任意の電圧値に設定することができる。
(5)第1及び第2D/A変換部21,22において、ダミーキャパシタC5p,C6p,C5n,C6nを設けた。これにより、第1基準電圧VRHが高電位側の電源電圧値に設定され、第2基準電圧VRLが低電位側の電源電圧値に設定された場合であっても、それら第1及び第2基準電圧VRH,VRLを振り切るように出力信号Vop,Vonが変動することを抑制することができる。
(6)アナログ入力信号Vinを一定電圧(ここでは、コモン電圧Vcm)に固定するようにした。これにより、第2基準電圧VRLから第1基準電圧VRHまでの値を持つシングルエンド入力のアナログ入力信号VipをMビット(ここでは、4ビット)の分解能でA/D変換することができる。また、このようなシングルエンド入力のアナログ入力信号VipをA/D変換する場合であっても、差動の第1及び第2出力端子Top,Tonに接続された第1及び第2可変容量Cp,Cnの差分ΔCを調整してゲイン誤差を補正することができる。具体的には、上記差分ΔCが負値又は正値になるように調整することにより、例えばCp=Cnのときに、正のゲイン誤差を持つ場合であっても、負のゲイン誤差を持つ場合であっても、そのゲイン誤差を補正することができる。
(他の実施形態)
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、D/A変換器として電荷再配分型(容量型)のD/A変換器10のみを有するシングルステージ型のA/D変換装置1に具体化した。これに限らず、例えば最上位ビットMSB側の上位ビットを決定する主D/A変換器と、最下位ビットLSB側の下位ビットを決定する副D/A変換器との2段構成となったダブルステージ型のA/D変換装置に具体化してもよい。例えば図16に示されるように、容量型のD/A変換器10Aと抵抗型のD/A変換器30との2段構成になったダブルステージ型のA/D変換装置に具体化してもよい。なお、以下の説明では、先の図1〜図15に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
詳述すると、図16に示した容量型のD/A変換器10Aは、上位4ビットを変換するための主D/A変換器の一例である。D/A変換器10Aは、図2に示したD/A変換器10と略同様の構成を有している。但し、D/A変換器10Aでは、キャパシタC0pの第1端子がVip端子、VRL端子又はD/A変換器30の出力端子To1に接続され、キャパシタC0nの第1端子がVin端子、VRH端子又はD/A変換器30の出力端子To2に接続される点が上記D/A変換器10と異なる。
図17に示した抵抗型のD/A変換器30は、下位4ビットを変換するための副D/A変換器の一例である。D/A変換器30は、第1基準電圧VRHが供給されるVRH端子と第2基準電圧VRLが供給されるVRL端子との間に直列に接続された16個の抵抗Rを有する電圧生成回路31と、第1セレクタ32と、第2セレクタ33とを有している。各抵抗Rの接続点、すなわちノードN1〜N16からは、第1基準電圧VRHと第2基準電圧VRLとの差電圧VRH−VRLを16分割した電圧V1〜V16がそれぞれ出力される。
第1セレクタ32は、第1基準電圧VRH(電圧V1)と電圧V2〜V15のうちの1つの電圧を入力デジタル値により選択し、選択した電圧を出力信号Vo1として出力する。第1セレクタ32は、例えば入力デジタル値が0000のときに第1基準電圧VRHを出力し、入力デジタル値が大きくなるに従って、電圧V2〜V15までの電圧を順次出力する。
第2セレクタ33は、第2基準電圧VRL(電圧V16)と電圧V15〜V2のうちの1つの電圧を入力デジタル値により選択し、選択した電圧を出力信号Vo2として出力する。この第2セレクタ33は、例えば上記第1セレクタ32とは対称的に、入力デジタル値が0000のときに第2基準電圧VRLを出力し、入力デジタル値が大きくなるに従って、電圧V15〜V2までの電圧を順次出力する。
このような容量型のD/A変換器10Aと抵抗型のD/A変換器30とを組み合わせて有するA/D変換装置では、16個の単位容量Cと16個の単位抵抗Rを用意することで、8ビット精度のA/D変換を行うことができる。ここで、容量型のD/A変換器のみを有するシングルステージ型のA/D変換装置で8ビット精度のA/D変換を実現するためには、単位容量Cを256個必要となり、回路規模が大きくなってしまう。これに対して、図16に示すようにダブルステージ型の構成とすることにより、部品数を大幅に削減することができ、回路規模の増大を抑制することができる。
さらに、ダブルステージ型のA/D変換装置であっても、容量型のD/A変換器10Aの第1出力端子Top及び第2出力端子Tonにそれぞれ接続された第1及び第2可変容量Cp,Cnの差分ΔCを上記実施形態と同様に調整することにより、ゲイン誤差を補正することができる。ここで、図18は、図16に示したD/A変換器10A,30を有するA/D変換装置のゲイン誤差の補正例を示している。本補正例は、VRH=16[V]、VRL=0[V]、C=64[fF]、Cp=0〜16[fF]、Cn=0〜16[fF]としたときの補正例である。なお、図中のΔCは、第1可変容量Cpの容量値から第2可変容量Cnの容量値を減算した差分Cp−Cnである。具体的には、ΔC=−16,−8,−4,0,+4,+8,+16は、第1及び第2可変容量Cp,Cnの容量値が(Cp,Cn)=(0,16),(0,8),(0,4),(0,0),(4,0),(8,0),(16,0)にそれぞれ設定された場合を示している。図18に示した補正例では、プロセスばらつきなどに起因してD/A変換器10A,30のゲイン変動量ΔGainが+16LSB存在する場合(直線L4参照)には、第1及び第2可変容量Cp,Cnの差分ΔCを−16[fF]に調整することでゲイン誤差を0に補正することができる。すなわち、ΔGain=+16LSBであるときには、Cp=0[fF]、Cn=16[fF]に調整することで、直線L4をΔC=0の直線L5に補正することができる。なお、図18からも明らかなように、当該A/D変換装置のゲイン誤差が0(ゲイン変動量ΔGain=0)の場合には、ΔC=0のときにゲイン誤差が0になっている。
・あるいは、容量型のD/A変換器と容量型のD/A変換器との2段構成になったダブルステージ型のA/D変換装置に具体化してもよい。
・上記実施形態における第1可変容量Cpが有するMOSトランジスタT1p〜T3pの数は特に限定されない。同様に、第2可変容量Cnが有するMOSトランジスタT1n〜T3nの数は特に限定されない。
・上記実施形態におけるMOSトランジスタT1p〜T3pは、ソース及びドレインを第1出力端子Topに接続し、ゲートに第1調整信号Gpを供給するようにした。これに限らず、例えばMOSトランジスタT1p〜T3pのソース及びドレインに第1調整信号Gpを供給し(つまり、MOSトランジスタT1p〜T3pのソース及びドレインに第1電圧端子Vaを接続し)、ゲートを第1出力端子Topに接続するようにしてもよい。
・上記実施形態におけるMOSトランジスタT1n〜T3nは、ソース及びドレインを第2出力端子Tonに接続し、ゲートに第2調整信号Gnを供給するようにした。これに限らず、例えばMOSトランジスタT1n〜T3nのソース及びドレインに第2調整信号Gnを供給し(つまり、MOSトランジスタT1n〜T3nのソース及びドレインに第2電圧端子Vbを接続し)、ゲートを第2出力端子Tonに接続するようにしてもよい。
・上記実施形態におけるMOSトランジスタT1p〜T3p,T1n〜T3nをPチャネルMOSトランジスタに変更してもよい。
・上記実施形態における第1及び第2可変容量Cp,Cnの内部構成は、特に限定されない。例えば図19に示されるような第1及び第2可変容量Cp1,Cn1に変更してもよい。詳述すると、第1可変容量Cp1は、第1電圧Vaが供給されるVa端子と出力信号Vopが供給される第1出力端子Topとの間に直列に接続された複数(ここでは、3つ)の補正容量Cc1p〜Cc3pと、各補正容量Cc1p〜Cc3pに並列に接続されたスイッチS1p〜S3pとを有している。複数の補正容量Cc1p〜Cc3pは、所定の比率(ここでは、バイナリーの比率)で重み付けされた容量値を持つ補正容量群である。なお、複数の補正容量Cc1p〜Cc3pは、全て同一の容量値を持つ容量であってもよい。
スイッチS1p,S2p,S3pの各々は、上記調整回路14(図1参照)から供給される3ビット信号である第1調整信号Gpの各ビットの信号p1,p2,p3に応じてオン・オフ制御される。これらスイッチS1p〜S3pは、例えばNチャネルMOSトランジスタである。例えば信号p1,p2,p3が全て「0」の場合はスイッチS1p〜S3pが全てオフされ、Cc1p〜Cc3pは直列に接続されるため、第1可変容量Cpの容量値は最小になる。一方、信号p1,p2,p3のいずれかが「1」になると、その「1」の信号が供給されるスイッチがオンされ、そのオンされたスイッチと並列に接続された補正容量が短絡されるため、第1可変容量Cpの容量値が大きくなる。そして、信号p1(=1)、p2(=1)、p3(=0)の場合はスイッチS1p,S2pがオン、S3pがオフされ、第1可変容量Cpの容量値は、Cc3pと等しくなり最大になる。このように、図3に示した第1可変容量Cpと同様に、3ビットの第1調整信号Gpに応じて第1可変容量Cp1の容量値を可変制御することができる。
第2可変容量Cn1は、第2電圧Vbが供給されるVb端子と出力信号Vonが供給される第2出力端子Tonとの間に直列に接続された複数(ここでは、3つ)の補正容量Cc1n〜Cc3nと、各補正容量Cc1n〜Cc3nに並列に接続されたスイッチS1n〜S3nとを有している。複数の補正容量Cc1n〜Cc3nは、所定の比率(ここでは、バイナリーの比率)で重み付けされた容量値を持つ補正容量群である。なお、複数の補正容量Cc1n〜Cc3nは、全て同一の容量値を持つ容量であってもよい。
スイッチS1n,S2n,S3nの各々は、上記調整回路14(図1参照)から供給される3ビット信号である第2調整信号Gnの各ビットの信号n1,n2,n3に応じてオン・オフ制御される。これらスイッチS1n〜S3nは、例えばNチャネルMOSトランジスタである。例えば信号n1,n2,n3が全て「0」の場合はスイッチS1n〜S3nが全てオフされ、Cc1n〜Cc3nは直列に接続されるため、第2可変容量Cnの容量値は最小になる。一方、信号n1,n2,n3のいずれかが「1」になると、その「1」の信号が供給されるスイッチがオンされ、そのオンされたスイッチと並列に接続された補正容量が短絡されるため、第2可変容量Cnの容量値が大きくなる。そして、信号n1(=1)、n2(=1)、n3(=0)の場合はスイッチS1n,S2nがオン、S3nがオフされ、第2可変容量Cnの容量値は、Cc3nと等しくなり最大になる。このように、図3に示した第2可変容量Cnと同様に、3ビットの第2調整信号Gnに応じて第2可変容量Cn1の容量値を可変制御することができる。
・あるいは、例えば図20に示されるような第1及び第2可変容量Cp2,Cn2に変更してもよい。詳述すると、第1可変容量Cp2は、図3に示した第1可変容量Cpと同様に、ソース及びドレインが互いに接続された複数のMOSトランジスタT1p〜T3pを有している。但し、第1可変容量Cp2では、最も素子サイズの小さいMOSトランジスタT1pのゲートに第3電圧Vcが供給される点が上記第1可変容量Cpと異なる。具体的には、MOSトランジスタT1pのゲートには、スイッチS4pを介してD/A変換器40の出力端子、又はスイッチS4p,S5pを介して電圧Vdが供給される端子(Vd端子)が接続されている。D/A変換器40は、例えば抵抗型のD/A変換器である。なお、先の図16に示すように容量型のD/A変換器10Aと抵抗型のD/A変換器30とを組み合わせて有するダブルステージ型のA/D変換装置である場合には、そのD/A変換器30を上記D/A変換器40として共用するようにしてもよい。
ここで、MOSトランジスタT1pは、ゲート・ソース間電圧VgsがVgs=Vth付近では、ゲート電圧を可変することによりアナログ的に(連続的に)チャネル容量を変化させることができる。そこで、第1可変容量Cp2では、最下位ビットのMOSトランジスタT1pのチャネル容量を形成する場合には、スイッチS4pをオン、スイッチS5pをオフし、D/A変換器40の出力信号を第3電圧VcとしてMOSトランジスタT1pのゲートに供給するようにした。すなわち、MOSトランジスタT1pのチャネル容量を形成する場合には、D/A変換器40でMOSトランジスタT1pのゲート電圧、つまり第3電圧Vcの電圧値を可変制御するようにした。これにより、第1可変容量Cp2の容量値を細かく設定することができるため、A/D変換装置のゲイン誤差の補正精度を向上させることができる。また、第1可変容量Cp2では、最下位ビットのMOSトランジスタT1pのチャネル容量を形成しない場合には、スイッチS4p,S5pをオンし、MOSトランジスタT1pのゲートに電圧Vdを第3電圧Vcとして供給するようにした。このため、電圧Vdは、その電圧Vdが第3電圧VcとしてMOSトランジスタT1pのゲートに供給されたときに、MOSトランジスタT1pのゲート・ソース間電圧Vgs及び閾値電圧VthがVgs<<Vthの関係を満たすように、Vd≦Vopとなるように設定される。なお、上記D/A変換器40から出力される電圧値は、例えば調整回路14からD/A変換器40に供給される制御信号に応じて制御される。
また、第2可変容量Cn2は、図3に示した第2可変容量Cnと同様に、ソース及びドレインが互いに接続された複数のMOSトランジスタT1n〜T3nを有している。但し、第2可変容量Cn2では、最も素子サイズの小さいMOSトランジスタT1nのゲートに第4電圧Veが供給される点が上記第2可変容量Cnと異なる。具体的には、MOSトランジスタT1nのゲートには、スイッチS4nを介してD/A変換器40の出力端子、又はスイッチS4n,S5nを介して電圧Vfが供給される端子(Vf端子)が接続されている。
ここで、MOSトランジスタT1nは、ゲート・ソース間電圧VgsがVgs=Vth付近では、ゲート電圧を可変することによりアナログ的に(連続的に)チャネル容量を変化させることができる。そこで、第2可変容量Cn2では、最下位ビットのMOSトランジスタT1nのチャネル容量を形成する場合には、スイッチS4nをオン、スイッチS5nをオフし、D/A変換器40の出力信号を第4電圧VeとしてMOSトランジスタT1nのゲートに供給するようにした。すなわち、MOSトランジスタT1nのチャネル容量を形成する場合には、D/A変換器40でMOSトランジスタT1nのゲート電圧、つまり第4電圧Veの電圧値を可変制御するようにした。これにより、第2可変容量Cn2の容量値を細かく設定することができるため、A/D変換装置のゲイン誤差の補正精度を向上させることができる。また、第2可変容量Cn2では、最下位ビットのMOSトランジスタT1nのチャネル容量を形成しない場合には、スイッチS4n,S5nをオンし、MOSトランジスタT1nのゲートに電圧Vfを第4電圧Veとして供給するようにした。このため、電圧Vfは、その電圧Vfが第4電圧VeとしてMOSトランジスタT1nのゲートに供給されたときに、MOSトランジスタT1nのゲート・ソース間電圧Vgs及び閾値電圧VthがVgs<<Vthの関係を満たすように、Vf≦Vonとなるように設定される。なお、上記D/A変換器40から出力される電圧値は、例えば調整回路14からD/A変換器40に供給される制御信号に応じて制御される。
・上記実施形態では、D/A変換器10の出力オフセットが、Vip=VRH/2において第1及び第2可変容量Cp,Cnの差分ΔCに依存しない回路に具体化した。これに限らず、例えば図21に示されるように、D/A変換器10の出力オフセットが、Vip=VRHにおいて第1及び第2可変容量Cp,Cnの差分ΔCに依存しない回路に具体化してもよい。
詳述すると、図21に示したD/A変換器10Bの第1D/A変換部21Bでは、図2に示した第1D/A変換部21におけるダミーキャパシタC6pが省略され、ダミーキャパシタC5pの容量値が「8C」から「16C」に変更されている。すなわち、容量値「8C」のダミーキャパシタC6pを省略した分だけダミーキャパシタC5pの容量値を増加させている。また、第2D/A変換部22Bでは、図2に示した第2D/A変換部22におけるダミーキャパシタC5nが省略され、ダミーキャパシタC6nの容量値が「8C」から「16C」に変更されている。すなわち、容量値「8C」のダミーキャパシタC5nを省略した分だけダミーキャパシタC6nの容量値を増加させている。また、入力信号Vipが0≦Vip≦VRHに設定され、入力信号VinがVin=VRLに固定されている。さらに、第1及び第2D/A変換部21B,22Bに供給されるコモン電圧Vcm1がVcm1=(Vip+Vin)/2になるように設定されている。
次に、上記D/A変換器10Bの出力オフセットが、Vip=VRHにおいて第1及び第2可変容量Cp,Cnの差分ΔCに依存しない点について説明する。
まず、サンプル期間において、第1D/A変換部21Bには、スイッチSW0p〜SW4p,SWHpを全て入力信号Vipの供給されるVip端子に接続し、スイッチSWCpを接続状態にするための第1制御信号Spが供給される(図21の接続状態参照)。また、第2D/A変換部22Bには、スイッチSW0n〜SW4n,SWLnを全て入力信号Vinの供給されるVin端子に接続し、スイッチSWCnを接続状態にするための第2制御信号Snが供給される。このときのD/A変換器10Bのキャパシタ群の接続状態を図22(a)に示している。なお、この図22(a)では、電位が(Vip+Vin)/2である電圧を電圧Vxと表記している。図22に示されるとおり、キャパシタC0p〜C4p(容量値が16Cのキャパシタ)には電圧Vx−Vipが印加され、ダミーキャパシタC5p(容量値が16Cのキャパシタ)には電圧Vx−Vipが印加される。また、第1可変容量Cpには電圧Vx−Vaが印加される。そして、サンプル期間終了時t0においてキャパシタC0p〜C6pに蓄積される電荷Qp(t0)は、
Qp(t0)=32C(Vx−Vip)+Cp(Vx−Va)
となる。
同様に、キャパシタC0n〜C4n(容量値が16Cのキャパシタ)には電圧Vx−0(=Vx)が印加され、ダミーキャパシタC6n(容量値が16Cのキャパシタ)には電圧Vx−0(=Vx)が印加される。また、第2可変容量Cnには電圧Vx−Vbが印加される。そして、サンプル期間終了時t0においてキャパシタC0n〜C6nに蓄積される電荷Qn(t0)は、
Qn(t0)=32C・Vx+Cn(Vx−Vb)
となる。
次に、逐次比較期間において、スイッチSWCp,SWCnが非接続状態になると、第1出力端子Top及び第2出力端子Tonは共にフローティング状態(ハイインピーダンス状態)になり、上記電荷Qp(t0),Qn(t0)が保存される。この逐次比較期間では、スイッチSWHpがVRH端子に接続され、スイッチSWLnがVRL端子に接続されたままになる。そして、図22(b)は、逐次比較完了時におけるD/A変換器10Bのキャパシタ群の接続状態を示している。
図22(b)に示すように、逐次比較完了時の第1D/A変換部21Bでは、容量値がNCのキャパシタに電圧Vop−VRHが印加され、容量値が(16−N)Cのキャパシタに電圧Vop−VRL(=Vop)が印加される。また、容量値が16CのダミーキャパシタC5pには電圧Vop−VRHが印加され、第1可変容量Cpには電圧Vop−Vaが印加される。このため、逐次比較完了時においてキャパシタC0p〜C6pに蓄積される電荷Qpは、以下の通りになる。
Qp=(N+16)C(Vop−VRH)+(16−N)C・Vop
+Cp(Vop−Va)
また、第2D/A変換部22Bでは、容量値がNCのキャパシタに電圧Von−VRL(=Von)が印加され、容量値が(16−N)Cのキャパシタに電圧Von−VRHが印加される。また、容量値が16CのダミーキャパシタC6nには電圧Von−VRLが印加され、第2可変容量Cnには電圧Von−Vbが印加される。このため、逐次比較完了時においてキャパシタC0n〜C6nに蓄積される電荷Qnは、以下の通りになる。
Qn=(16−N)C(Von−VRH)+(N+16)C・Von
+Cn(Von−Vb)
ここで、電荷保存の法則から、Qp(t0)=Qp及びQn(t1)=Qn(t2b)を解くと、逐次比較完了後の出力信号Vop,Vonを以下のように求めることができる。
これら式9及び式10から、
となるため、Vip=0のときのD/A変換器10Bの出力オフセットOffset(Vip=0)は、上記式3に式11を代入し、さらにVip=0、N=0、1LSB=VRH/24を代入することにより、
と求めることができる。また、Vip=VRHのときのD/A変換器10Bの出力オフセットOffset(Vip=VRH)は、上記式3に式11を代入し、さらにVip=VRH、N=16、1LSB=VRH/24を代入することにより、
と求めることができる。この式13から、Vip=VRHのときにD/A変換器10Bの出力オフセットOffsetが第1及び第2可変容量Cp,Cnの差分ΔCに依存しないことが分かる。そこで、本変形例におけるA/D変換装置の補正処理では、まずアナログ入力信号VipをVip=VRHに設定した状態でオフセット誤差を補正し、次に入力信号VipをVip=VRH又はVip=VRLに設定した状態でゲイン誤差を補正する。なお、ゲイン誤差補正処理時において、ゲイン誤差を持つ変換特性線(図示略)は、Vip=VRHにおける出力信号Doutの値を中心にしてその傾きが変化する。すなわち、その変換特性線は、常にVip=VRHにおいて理想の変換特性線と交差する。
次に、コモン電圧Vcm1をVcm1=(Vip+Vin)/2に設定した理由について説明する。
まず、入力信号Vipは、図9から
と表わすことができる。また、入力信号VinはVin=0であるため、電圧Vxは、
と表わすことができる。このとき、上記式9及び式10に上記式15を代入し、さらに簡単化のためにCp=Cn=0を代入すると、出力信号Vop,Vonは、
となる。これら式16及び式17から、Vcm1=(Vip+Vin)/2に設定すると、アナログ入力信号Vipがどのような電圧値であっても、出力信号Vop,Vonの同相電圧をVRH/2にすることができることが分かる。
・あるいは、例えば図23に示されるように、D/A変換器10の出力オフセットが、Vip=VRLにおいて第1及び第2可変容量Cp,Cnの差分ΔCに依存しない回路に具体化してもよい。
詳述すると、図23に示したD/A変換器10Cの第1D/A変換部21Cでは、図2に示した第1D/A変換部21におけるダミーキャパシタC5pが省略され、ダミーキャパシタC6pの容量値が「8C」から「16C」に変更されている。また、第2D/A変換部22Cでは、図2に示した第2D/A変換部22におけるダミーキャパシタC6nが省略され、ダミーキャパシタC5nの容量値が「8C」から「16C」に変更されている。また、入力信号Vipが0≦Vip≦VRHに設定され、入力信号VinがVin=VRHに固定されている。さらに、第1及び第2D/A変換部21C,22Cに供給されるコモン電圧Vcm1がVcm1=(Vip+Vin)/2になるように設定されている。
このようなD/A変換器10の出力オフセットは、Vip=VRLのときに第1及び第2可変容量Cp,Cnの差分ΔCに依存しない。このため、本変形例におけるA/D変換装置の補正処理では、まずアナログ入力信号VipをVip=VRLに設定した状態でオフセット誤差を補正し、次に入力信号VipをVip=VRH又はVip=VRLに設定した状態でゲイン誤差を補正する。なお、ゲイン誤差補正処理時において、ゲイン誤差を持つ変換特性線(図示略)は、Vip=VRLにおける出力信号Doutの値を中心にしてその傾きが変化する。すなわち、その変換特性線は、常にVip=VRLにおいて理想の変換特性線と交差する。
・上記実施形態では、第1基準電圧VRHを高電位側の電源電圧値に設定し、第2基準電圧VRLを低電位側の電源電圧値に設定するようにした。これに限らず、例えば第1基準電圧VRH及び第2基準電圧VRLを、高電位側の電源電圧値と低電位側の電源電圧値との間の電圧値に設定するようにしてもよい。この場合には、第1D/A変換部21におけるダミーキャパシタC5p,C6p及び第2D/A変換部22におけるダミーキャパシタC5n,C6nを省略することができる。
・上記実施形態では、アナログ入力信号Vinを固定電圧(コモン電圧Vcm)に設定し、シングルエンド入力のアナログ入力電圧をアナログ入力信号VipとしてD/A変換器10に入力するようにした。これに限らず、例えば差動入力のアナログ入力電圧をアナログ入力信号Vip,VinとしてD/A変換器10に入力するようにしてもよい。このとき、ゲイン誤差の補正処理時のサンプル期間において、アナログ入力信号VipがVip=VRLに設定されたときには、アナログ入力信号VinはVin=VRHに設定される。一方、ゲイン誤差の補正処理時のサンプル期間において、アナログ入力信号VipがVip=VRHに設定されたときには、アナログ入力信号VinはVin=VRLに設定される。この場合であっても、上記実施形態の(1)〜(5)と同様の効果を奏することができる。なお、この場合には、ダミーキャパシタC5p,C6p,C5n,C6nを省略してもよい。
・上記実施形態における逐次比較型のA/D変換装置1の構成に限定されない。すなわち、D/A変換器の差動の出力端子に第1及び第2可変容量Cp,Cnを接続し、それら第1及び第2可変容量Cp,Cnの差分ΔCを調整する調整回路14を設けることが可能な構成であれば、種々のA/D変換装置に適用することができる。例えばアナログ入力信号Vipを4ビットの出力信号DoutにA/D変換するようにしたが、3ビット以下の出力信号DoutにA/D変換するようにしてもよいし、5ビット以上の出力信号DoutにA/D変換するようにしてもよい。また、D/A変換器10の内部構成を適宜変更するようにしてもよい。例えば上位ビットに対応するキャパシタと下位ビットに対応するキャパシタとの間に結合容量を設けたD/A変換器に変更するようにしてもよい。
・上記実施形態及び上記各種変形例では、第1可変容量Cp,Cp1,Cp2、第2可変容量Cn,Cn1,Cn2及び調整回路14をA/D変換装置に適用したが、その他の回路に適用するようにしてもよい。具体的には、差動の第1出力端子及び第2出力端子と、それら第1及び第2出力端子にそれぞれ接続された電荷保存用の第1及び第2容量とを含む回路を有する半導体装置に適用することができる。すなわち、上記回路の第1出力端子に第1可変容量Cp,Cp1,Cp2を接続し、第2出力端子に第2可変容量Cn,Cn1,Cn2を接続し、それら可変容量の差分を調整回路で調整することにより、第1及び第2容量などの製造ばらつきを抑制することができる。
以上の様々な実施の形態をまとめると、以下のようになる。
(付記1)
差動の第1出力端子及び第2出力端子を有する電荷再配分型のD/A変換器と、
前記第1出力端子及び前記第2出力端子が接続される比較器と、
前記比較器の比較結果に応じて、前記第1出力端子及び前記第2出力端子から出力される差動の出力信号の差分が0に近づくように前記D/A変換器を制御する第1及び第2制御信号を生成する制御回路と、
前記第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、
前記第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、
前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、
を有することを特徴とするA/D変換装置。
(付記2)
前記D/A変換器は、
前記第1制御信号に応じて、第1アナログ入力信号を入力する第1入力端子、第1基準電圧を入力する第1基準電圧端子、及び第2基準電圧を入力する第2基準電圧端子のいずれかの端子と第1端子が接続される第1の複数の容量と、
前記第2制御信号に応じて、第2アナログ入力信号を入力する第2入力端子、前記第1基準電圧端子及び第2基準電圧端子のいずれかの端子と第1端子が接続される第2の複数の容量と、を有することを特徴とする付記1に記載のA/D変換装置。
(付記3)
前記調整回路は、前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定したときのA/D変換結果が前記所定の電圧に対する所望のA/D変換結果となるように前記差分を調整することを特徴とする付記2に記載のA/D変換装置。
(付記4)
前記第1可変容量は、ソース及びドレインが互いに接続された1又は複数の第1MOSトランジスタを有し、
前記第1MOSトランジスタは、前記ソース及び前記ドレインが前記第1出力端子又は前記第1電圧端子に接続され、ゲートが前記第1電圧端子又は前記第1出力端子に接続され、
前記第1電圧端子には、前記第1MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第1電圧が前記調整回路から供給され、
前記第2可変容量は、ソース及びドレインが互いに接続された1又は複数の第2MOSトランジスタを有し、
前記第2MOSトランジスタは、前記ソース及び前記ドレインが前記第2出力端子又は前記第2電圧端子に接続され、ゲートが前記第2電圧端子又は前記第2出力端子に接続され、
前記第2電圧端子には、前記第2MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第2電圧が前記調整回路から供給されることを特徴とする付記1〜3のいずれか1つに記載のA/D変換装置。
(付記5)
前記第1可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第1MOSトランジスタを有し、
前記複数の第1MOSトランジスタのうち最も素子サイズの小さい第1MOSトランジスタには前記第1電圧の代わりに第3電圧が供給され、
前記第2可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第2MOSトランジスタを有し、
前記複数の第2MOSトランジスタのうち最も素子サイズの小さい第2MOSトランジスタには前記第2電圧の代わりに第4電圧が供給され、
前記D/A変換器を第1D/A変換器としたときに、前記第3電圧及び前記第4電圧の電圧値を可変する第2D/A変換器を有することを特徴とする付記4に記載のA/D変換装置。
(付記6)
前記第1可変容量は、前記第1出力端子と前記第1電圧端子との間に直列に接続された複数の第1補正容量と、前記各第1補正容量に並列に接続された第1スイッチとを有し、
前記第2可変容量は、前記第2出力端子と前記第2電圧端子との間に直列に接続された複数の第2補正容量と、前記各第2補正容量に並列に接続された第2スイッチとを有し、
前記調整回路は、前記第1スイッチ及び前記第2スイッチをオンオフ制御して前記差分を調整することを特徴とする付記1〜3のいずれか1つに記載のA/D変換装置。
(付記7)
前記第1の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第1容量群と、前記第1容量群の容量値の合計と同一の容量値を持ち、前記D/A変換器がホールドモード時に前記第1端子が前記第1基準電圧端子又は前記第2基準電圧端子に固定して接続される第1ダミー容量とを有し、
前記第2の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第2容量群と、前記第2容量群の容量値の合計と同一の容量値を持ち、前記ホールドモード時に前記第1端子が前記第1基準電圧端子又は前記第2基準電圧端子に固定して接続される第2ダミー容量とを有することを特徴とする付記2に記載のA/D変換装置。
(付記8)
前記D/A変換器は、
前記第1制御信号に応じて、前記第1出力端子とコモン電圧を入力するコモン電圧端子とを接続する第3スイッチと、
前記第2制御信号に応じて、前記第2出力端子と前記コモン電圧端子とを接続する第4スイッチと、を有し、
前記コモン電圧は、前記第1基準電圧と前記第2基準電圧との間の中点電圧、又は、前記第1アナログ入力信号と前記第2アナログ入力信号との間の中点電圧に設定されることを特徴とする付記2に記載のA/D変換装置。
(付記9)
前記D/A変換器では、前記第2アナログ入力信号が一定電圧に固定されていることを特徴とする付記2に記載のA/D変換装置。
(付記10)
前記D/A変換器のサンプルモード時における前記第1電圧と前記D/A変換器のホールドモード時における前記第1電圧とが同電位に設定され、
前記サンプルモード時における前記第2電圧と前記ホールドモード時における前記第2電圧とが同電位に設定されることを特徴とする付記1〜9のいずれか1つに記載のA/D変換装置。
(付記11)
第1制御信号に応じて、第1アナログ入力信号を入力する第1入力端子、第1基準電圧を入力する第1基準電圧端子、及び第2基準電圧を入力する第2基準電圧端子のいずれかの端子と第1端子が接続される第1の複数の容量と、第2制御信号に応じて、第2アナログ入力信号を入力する第2入力端子と、前記第1及び第2基準電圧端子のいずれかの端子と第1端子が接続される第2の複数の容量と、を有するD/A変換器と、前記第1の複数の容量の第2端子が共通に接続される前記D/A変換器の第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、前記第2の複数の容量の第2端子が共通に接続される前記D/A変換器の第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、前記第1出力端子及び前記第2出力端子が接続される比較器と、前記比較器の比較結果に応じて、前記第1制御信号及び前記第2制御信号を生成する制御回路と、前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、を有するA/D変換装置の補正方法であって、
前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定したときのA/D変換結果が前記所定の電圧に対する所望のA/D変換結果となるように前記差分を調整するステップを有する、ことを特徴とするA/D変換装置の補正方法。
(付記12)
前記差分を調整するステップは、
前記第1アナログ入力信号及び前記第2アナログ入力信号をそれぞれ所定の電圧に設定する第1ステップと、
前記第1可変容量と前記第2可変容量との差分を所定の値に設定する第2ステップと、
前記A/D変換装置によるA/D変換処理を実施する第3ステップと、
前記A/D変換処理の前記A/D変換結果が前記所望のA/D変換結果であるか否かを判定する第4ステップと、
前記差分を可変する第5ステップと、を有し、
前記第4ステップで前記A/D変換結果が前記所望のA/D変換結果に一致するまで前記第3ステップ、前記第4ステップ及び前記第5ステップを繰り返すことを特徴とする付記11に記載のA/D変換装置の補正方法。
(付記13)
前記第1出力端子が前記比較器の非反転入力端子に接続され、前記第2出力端子が前記比較器の反転入力端子に接続され、
前記第2ステップでは、前記第1可変容量の容量値から前記第2可変容量の容量値を減算した値が最も小さくなるように前記差分を設定し、
前記第5ステップでは、前記減算した値が大きくなるように前記差分を可変することを特徴とする付記12に記載のA/D変換装置の補正方法。
(付記14)
差動の第1出力端子及び第2出力端子と、
前記第1出力端子に接続された第1容量と、
前記第2出力端子に接続された第2容量と、を有する回路と、
前記第1出力端子に一方の端子が接続され、第1電圧を入力する第1電圧端子に他方の端子が接続される第1可変容量と、
前記第2出力端子に一方の端子が接続され、第2電圧を入力する第2電圧端子に他方の端子が接続される第2可変容量と、
前記第1可変容量と前記第2可変容量の差分を調整する調整回路と、
を有することを特徴とする半導体装置。
(付記15)
前記第1可変容量は、ソース及びドレインが互いに接続された1又は複数の第1MOSトランジスタを有し、
前記第1MOSトランジスタは、前記ソース及び前記ドレインが前記第1出力端子又は前記第1電圧端子に接続され、ゲートが前記第1電圧端子又は前記第1出力端子に接続され、
前記第1電圧端子には、前記第1MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第1電圧が前記調整回路から供給され、
前記第2可変容量は、ソース及びドレインが互いに接続された1又は複数の第2MOSトランジスタを有し、
前記第2MOSトランジスタは、前記ソース及び前記ドレインが前記第2出力端子又は前記第2電圧端子に接続され、ゲートが前記第2電圧端子又は前記第2出力端子に接続され、
前記第2電圧端子には、前記第2MOSトランジスタのチャネル容量を形成又は非形成する電位の前記第2電圧が前記調整回路から供給されることを特徴とする付記14に記載の半導体装置。
(付記16)
前記第1可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第1MOSトランジスタを有し、
前記複数の第1MOSトランジスタのうち最も素子サイズの小さい第1MOSトランジスタには前記第1電圧の代わりに第3電圧が供給され、
前記第2可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第2MOSトランジスタを有し、
前記複数の第2MOSトランジスタのうち最も素子サイズの小さい第2MOSトランジスタには前記第2電圧の代わりに第4電圧が供給され、
前記D/A変換器を第1D/A変換器としたときに、前記第3電圧及び前記第4電圧の電圧値を可変する第2D/A変換器を有することを特徴とする付記15に記載の半導体装置。