JP2013251868A - Ａｄコンバータ、及び、電子装置 - Google Patents

Abstract

【課題】変換速度を改善したＡＤコンバータ、及び、電子装置を提供する。
【解決手段】ＡＤコンバータは、所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部１１０と、前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力する第１比較部１２０と、前記ＤＡ変換部の出力側に接続され、前記第１比較部に対して前記ＤＡ変換部の量子化単位未満のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力するサブ比較部１３０，１４０とを含む。
【選択図】図３

Description

本発明は、ＡＤコンバータ、及び、電子装置に関する。

従来より、第１モードのアナログ・ディジタル変換器を操作して第１変換結果を得ることと、少なくとも１回の補正変換を行う補正モードの前記アナログ・ディジタル変換器を操作することとを含むアナログ・ディジタル変換器を操作する方法があった（例えば、特許文献１参照）。

また、サンプリングしたアナログ信号に既知のアナログ電圧＋ΔＶ、−ΔＶを与え、夫々についてＡＤ（Analog to Digital）変換を行い、ΔＶに相当するデジタル値を夫々のＡＤ変換結果から加減することによって誤差を検出し、補正するＡＤ変換方法があった（例えば、非特許文献１参照）。

特表２００９−１６４９１４号公報

Wenbo Liu, Pingli Huang, Yun Chiu; A 12b 22.5/45MS/s 3.0mW 0.059mm2 CMOS SAR ADC Achieving Over 90dB SFDR, IEEE International Solid-State Circuits Conference, pp. 380 - 381, February 2010.

ところで、従来のアナログ・ディジタル変換器は、第１変換結果を得ることの他に、補正変換を行うため、変換速度が低下するという課題がある。

また、従来のＡＤ変換方法は、既知のアナログ電圧＋ΔＶ、−ΔＶを与えて判定点をずらしながらＡＤ変換を行うため、変換速度が低下するという課題がある。

そこで、変換速度を改善したＡＤコンバータ、及び、電子装置を提供することを目的とする。

本発明の実施の形態のＡＤコンバータは、所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部と、前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力する第１比較部と、前記ＤＡ変換部の出力側に接続され、前記第１比較部に対して前記ＤＡ変換部の量子化単位未満のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力するサブ比較部とを含む。

変換速度を改善したＡＤコンバータ、及び、電子装置を提供することができる。

実施の形態１のＡＤコンバータ１００を含む携帯電話端末機５００を示す図である。 実施の形態１のＡＤコンバータ１００を示す図である。 実施の形態１のＡＤコンバータ１００を示す図である。 実施の形態１のＡＤコンバータ１００の動作を示すタイミングチャートである。 実施の形態１のＡＤコンバータ１００によるＡＤ変換中のコンパレータ１２０の基準電圧の時間変化と、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０を示す図である。 実施の形態１のＡＤコンバータ１００のコンパレータ１２０と補助コンパレータ１３０の動作の関係を示す図である。 実施の形態１のＡＤコンバータ１００の補助コンパレータ１３０が'１'又は'０'を判定する確率について説明する図である。 実施の形態１のＡＤコンバータ１００のコンパレータ１２０、補助コンパレータ１３０、１４０の動作例を示す図である。 実施の形態１のＡＤコンバータ１００のコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。 実施の形態１のＡＤコンバータ１００の補助コンパレータ１３０のオフセットの調整手法を示す図である。 実施の形態１のＡＤコンバータ１００の補助コンパレータ１３０の回路を示す図である。 実施の形態１のＡＤコンバータ１００によるデジタル信号Ｄｏｕｔの補正を説明するための図である。 実施の形態１のＡＤコンバータ１００で補正したＩＮＬ＿ｃ、ＤＮＬ＿ｃ、Ｄｏｕｔ＿ｃの特性を示す図である。 実施の形態１の変形例のＡＤコンバータの補助コンパレータのオフセットを示す図である。 実施の形態１の他の変形例のＡＤコンバータの補助コンパレータのオフセットを示す図である。 実施の形態２のＡＤコンバータのコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。 実施の形態２のＡＤコンバータのコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。 実施の形態２のＡＤコンバータのコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。 実施の形態２の変形例のＡＤコンバータのコンパレータ１２０及び補助コンパレータ１３０の基準電圧と、デジタル信号との関係を模式的に示す図である。

以下、本発明のＡＤコンバータ、及び、電子装置を適用した実施の形態について説明する。

＜実施の形態１＞
図１は、実施の形態１のＡＤコンバータ１００を含む携帯電話端末機５００を示す図であり、（Ａ）は斜視透視図、（Ｂ）は携帯電話端末機５００に含まれる基板５０４を示す図である。

図１（Ａ）に示すように、携帯電話端末機５００の筐体５０１の外面には、表示部５０２及び操作部５０３が設けられており、筐体５０１の内部には、破線で示す基板５０４が収納されている。

ここで、携帯電話端末機５００は電子装置の一例であり、基板５０４は、回路基板の一例である。

筐体５０１は、樹脂製又は金属製の筐体であり、表示部５０２及び操作部５０３を設置するための開口部を有する。表示部５０２は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部５０３は、テンキーに加え、携帯電話端末機５００の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機５００は、近接通信装置（赤外線通信装置、電子マネー用の通信装置等）又はカメラ等の付属装置を含んでもよい。

また、図１（Ｂ）に示す基板５０４は、例えばＦＲ４（ガラス布基材エポキシ樹脂基板）であり、表面５０４Ａには銅箔をパターニングすることにより配線部５０５が形成されている。配線部５０５は、電子機器の駆動に必要な各種信号の伝送経路となるものである。配線部５０５は、例えば、レジストを用いたエッチング処理によってパターニングされている。

なお、図１（Ｂ）には、基板５０４の表面に形成される配線部５０５を示すが、基板５０４は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。

基板５０４には、携帯電話端末機５００で通話等の通信を行うために必要なアンテナ５１１、ＲＦ通信部５１２、ＡＤコンバータ１００、ベースバンド処理部５１３、及びＣＰＵ（Central Processing Unit）チップ５１４が実装されている。

アンテナ５１１、ＲＦ通信部５１２、ＡＤコンバータ１００、ベースバンド処理部５１３、及びＣＰＵチップ５１４は、例えば、半田ボールによって配線部５０５に接続されることにより、基板５０４に実装されている。

アンテナ５１１で受信された通話用の信号は、ＲＦ通信部５１２でフィルタ処理等が行われた後に、ＡＤコンバータ１００でデジタル信号に変換される。ＡＤコンバータ１００から出力されるデジタル信号は、ベースバンド処理部５１３でベースバンド処理が行われた後に、ＣＰＵチップ５１４を介して、図示しないスピーカから音声として出力される。

基板５０４として用いるＦＲ４は、一般に、複数の絶縁層を積層し、各絶縁層の間（層間）、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。

また、基板５０４は、配線部５０５を形成でき、回路を搭載することのできる誘電体製の基板であれば、ＦＲ４以外の基板であってもよい。

また、配線部５０５は、電力損失が小さく、導電率が高い金属であれば銅（Ｃｕ）以外の金属（例えば、アルミニウム（Ａｌ）等）であってもよい。

なお、図１には、電子装置の一例として携帯電話端末機５００を示したが、電子装置は、携帯電話端末機５００に限定されず、例えば、スマートフォンの端末機、地上デジタルテレビ放送用のチューナー等の通信を行う装置であってもよい。また、電子装置は、ＰＣ（Personal Computer）又はサーバ等であってもよい。

図２は、実施の形態１のＡＤコンバータ１００を示す図である。

ＡＤコンバータ１００は、ＤＡＣ（Digital to Analog Converter）１１０、加算器１１１、コンパレータ１２０、補助コンパレータ１３０、１４０、ＳＡＲ（Successive Approximation Resister：逐次比較型）制御部１５０、閾値制御部１６０、及び出力補正部１７０を含む。

なお、以下では、特に断らない限り、ＡＤコンバータ１００をシングルエンド型の構成で示すが、ＡＤコンバータ１００は差動型であってもよい。

ＤＡＣ１１０は、所定のビット数分のキャパシタと、加算器１１１とを有する。ＤＡＣ１１０は、キャパシタで保持するデジタル信号をアナログ変換して得るアナログ信号を出力する。ＤＡＣ１１０は、ＤＡ変換部の一例である。

加算器１１１には、キャパシタで保持するデジタル信号をアナログ変換して得る信号と、ＡＤコンバータ１００の入力電圧Ｖｉｎとが入力される。加算器１１１は、ＤＡＣ１１０の出力から入力電圧Ｖｉｎを減算して得る信号を出力する。ここでは、加算器１１１の出力をＤＡＣ１１０の残差信号として表す。

なお、ここでは、ＤＡＣ１１０が加算器１１１を含み、加算器１１１に入力電圧Ｖｉｎが入力され、加算器１１１の出力をＤＡＣ１１０の残差信号として取り扱う形態について説明する。しかしながら、加算器１１１を含まずに、入力電圧Ｖｉｎをコンパレータ１２０と補助コンパレータ１３０、１４０の比較基準電圧として、コンパレータ１２０と補助コンパレータ１３０、１４０にＤＡＣ１１０が出力するアナログ信号を入力しても、ＡＤコンバータ１００の動作は同様である。この場合は、ＤＡＣ１１０は残差信号を出力するのではなく、アナログ信号を出力することになる。

コンパレータ１２０は、ＤＡＣ１１０から出力される残差信号を入力電圧Ｖｉｎと比較し、比較結果を表す二値信号（デジタル信号）をＳＡＲ制御部１５０に入力する。

コンパレータ１２０が出力するデジタル信号は、ＤＡＣ１１０に含まれる各ビットの変換値を表す。コンパレータ１２０としては、例えば、ＡＤＣ（Analog to Digital Converter）を用いることができる。

コンパレータ１２０は、補助コンパレータ１３０、１４０に対して、メインのコンパレータとして機能する。コンパレータ１２０は、メイン比較部の一例である。コンパレータ１２０と、補助コンパレータ１３０、１４０との関係については後述する。

補助コンパレータ１３０、１４０は、コンパレータ１２０と同様に、ＤＡＣ１１０から出力される残差信号を所定の基準レベル（ここではＶｉｎ）と比較し、比較結果を表す二値信号（デジタル信号）をＳＡＲ制御部１５０に入力する。補助コンパレータ１３０、１４０は、サブ比較部の一例である。また、補助コンパレータ１３０は、第１サブ比較部の一例であり、補助コンパレータ１４０は、第２サブ比較部の一例である。

補助コンパレータ１３０、１４０が出力するデジタル信号は、ＤＡＣ１１０に含まれる各ビットの変換値を表す。補助コンパレータ１３０、１４０としては、例えば、ＡＤＣ（Analog to Digital Converter）を用いることができる。

補助コンパレータ１３０は、コンパレータ１２０に対して、ＤＡＣ１１０の量子化単位（Least Significant Bit：ＬＳＢ）未満（すなわち、１ＬＳＢ未満）の負のオフセットを有する。実施の形態１では、コンパレータ１２０に対する補助コンパレータ１３０のオフセットは、−０．５ＬＳＢとする。

また、補助コンパレータ１４０は、コンパレータ１２０に対して、ＤＡＣ１１０の量子化単位未満（すなわち、１ＬＳＢ未満）の正のオフセットを有する。実施の形態１では、コンパレータ１２０に対する補助コンパレータ１４０のオフセットは、＋０．５ＬＳＢとする。

ＳＡＲ制御部１５０は、内部にレジスタを有し、コンパレータ１２０から入力されるデジタル信号をレジスタで保持するとともに、ＤＡＣ１１０に入力する。また、ＳＡＲ制御部１５０は、コンパレータ１２０から入力されるデジタル信号によって構築されるデジタル信号Ｄｏｕｔを出力する。ＳＡＲ制御部１５０は、逐次制御部の一例である。

また、ＳＡＲ制御部１５０には、補助コンパレータ１３０、１４０の判定結果を表すデジタル信号（二値信号）も入力される。

閾値制御部１６０は、ＳＡＲ制御部１５０の内部のコントロールロジック１５０Ａから入力される補助コンパレータ１３０、１４０の判定結果を表すデジタル信号に基づいて閾値制御信号を生成し、閾値制御信号を用いて補助コンパレータ１３０、１４０の閾値を制御する。補助コンパレータ１３０、１４０の閾値は、コンパレータ１２０の閾値に対してオフセットしている。このため、閾値制御部１６０は、オフセット制御部の一例である。
閾値制御部１６０は、補助コンパレータ１３０、１４０のデジタル信号をカウントするためのカウンタを含む。なお、閾値制御部１６０による閾値の制御については後述する。

出力補正部１７０は、ＳＡＲ制御部１５０から入力される各ビットの誤差を用いて、ＳＡＲ制御部１５０から出力されるデジタル信号Ｄｏｕｔを補正し、デジタル信号Ｄｏｕｔ＿ｃを出力する。ＳＡＲ制御部１５０から入力される各ビットの誤差は、補助コンパレータ１３０又は１４０が出力するデジタル信号から得られる誤差のＤＮＬ（Differential Non Linearity error：微分非直線性誤差）から求めた値である。出力補正部１７０によるデジタル信号Ｄｏｕｔの補正については図１２を用いて後述する。

ＡＤコンバータ１００は、ＤＡＣ１１０の上位ビットから１ビットずつ順番に変換値を決定しながら残差をゼロに漸近させ、コンパレータ１２０で変換値を決定し、決定した変換値をＳＡＲ制御部１５０で１ビットずつ保持し、次のビットの変換値を決めるために、確定した変換値をＤＡＣ１１０に入力する。

このような動作をＤＡＣ１１０の所定のビット数分繰り返し行うことにより、所定のビット数分の変換値が決定する。例えば、所定のビット数が４ビットであれば、上述の変換値を決定するための動作が４回繰り返され、４ビットの変換値が決定する。

図３は、実施の形態１のＡＤコンバータ１００を示す図である。図３では、ＤＡＣ１１０の詳細な内部構成を示す。なお、ＤＡＣ１１０以外は、図２に示すＡＤコンバータ１００と同様である。ここでは、ＤＡＣ１１０が４ビットであり、コンパレータ１２０が出力するデジタル信号Ｄｏｕｔは、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の４ビットのデジタル信号によって構築されることとする。

ＤＡＣ１１０は、４ビットの容量ＤＡＣであり、１６個のキャパシタＣを有する。１６個のキャパシタＣは、ＤＡＣ１１０の出力部１１０Ａに対して互いに並列に接続されており、すべて同一の静電容量を有する。なお、図３には、図２に示す加算器１１１を含ませた状態のＤＡＣ１１０の構成を示す。

１６個のキャパシタＣは、バイナリウェイト方式で重み付けされており、８つのキャパシタＣ（８Ｃ）、４つのキャパシタＣ（４Ｃ）、２つのキャパシタＣ（２Ｃ）、１つのキャパシタＣ、１つのキャパシタＣの合計５つのグループに分けられている。

図３では、回路構成を見やすくするために、最上位ビットの８つのキャパシタＣを８Ｃと表記して一つのキャパシタの記号で表し、その１ビット下位の４つのキャパシタＣを４Ｃと表記して一つのキャパシタの記号で表すとともに、さらに１ビット下位の２つのキャパシタＣを２Ｃと表記して一つのキャパシタの記号で表す。

最上位ビットのキャパシタ８Ｃの一端（図３中の下側の端子）は、スイッチφ３に接続されている。スイッチφ３は、キャパシタ８Ｃの一端に接続されている。また、キャパシタ８Ｃの他端（図３中の上側の端子）は、出力部１１０Ａに接続されている。

スイッチφ３は、キャパシタ８Ｃの一端の接続先を３つの端子から選択して接続するスイッチである。スイッチφ３は、基準電圧＋Ｖｒの端子、入力電圧Ｖｉｎの端子、又は、基準電圧−Ｖｒの端子の３つの端子のうちのいずれか１つにキャパシタ８Ｃを接続する。

スイッチφ３は、キャパシタ８Ｃに入力電圧Ｖｉｎを入力する際には、入力電圧Ｖｉｎの端子を選択する。また、スイッチφ３は、デジタル信号ＤＵ３の値を決定するためのＤＡ変換を行う際には、基準電圧＋Ｖｒの端子を選択する。

また、スイッチφ３は、コンパレータ１２０の判定結果であるデジタル信号ＤＵ３の値に応じて、基準電圧＋Ｖｒの端子、又は、基準電圧−Ｖｒの端子を選択的に接続する。

デジタル信号ＤＵ３が"０"である場合は、ＳＡＲ制御部１５０は、スイッチφ３を基準電圧＋Ｖｒの端子に接続し、デジタル信号ＤＵ３が"１"である場合は、ＳＡＲ制御部１５０は、スイッチφ３を基準電圧−Ｖｒの端子に接続する。

なお、キャパシタ８Ｃとして表す８つの互いに並列に接続されたキャパシタＣの各々に対して、スイッチφ３が接続される。

最上位ビットから２ビット目に位置するキャパシタ４Ｃには、一端（図３中の下側の端子）にスイッチφ２が接続されている。スイッチφ２は、キャパシタ４Ｃの一端に接続されている。また、キャパシタ４Ｃの他端（図３中の上側の端子）は、出力部１１０Ａに接続されている。

スイッチφ２は、キャパシタ４Ｃの一端の接続先を３つの端子のいずれかに接続するスイッチである。スイッチφ２は、基準電圧＋Ｖｒの端子、入力電圧Ｖｉｎの端子、又は、基準電圧−Ｖｒの端子の３つの端子のうちのいずれか１つにキャパシタ４Ｃを接続する。

スイッチφ２は、キャパシタ４Ｃに入力電圧Ｖｉｎを入力する際には、入力電圧Ｖｉｎの端子を選択する。また、スイッチφ２は、デジタル信号ＤＵ２の値を決定するためのＤＡ変換を行う際には、基準電圧＋Ｖｒの端子を選択する。

また、スイッチφ２は、コンパレータ１２０の判定結果であるデジタル信号ＤＵ２の値に応じて、基準電圧＋Ｖｒの端子、又は、基準電圧−Ｖｒの端子を選択的に接続する。

デジタル信号ＤＵ２が"０"である場合は、ＳＡＲ制御部１５０は、スイッチφ２を基準電圧＋Ｖｒの端子に接続し、デジタル信号ＤＵ２が"１"である場合は、ＳＡＲ制御部１５０は、スイッチφ２を基準電圧−Ｖｒの端子に接続する。

なお、キャパシタ４Ｃとして表す４つの互いに並列に接続されたキャパシタＣの各々に対して、スイッチφ２が接続される。

最上位ビットから３ビット目に位置するキャパシタ２Ｃには、一端（図３中の下側の端子）にスイッチφ１が接続されている。スイッチφ１は、キャパシタ２Ｃの一端に接続されている。また、キャパシタ２Ｃの他端（図３中の上側の端子）は、出力部１１０Ａに接続されている。

スイッチφ１は、キャパシタ２Ｃの一端の接続先を３つの端子から選択して接続するスイッチである。スイッチφ１は、基準電圧＋Ｖｒの端子、入力電圧Ｖｉｎの端子、又は、基準電圧−Ｖｒの端子の３つの端子のうちのいずれか１つを選択してキャパシタ２Ｃに接続する。

スイッチφ１は、キャパシタ２Ｃに入力電圧Ｖｉｎを入力する際には、入力電圧Ｖｉｎの端子を選択する。また、スイッチφ１は、デジタル信号ＤＵ１の値を決定するためのＤＡ変換を行う際には、基準電圧＋Ｖｒの端子を選択する。

また、スイッチφ１は、コンパレータ１２０の判定結果であるデジタル信号ＤＵ１の値に応じて、基準電圧＋Ｖｒの端子、又は、基準電圧−Ｖｒの端子を選択的に接続する。

デジタル信号ＤＵ１が"０"である場合は、ＳＡＲ制御部１５０は、スイッチφ１を基準電圧＋Ｖｒの端子に接続し、デジタル信号ＤＵ１が"１"である場合は、ＳＡＲ制御部１５０は、スイッチφ１を基準電圧−Ｖｒの端子に接続する。

なお、キャパシタ２Ｃとして表す２つの互いに並列に接続されたキャパシタＣの各々に対して、スイッチφ１が接続される。

最下位ビット（最上位ビットから４ビット目）に位置するキャパシタ１Ｃには、一端（図３中の下側の端子）にスイッチφ０が接続されている。スイッチφ０は、キャパシタ１Ｃの一端に接続されている。また、キャパシタ１Ｃの他端（図３中の上側の端子）は、出力部１１０Ａに接続されている。

スイッチφ０は、キャパシタ１Ｃの一端の接続先を３つの端子から選択して接続するスイッチである。スイッチφ０は、基準電圧＋Ｖｒの端子、入力電圧Ｖｉｎの端子、又は、基準電圧−Ｖｒの端子の３つの端子のうちのいずれか１つを選択してキャパシタ１Ｃに接続する。

スイッチφ０は、キャパシタ１Ｃに入力電圧Ｖｉｎを入力する際には、入力電圧Ｖｉｎの端子を選択する。また、スイッチφ０は、デジタル信号ＤＵ０の値を決定するためのＤＡ変換を行う際には、基準電圧＋Ｖｒの端子を選択する。

また、スイッチφ０は、コンパレータ１２０の判定結果であるデジタル信号ＤＵ０の値に応じて、基準電圧＋Ｖｒの端子、又は、基準電圧−Ｖｒの端子を選択的に接続する。

デジタル信号ＤＵ０が"０"である場合は、ＳＡＲ制御部１５０は、スイッチφ０を基準電圧＋Ｖｒの端子に接続し、デジタル信号ＤＵ０が"１"である場合は、ＳＡＲ制御部１５０は、スイッチφ０を基準電圧−Ｖｒの端子に接続する。

図３に符号１１０Ｂで示すキャパシタＣは、最下位ビットに位置するキャパシタＣと同様に、１つのキャパシタＣである。符号１１０Ｂで示すキャパシタＣの一端（図３中の下側の端子）は接地されている。また、キャパシタＣの他端（図３中の上側の端子）は、出力部１１０Ａに接続されている。

ここで、上述したように、１６個のキャパシタＣは、４ビットのバイナリウェイト方式で配列されている。

符号１１０Ｂで示すキャパシタＣは、１６個のキャパシタＣから、最上位の８つのキャパシタ８Ｃ、最上位から２ビット目の４つのキャパシタ４Ｃ、最上位から３ビット目の２つのキャパシタ２Ｃ、及び最下位の１つのキャパシタＣの合計１５個のキャパシタＣを除いて１つ余るキャパシタＣである。

符号１１０Ｂで示すキャパシタＣは、４ビットのデジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０を得る際に、ＤＡＣ１１０内で電荷のバランスを取るために配列されている。

なお、１６個のキャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃ、Ｃと、出力部１１０Ａとの間には、１６個のキャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃ、Ｃの他端（図３中の上側の端子）を所定電位に保持するためのスイッチφＡが分岐して設けられている。スイッチφＡには、Ｖｃｍの電圧値の電源が接続されている。ここでは、Ｖｃｍは０Ｖであることとする。

以上のようなＤＡＣ１１０は、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の値によって決まる４ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。ＤＡＣ１１０の最終的な残差を表す残差信号は、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の値が決まると、ＤＡＣ１１０の出力部１１０Ａの電圧として出力される。

コンパレータ１２０は、ＤＡＣ１１０から出力される残差信号の電圧（ＤＡＣ１１０の出力部１１０Ａの電圧）を所定の基準レベル（Ｖｉｎ）と比較し、比較結果を表すデジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０を出力する。デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０は、４ビットのデジタル信号Ｄｏｕｔの各ビットを表す。

以上のようなＤＡＣ１１０において、キャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃ、Ｃは、４ビットのバイナリウェイト方式で重み付けされて配置されている。各キャパシタは、変換段の一例であり、ＤＡＣ１１０は４ビット（１６階調）分のキャパシタを有する。

なお、ここでは、説明の便宜上、４ビットのＤＡＣ１１０について説明するが、ＤＡＣ１１０のビット数は４ビットに限られず、さらに多くてもよい。例えば、１０ビットの場合は、１０２４階調分のキャパシタを有することになる。

また、ここでは、ＤＡ変換部の一例としてＤＡＣ１１０を用いる形態について説明するが、ＤＡ変換部は、ＤＡＣ１１０に限られない。ＤＡ変換部は、所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得る残差信号を出力できればよく、例えば、変換段として抵抗器を用いてもよい。抵抗器はキャパシタと組み合わせて用いてもよい。

なお、補助コンパレータ１３０、１４０は、デジタル信号Ｄｏｕｔの補正に用いる誤差を生成するために用いるため、誤差を生成するための処理を行わないときは（ＡＤコンバータ１００がコンパレータ１２０の判定結果に基づいて通常のＡＤ変換処理を行う際（通常時）には、オフにしておいてよい。補助コンパレータ１３０、１４０をオフにするには、ＳＡＲ制御部１５０から補助コンパレータ１３０、１４０に動作用のクロックをしなくすればよい。

次に、図４を用いて、実施の形態１のＡＤコンバータ１００のＤＡＣ１１０の動作について説明する。

図４は、実施の形態１のＡＤコンバータ１００の動作を示すタイミングチャートである。説明の便宜上、ここでは、コンパレータ１２０の出力によるＡＤコンバータ１００の動作を示す。

図４には、スイッチφＡ、φ３、φ２、φ１、φ０、及び、コンパレータ１２０に入力するクロックＣＬＫを示す。なお、スイッチφＡ、φ３、φ２、φ１、φ０の切替は、ＳＡＲ制御部１５０によって行われる。

まず、時刻ｔ０でスイッチφＡがオンされ、φ３、φ２、φ１、φ０は入力電圧Ｖｉｎの端子に接続され、すべてのキャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃの一端（図３中の下側の端子）は入力電圧Ｖｉｎに保持される。これにより、キャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃは入力電圧Ｖｉｎによる電荷をサンプリングする。

ここで、すべてのキャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃの一端（図３中の下側の端子）に現れる電荷Ｑ０は、Ｑ０＝１５Ｃ（Ｖｉｎ−Ｖｃｍ）＋１Ｃ（０−Ｖｃｍ）となる。なお、ここで、右辺の１Ｃ（０−Ｖｃｍ）は、符号１１０Ｂで示されるキャパシタの電荷について計算した項である。また、Ｖｃｍ＝０Ｖである。従って、時刻ｔ０から時刻ｔ１の間にすべてのキャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃの一端（図３中の下側の端子）に現れる電荷Ｑ０は、Ｑ０＝１５ＣＶｉｎとなる。

次に、時刻ｔ１でスイッチφＡがオフされ、スイッチφ３が基準電圧＋Ｖｒの端子に接続されるとともに、スイッチφ２、φ１、φ０が基準電圧−Ｖｒの端子に接続される。このとき、コンパレータ１２０は、出力部１１０Ａの電圧を基準レベル（Ｖｉｎ（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ３を出力する。

このとき、出力部１１０Ａの出力電圧をＶ'とすると、すべてのキャパシタ８Ｃ、４Ｃ、２Ｃ、Ｃの一端（図３中の下側の端子）に現れる電荷Ｑ１は、Ｑ１＝８Ｃ（Ｖｒ−Ｖ'）＋７Ｃ（−Ｖｒ−Ｖ'）＋１Ｃ（０−Ｖ'）＝ＣＶｒ−１６ＣＶ'となる。

電荷保存則より、Ｑ０＝Ｑ１であるから、Ｖ'＝−（１５／１６）×（Ｖｉｎ−Ｖｒ／１５）となる。以下、同様に、出力部１１０Ａの出力電圧（残差信号を表す電圧）が決まって行く。

次に、時刻ｔ２では、スイッチφ３は、時刻ｔ１〜ｔ２の間に確定したデジタル信号ＤＵ３の値に応じて、基準電圧＋Ｖｒの端子、又は基準電圧−Ｖｒの端子に接続される。また、スイッチφ２は、基準電圧＋Ｖｒの端子に接続され、スイッチφ１、φ０は基準電圧−Ｖｒの端子に接続される。このとき、コンパレータ１２０は、出力部１１０Ａの電圧を基準レベル（Ｖｉｎ（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ２を出力する。

次に、時刻ｔ３では、スイッチφ３は、時刻ｔ１〜ｔ２の間に確定したデジタル信号ＤＵ３の値に応じて、基準電圧＋Ｖｒの端子、又は基準電圧−Ｖｒの端子に接続される。また、スイッチφ２は、時刻ｔ２〜ｔ３の間に確定したデジタル信号ＤＵ２の値に応じて、基準電圧＋Ｖｒの端子、又は基準電圧−Ｖｒの端子に接続される。

また、スイッチφ１は、基準電圧＋Ｖｒの端子に接続され、スイッチφ０は基準電圧−Ｖｒの端子に接続される。このとき、コンパレータ１２０は、出力部１１０Ａの電圧を基準レベル（Ｖｉｎ（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ１を出力する。

次に、時刻ｔ４では、スイッチφ３は、時刻ｔ１〜ｔ２の間に確定したデジタル信号ＤＵ３の値に応じて、基準電圧＋Ｖｒの端子、又は基準電圧−Ｖｒの端子に接続される。また、スイッチφ２は、時刻ｔ２〜ｔ３の間に確定したデジタル信号ＤＵ２の値に応じて、基準電圧＋Ｖｒの端子、又は基準電圧−Ｖｒの端子に接続される。

また、スイッチφ１は、時刻ｔ３〜ｔ４の間に確定したデジタル信号ＤＵ１の値に応じて、基準電圧＋Ｖｒの端子、又は基準電圧−Ｖｒの端子に接続される。

また、スイッチφ０は、基準電圧＋Ｖｒの端子に接続される。このとき、コンパレータ１２０は、出力部１１０Ａの電圧を基準レベル（Ｖｉｎ（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ０を出力する。なお、時刻ｔ５からは、次のサンプリングが行われる。

以上により、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０によって表される４ビットのデジタル信号Ｄｏｕｔが得られる。

図５は、実施の形態１のＡＤコンバータ１００によるＡＤ変換中のコンパレータ１２０の基準電圧（ＤＡＣ１１０の出力部１１０Ａの出力電圧）の時間変化と、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０を示す図である。図５に示す時刻ｔ１からｔ５は、図４に示す時刻ｔ１からｔ５に対応する。なお、コンパレータ１２０の入力電圧はＶｉｎである。

図５では、図４と同様に説明の便宜上、コンパレータ１２０の出力によるＡＤコンバータ１００の動作を示す。

図５では、コンパレータ１２０の基準電圧をＡＤコンバータ１００の基準電圧＋Ｖｒを用いて示す。実施の形態１のＡＤコンバータ１００は４ビットであるため、縦軸は、基準電圧−Ｖｒと基準電圧＋Ｖｒとの間を１６階調（'０'から'１５'）に分けて示す。ＡＤコンバータ１００の１ＬＳＢは、Ｖｒ／８である。また、以下では、１６階調の電圧をＶｒ０〜Ｖｒ１５と示す。

上述のように、スイッチφＡ、φ３、φ２、φ１、φ０を切り替えることにより、コンパレータ１２０は、時刻ｔ１〜ｔ２の間にデジタル信号ＤＵ３（＝'０'）を出力する。これは、コンパレータ１２０の入力電圧Ｖｉｎが基準電圧Ｖｒよりも低いからである。

また、コンパレータ１２０は、時刻ｔ２〜ｔ３の間にデジタル信号ＤＵ２（＝'１'）を出力する。これは、コンパレータ１２０の入力電圧Ｖｉｎが基準電圧Ｖｒ４よりも高いからである。

また、コンパレータ１２０は、時刻ｔ３〜ｔ４の間にデジタル信号ＤＵ１（＝'０'）を出力する。これは、コンパレータ１２０の入力電圧Ｖｉｎが基準電圧Ｖｒ６よりも低いからである。

また、コンパレータ１２０は、時刻ｔ４〜ｔ５の間にデジタル信号ＤＵ０（＝'０'）を出力する。これは、コンパレータ１２０の入力電圧Ｖｉｎが基準電圧Ｖｒ５よりも低いからである。

以上のように、ＤＡＣ１１０の出力部１１０Ａの出力電圧（コンパレータ１２０の基準電圧）は、図５に示すように入力電圧Ｖｉｎに漸近して行き、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０が得られる。

デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０は、コンパレータ１２０によってＡＤ変換され、ＳＡＲ制御部１５０が出力する４ビットのデジタル信号Ｄｏｕｔの各ビットの値を示す。

図５では、最終的にデジタル信号ＤＵ０が得られる際に、入力電圧ＶｉｎはＶｒ４とＶｒ５の間に存在している。入力電圧ＶｉｎとＶｒ５との電圧差は、量子化誤差を表す。

また、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０を得るステップのうち、最終的にデジタル信号ＤＵ０を得るステップを最終ステップと称す。

次に、図６を用いて、補助コンパレータ１３０について説明する。

図６は、実施の形態１のＡＤコンバータ１００のコンパレータ１２０と補助コンパレータ１３０の動作の関係を示す図であり、（Ａ）は図５の一部（入力電圧Ｖｉｎに近い部分）を示す図であり、（Ｂ）は（Ａ）のＶｒ４、Ｖｒ５に近い部分を縦軸方向に拡大して示す図である。

図６（Ｂ）には、デジタル信号ＤＵ２、ＤＵ０が得られたときのコンパレータ１２０及び補助コンパレータ１３０の基準電圧を示すために、コンパレータ１２０及び補助コンパレータ１３０を模式的に示す。

図６（Ｂ）の縦軸に示す数値は、Ｖｒ４とＶｒ５との間の電圧差をＬＳＢ単位で示したものである。また、図６（Ｂ）のコンパレータ１２０と補助コンパレータ１３０の入力側に示す数値は、コンパレータ１２０の基準電圧に対するオフセット量を示す。また、図６（Ｂ）のコンパレータ１２０と補助コンパレータ１３０の出力側に示す数値は、コンパレータ１２０のデジタル信号ＤＵ（Ｎ）と、補助コンパレータ１３０のデジタル信号の値を示す。

また、以下では、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０を区別せずにデジタル信号を表す場合には、デジタル信号ＤＵ（Ｎ）と示す。Ｎは０を含む自然数である。

実施の形態１のＡＤコンバータ１００は、４ビットのＤＡＣ１１０を含む４ビットのＡＤコンバータである。４ビットのＤＡＣ１１０の１ＬＳＢは、ＤＡＣ１１０の基準電圧を＋Ｖｒ、−Ｖｒとすると、Ｖｒ／８で表される。ＤＡＣ１１０は、Ｖｒ／８未満の値をＤＡ変換することはできない。

ところで、デジタル信号ＤＵ（Ｎ）の値が'１'から'０'に変化するとき、又は、'０'から'１'に変化するときは、ＤＡＣ１１０の出力電圧（コンパレータ１２０の基準電圧）が、入力電圧Ｖｉｎを跨いだ場合であると考えることができる。

例えば、図６（Ａ）に示すデジタル信号ＤＵ２とＤＵ０のように、デジタル信号ＤＵ（Ｎ）の値が'１'から'０'に変化しているときは、入力電圧Ｖｉｎは、デジタル信号ＤＵ２が得られたときのコンパレータ１２０の基準電圧Ｖｒ４と、デジタル信号ＤＵ０が得られたときのコンパレータ１２０の基準電圧Ｖｒ５との間に存在する。

なお、これは、図６（Ａ）に示すデジタル信号ＤＵ２とＤＵ１（＝'０'）においても同様であるが、デジタル信号ＤＵ１が得られるときよりも、デジタル信号ＤＵ０が得られるときの方がコンパレータ１２０の基準電圧がＶｉｎに近いため、ここでは、デジタル信号ＤＵ２とＤＵ０が得られる場合について説明する。

ここで、コンパレータ１２０のデジタル信号ＤＵ２が'１'の場合には、補助コンパレータ１３０のデジタル信号は'１'となる。これは、補助コンパレータ１３０はコンパレータ１２０に対して−０．５ＬＳＢのオフセットを有するため、コンパレータ１２０の基準電圧がＶｒ４で、ＤＡＣ１１０の入力電圧Ｖｉｎよりも低い場合には、補助コンパレータ１３０の基準電圧も、入力電圧Ｖｉｎよりも低いためである。

一方、コンパレータ１２０のデジタル信号ＤＵ０が'０'の場合には、補助コンパレータ１３０のデジタル信号は'１'又は'０'となる。これは、補助コンパレータ１３０はコンパレータ１２０に対して−０．５ＬＳＢのオフセットを有するため、コンパレータ１２０の基準電圧がＶｒ５で、ＤＡＣ１１０の入力電圧Ｖｉｎよりも高い場合には、補助コンパレータ１３０の基準電圧は、入力電圧Ｖｉｎよりも低い場合と高い場合の両方の場合があり得るためである。

また、同様に、デジタル信号ＤＵ（Ｎ）が'０'から'１'に変化しているときは、デジタル信号ＤＵ０が'０'の場合に、補助コンパレータ１３０のデジタル信号は'１'又は'０'となる。

このように、補助コンパレータ１３０を用いると、ＤＡＣ１１０の１ＬＳＢ未満の階調を検出することができるようになる。

ここで、ＤＡＣ１１０の出力に誤差がない場合は、Ｖｒ４とＶｒ５との電圧差は、１ＬＳＢ（Ｖｒ／８）であり、補助コンパレータ１３０は、コンパレータ１２０に対して−０．５ＬＳＢのオフセットを有する。このため、補助コンパレータ１３０のデジタル信号が'１'又は'０'のいずれかの値を取り得る場合に、補助コンパレータ１３０のデジタル信号が'１'、'０'になる確率は、５０％、５０％である。

なお、補助コンパレータ１４０は、コンパレータ１２０に対して＋０．５ＬＳＢのオフセットを有する。このため、補助コンパレータ１４０は、図６（Ｂ）に示すようにコンパレータ１２０がデジタル信号ＤＵ２＝'１'を出力する場合には、デジタル信号の'１'又は'０'を出力する。また、図６（Ｂ）に示すようにコンパレータ１２０がデジタル信号ＤＵ０＝'０'を出力する場合には、デジタル信号の'０'を出力する。

ＤＡＣ１１０の出力に誤差がない場合に、補助コンパレータ１４０のデジタル信号が'１'又は'０'のいずれかの値を取り得る場合に、補助コンパレータ１４０のデジタル信号が'１'、'０'になる確率は、５０％、５０％である。

次に、図７を用いて、補助コンパレータ１３０が'１'又は'０'を判定する確率について説明する。

図７は、実施の形態１のＡＤコンバータ１００の補助コンパレータ１３０が'１'又は'０'を判定する確率について説明する図であり、（Ａ）、（Ｂ）、（Ｃ）は'１'と'０'の確率が異なる３つのケースを示す。

図７（Ａ）〜（Ｃ）では、一例として、コンパレータ１２０の基準電圧はＶｒ５であることとする。また、補助コンパレータ１３０のコンパレータ１２０に対するオフセットは、−０．５ＬＳＢであり、オフセット電圧自体は、−０．５ＬＳＢに制御されていて誤差がないものとする。

図７（Ａ）には、ＤＡＣ１１０の出力に誤差がない場合の補助コンパレータ１３０の基準電圧を示す。ＤＡＣ１１０の出力に誤差がない場合には、Ｖｒ４とＶｒ５との電圧差は、１ＬＳＢ（Ｖｒ／８）である。

このような場合に、補助コンパレータ１３０で１６回判定を行うと、補助コンパレータ１３０のデジタル信号が'１'になる回数は８回であり、'０'になる回数は８回である。

すなわち、補助コンパレータ１３０が出力するデジタル信号が'１'になる確率と、'０'になる確率は、それぞれ、５０％、５０％である。

また、Ｖｒ４からＶｒ５の間の誤差（Ｅｒｒｏｒ）は、Ｅｒｒｏｒ＝８／８−１＝０（ＬＳＢ）となる。

また、図７（Ｂ）に示すように、Ｖｒ４とＶｒ５との電圧差が０．５ＬＳＢである場合は、コンパレータ１２０の基準電圧はＶｒ５となり、補助コンパレータ１３０の基準電圧はＶｒ４となる。

このような場合に、補助コンパレータ１３０で１６回判定を行うと、補助コンパレータ１３０のデジタル信号が'１'になる回数は１６回であり、'０'になる回数は０回である。

すなわち、補助コンパレータ１３０のデジタル信号が'１'になる確率と、'０'になる確率は、それぞれ、１００％、０％である。

また、Ｖｒ４からＶｒ５の間の誤差（Ｅｒｒｏｒ）は、Ｅｒｒｏｒ＝８／１６−１＝−０．５（ＬＳＢ）となる。

また、図７（Ｃ）に示すように、Ｖｒ４とＶｒ５との電圧差が２ＬＳＢである場合は、コンパレータ１２０の基準電圧はＶｒ５となり、補助コンパレータ１３０の基準電圧はＶｒ５−０．５ＬＳＢとなる。

このような場合に、補助コンパレータ１３０で１６回判定を行うと、補助コンパレータ１３０のデジタル信号が'１'になる回数は４回であり、'０'になる回数は１２回である。

すなわち、補助コンパレータ１３０のデジタル信号が'１'になる確率と、'０'になる確率は、それぞれ、２５％、７５％である。

また、Ｖｒ４からＶｒ５の間の誤差（Ｅｒｒｏｒ）は、Ｅｒｒｏｒ＝８／４−１＝１（ＬＳＢ）となる。

次に、図８を用いて、補助コンパレータ１４０も加えた動作について説明する。

図８は、実施の形態１のＡＤコンバータ１００のコンパレータ１２０、補助コンパレータ１３０、１４０の動作例を示す図である。

図８（Ａ）は、コンパレータ１２０が出力するデジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の例示的な特性を示す図である。図８（Ａ）に示す特性は、図６（Ａ）に示す特性と同一である。

図８（Ｂ）には、デジタル信号ＤＵ２、ＤＵ０が得られたときのコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧を示すために、コンパレータ１２０、補助コンパレータ１３０、１４０を模式的に示す。

例えば、コンパレータ１２０が出力するデジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０が、図８（Ａ）に示すように、ＤＵ３＝'０'、ＤＵ２＝'１'、ＤＵ１＝'０'、ＤＵ０＝'０'であることとする。

デジタル信号ＤＵ２とＤＵ０のように、デジタル信号ＤＵ（Ｎ）の値が'１'から'０'に変化しているときは、入力電圧Ｖｉｎは、デジタル信号ＤＵ２が得られたときのコンパレータ１２０の基準電圧Ｖｒ４と、デジタル信号ＤＵ０が得られたときのコンパレータ１２０の基準電圧Ｖｒ５との間に存在する。

なお、これは、図８（Ａ）に示すデジタル信号ＤＵ２とＤＵ１（＝'０'）においても同様であるが、デジタル信号ＤＵ１が得られるときよりも、デジタル信号ＤＵ０が得られるときの方がコンパレータ１２０の基準電圧がＶｉｎに近いため、ここでは、デジタル信号ＤＵ２とＤＵ０が得られる場合について説明する。

ここで、コンパレータ１２０のデジタル信号ＤＵ２が'１'の場合には、補助コンパレータ１３０のデジタル信号は'１'となる。これは、補助コンパレータ１３０はコンパレータ１２０に対して−０．５ＬＳＢのオフセットを有するため、コンパレータ１２０の基準電圧がＶｒ４で、ＤＡＣ１１０の入力電圧Ｖｉｎよりも低い場合には、補助コンパレータ１３０の基準電圧も、入力電圧Ｖｉｎよりも低いためである。

また、この場合に、補助コンパレータ１４０のデジタル信号は'１'又は'０'となる。これは、補助コンパレータ１４０はコンパレータ１２０に対して＋０．５ＬＳＢのオフセットを有するため、コンパレータ１２０の基準電圧がＶｒ４で、ＤＡＣ１１０の入力電圧Ｖｉｎよりも低い場合には、補助コンパレータ１４０の基準電圧は、入力電圧Ｖｉｎよりも高い場合と低い場合の両方の場合があり得るためである。

一方、コンパレータ１２０のデジタル信号ＤＵ０が'０'の場合には、補助コンパレータ１３０のデジタル信号は'１'又は'０'となる。これは、補助コンパレータ１３０はコンパレータ１２０に対して−０．５ＬＳＢのオフセットを有するため、コンパレータ１２０の基準電圧がＶｒ５で、ＤＡＣ１１０の入力電圧Ｖｉｎよりも高い場合には、補助コンパレータ１３０の基準電圧は、入力電圧Ｖｉｎよりも低い場合と高い場合の両方の場合があり得るためである。

また、この場合に、補助コンパレータ１４０のデジタル信号は'０'となる。これは、補助コンパレータ１４０はコンパレータ１２０に対して＋０．５ＬＳＢのオフセットを有するため、コンパレータ１２０の基準電圧がＶｒ５で、ＤＡＣ１１０の入力電圧Ｖｉｎよりも高い場合には、補助コンパレータ１４０の基準電圧も、入力電圧Ｖｉｎよりも高いためである。

このような場合に、Ｖｒ４とＶｒ５の電圧差が１ＬＳＢであり、誤差が含まれていない場合には、コンパレータ１２０がデジタル信号ＤＵ２を出力するときの補助コンパレータ１４０のデジタル信号と、コンパレータ１２０がデジタル信号ＤＵ０を出力するときの補助コンパレータ１３０のデジタル信号とは等しくなる。

次に、図９を用いて、図８においてＶｒ４とＶｒ５との電圧差に誤差が含まれており、電圧差が１ＬＳＢからずれている場合について説明する。

図９は、実施の形態１のＡＤコンバータ１００のコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。図９（Ａ）〜（Ｃ）では、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との電圧差が異なる。なお、ｎは０から１５のうちの任意の自然数である。

また、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）であるときは、ＤＡＣ１１０の残差信号は、１ＬＳＢ未満になっており、ＡＤコンバータ１００のデジタル信号Ｄｏｕｔの最下位のビットを決める段階（最終ステップ）であるとする。

図９（Ａ）に示す場合は、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧と、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧とが等しく、ともにＶｒＡである。

補助コンパレータ１４０はコンパレータ１２０に対して＋０．５ＬＳＢのオフセットを有しており、補助コンパレータ１３０はコンパレータ１２０に対して−０．５ＬＳＢのオフセットを有している。このため、図９（Ａ）に示す場合は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の電圧差は、１ＬＳＢである。

このような状態は、ＤＡＣ１１０に誤差がなく、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の電圧差が１ＬＳＢである場合である。

このような場合には、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に、補助コンパレータ１３０、１４０の基準電圧ＶｒＡにより、Ｖｒ（ｎ）からＶｒＡと、ＶｒＡからＶｒ（ｎ＋１）との２階調が得られることになる。

ここで、補助コンパレータ１４０のデジタル信号を２ビット目とし、補助コンパレータ１３０のデジタル信号を１ビット目とする２ビットで上述の２階調を表すと、例えば、Ｖｒ（ｎ）からＶｒＡは'００'と表すことができ、ＶｒＡからＶｒ（ｎ＋１）は'１１'と表すことができる。

このように、図９（Ａ）に示す場合には、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に、補助コンパレータ１３０、１４０の基準電圧ＶｒＡにより、Ｖｒ（ｎ）からＶｒＡと、ＶｒＡからＶｒ（ｎ＋１）との２階調が得られる。

また、図９（Ｂ）に示すように、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧と、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧とが異なる場合は、次のようになる。

図９（Ｂ）では、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧ＶｒＢ１が、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＢ２よりも高い。

このような状態は、ＤＡＣ１１０の誤差により、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の電圧差が１ＬＳＢよりも小さくなっている場合に生じる。

このような場合には、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に、Ｖｒ（ｎ）からＶｒＢ２、ＶｒＢ２からＶｒＢ１、及び、ＶｒＢ１からＶｒ（ｎ＋１）の３階調が得られることになる。

このようにＶｒ（ｎ）とＶｒ（ｎ＋１）との間に得られる３階調は、例えば、Ｖｒ（ｎ）からＶｒＢ２は'００'と表すことができ、ＶｒＢ２からＶｒＢ１は'０１'と表すことができ、ＶｒＢ１からＶｒ（ｎ＋１）は'１１'と表すことができる。

また、図９（Ｃ）では、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧ＶｒＣ１が、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＣ２よりも低い。

このような状態は、ＤＡＣ１１０の誤差により、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の電圧差が１ＬＳＢよりも大きくなっている場合に生じる。

このような場合には、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に、Ｖｒ（ｎ）からＶｒＣ１、ＶｒＣ１からＶｒＣ２、及び、ＶｒＣ２からＶｒ（ｎ＋１）の３階調が得られることになる。

このようにＶｒ（ｎ）とＶｒ（ｎ＋１）との間に得られる３階調は、例えば、Ｖｒ（ｎ）からＶｒＣ１は'００'と表すことができ、ＶｒＣ１からＶｒＣ２は'１０'と表すことができ、ＶｒＣ２からＶｒ（ｎ＋１）は'１１'と表すことができる。

以上のように、補助コンパレータ１３０、１４０を用いることにより、ＡＤコンバータ１００の階調数をＤＡＣ１１０の階調数よりも、少なくとも２階調増大させることができ、特に、ＤＡＣ１１０に（１ＬＳＢに対する）誤差が含まれる場合は、３階調増大させることができる。

ここでは、４ビットのＡＤコンバータ１００について説明しているが、例えば、１０ビットのＡＤコンバータに補助コンパレータ１３０、１４０を追加した場合には、ＤＡＣ１１０に誤差がない場合は１ビット増えて１１ビットのＡＤコンバータとして機能させることができる。すなわち、２０４８階調を得ることができる。

また、ＤＡＣ１１０に誤差がある場合は、'０１'（図９（Ｂ）参照）、又は、'１０'（図９（Ｃ）参照）の分の階調が追加されて、最大で３０７０階調を得ることができる。

また、ＡＤ変換は時系列的に繰り返し実行されるため、異なる時点でのＡＤ変換と、ＤＡＣ１１０の誤差のアベレージング効果により、＋３ｄＢとなり、１１．５ビット分の階調が得られる。

従って、コンパレータ１２０に対する補助コンパレータ１３０、１４０のオフセットを±０．５ＬＳＢに設定しておけば、上述のように、ＡＤコンバータ１００の階調を増大させることができる。

なお、ここでは補助コンパレータ１３０、１４０のオフセットを±０．５ＬＳＢに設定する形態について説明するが、補助コンパレータ１３０、１４０のオフセットは±０．５ＬＳＢに限らず、ＤＡＣ１１０の１ＬＳＢ未満の値であれば、どのような値であってもよい。

次に、補助コンパレータ１３０、１４０のオフセットの調整の手法について説明する。

図１０は、実施の形態１のＡＤコンバータ１００の補助コンパレータ１３０のオフセットの調整手法を示す図である。

例えば、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１３０のデジタル信号が'１'であり、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０のデジタル信号が'０'であるとする。

コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）であるときは、ＤＡＣ１１０の残差信号は、１ＬＳＢ未満になっており、ＡＤコンバータ１００のデジタル信号Ｄｏｕｔの最下位のビットを決める段階（最終ステップ）であるとする。

この場合には、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときに、補助コンパレータ１３０のデジタル信号は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の間に存在することになる。

すなわち、ＡＤコンバータ１００で得られるデジタル信号Ｄｏｕｔが偶数である場合に、補助コンパレータ１３０の基準電圧は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の間に存在することになる。補助コンパレータ１３０の基準電圧がＶｒ（ｎ）とＶｒ（ｎ＋１）の間に存在する場合には、補助コンパレータ１３０のデジタル信号の値は、'０'又は'１'である。

同様に、例えば、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０のデジタル信号が'０'であり、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１４０のデジタル信号が'１'であるとする。

この場合には、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときに、補助コンパレータ１４０のデジタル信号は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の間に存在することになる。

すなわち、ＡＤコンバータ１００で得られるデジタル信号Ｄｏｕｔが奇数である場合に、補助コンパレータ１４０の基準電圧は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の間に存在することになる。補助コンパレータ１４０の基準電圧がＶｒ（ｎ）とＶｒ（ｎ＋１）の間に存在する場合には、補助コンパレータ１４０のデジタル信号の値は、'０'又は'１'である。

このように、補助コンパレータ１３０、１４０のデジタル信号の値が'０'と'１'になる割合は、図７を用いて説明したように、ＤＡＣ１１０のＶｒ（ｎ）とＶｒ（ｎ＋１）の電圧差に含まれる誤差によって異なる。

そして、このようなＤＡＣ１１０の誤差は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）のｎの値（ｎは０から１５のうちの任意の自然数）によって異なる。このような誤差は、ＤＡＣ１１０に含まれる３２個のキャパシタの容量にばらつきがあることなどによって生じる。

従って、このように誤差を含むＤＡＣ１１０を用いて、ＡＤコンバータ１００でＡＤ変換を行うと、ＳＡＲ制御部１５０が出力するデジタル信号Ｄｏｕｔには誤差が含まれることになる。

そこで、実施の形態１のＡＤコンバータ１００は、ＳＡＲ制御部１５０が出力するデジタル信号Ｄｏｕｔを補正する。デジタル信号Ｄｏｕｔの補正には、コンパレータ１２０に対して±０．５ＬＳＢのオフセットを有する補助コンパレータ１３０、１４０を用いる。

補助コンパレータ１３０のコンパレータ１２０に対するオフセットを＋０．５ＬＳＢに設定するには、例えば、ＡＤコンバータ１００にテスト用の入力信号Ｖｉｎを入力して、ＳＡＲ制御部１５０のコントロールロジック１５０Ａから入力される補助コンパレータ１３０のデジタル信号を閾値制御部１６０のカウンタでカウントする。そして、補助コンパレータ１３０のデジタル信号に含まれる'０'と'１'の割合が５０：５０になるように、予め補助コンパレータ１３０の閾値を設定すればよい。

補助コンパレータ１３０の基準電圧は、デジタル信号Ｄｏｕｔが偶数である場合に、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の間に存在することになる。また、ＤＡＣ１１０の誤差は、Ｖｙ（ｎ）とＶｒ（ｎ＋１）のｎの値によって異なる。すなわち、例えば、Ｖｒ４とＶｒ５の電圧差と、Ｖｒ５とＶｒ６の電圧差は、ＤＡＣ１１０のキャパシタの誤差の分布（ばらつき）によって異なる。

このため、デジタル信号Ｄｏｕｔが偶数である場合の補助コンパレータ１３０のデジタル信号を多数取得し、多数のデジタル信号に含まれる'０'と'１'の割合の平均値が５０：５０になるように、補助コンパレータ１３０の閾値を設定しておけばよい。このようにすれば、補助コンパレータ１３０のコンパレータ１２０に対するオフセットを略＋０．５ＬＳＢに設定することができる。

このような補助コンパレータ１３０の閾値の設定は、ＡＤコンバータ１００を携帯電話端末機５００（図１参照）等の電子装置に実装する前に、予めテスト用の入力信号Ｖｉｎを入力してＡＤコンバータ１００を駆動することによって行っておけばよい。

なお、補助コンパレータ１３０の閾値は、環境温度、又は、経年変化等によって変化する場合がある。このため、ＡＤコンバータ１００を電子装置に実装した後においても、ＡＤコンバータ１００の駆動に伴って補助コンパレータ１３０で得られるデジタル信号を用いて、補助コンパレータ１３０の閾値を調整してもよい。

同様に、補助コンパレータ１４０のコンパレータ１２０に対するオフセットを＋０．５ＬＳＢに設定するには、例えば、ＡＤコンバータ１００にテストデータとしての入力信号Ｖｉｎを入力して、ＳＡＲ制御部１５０のコントロールロジック１５０Ａから入力される補助コンパレータ１４０のデジタル信号を閾値制御部１６０のカウンタでカウントする。そして、補助コンパレータ１４０のデジタル信号に含まれる'０'と'１'の割合が５０：５０になるように、予め補助コンパレータ１４０の閾値を設定すればよい。

補助コンパレータ１４０の閾値の設定は、デジタル信号Ｄｏｕｔが奇数である場合の補助コンパレータ１３０のデジタル信号を多数取得することにより、補助コンパレータ１３０と同様の手法で行えばよい。また、ＡＤコンバータ１００を電子装置に実装した後においても、補助コンパレータ１４０のデジタル信号を用いて、補助コンパレータ１４０の閾値を調整してもよい。

また、ここでは、閾値制御部１６０を用いて、コンパレータ１２０に対する補助コンパレータ１３０、１４０のオフセットを設定する形態について説明するが、閾値制御部１６０を用いずに、補助コンパレータ１３０、１４０のオフセットを固定値に設定してもよい。

また、デジタル信号Ｄｏｕｔの補正は、補助コンパレータ１３０、１４０のデジタル信号に含まれる'０'と'１'の割合を用いて、デジタル信号Ｄｏｕｔの値を補正することによって行う。デジタル信号Ｄｏｕｔの補正については図１２を用いて後述する。

ここで、図１１を用いて、実施の形態１のＡＤコンバータ１００の補助コンパレータ１３、１４０の回路について説明する。

図１１は、実施の形態１のＡＤコンバータ１００の補助コンパレータ１３０の回路を示す図である。補助コンパレータ１３０、１４０の回路構成は同様であるため、ここでは、補助コンパレータ１３０の回路構成について説明する。

補助コンパレータ１３０は、閾値電圧を調整可能なコンパレータである。補助コンパレータ１３０は、ＰＭＯＳ（P-type Metal Oxide Semiconductor）トランジスタ２０１、２０２、２０３、２０４、インバータ２０５、２０６、ＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタ２０７、２０８、２０９、可変キャパシタ２１０、２１１を有する。

図１１に示す補助コンパレータ１３０は、入力端子Ｉｎｐ、Ｉｎｎと出力端子Ｏｕｔｐ、Ｏｕｔｎを有する。入力端子Ｉｎｐには、ＡＤコンバータ１００の入力端子が接続され、入力電圧Ｖｉｎが入力される。入力端子Ｉｎｎには、ＤＡＣ１１０の出力端子が接続され、基準電圧が入力される。出力端子Ｏｕｔｐは、ＳＡＲ制御部１５０に接続され、補助コンパレータ１３０の判定結果を示すデジタル信号をＳＡＲ制御部１５０に入力する。なお、出力端子Ｏｕｔｎはダミーであり、特に接続先はない。

ＰＭＯＳトランジスタ２０１、２０２は、ともにゲートにクロックＣＬＫが入力され、ソースが電源Ｖｄｄに接続される。ＰＭＯＳトランジスタ２０１のドレインは、可変キャパシタ２１０と、インバータ２０５のＮＭＯＳトランジスタ２０５Ｎのソースと、ＮＭＯＳトランジスタ２０７のドレインとに接続されている。ＰＭＯＳトランジスタ２０２のドレインは、インバータ２０５のＰＭＯＳトランジスタ２０５Ｐのドレインと、ＮＭＯＳトランジスタ２０５Ｎのソースと、ＰＭＯＳトランジスタ２０６Ｐのドレインと、ＮＭＯＳトランジスタ２０５Ｎのソースと、出力端子Ｏｕｔｐとに接続されている。

ＰＭＯＳトランジスタ２０３、２０４は、ともにゲートにクロックＣＬＫが入力され、ソースが電源Ｖｄｄに接続される。ＰＭＯＳトランジスタ２０３のドレインは、可変キャパシタ２１１と、インバータ２０６のＮＭＯＳトランジスタ２０６Ｎのソースと、ＮＭＯＳトランジスタ２０８のドレインとに接続されている。ＰＭＯＳトランジスタ２０４のドレインは、インバータ２０６のＰＭＯＳトランジスタ２０６Ｐのドレインと、ＮＭＯＳトランジスタ２０６Ｎのソースと、ＰＭＯＳトランジスタ２０５Ｐのドレインと、ＮＭＯＳトランジスタ２０５Ｎのソースと、出力端子Ｏｕｔｎとに接続されている。

インバータ２０５は、ＰＭＯＳトランジスタ２０５ＰとＮＭＯＳトランジスタ２０５Ｎを有する。ＰＭＯＳトランジスタ２０５Ｐのソースは電源Ｖｄｄに接続され、ゲートはＮＭＯＳトランジスタ２０５Ｎのゲートと接続され、ドレインはＮＭＯＳトランジスタ２０５Ｎのドレインに接続される。ＰＭＯＳトランジスタ２０５Ｐのドレインと、ＮＭＯＳトランジスタ２０５Ｎのドレインとは、出力端子Ｏｕｔｐに接続される。ＮＭＯＳトランジスタ２０５Ｎのソースは、可変キャパシタ２１０と、ＮＭＯＳトランジスタ２０７のドレインとに接続される。

インバータ２０６は、ＰＭＯＳトランジスタ２０６ＰとＮＭＯＳトランジスタ２０６Ｎを有する。ＰＭＯＳトランジスタ２０６Ｐのソースは電源Ｖｄｄに接続され、ゲートはＮＭＯＳトランジスタ２０６Ｎのゲートと接続され、ドレインはＮＭＯＳトランジスタ２０６Ｎのドレインに接続される。ＰＭＯＳトランジスタ２０６Ｐのドレインと、ＮＭＯＳトランジスタ２０６Ｎのドレインとは、出力端子Ｏｕｔｎに接続される。ＮＭＯＳトランジスタ２０６Ｎのソースは、可変キャパシタ２１１と、ＮＭＯＳトランジスタ２０８のドレインとに接続される。

ＮＭＯＳトランジスタ２０７は、ドレインがＮＭＯＳトランジスタ２０５Ｎのソースと、キャパシタ２１０とに接続され、ゲートが入力端子Ｉｎｎに接続され、ソースがＮＭＯＳトランジスタ２０９のドレインに接続される。

ＮＭＯＳトランジスタ２０８は、ドレインがＮＭＯＳトランジスタ２０６Ｎのソースと、キャパシタ２１１とに接続され、ゲートが入力端子Ｉｎｐに接続され、ソースがＮＭＯＳトランジスタ２０９のドレインに接続される。

ＮＭＯＳトランジスタ２０９は、ドレインがＮＭＯＳトランジスタ２０７のソースと、ＮＭＯＳトランジスタ２０８のソースとに接続され、ゲートにクロックＣＬＫが入力され、ソースが接地される。

可変キャパシタ２１０は、一方の端子がＰＭＯＳトランジスタ２０１のドレインと、ＮＭＯＳトランジスタ２０５Ｎのソースと、ＮＭＯＳトランジスタ２０７のドレインとに接続され、他方の端子が接地される。キャパシタ２１０の可変容量は、閾値制御部１６０から入力される閾値制御信号によって制御される。

可変キャパシタ２１１は、一方の端子がＰＭＯＳトランジスタ２０３のドレインと、ＮＭＯＳトランジスタ２０６Ｎのソースと、ＮＭＯＳトランジスタ２０８のドレインとに接続され、他方の端子が接地される。キャパシタ２１１の可変容量は、閾値制御部１６０から入力される閾値制御信号によって制御される。

補助コンパレータ１３０をリセットするときには、クロックＣＬＫがＬ（Low）レベルになり、プルアップ用のＰＭＯＳトランジスタ２０１、２０２、２０３、２０４がオンになることにより、出力端子Ｏｕｔｐ、Ｏｕｔｎの出力電圧値はＶｄｄになり、キャパシタ２１０、２１１の上側の電極が接続されるノードの電圧もＶｄｄになる。

クロックＣＬＫがＨ（High）レベルになると、ＮＭＯＳトランジスタ２０９がオンする。このとき、入力端子Ｉｎｐ、Ｉｎｎに入力される電圧に応じてＮＭＯＳトランジスタ２０７、２０８がオンすることにより、ＮＭＯＳトランジスタ２０７、２０８のドレイン-ソース間には、それぞれ、可変キャパシタ２１０、２１１の上側の電極に接続されるノードの電圧（Ｖｄｄ）による電流が流れる。

この電流は、入力端子Ｉｎｐ、Ｉｎｎに入力される電圧値に比例するため、この電流によって出力端子Ｏｕｔｐ、Ｏｕｔｎに電圧降下が発生する。出力端子Ｏｕｔｐ、Ｏｕｔｎの電圧差は、正帰還用のインバータ２０５、２０６によって増幅され、入力端子Ｉｎｐに入力される入力電圧Ｖｉｎと、入力端子Ｉｎｎに入力される比較電圧とを比較した結果を表すデジタル信号（'０'又は'１'）が出力端子ＯｕｔｐからＳＡＲ制御部１５０に出力される。

出力端子Ｏｕｔｐから出力されるデジタル信号の値は、補助コンパレータ１３０の内部の静電容量によっても影響を受ける。

このため、閾値制御部１６０から入力される閾値制御信号によって可変キャパシタ２１０、２１１の容量を制御すれば、補助コンパレータ１３０の閾値を設定することができる。

図１２は、実施の形態１のＡＤコンバータ１００によるデジタル信号Ｄｏｕｔの補正を説明するための図である。図１２には、表形式で各種データを示す。図１２に示すデータは、マイクロソフト社のエクセル（登録商標）を用いて作成したものである。図１２には、行番号１〜２４と、列Ｂ〜Ｏを示す。

１行目には、デジタル信号Ｄｏｕｔに含まれる４ビットのデジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０を示す。

２行目にはＩｄｅａｌとしてＤＡＣ１１０の各ビットの重みを示す。３行目にはＤＡＣ１１０の各ビットの容量の誤差(Error)を示す。この容量の誤差は、一例として設定した値である。４行目には、各ビットの重み(Ideal)と各ビットの容量の誤差(Error)を加算して得られる、ＤＡＣ１１０の各ビットの実際の重み（誤差を含む重み(Actual)）を示す。４行目に示す各ビットの実際の重み（誤差を含む重み(Actual)）は、２行目に示す各ビットの重み(Ideal)と、３行目に示す各ビットの容量の誤差(Error)との和である。

５行目には、補助コンパレータ１３０又は１４０で検出した誤差のＤＮＬ（Differential Non Linearity error：微分非直線性誤差）から求めた、各ビットの誤差(Calculated)を示す。なお、Ｃ列、Ｄ列、Ｅ列、Ｆ列の５行目に示す各ビットの誤差(Calculated)の求め方については後述する。

Ｂ列の９行目から２４行目には、Ｄｏｕｔの値１５〜０を示す。また、Ｃ列、Ｄ列、Ｅ列、Ｆ列の９行目から２４行目には、それぞれ、デジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の値（'０'又は'１'）を示す。

Ｇ列、Ｈ列、Ｉ列の９行目から２４行目には、実際の誤差（Actual Error）として、それぞれ、Ｄｏｕｔの値１５〜０の実際の値（誤差によってずれた値（Actual））と、そのＤＮＬ及びＩＮＬ（Integral Non Linearity error：積分非直線性）を示す。

Ｇ列に示すＤｏｕｔの値１５〜０の実際の値（Actual）は、各ビットのデジタル信号ＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の値と、４行目に示す各ビットの実際の重み（誤差を含む重み(Actual)）との積（ビット毎の積）の和である。すなわち、Ｇ列に示すＤｏｕｔの値１５〜０の実際の値（Actual）は、ＤＡＣ１１０の誤差によってずれたＤｏｕｔの値１５〜０の実際の値を示す。

なお、Ｉ列のＩＮＬは、Ｇ列に示すＤｏｕｔの値１５〜０の実際の値（Actual）と、入力電圧Ｖｉに対するデジタル信号Ｄｏｕｔ０〜１５の理想的な直線とのずれ（差分）を示す。また、Ｈ列のＤＮＬは、同一コードのＩＮＬから、一つ前のコードのＩＮＬを引いた値である。例えば、Ｈ列の２２行目の値（０．１６）は、Ｉ列の２２行目のＩＮＬから、Ｉ列の２３行目のＩＮＬを引いた値である。

Ｊ列、Ｋ列、Ｌ列の９行目から２４行目には、検出誤差(Detected Error)として、それぞれ、カウント値(Counts)と、そのＤＮＬ及びＩＮＬを示す。

Ｊ列に示すカウント値(Counts)は、ＡＤコンバータ１００で１６回のＡＤ変換を行った場合に、補助コンパレータ１３０又は１４０が'０'を出力する回数を表す。

コンパレータ１２０が'０'を出力している際に、補助コンパレータ１３０は'０'又は'１'を出力し、補助コンパレータ１４０は'０'を出力する。また、コンパレータ１２０が'１'を出力している際に、補助コンパレータ１３０は'０'を出力し、補助コンパレータ１４０は'０'又は'１'を出力する。

従って、デジタル信号ＤＵ０が'０'でデジタル信号Ｄｏｕｔが偶数の場合は、補助コンパレータ１３０が偶数をカウントする回数をＪ列に示し、デジタル信号ＤＵ０が'１'でデジタル信号Ｄｏｕｔが奇数の場合は、補助コンパレータ１４０が偶数をカウントする回数をＪ列に示す。

Ｊ列に示すカウント値(Counts)は、Ｈ列にある同一行のＤＮＬを用いて、カウント値(Counts)＝８／（１＋ＤＮＬ）で表される。すなわち、ＤＣ１１０の誤差によってＤｏｕｔの値０〜１５が理想的な直線からずれている場合に１６回のＡＤ変換を行った結果、補助コンパレータ１３０又は１４０が偶数をカウントする回数を示す。

Ｋ列のＤＮＬは、ＤＮＬ＝８／｛同一行のカウント値(Counts)−１｝で表される。

Ｌ列のＩＮＬは、ＩＮＬ＝｛一つ前の（一行下の）ＩＮＬ｝＋（同一行のＤＮＬ）で表される。

Ｍ列、Ｎ列、Ｏ列の９行目から２４行目には、補正後の値(After Correction)として、Ｄｏｕｔ＿ｃ、ＩＮＬ＿ｃ、ＤＮＬ＿ｃを示す。

Ｍ列のＤｏｕｔ＿ｃは、５行目に示す各ビットの誤差(Calculated)を用いて、デジタル信号Ｄｏｕｔを補正した補正後のデジタル信号を示す。また、Ｎ列のＩＮＬ＿ｃとＯ列のＤＮＬ＿ｃは、５行目に示す各ビットの誤差(Calculated)を用いて、Ｈ列、Ｉ列のＤＮＬ，ＩＮＬをそれぞれ補正した補正後のＩＮＬ、ＤＮＬを示す。

ここで、デジタル信号Ｄｏｕｔの補正は、例えば、Ｊ列、Ｋ列、Ｌ列に示す検出誤差(Detected Error)に対して最小二乗法等による誤差補正を行うことによって実現することができる。

しかしながら、最小二乗法による誤差補正は、Ｄｏｕｔの値０〜１５の各々のカウント値(Counts)の二乗の和の平均を求める作業が必要になり、このような二乗和の平均を算出する処理は、Ｋ列、Ｌ列に示すＤＮＬ、ＩＮＬについても同様である。

すなわち、最小二乗法による誤差補正は、膨大な計算処理を必要とする。

このため、実施の形態１では、次のようにデジタル信号Ｄｏｕｔの補正を行う。

まず、例えば、デジタル信号ＤＵ０が'０'から'１'に変化する場所に注目する。このような場所は、Ｆ列の１６行目の'０'から１５行目の'１'に変化する場合に生じる。

Ｆ列の１６行目の'０'から１５行目の'１'への変化には、ＤＡＣ１１０の誤差のうち、デジタル信号ＤＵ０が'０'から'１'に変化するときの誤差のみが現れている。

従って、Ｆ列の５行目に示すデジタル信号ＤＵ０の誤差は、Ｆ列の１６行目の'０'から１５行目の'１'に変化したときに、補助コンパレータ１３０又は１４０によって検出された誤差のＤＮＬ（Ｋ列１５行目のＤＮＬ）である。このため、Ｆ列の５行目に示すデジタル信号ＤＵ０の誤差は、−０．１６となる。

また、ＤＡＣ１１０の誤差のうち、デジタル信号ＤＵ１が'０'から'１'に変化するときの誤差は、デジタル信号ＤＵ０がＦ列の１６行目の'０'から１５行目の'１'に変化した後に、デジタル信号ＤＵ１がＥ列の１４行目の'１'に変化するまでの誤差である。

従って、Ｅ列の５行目に示すデジタル信号ＤＵ１の誤差は、Ｆ列５行目のデジタル信号ＤＵ０の誤差（−０．１６）に、補助コンパレータ１３０又は１４０によって検出された誤差のＤＮＬ（Ｋ列１４行目のＤＮＬ（０．１６））を加えた値である。このため、Ｅ列の５行目に示すデジタル信号ＤＵ１の誤差は、０となる。

また、ＤＡＣ１１０の誤差のうち、デジタル信号ＤＵ２が'０'から'１'に変化するときの誤差は、デジタル信号ＤＵ１がＥ列の１４行目の'１'に変化した後に、デジタル信号ＤＵ２がＤ列の１２行目の'１'に変化するまでの誤差である。

従って、Ｄ列の５行目に示すデジタル信号ＤＵ２の誤差は、Ｆ列５行目のデジタル信号ＤＵ０の誤差（−０．１６）と、Ｅ列の５行目に示すデジタル信号ＤＵ１の誤差（０）と、補助コンパレータ１３０又は１４０によって検出された誤差のＤＮＬ（Ｋ列１３行目のＤＮＬ（−０．１６）とＫ列１２行目のＤＮＬ（−０．１０））を加えた値である。このため、Ｄ列の５行目に示すデジタル信号ＤＵ２の誤差は、−０．２７となる。なお、小数点第２位の値は、四捨五入による影響をうけるため、異なる場合がある。

また、ＤＡＣ１１０の誤差のうち、デジタル信号ＤＵ３が'０'から'１'に変化するときの誤差は、デジタル信号ＤＵ３がＣ列の１７行目の'０'からＣ列の１６行目の'１'に変化するまでの誤差である。

従って、Ｃ列の５行目に示すデジタル信号ＤＵ３の誤差は、Ｆ列５行目のデジタル信号ＤＵ０の誤差（−０．１６）と、Ｅ列の５行目に示すデジタル信号ＤＵ１の誤差（０）と、Ｄ列の５行目に示すデジタル信号ＤＵ２の誤差（−０．２７）と、補助コンパレータ１３０又は１４０によって検出された誤差のＤＮＬ（Ｋ列１６行目のＤＮＬ（０．８７））を加えた値である。このため、Ｃ列の５行目に示すデジタル信号ＤＵ３の誤差は、−０．４３となる。

実施の形態１では、以上のようにして補助コンパレータ１３０又は１４０で検出した誤差のＤＮＬを求め、これを用いて、出力補正部１７０（図１参照）でデジタル信号Ｄｏｕｔを補正する。

補助コンパレータ１３０又は１４０で検出した誤差のＤＮＬは、補助コンパレータ１３０、１４０のデジタル信号に含まれる'０'と'１'の割合に基づく値である。このため、補助コンパレータ１３０又は１４０で検出した誤差のＤＮＬを用いてデジタル信号Ｄｏｕｔを補正することは、補助コンパレータ１３０、１４０のデジタル信号に含まれる'０'と'１'の割合に基づいてデジタル信号Ｄｏｕｔの値を補正することである。

Ｍ列に示すデジタル信号Ｄｏｕｔ＿ｃは、Ｃ列、Ｄ列、Ｅ列、Ｆ列の２行目に示す各ビットの重みと、Ｃ列、Ｄ列、Ｅ列、Ｆ列の５行目に示す各ビットの誤差(Calculated)とを同一ビット毎に加算して得る値に、デジタル信号Ｄｏｕｔに含まれるＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の値をビット毎に乗算して得る値の和として与えられる。

ここで、Ｃ列、Ｄ列、Ｅ列、Ｆ列の２行目に示す各ビットの重みは、８、４、２、１のいずれかの値で表される。また、デジタル信号Ｄｏｕｔに含まれるＤＵ３、ＤＵ２、ＤＵ１、ＤＵ０の値は'０'又は'１'である。

従って、Ｍ列の２３行目に示すデジタル信号Ｄｏｕｔ＿ｃ（０．８４）は、具体的には、Ｄｏｕｔ＿ｃ＝ＤＵ３（'０'）×（８＋０．４３）＋ＤＵ２（'０'）×（４＋（−０．２７））＋ＤＵ１（'０'）×（２＋０．００）＋ＤＵ０（'１'）×（１＋（−０．１６））で与えられる。

また、Ｍ列の１６行目に示すデジタル信号Ｄｏｕｔ＿ｃ（８．４３）は、具体的には、Ｄｏｕｔ＿ｃ＝ＤＵ３（'１'）×（８＋０．４３）＋ＤＵ２（'０'）×（４＋（−０．２７））＋ＤＵ１（'０'）×（２＋０．００）＋ＤＵ０（'０'）×（１＋（−０．１６））で与えられる。

また、Ｍ列の１０行目に示すデジタル信号Ｄｏｕｔ＿ｃ（１４．１６）は、具体的には、Ｄｏｕｔ＿ｃ＝ＤＵ３（'１'）×（８＋０．４３）＋ＤＵ２（'１'）×（４＋（−０．２７））＋ＤＵ１（'１'）×（２＋０．００）＋ＤＵ０（'０'）×（１＋（−０．１６））で与えられる。

以上のようにして、デジタル信号Ｄｏｕｔはデジタル信号Ｄｏｕｔ＿ｃに補正される。このような補正処理は、出力補正部１７０が行う。

上述のように各ビットの誤差(Calculated)を用いて行うデジタル信号Ｄｏｕｔの補正は、例えば、最小二乗法のように膨大な計算量を必要とする補正手法に比べると、計算量を大幅に減らすことができる。

また、Ｈ列、Ｉ列に示すＤｏｕｔの値１５〜０の実際の値（Actual）のＤＮＬ、ＩＮＬは、それぞれ、Ｋ列、Ｌ列に示す検出誤差(Detected Error)のＤＮＬ及びＩＮＬを減算することにより、Ｎ列、Ｏ列に示すように補正することができる。Ｎ列、Ｏ列に示す補正後の値(After CorrectionＩＮＬ＿ｃ、ＤＮＬ＿ｃは、すべて０．０である。

図１３は、実施の形態１のＡＤコンバータ１００で補正したＩＮＬ＿ｃ、ＤＮＬ＿ｃ、Ｄｏｕｔ＿ｃの特性を示す図であり、（Ａ）はＩＮＬ＿ｃ、（Ｂ）はＤＮＬ＿ｃ、（Ｃ）はＤｏｕｔ＿ｃを示す図である。

図１３（Ａ）には、補正後のＩＮＬ＿ｃを実線で示し、補正前の実際の誤差（Actual Error）のＩＮＬを破線で示す。なお、補正後のＩＮＬ＿ｃは、図１２のＮ列に示す値であり、補正前の実際の誤差（Actual Error）のＩＮＬは、図１２のＩ列に示す値である。

図１３（Ａ）に示すように、補正前の実際の誤差（Actual Error）のＩＮＬは、ランダムな誤差を含むが、補正後のＩＮＬ＿ｃは、ＩＮＬの値が０．０で一定である。

図１３（Ｂ）には、補正後のＤＮＬ＿ｃを実線で示し、補正前の実際の誤差（Actual Error）のＤＮＬを破線で示す。なお、補正後のＤＮＬ＿ｃは、図１２のＯ列に示す値であり、補正前の実際の誤差（Actual Error）のＤＮＬは、図１２のＨ列に示す値である。

図１３（Ｂ）に示すように、補正前の実際の誤差（Actual Error）のＤＮＬは、ランダムな誤差を含むが、補正後のＤＮＬ＿ｃは、ＤＮＬの値が０．０で一定である。

図１３（Ｃ）には、補正後のデジタル信号Ｄｏｕｔ＿ｃを実線で示し、補正前の実際の誤差（Actual Error）のデジタル信号Ｄｏｕｔを破線で示す。なお、補正後のデジタル信号Ｄｏｕｔ＿ｃは、図１２のＭ列に示す値であり、補正前の実際の誤差（Actual Error）のデジタル信号Ｄｏｕｔは、図１２のＧ列に示す値である。また、横軸は、入力電圧Ｖｉｎである。

図１３（Ｃ）に示すように、補正前の実際の誤差（Actual Error）のデジタル信号Ｄｏｕｔは、折れ曲がっている。これは、ＤＡＣ１１０の誤差による影響である。

これに対して、補正後のデジタル信号Ｄｏｕｔ＿ｃは、入力電圧Ｖｉｎの増大に対して傾きが一定の右上がりの直線である。

これは、補助コンパレータ１３０又は１４０で検出した誤差のＤＮＬから求めた、各ビットの誤差（図１２の５行目参照）を用いて、図１３（Ｃ）に破線で示す補正前のデジタル信号Ｄｏｕｔを縦軸方向に補正することにより、図１３（Ｃ）に実線で示すように補正したデジタル信号Ｄｏｕｔ＿ｃを生成したためである。

すなわち、実施の形態１のＡＤコンバータ１００は、ＤＡＣ１１０の誤差を図１３（Ｃ）における入力電圧Ｖｉｎの方向に補正するのではなく、デジタル信号Ｄｏｕｔを縦軸方向に補正することによって、デジタル信号Ｄｏｕｔの直線性を補正している。

以上のように、実施の形態１のＡＤコンバータ１００によれば、補助コンパレータ１３０又は１４０で検出した誤差のＤＮＬを用いて、ＤＡＣ１１０の誤差を含むデジタル信号Ｄｏｕｔを補正することができる。

また、コンパレータ１２０と並列に接続される補助コンパレータ１３０、１４０を用いることによって、ＤＡＣ１１０の１ＬＳＢ未満の誤差を検出できるとともに、誤差の検出をバックグランドの処理で（コンパレータ１２０でのＡＤ変換と同時に）行うことができる。

このため、ＡＤコンバータ１００の変換速度を改善することができるとともに、ＤＡＣ１１０のビット数（又は階調数）を増大させなくても、高精度な変換を行うことができる。

従来のアナログ・ディジタル変換器は、第１変換結果を得ることの他に、補正変換を行うため、変換速度が低下する。また、従来のＡＤ変換方法は、既知のアナログ電圧＋ΔＶ、−ΔＶを与えて判定点をずらしながらＡＤ変換を行うため、変換速度が低下するという課題がある。

これに対して、実施の形態１のＡＤコンバータ１００は、コンパレータ１２０に対して±０．５ＬＳＢのオフセットを有する補助コンパレータ１３０、１４０を用いることによって、コンパレータ１２０でのＡＤ変換と同時に誤差を検出ことができるので、ＡＤコンバータ１００の変換速度を改善することができる。

なお、以上では、ＡＤコンバータ１００が２つの補助コンパレータ１３０、１４０を含む形態について説明したが、補助コンパレータの数は、３つ以上であってもよい。

図１４は、実施の形態１の変形例のＡＤコンバータの補助コンパレータのオフセットを示す図である。

図１４には、コンパレータ１２０に対してＤＡＣ１１０の１ＬＳＢ未満のオフセットを有する３つの補助コンパレータ１３０Ａ、１３０Ｂ、１４０Ａを示す。補助コンパレータ１３０Ａは、第１サブ比較部の一例であり、補助コンパレータ１４０Ａは第２サブ比較部の一例であり、補助コンパレータ１３０Ｂは、第３サブ比較部の一例である。

図１４に示す補助コンパレータ１３０Ａは、コンパレータ１２０に対して、−０．７５ＬＳＢのオフセットを有する。また、補助コンパレータ１３０Ｂは、コンパレータ１２０に対して、−０．５ＬＳＢのオフセットを有する。また、補助コンパレータ１４０Ａは、コンパレータ１２０に対して、＋０．７５ＬＳＢのオフセットを有する。

このようなオフセットの設定は、補助コンパレータ１３０Ｂについては、図１０を用いて説明したように、図３に示す補助コンパレータ１３０と同様に行えばよい。

また、補助コンパレータ１３０Ａについては、例えば、ＡＤコンバータにテスト用の入力信号Ｖｉｎを入力して、補助コンパレータ１３０Ａのデジタル信号を閾値制御部１６０のカウンタでカウントすることにより、補助コンパレータ１３０Ａのデジタル信号に含まれる'０'と'１'の割合が２５：７５になるように、補助コンパレータ１３０Ａの閾値を設定すればよい。

このようにして、補助コンパレータ１３０Ａのコンパレータ１２０に対するオフセットを−０．７５ＬＳＢに設定すればよい。

同様に、補助コンパレータ１４０Ａのデジタル信号を閾値制御部１６０のカウンタでカウントすることにより、補助コンパレータ１４０Ａのデジタル信号に含まれる'０'と'１'の割合が７５：２５になるように、補助コンパレータ１４０Ａの閾値を設定すればよい。

このようにして、補助コンパレータ１４０Ａのコンパレータ１２０に対するオフセットを＋０．７５ＬＳＢに設定すればよい。

このような３つの補助コンパレータ１３０Ａ、１３０Ｂ、１４０Ａを用いた場合に、最終ステップの１ステップ手前でコンパレータ１２０の基準電圧がＶｒ（ｎ）になり、最終ステップでコンパレータ１２０の基準電圧がＶｒ（ｎ＋１）になったとする。なお、基準電圧Ｖｒ（ｎ）とＶｒ（ｎ＋１）との差は１ＬＳＢであるとする。

コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０Ａの基準電圧がＶｒＤ１、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０Ａ、１３０Ｂの基準電圧がＶｒＤ２、ＶｒＤ３よりも高い。

このような場合には、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に、Ｖｒ（ｎ）からＶｒＤ２、ＶｒＤ２からＶｒＤ３、ＶｒＤ３からＶｒＤ１、ＶｒＤ１からＶｒ（ｎ＋１）の４階調が得られることになる。

図１４に示すように、３つの補助コンパレータ１３０Ａ、１３０Ｂ、１４０Ａを用いれば、図３に示すＡＤコンバータ１００に比べて、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の１ＬＳＢのうちに、３階調の増大を図ることができ、誤差の検出をより細かく行うことができる。

なお、図１４には、第１サブ比較部の一例としての補助コンパレータ１３０Ａ、第２サブ比較部の一例としての補助コンパレータ１４０Ａ、第３サブ比較部の一例としての補助コンパレータ１３０Ｂを示した。しかしながら、これらに加えて、あるいは、第３サブ比較部の一例としての補助コンパレータ１３０Ｂの代わりに、コンパレータ１２０に対して１ＬＳＢ未満の正のオフセットであって、第２サブ比較部の一例としての補助コンパレータ１４０Ａのオフセットとは異なるオフセットを有する第４サブ比較部を含んでもよい。

図１５は、実施の形態１の他の変形例のＡＤコンバータの補助コンパレータのオフセットを示す図である。

図１５には、コンパレータ１２０に対して２つの補助コンパレータ１３０と１４０Ａのオフセットの絶対値が異なる。

図１５に示す補助コンパレータ１３０は、図３に示す補助コンパレータ１３０と同様であり、コンパレータ１２０に対して−０．５ＬＳＢのオフセットを有する。

また、補助コンパレータ１４０Ａは、図１４に示す補助コンパレータ１４０Ａと同様であり、コンパレータ１２０に対して＋０．７５ＬＳＢのオフセットを有する。

このような２つの補助コンパレータ１３０、１４０Ａを用いた場合に、最終ステップの１ステップ手前でコンパレータ１２０の基準電圧がＶｒ（ｎ）になり、最終ステップでコンパレータ１２０の基準電圧がＶｒ（ｎ＋１）になったとする。なお、基準電圧Ｖｒ（ｎ）とＶｒ（ｎ＋１）との差は１ＬＳＢであるとする。

コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０Ａの基準電圧ＶｒＤ１は、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧がＶｒＤ３よりも高い。

このような場合には、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に、Ｖｒ（ｎ）からＶｒＤ３、ＶｒＤ３からＶｒＤ１、ＶｒＤ１からＶｒ（ｎ＋１）の３階調が得られることになる。

図１４に示すように、コンパレータ１２０に対するオフセットの絶対値が互いに異なる２つの補助コンパレータ１３０、１４０Ａを用いれば、図３に示すＡＤコンバータ１００に比べて、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の１ＬＳＢのうちに、２階調の増大を図ることができ、誤差の検出をより細かく行うことができる。

以上、実施の形態１によれば、ＤＡＣ１１０のビット数を増やさなくても、ＡＤコンバータ１００がコンパレータ１２０に加えて補助コンパレータ１３０、１４０を含むことにより、ＤＡＣ１１０の１ＬＳＢ未満の階調を判定することができる。

また、補助コンパレータ１３０、１４０によるＡＤ変換をコンパレータ１２０によるＡＤ変換と同時に行うので、変換速度を改善することができる。

＜実施の形態２＞
図１６は、実施の形態２のＡＤコンバータのコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。図１６（Ａ）〜（Ｃ）では、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との電圧差が異なる。なお、ｎは０から１５のうちの任意の自然数である。また、図１６の縦軸に示す数値の単位はＬＳＢである。

また、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）であるときは、ＤＡＣ１１０の残差信号は、１ＬＳＢ未満になっており、ＡＤコンバータのデジタル信号Ｄｏｕｔの最下位のビットを決める段階（最終ステップ）であるとする。

図１６（Ａ）に示す場合は、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧と、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧とが等しく、ともにＶｒＡである。

補助コンパレータ１４０はコンパレータ１２０に対して＋０．５ＬＳＢのオフセットを有しており、補助コンパレータ１３０はコンパレータ１２０に対して−０．５ＬＳＢのオフセットを有している。このため、図１６（Ａ）に示す場合は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の電圧差は、１ＬＳＢである。

また、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときのコンパレータ１２０のデジタル信号は'１'であり、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときのデジタル信号は'０'であるため、入力電圧Ｖｉｎは、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に存在することになる。このため、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の縦軸をグレーで示す。

このような状態では、最終ステップでコンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＡはＶｒ（ｎ）とＶｒ（ｎ＋１）との間にある。このため、最終ステップで補助コンパレータ１３０の出力が'０'になる確率Ｐ０と、'１'になる確率Ｐ１は、ともに５０％である。

また、図１６（Ｂ）では、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧ＶｒＢ１が、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＢ２よりも高い。

この状態は、ＤＡＣ１１０の誤差により、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の電圧差が１ＬＳＢよりも小さくなっており、誤差（Error）が生じている場合である。

また、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときのコンパレータ１２０のデジタル信号は'１'であり、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときのデジタル信号は'０'であるため、入力電圧Ｖｉｎは、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に存在することになる。このため、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の縦軸をグレーで示す。

このような場合には、最終ステップでコンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＢ２はＶｒ（ｎ）とＶｒ（ｎ＋１）との間にある。

そして、最終ステップで補助コンパレータ１３０の出力が'０'になる確率Ｐ０が２０％で、'１'になる確率Ｐ１が８０％であるとする。

この場合には、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の間の（１ＬＳＢに対する）誤差（Error）は、（Ｐ０／Ｐ１−１）×０．５ＬＳＢで求まるため、誤差（Error）は、−０．３７５ＬＳＢとなる。

また、図１６（Ｃ）では、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧ＶｒＣ１が、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＣ２よりも高い。図１６（Ｃ）に示す場合は、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の間の（１ＬＳＢに対する）誤差（Error）が−０．５ＬＳＢより絶対値で大きくなっている場合である。すなわち、誤差（Error）＜−０．５ＬＳＢの場合である。

また、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときのコンパレータ１２０のデジタル信号は'１'であり、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときのデジタル信号は'０'であるため、入力電圧Ｖｉｎは、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間に存在することになる。このため、Ｖｒ（ｎ）とＶｒ（ｎ＋１）との間の縦軸をグレーで示す。

このような場合には、最終ステップでコンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＣ２はＶｒ（ｎ）とＶｒ（ｎ＋１）との間にはなく、Ｖｒ（ｎ）よりも低い。

このような場合には、最終ステップで補助コンパレータ１３０の出力は'１'に固定されてしまい、誤差（Error）が幾つであるのかを検出できない状態になる。すなわち、誤差（Error）＜−０．５ＬＳＢの場合には、誤差（Error）が幾つであるのかを検出できなくなる。

ところで、図１６（Ｃ）に示す場合は、コンパレータ１２０の基準電圧がＶｒ（ｎ）である場合に、コンパレータ１２０のデジタル信号は'１'であり、補助コンパレータ１４０のデジタル信号は'０'である。従って、入力電圧Ｖｉｎは、Ｖｒ（ｎ）と、コンパレータ１２０の基準電圧がＶｒ（ｎ）であるときの補助コンパレータ１４０の基準電圧（Ｖｒ（ｎ）＋０．５ＬＳＢ）との間にあることになる。

このため、実施の形態２では、図１６（Ｃ）に示す状態になった場合には、次のような手法で誤差（Error）を検出する。

図１７は、実施の形態２のＡＤコンバータのコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。

図１７（Ａ）には、ステップＡとして、図１６（Ｃ）と同様に、コンパレータ１２０の基準電圧がＶｒ（ｎ）のときの補助コンパレータ１４０の基準電圧ＶｒＣ１が、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）のときの補助コンパレータ１３０の基準電圧ＶｒＣ２よりも高く、誤差（Error）＜−０．５ＬＳＢの場合を示す。

図１７（Ａ）では、コンパレータ１２０の基準電圧がＶｒ（ｎ）である場合に、コンパレータ１２０のデジタル信号は'１'であり、補助コンパレータ１４０のデジタル信号は'０'である。従って、入力電圧Ｖｉｎは、Ｖｒ（ｎ）と、コンパレータ１２０の基準電圧がＶｒ（ｎ）であるときの補助コンパレータ１４０の基準電圧（Ｖｒ（ｎ）＋０．５ＬＳＢ）との間にあることになる。このため、入力電圧Ｖｉｎがあると考えられるＶｒ（ｎ）からＶｒ（ｎ）＋０．５ＬＳＢの範囲の縦軸をグレーで示す。

最終ステップとなるステップＢでは、コンパレータ１２０の基準電圧Ｖｒ（ｎ＋１）が縦軸のグレーの範囲内にある。

コンパレータ１２０の基準電圧Ｖｒ（ｎ）のときには、コンパレータ１２０のデジタル信号（ＤＵ１）は'１'であり、補助コンパレータ１４０のデジタル信号は'０'である。

このような場合には、最終ステップで、コンパレータ１２０の出力（デジタル信号ＤＵ０）が'０'又は'１'になるため、デジタル信号ＤＵ０が'０'になる確率Ｐ０ａと、'１'になる確率Ｐ１ａとに基づいて、誤差（Error）を検出すればよい。

例えば、Ｐ０ａが７５％で、Ｐ１ａが２５％の場合は、誤差（Error）は、（Ｐ０ａ／Ｐ１ａ−１）×０．５ＬＳＢ＝−０．６２５ＬＳＢとなる。この手法を用いれば、誤差（Error）が−０．５ＬＳＢ＜誤差（Error）≦−１ＬＳＢの場合において、誤差（Error）を検出することができる。

なお、ステップＡは、最終ステップＢの１つ手前のステップでもよく、最終ステップであるステップＢよりも２つ以上前のステップであってもよい。ステップＡが最終ステップであるステップＢよりも２つ以上前のステップである場合は、図１７（Ａ）のステップＡに示すように、コンパレータ１２０のデジタル信号が'１'で、補助コンパレータ１４０のデジタル信号が'０'になった場合に、ステップＢに進行するようにＳＡＲ制御部１５０が制御を行うようにすればよい。

また、ステップＡとステップＢは、順番が逆であってもよい。すなわち、ステップＡが最終ステップの状態で、ステップＢが最終ステップの１つ、又は、２つ以上手前のステップであってもよい。この場合には、ステップＢにおけるコンパレータ１２０のデジタル信号は'０'であり、ステップＡにおけるコンパレータ１２０のデジタル信号は'０'又は'１'になる。

また、図１７（Ｂ）にはさらに誤差（Error）が絶対値で大きくなっている場合を示す。図１７（Ｂ）では、誤差（Error）＜−１ＬＳＢである。

図１７（Ｂ）に示すステップＡでは、コンパレータ１２０の基準電圧がＶｒ（ｎ）である場合に、コンパレータ１２０のデジタル信号は'１'であり、補助コンパレータ１４０のデジタル信号は'０'である。従って、入力電圧Ｖｉｎは、Ｖｒ（ｎ）と、コンパレータ１２０の基準電圧がＶｒ（ｎ）であるときの補助コンパレータ１４０の基準電圧（Ｖｒ（ｎ）＋０．５ＬＳＢ）との間にあることになる。このため、入力電圧Ｖｉｎがあると考えられるＶｒ（ｎ）からＶｒ（ｎ）＋０．５ＬＳＢの範囲の縦軸をグレーで示す。

最終ステップであるステップＢでは、補助コンパレータ１４０の基準電圧（Ｖｒ（ｎ＋１）＋０．５ＬＳＢ）が、縦軸のグレーの範囲内にある。

このような場合には、最終ステップとなるステップＢで、コンパレータ１２０のデジタル信号は'１'に固定されるが、補助コンパレータ１４０の出力（デジタル信号ＤＵ０）が'０'又は'１'になる。このため、補助コンパレータ１４０のデジタル信号が'０'になる確率Ｐ０ｂと、'１'になる確率Ｐ１ｂとに基づいて、誤差（Error）を検出すればよい。

例えば、Ｐ０ｂが２５％で、Ｐ１ｂが７５％の場合は、誤差（Error）は、（Ｐ０ｂ／Ｐ１ｂ−１）×０．５ＬＳＢ＝−１．３７５ＬＳＢとなる。この手法を用いれば、誤差（Error）が−１ＬＳＢ＜誤差（Error）≦−１．５ＬＳＢの場合において、誤差（Error）を検出することができる。

また、誤差（Error）が−１．５ＬＳＢより絶対値で大きくなっている場合、すなわち、誤差（Error）＜−１．５ＬＳＢの場合は、次のようにして誤差（Error）を検出することができる。

なお、ステップＡは、最終ステップＢの１つ手前のステップでもよく、最終ステップであるステップＢよりも２つ以上前のステップであってもよい。ステップＡが最終ステップであるステップＢよりも２つ以上前のステップである場合は、図１７（Ｂ）のステップＡに示すように、コンパレータ１２０のデジタル信号が'１'で、補助コンパレータ１４０のデジタル信号が'０'になった場合に、ステップＢに進行するようにＳＡＲ制御部１５０が制御を行うようにすればよい。

また、ステップＡとステップＢは、順番が逆であってもよい。すなわち、ステップＡが最終ステップの状態で、ステップＢが最終ステップの１つ、又は、２つ以上手前のステップであってもよい。この場合には、ステップＢにおける補助コンパレータ１４０のデジタル信号は'０'であり、ステップＡにおける補助コンパレータ１４０のデジタル信号は'０'又は'１'になる。

以上、図１７（Ａ）、（Ｂ）に示す場合は、ＤＡＣ１１０が含む誤差の絶対値が、コンパレータ１２０に対する補助コンパレータ１３０、１４０のオフセットの絶対値よりも大きい場合に、コンパレータ１２０のデジタル信号に基づいて導出される各ビットの誤差を用いて、デジタル信号Ｄｏｕｔを補正することになる。

図１８は、実施の形態２のＡＤコンバータのコンパレータ１２０、補助コンパレータ１３０、１４０の基準電圧と、デジタル信号との関係を模式的に示す図である。

図１８には、誤差（Error）＜−１．５ＬＳＢの場合を示す。

図１８において、ステップＡでは、コンパレータ１２０の基準電圧がＶｒ（ｎ）である場合に、コンパレータ１２０のデジタル信号が'０'で、補助コンパレータ１３０のデジタル信号が'１'であるとする。すなわち、入力電圧Ｖｉｎは、Ｖｒ（ｎ）と、Ｖｒ（ｎ）−０．５ＬＳＢとの間にあるため、この範囲の縦軸をグレーで示す。

また、誤差（Error）＜−１．５ＬＳＢであって図１８に示すような場合には、コンパレータ１２０の基準電圧がＶｒ（ｎ＋１）になる最終ステップとなるステップＢにおいて、コンパレータ１２０及び補助コンパレータ１３０のデジタル信号は、ともに'１'になる。

しかしながら、この場合に、ステップＢでは補助コンパレータ１４０のデジタル信号は'０'又は'１'になる。

従って、誤差（Error）＜−１．５ＬＳＢで、コンパレータ１２０の基準電圧がＶｒ（ｎ）である場合に、コンパレータ１２０のデジタル信号が'０'で、補助コンパレータ１３０のデジタル信号が'１'である場合には、ステップＢで補助コンパレータ１４０のデジタル信号が'０'になる確率Ｐ０ｃと、'１'になる確率Ｐ１ｃとに基づいて、誤差（Error）を検出すればよい。

例えば、Ｐ０ｃが５０％で、Ｐ１ｃが５０％の場合は、誤差（Error）は、−Ｐ１ｃ×０．５ＬＳＢ−１．５ＬＳＢ＝−１．７５ＬＳＢとなる。この手法を用いれば、誤差（Error）が−２．０ＬＳＢ≦誤差（Error）＜−１．５ＬＳＢの場合において、誤差（Error）を検出することができる。

なお、ステップＡは、最終ステップＢの１つ手前のステップでもよく、最終ステップであるステップＢよりも２つ以上前のステップであってもよい。ステップＡが最終ステップであるステップＢよりも２つ以上前のステップである場合は、図１８のステップＡに示すように、コンパレータ１２０のデジタル信号が'０'で、補助コンパレータ１３０のデジタル信号が'１'になった場合に、ステップＢに進行するようにＳＡＲ制御部１５０が制御を行うようにすればよい。

また、ステップＡとステップＢは、順番が逆であってもよい。すなわち、ステップＡが最終ステップの状態で、ステップＢが最終ステップの１つ、又は、２つ以上手前のステップであってもよい。この場合には、ステップＢにおける補助コンパレータ１４０のデジタル信号は'０'であり、ステップＡにおける補助コンパレータ１３０のデジタル信号は'０'又は'１'になる。

以上、図１８に示す場合は、ＤＡＣ１１０が含む誤差の絶対値が、コンパレータ１２０に対する補助コンパレータ１３０、１４０のオフセットの絶対値よりも大きい場合に、コンパレータ１２０のデジタル信号が固定値になる場合は、補助コンパレータ１３０、１４０のうち、デジタル信号が非固定値となる方のデジタル信号に基づいて導出される各ビットの誤差を用いて、デジタル信号Ｄｏｕｔを補正することになる。

また、以上では、コンパレータ１２０と２つの補助コンパレータ１３０、１４０とを用いて誤差の検出を行う形態について説明したが、次のようにすれば、補助コンパレータを１つに削減して、ＡＤ変換を行うことができる。

図１９は、実施の形態２の変形例のＡＤコンバータのコンパレータ１２０及び補助コンパレータ１３０の基準電圧と、デジタル信号との関係を模式的に示す図である。

実施の形態２の変形例のＡＤコンバータは、コンパレータ１２０と補助コンパレータ１３０を含み、補助コンパレータ１４０は含まない。

まず、図１９（Ａ）では、誤差（Error）は、誤差（Error）＜−０．５ＬＳＢである場合について説明する。誤差（Error）が誤差（Error）＜−０．５ＬＳＢであることは、図１６（Ｃ）に示す場合と同様に、最終ステップで補助コンパレータ１３０のデジタル信号が'１'に固定されることによって判別することが可能である。図１６（Ｃ）に示す状態が生じていることは、補助コンパレータ１４０を含まない実施の形態２の変形例のＡＤコンバータでも同様に判別可能である。

例えば、図１９（Ａ）において、ステップＡでコンパレータ１２０の基準電圧がＶｒ（ｎ）であるときに、コンパレータ１２０のデジタル信号が'０'であり、補助コンパレータ１３０のデジタル信号が'１'であるとする。

この場合には、入力電圧Ｖｉｎは、Ｖｒ（ｎ）とＶｒ（ｎ）−０．５ＬＳＢとの間にあると考えられるため、Ｖｒ（ｎ）とＶｒ（ｎ）−０．５ＬＳＢとの間の縦軸をグレーで示す。

ここで、ステップＡが最終ステップの１つ前のステップであるとすると、ステップＡでコンパレータ１２０のデジタル信号が'０'になると、通常はスイッチφ１（図３参照）を−Ｖｒに接続して、次のステップＢにおいて、基準電圧Ｖｒ（ｎ）よりも低い入力電圧Ｖｉｎのレベルを判定する。

しかしながら、実施の形態２の変形例では、このような場合に、ＳＡＲ制御部１５０がスイッチφ１をＶｒに接続する。すなわち、ステップＡでのコンパレータ１２０のデジタル出力が'１'であったように取り扱い、スイッチφ１をＶｒに接続する。

この結果、最終ステップであるステップＢでＤＡＣ１１０が出力する基準電圧（コンパレータ１２０に入力される基準電圧がＶｒ（ｎ＋１））は、ステップＡでのコンパレータ１２０の基準電圧がＶｒ（ｎ）よりも上昇し、図１９（Ａ）に示すようになる。

このようにステップＢにおいてコンパレータ１２０の基準電圧Ｖｒ（ｎ+１）が設定されると、基準電圧がＶｒ（ｎ＋１）はグレーの電圧領域から外れるため、コンパレータ１２０のデジタル信号は'０'になる。

また、このとき、補助コンパレータ１３０のデジタル信号は、'０'又は'１'になる。これは、誤差（Error）＜−０．５ＬＳＢであるため、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の電圧差は０．５ＬＳＢ未満であるためである。

従って、最終ステップで補助コンパレータ１３０のデジタル信号が'０'になる確率Ｐ０ｄと、'１'になる確率Ｐ１ｄとに基づいて、誤差（Error）を検出すればよい。

例えば、Ｐ０ｄが７５％で、Ｐ１ｄが２５％の場合は、誤差（Error）は、Ｐ０ｄ×０．５ＬＳＢ−１ＬＳＢ＝−０．６２５ＬＳＢとなる。この手法を用いれば、誤差（Error）が−１．０ＬＳＢ＜誤差（Error）＜−０．５ＬＳＢの場合において、誤差（Error）を検出することができる。

なお、ステップＡは、最終ステップＢの１つ手前のステップでもよく、最終ステップであるステップＢよりも２つ以上前のステップであってもよい。ステップＡが最終ステップであるステップＢよりも２つ以上前のステップである場合は、図１９（Ａ）のステップＡに示すように、コンパレータ１２０のデジタル信号が'０'で、補助コンパレータ１３０のデジタル信号が'１'になった場合に、ステップＢに進行するようにＳＡＲ制御部１５０が制御を行うようにすればよい。

また、補助コンパレータ１３０の代わりに、補助コンパレータ１４０を含む場合は、ステップＡとステップＢの順番が逆の場合に判定を行うことができる。すなわち、ステップＡが最終ステップの状態で、ステップＢが最終ステップの１つ、又は、２つ以上手前のステップであってもよい。この場合には、ステップＢにおける補助コンパレータ１４０のデジタル信号は'０'であり、コンパレータ１２０のデジタル信号が'１'である。また、ステップＡにおけるコンパレータ１２０のデジタル信号は'１'であり、補助コンパレータ１４０のデジタル信号は'０'又は'１'になる。

また、図１９（Ｂ）では、−１．５ＬＳＢ＜誤差（Error）≦−１ＬＳＢである場合について説明する。図１９（Ｂ）に示す判定手法は、図１９（Ａ）において、補助コンパレータ１３０のデジタル信号が'０'になる確率Ｐ０ｄ＝０の場合（すなわち、補助コンパレータ１３０のデジタル信号が'１'に固定された場合）に行う判定手法である。

図１９（Ｂ）に示すステップＡでは、図１９（Ａ）と同様に、コンパレータ１２０の基準電圧がＶｒ（ｎ）であるときに、コンパレータ１２０のデジタル信号が'０'であり、補助コンパレータ１３０のデジタル信号が'１'であるとする。

この場合には、入力電圧Ｖｉｎは、Ｖｒ（ｎ）とＶｒ（ｎ）−０．５ＬＳＢとの間にあると考えられるため、Ｖｒ（ｎ）とＶｒ（ｎ）−０．５ＬＳＢとの間の縦軸をグレーで示す。

次に、最終ステップであるステップＢでは、ＳＡＲ制御部１５０がスイッチφ１（図３参照）を通常通り−Ｖｒに接続する。これにより、ＤＡＣ１１０が出力する基準電圧（コンパレータ１２０に入力する基準電圧Ｖｒ（ｎ＋１））はＶｒ（ｎ）よりも低下する。

このとき、−１．５ＬＳＢ＜誤差（Error）であれば、コンパレータ１２０の基準電圧Ｖｒ（ｎ＋１）はグレーの電圧領域の中に入るため、コンパレータ１２０のデジタル信号が'０'になる確率Ｐ０ｅと、'１'になる確率Ｐ１ｅとを用いて誤差（Error）を検出することができる。

例えば、Ｐ０ｅが２０％で、Ｐ１ｅが８０％の場合は、誤差（Error）は、−Ｐ１ｅ×０．５ＬＳＢ−１ＬＳＢ＝−１．３７５ＬＳＢとなる。この手法を用いれば、誤差（Error）が−１．５ＬＳＢ＜誤差（Error）≦−１．０ＬＳＢの場合において、誤差（Error）を検出することができる。すなわち、Ｖｒ（ｎ）とＶｒ（ｎ＋１）の上下関係が逆転した場合においても、誤差（Error）を検出することができる。

なお、ステップＡは、最終ステップＢの１つ手前のステップでもよく、最終ステップであるステップＢよりも２つ以上前のステップであってもよい。ステップＡが最終ステップであるステップＢよりも２つ以上前のステップである場合は、図１９（Ｂ）のステップＡに示すように、コンパレータ１２０のデジタル信号が'０'で、補助コンパレータ１３０のデジタル信号が'１'になった場合に、ステップＢに進行するようにＳＡＲ制御部１５０が制御を行うようにすればよい。

また、補助コンパレータ１３０の代わりに、補助コンパレータ１４０を含む場合は、ステップＡとステップＢの順番が逆の場合に判定を行うことができる。すなわち、ステップＡが最終ステップの状態で、ステップＢが最終ステップの１つ、又は、２つ以上手前のステップであってもよい。この場合には、ステップＢにおける補助コンパレータ１４０のデジタル信号は'０'又は'１'であり、コンパレータ１２０のデジタル信号が'１'である。また、ステップＡにおける補助コンパレータ１４０のデジタル信号は'０'であり、コンパレータ１２０のデジタル信号は'０'又は'１'になる。

図１９に示す場合は、コンパレータ１２０のデジタル信号と、補助コンパレータ１３０のデジタル信号とが異なる場合には、ＳＡＲ制御部１５０は、コンパレータ１２０のデジタル信号とは異なる二値信号をＤＡＣ１１０に入力する。そして、出力補正部１７０は、ＳＡＲ制御部１５０がコンパレータ１２０のデジタル信号とは異なる二値信号をＤＡＣ１１０に入力した結果、コンパレータ１２０から出力されるデジタル信号を用いて、デジタル信号Ｄｏｕｔを補正することになる。

以上、本発明の例示的な実施の形態１、２のＡＤコンバータ、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部と、
前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力するメイン比較部と、
前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力するサブ比較部と
を含む、ＡＤコンバータ。
（付記２）
前記サブ比較部は、
前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の負のオフセットを有する第１サブ比較部と、
前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の正のオフセットを有する第２サブ比較部と
を有する、付記１記載のＡＤコンバータ。
（付記３）
前記第２サブ比較部の前記正のオフセットと、前記第１サブ比較部の前記負のオフセットは、絶対値が等しい、又は、絶対値が異なる、付記２記載のＡＤコンバータ。
（付記４）
前記サブ比較部は、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の負のオフセットであって、前記第１サブ比較部のオフセットとは異なるオフセットを有する第３サブ比較部をさらに有する、付記２又は３記載のＡＤコンバータ。
（付記５）
前記サブ比較部は、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の正のオフセットであって、前記第２サブ比較部のオフセットとは異なるオフセットを有する第４サブ比較部をさらに有する、付記２乃至４のいずれか一項記載のＡＤコンバータ。
（付記６）
前記第２比較結果に基づき、前記オフセットを設定するオフセット制御部をさらに含む、付記１乃至５のいずれか一項記載のＡＤコンバータ。
（付記７）
前記オフセット制御部は、前記サブ比較部の第２比較結果を表す二値信号の第１信号と第２信号をカウントするカウンタを有し、前記カウンタでの前記第１信号と前記第２信号が所定の割合になるように、前記オフセットを設定する、付記６記載のＡＤコンバータ。
（付記８）
前記オフセット制御部は、通常のＡＤ変換処理中においても、前記カウンタで前記第１信号と前記第２信号をカウントし、前記カウンタでの前記第１信号と前記第２信号が所定の割合になるように、前記オフセットを設定する、付記７記載のＡＤコンバータ。
（付記９）
前記第１比較結果を表す二値信号を前記ＤＡ変換部に入力するとともに、前記第１比較結果を表す二値信号によって構築され、前記ＤＡ変換部の変換結果を表すデジタル信号を出力する逐次制御部をさらに含む、付記１乃至８のいずれか一項記載のＡＤコンバータ。
（付記１０）
前記逐次制御部は、ＡＤ変換における最終ステップの前のステップまでは、前記サブ比較部をオフにする、付記９記載のＡＤコンバータ。
（付記１１）
前記サブ比較部が出力する前記第２比較結果を表す二値信号に基づき、前記逐次制御部が出力するデジタル信号を補正する補正部をさらに含む、付記９又は１０記載のＡＤコンバータ。
（付記１２）
前記補正部は、前記第２比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、付記１１記載のＡＤコンバータ。
（付記１３）
所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部と、
前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力するメイン比較部と、
前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の負のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力する第１サブ比較部と、
前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の正のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力する第２サブ比較部と、
前記第１比較結果を表す二値信号を前記ＤＡ変換部に入力するとともに、前記第１比較結果を表す二値信号によって構築され、前記ＤＡ変換部の変換結果を表すデジタル信号を出力する逐次制御部と、
前記第１サブ比較部又は前記第２サブ比較部が出力する前記第２比較結果を表す二値信号に基づき、前記逐次制御部が出力するデジタル信号を補正する補正部と
を含み、
前記補正部は、前記ＤＡ変換部が含む誤差が絶対値で前記オフセットよりも大きい場合に、前記メイン比較部の前記第１比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、ＡＤコンバータ。
（付記１４）
前記補正部は、前記ＤＡ変換部が含む誤差が絶対値で前記オフセットよりも大きく、前記メイン比較部の前記第１比較結果が固定値になる場合は、前記第１サブ比較部又は前記第２サブ比較部のうち、前記第２比較結果が非固定値となるサブ比較部の第２比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、付記１３記載のＡＤコンバータ。
（付記１５）
所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部と、
前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力するメイン比較部と、
前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力するサブ比較部と、
前記第１比較結果を表す二値信号を前記ＤＡ変換部に入力するとともに、前記第１比較結果を表す二値信号によって構築され、前記ＤＡ変換部の変換結果を表すデジタル信号を出力する逐次制御部と、
前記サブ比較部が出力する前記第２比較結果を表す二値信号に基づき、前記逐次制御部が出力するデジタル信号を補正する補正部と
を含み、
前記メイン比較部の第１比較結果を表す二値信号と、前記サブ比較部の第２比較結果を表す二値信号とが異なる場合には、前記逐次制御部は、前記メイン比較部の第１比較結果を表す二値信号とは異なる二値信号を前記ＤＡ変換部に入力し、
前記補正部は、前記逐次制御部が前記メイン比較部の第１比較結果を表す二値信号とは異なる二値信号を前記ＤＡ変換部に入力した結果、前記メイン比較部から出力される第１比較結果を表す二値信号を用いて、前記デジタル信号を補正する、ＡＤコンバータ。
（付記１６）
前記補正部は、前記ＤＡ変換部が含む誤差が絶対値で前記オフセットよりも大きく、前記サブ比較部の前記第２比較結果が固定値になる場合は、前記メイン比較部の第１比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、付記１５記載のＡＤコンバータ。
（付記１７）
付記１乃至１６のいずれか一項記載のＡＤコンバータと、
前記ＡＤコンバータによってデジタル変換されたデジタル信号を処理する処理部と
を含む、電子装置。

１００ ＡＤコンバータ
１１０ ＤＡＣ
１２０ コンパレータ
１３０、１４０ 補助コンパレータ
１５０ ＳＡＲ制御部
１６０ 閾値制御部
１７０ 出力補正部

Claims (17)

1. 所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部と、
   前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力するメイン比較部と、
   前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力するサブ比較部と
   を含む、ＡＤコンバータ。
2. 前記サブ比較部は、
   前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の負のオフセットを有する第１サブ比較部と、
   前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の正のオフセットを有する第２サブ比較部と
   を有する、請求項１記載のＡＤコンバータ。
3. 前記第２サブ比較部の前記正のオフセットと、前記第１サブ比較部の前記負のオフセットは、絶対値が等しい、又は、絶対値が異なる、請求項２記載のＡＤコンバータ。
4. 前記サブ比較部は、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の負のオフセットであって、前記第１サブ比較部のオフセットとは異なるオフセットを有する第３サブ比較部をさらに有する、請求項２又は３記載のＡＤコンバータ。
5. 前記サブ比較部は、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の正のオフセットであって、前記第２サブ比較部のオフセットとは異なるオフセットを有する第４サブ比較部をさらに有する、請求項２乃至４のいずれか一項記載のＡＤコンバータ。
6. 前記第２比較結果に基づき、前記オフセットを設定するオフセット制御部をさらに含む、請求項１乃至５のいずれか一項記載のＡＤコンバータ。
7. 前記オフセット制御部は、前記サブ比較部の第２比較結果を表す二値信号の第１信号と第２信号をカウントするカウンタを有し、前記カウンタでの前記第１信号と前記第２信号が所定の割合になるように、前記オフセットを設定する、請求項６記載のＡＤコンバータ。
8. 前記オフセット制御部は、通常のＡＤ変換処理中においても、前記カウンタで前記第１信号と前記第２信号をカウントし、前記カウンタでの前記第１信号と前記第２信号が所定の割合になるように、前記オフセットを設定する、請求項７記載のＡＤコンバータ。
9. 前記第１比較結果を表す二値信号を前記ＤＡ変換部に入力するとともに、前記第１比較結果を表す二値信号によって構築され、前記ＤＡ変換部の変換結果を表すデジタル信号を出力する逐次制御部をさらに含む、請求項１乃至８のいずれか一項記載のＡＤコンバータ。
10. 前記逐次制御部は、ＡＤ変換における最終ステップの前のステップまでは、前記サブ比較部をオフにする、請求項９記載のＡＤコンバータ。
11. 前記サブ比較部が出力する前記第２比較結果を表す二値信号に基づき、前記逐次制御部が出力するデジタル信号を補正する補正部をさらに含む、請求項９又は１０記載のＡＤコンバータ。
12. 前記補正部は、前記第２比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、請求項１１記載のＡＤコンバータ。
13. 所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部と、
    前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力するメイン比較部と、
    前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の負のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力する第１サブ比較部と、
    前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満の正のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力する第２サブ比較部と、
    前記第１比較結果を表す二値信号を前記ＤＡ変換部に入力するとともに、前記第１比較結果を表す二値信号によって構築され、前記ＤＡ変換部の変換結果を表すデジタル信号を出力する逐次制御部と、
    前記第１サブ比較部又は前記第２サブ比較部が出力する前記第２比較結果を表す二値信号に基づき、前記逐次制御部が出力するデジタル信号を補正する補正部と
    を含み、
    前記補正部は、前記ＤＡ変換部が含む誤差が絶対値で前記オフセットよりも大きい場合に、前記メイン比較部の前記第１比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、ＡＤコンバータ。
14. 前記補正部は、前記ＤＡ変換部が含む誤差が絶対値で前記オフセットよりも大きく、前記メイン比較部の前記第１比較結果が固定値になる場合は、前記第１サブ比較部又は前記第２サブ比較部のうち、前記第２比較結果が非固定値となるサブ比較部の第２比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、請求項１３記載のＡＤコンバータ。
15. 所定階調数分の変換段を有し、前記変換段でデジタル信号をアナログ変換して得るアナログ信号を出力するＤＡ変換部と、
    前記ＤＡ変換部の出力側に接続され、前記ＤＡ変換部が出力するアナログ信号と所定の基準レベルとの第１比較結果を表す二値信号を出力するメイン比較部と、
    前記ＤＡ変換部の出力側に接続され、前記メイン比較部に対して前記ＤＡ変換部の量子化単位未満のオフセットを有し、前記ＤＡ変換部が出力するアナログ信号と前記所定の基準レベルとの第２比較結果を表す二値信号を出力するサブ比較部と、
    前記第１比較結果を表す二値信号を前記ＤＡ変換部に入力するとともに、前記第１比較結果を表す二値信号によって構築され、前記ＤＡ変換部の変換結果を表すデジタル信号を出力する逐次制御部と、
    前記サブ比較部が出力する前記第２比較結果を表す二値信号に基づき、前記逐次制御部が出力するデジタル信号を補正する補正部と
    を含み、
    前記メイン比較部の第１比較結果を表す二値信号と、前記サブ比較部の第２比較結果を表す二値信号とが異なる場合には、前記逐次制御部は、前記メイン比較部の第１比較結果を表す二値信号とは異なる二値信号を前記ＤＡ変換部に入力し、
    前記補正部は、前記逐次制御部が前記メイン比較部の第１比較結果を表す二値信号とは異なる二値信号を前記ＤＡ変換部に入力した結果、前記メイン比較部から出力される第１比較結果を表す二値信号を用いて、前記デジタル信号を補正する、ＡＤコンバータ。
16. 前記補正部は、前記ＤＡ変換部が含む誤差が絶対値で前記オフセットよりも大きく、前記サブ比較部の前記第２比較結果が固定値になる場合は、前記メイン比較部の第１比較結果を表す二値信号に基づいて導出される各ビットの誤差を用いて、前記デジタル信号を補正する、請求項１５記載のＡＤコンバータ。
17. 請求項１乃至１６のいずれか一項記載のＡＤコンバータと、
    前記ＡＤコンバータによってデジタル変換されたデジタル信号を処理する処理部と
    を含む、電子装置。

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