JP5708275B2 - Ａｄコンバータ、及び、電子装置 - Google Patents

Description

本発明は、ＡＤコンバータ、及び、電子装置に関する。

従来より、第１のＡＤ（Analog/Digital）変換部、増幅部、及び第２のＡＤ変換部を含むＡＤコンバータがあった。

第１のＡＤ変換部は、ＤＡ（Digital/Analog）変換部と比較部と有する。ＤＡ変換部は、アナログ入力信号をサンプリングし、アナログ入力信号と逐次比較するための比較信号を生成するとともに、アナログ入力信号及び比較信号の差分信号を生成する。比較部は、比較信号と基準値とを比較して上位ビットを示す第１デジタル信号を生成する。

増幅部は、差分信号を増幅して残差信号を生成する。また、第２のＡＤ変換部は、残差信号をサンプリングし、下位ビットを示す第２デジタル信号を生成する。

特開２００９−１６４９１４号公報

従来のＡＤコンバータにおいて、第１のＡＤ変換部の比較部にオフセット電圧がある場合は、第１デジタル信号の変換精度には第１のＡＤ変換部の比較部のオフセット電圧による影響が生じる。

また、第１のＡＤ変換部の比較部に加えて増幅部にもオフセット電圧がある場合は、第２デジタル信号の変換精度には、第１のＡＤ変換部の比較部のオフセット電圧と、増幅部のオフセット電圧とによる影響が生じる。

このため、第１デジタル信号と第２デジタル信号の変換精度に差が生じ、ＡＤコンバータの変換精度が低下するという問題があった。

そこで、変換精度の高いＡＤコンバータ、及び、電子装置を提供することを目的とする。

本発明の実施の形態のＡＤコンバータは、第１ビット数分の第１キャパシタを有し、前記第１キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第１ＤＡ変換部と、第２ビット数分の第２キャパシタを有し、前記第２キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第２ＤＡ変換部と、前記第２キャパシタを負帰還とし、前記第１ＤＡ変換部が出力する残差信号を前記第１キャパシタと前記第２キャパシタの容量比に基づき増幅して前記第２ＤＡ変換部に転送する増幅部と、前記増幅部の出力側に接続され、前記第１ＤＡ変換部が出力する残差信号と所定の基準レベルとの第１比較結果と、前記第２ＤＡ変換部が出力する残差信号と前記所定の基準レベルとの第２比較結果とを表す二値信号を出力する比較部と、前記第１比較結果を表す二値信号を前記第１ＤＡ変換部に入力するとともに、前記第２比較結果を表す二値信号を前記第２ＤＡ変換部に入力する逐次制御部とを有する。

変換精度の高いＡＤコンバータ、及び、電子装置を提供することができる。

比較例のＡＤコンバータを示すブロック図である。 図１に示す比較例のＡＤコンバータ１の回路構成を示す図である。 比較例のＡＤコンバータ１の動作を示すタイミングチャートである。 比較例のＡＤコンバータ１のｐｈａｓｅ１における各スイッチのオン／オフの状態と、信号の流れとを示す図である。 比較例のＡＤコンバータ１のｐｈａｓｅ２における各スイッチのオン／オフの状態と、信号の流れとを示す図である。 比較例のＡＤコンバータ１のｐｈａｓｅ３における各スイッチのオン／オフの状態と、信号の流れとを示す図である。 比較例のＡＤコンバータ１の上位変換段での逐次比較動作における電圧Ｖａの遷移と、基準レベルとの関係を表すタイミングチャートである。 比較例のＡＤコンバータ１の分解能を３ビットとし、アナログ入力電圧ＶＩＮに対して得られる８段階のコードとの例示的な関係を示す図である。 実施の形態１のＡＤコンバータ１００を含む携帯電話端末機５００を示す図である。 実施の形態１のＡＤコンバータ１００の回路構成を示す図である。 実施の形態１のＡＤコンバータ１００の動作を示すタイミングチャートである。 実施の形態１のＡＤコンバータ１００のｐｈａｓｅ１における各スイッチのオン／オフの状態と、信号の流れとを示す図である。 実施の形態１のＡＤコンバータ１００のｐｈａｓｅ２における各スイッチのオン／オフの状態と、信号の流れとを示す図である。 実施の形態１のＡＤコンバータ１００のｐｈａｓｅ３における各スイッチのオン／オフの状態と、信号の流れとを示す図である。 実施の形態１のＡＤコンバータ１００の上位変換段での逐次比較動作における電圧Ｖａの遷移と、基準レベルとの関係を表すタイミングチャートである。 実施の形態２のＡＤコンバータ２００の回路構成を示す図である。 実施の形態２のＡＤコンバータ２００のｐｈａｓｅ３における各スイッチのオン／オフの状態と、信号の流れとを示す図である。

以下、本発明のＡＤコンバータ、及び、電子装置を適用した実施の形態について説明する。

実施の形態のＡＤコンバータについて説明する前に、まず、図１乃至図７を用いて、比較例のＡＤコンバータの問題点について説明する。

＜比較例＞
図１は、比較例のＡＤコンバータを示すブロック図である。

比較例のＡＤコンバータ１は、容量ＤＡＣ（Digital to Analog Converter）１０、サブＡＤＣ（Analog to Digital Converter）２０、ＳＡＲ（Successive Approximation
Resister：逐次比較型）制御部３０、スイッチφＨ、増幅部４０、容量ＤＡＣ５０、サブＡＤＣ６０、及びＳＡＲ制御部７０を含む。比較例のＡＤコンバータ１は、パイプライン型のＡＤコンバータである。

容量ＤＡＣ１０、サブＡＤＣ２０、及びＳＡＲ制御部３０は、ＡＤコンバータ１の上位変換段の一例であり、容量ＤＡＣ５０、サブＡＤＣ６０、及びＳＡＲ制御部７０は、ＡＤコンバータ１の下位変換段の一例である。

容量ＤＡＣ１０は、第１ビット数分の第１キャパシタを有する。容量ＤＡＣ１０は、入力電圧をサンプリングして第１キャパシタで保持する。容量ＤＡＣ１０は、第１キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する。

サブＡＤＣ２０は、容量ＤＡＣ１０から出力される残差信号を所定の基準レベル（ここでは“０”）と比較し、比較結果を表す二値信号（デジタル信号）をＳＡＲ制御部３０に入力する。サブＡＤＣ２０が出力するデジタル信号は、容量ＤＡＣ１０に含まれる各ビットの変換値を表す。

ＳＡＲ制御部３０は、内部にレジスタを有し、サブＡＤＣ２０から入力されるデジタル信号をレジスタで保持するとともに、容量ＤＡＣ１０に入力する。

ＡＤコンバータ１は、容量ＤＡＣ１０の上位ビットから１ビットずつ順番に変換値を決定しながら残差をゼロに漸近させ、サブＡＤＣ２０で変換値を決定し、決定した変換値をＳＡＲ制御部３０で１ビットずつ保持し、次のビットの変換値を決めるために、確定した変換値を容量ＤＡＣ１０に入力する。

このような動作が第１ビット数分繰り返し行われることにより、第１ビット数分の変換値が決定する。例えば、第１ビット数が３ビットであれば、上述の変換値を決定するための動作が３回繰り返され、３ビットの変換値が決定する。

スイッチφＨは、容量ＤＡＣ１０と増幅部４０との間に挿入されており、容量ＤＡＣ１０の残差信号を増幅部４０で増幅して容量ＤＡＣ５０に転送する際にオンにされる。スイッチφＨのオン／オフの制御については、図２を用いて後述する。

増幅部４０は、上位変換段で決定された第１ビット数分の変換値によって確定する容量ＤＡＣ１０の残差信号を増幅して、下位変換段の容量ＤＡＣ５０に入力する。

容量ＤＡＣ５０は、第２ビット数分の第２キャパシタを有する。容量ＤＡＣ５０は、増幅部４０によって増幅された残差信号をサンプリングして第２キャパシタで保持する。容量ＤＡＣ５０は、第２キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する。

サブＡＤＣ６０は、容量ＤＡＣ５０から出力される残差信号を所定の基準レベル（ここでは“０”）と比較し、比較結果を表す二値信号（デジタル信号）をＳＡＲ制御部７０に入力する。サブＡＤＣ６０が出力するデジタル信号は、容量ＤＡＣ５０に含まれる各ビットの変換値を表す。

ＳＡＲ制御部７０は、内部にレジスタを有し、サブＡＤＣ６０から入力されるデジタル信号をレジスタで保持するとともに、容量ＤＡＣ５０に入力する。

ＡＤコンバータ１は、容量ＤＡＣ５０の上位ビットから１ビットずつ順番に変換値を決定しながら残差をゼロに漸近させ、サブＡＤＣ６０で変換値を決定し、決定した変換値をＳＡＲ制御部７０で１ビットずつ保持し、次のビットの変換値を決めるために、確定した変換値を容量ＤＡＣ５０に入力する。

このような動作が第２ビット数分繰り返し行われることにより、第２ビット数分の変換値が決定する。例えば、第２ビット数が２ビットであれば、上述の変換値を決定するための動作が２回繰り返され、２ビットの変換値が決定する。

以上のような動作を行うことにより、比較例のＡＤコンバータ１は、入力信号を上位３ビットの変換値と、下位２ビットの変換値とを合わせた５ビットのデジタル値に変換する。

次に、図２乃至図７を用いて、比較例のＡＤコンバータ１の構成及び動作について詳細に説明する。図２乃至図７では、容量ＤＡＣ１０の第１ビット数は３ビットであり、容量ＤＡＣ５０の第２ビット数は２ビットであるものとして説明を行う。

図２は、図１に示す比較例のＡＤコンバータ１の回路構成を示す図である。

図２に示すＡＤコンバータ１は、容量ＤＡＣ１０、サブＡＤＣ２０、ＳＡＲ制御部３０、増幅部４０、容量ＤＡＣ５０、サブＡＤＣ６０、及びＳＡＲ制御部７０に加えて、後述する各スイッチ等のオン／オフの切替制御等を行う制御部８０を含む。

また、図２に示すＡＤコンバータ１では、サブＡＤＣ２０は、判定結果としてデジタル信号ＤＵ２、ＤＵ１、ＤＵ０をＳＡＲ制御部３０に出力する。

ＳＡＲ制御部３０は、サブＡＤＣ２０から入力されるデジタル信号ＤＵ２、ＤＵ１、ＤＵ０を内部のレジスタに保持するとともに、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０のレベル（“１”又は“０”）に応じて、それぞれ、スイッチφＵ２、φＵ１、及びφＵ０にリファレンス電圧＋ＶＲ又は−ＶＲを入力する。

同様に、サブＡＤＣ６０は、判定結果としてデジタル信号ＤＬ１、ＤＬ０をＳＡＲ制御部７０に出力する。

ＳＡＲ制御部７０は、サブＡＤＣ６０から入力されるデジタル信号ＤＬ１、ＤＬ０を内部のレジスタに保持するとともに、デジタル信号ＤＬ１の信号レベル（“１”又は“０”）に応じて、スイッチφＬ１にリファレンス電圧＋ＶＲ又は−ＶＲを入力する。

ここで、リファレンス電圧＋ＶＲ、−ＶＲは、ＡＤコンバータ１がＡＤ変換に用いるフルスケールレンジの上限（＋ＶＲ）と下限（−ＶＲ）を表す電圧値である。ＡＤコンバータ１は、フルスケールレンジに収まるアナログ入力電圧ＶＩＮを５ビットのデジタル信号に変換する。

容量ＤＡＣ１０は、３ビットの容量ＤＡＣであり、８つのキャパシタＣ１を有する。８つのキャパシタＣ１は、容量ＤＡＣ１０の出力部１０Ａに対して互いに並列に接続されており、すべて同一の静電容量を有する。

８つのキャパシタＣ１は、バイナリウェイト方式で重み付けされており、４つのキャパシタＣ１（４Ｃ１）、２つのキャパシタＣ１（２Ｃ１）、１つのキャパシタＣ１、１つのキャパシタＣ１の合計４つのグループに分けられている。

図２では、回路構成を見やすくするために、最上位ビットの４つのキャパシタＣ１を４Ｃ１と表記して一つのキャパシタの記号で表し、その１ビット下位の２つのキャパシタＣ１を２Ｃ１と表記して一つのキャパシタの記号で表す。

最上位ビットのキャパシタ４Ｃ１は、一端（図２中の左側の端子）に３つのスイッチφＳ、φＪＵ２、及びφＵ２が接続されている。３つのスイッチφＳ、φＪＵ２、及びφＵ２は、キャパシタ４Ｃ１の一端に互いに並列に接続されている。また、キャパシタ４Ｃ１の他端（図２中の右側の端子）は、出力部１０Ａに接続されている。

一端がキャパシタ４Ｃ１に接続されるスイッチφＳにはアナログ入力電圧ＶＩＮが入力され、スイッチφＪＵ２にはリファレンス電圧＋ＶＲが入力される。

スイッチφＵ２にはリファレンス電圧＋ＶＲ又は−ＶＲのうちのいずれか一方が入力される。スイッチφＵ２に入力される電圧は、サブＡＤＣ２０の判定結果であるデジタル信号ＤＵ２の値に応じて決定する。デジタル信号ＤＵ２が“０”である場合は、ＳＡＲ制御部３０は、スイッチφＵ２にリファレンス電圧＋ＶＲを入力し、デジタル信号ＤＵ２が“１”である場合は、ＳＡＲ制御部３０は、スイッチφＵ２にリファレンス電圧−ＶＲを入力する。

なお、キャパシタ４Ｃ１として表す４つの互いに並列に接続されたキャパシタＣ１の各々に対して、３つのスイッチφＳ、φＪＵ２、及びφＵ２が接続される。

最上位ビットから２ビット目に位置するキャパシタ２Ｃ１には、一端（図２中の左側の端子）に４つのスイッチφＳ、φＪＵ１Ａ、φＪＵ１Ｂ、及びφＵ１が接続されている。４つのスイッチφＳ、φＪＵ１Ａ、φＪＵ１Ｂ、及びφＵ１は、キャパシタ２Ｃ１の一端に互いに並列に接続されている。また、キャパシタ２Ｃ１の他端（図２中の右側の端子）は、出力部１０Ａに接続されている。

一端がキャパシタ２Ｃ１に接続されるスイッチφＳにはアナログ入力電圧ＶＩＮが入力され、スイッチφＪＵ１Ａにはリファレンス電圧−ＶＲが入力され、スイッチφＪＵ１Ｂにはリファレンス電圧＋ＶＲが入力される。

スイッチφＵ１にはリファレンス電圧＋ＶＲ又は−ＶＲのうちのいずれか一方が入力される。スイッチφＵ１に入力される電圧は、サブＡＤＣ２０の判定結果であるデジタル信号ＤＵ１の値に応じて決定する。デジタル信号ＤＵ１が“０”である場合は、ＳＡＲ制御部３０は、スイッチφＵ１にリファレンス電圧＋ＶＲを入力し、デジタル信号ＤＵ１が“１”である場合は、ＳＡＲ制御部３０は、スイッチφＵ１にリファレンス電圧−ＶＲを入力する。

なお、キャパシタ２Ｃ１として表す２つの互いに並列に接続されたキャパシタＣ１の各々に対して、４つのスイッチφＳ、φＪＵ１Ａ、φＪＵ１Ｂ、及びφＵ１が接続される。

最下位ビット（最上位ビットから３ビット目）に位置するキャパシタＣ１には、一端（図２中の左側の端子）に４つのスイッチφＳ、φＪＵ０Ａ、φＪＵ０Ｂ、及びφＵ０が接続されている。４つのスイッチφＳ、φＪＵ０Ａ、φＪＵ０Ｂ、及びφＵ０は、キャパシタＣ１の一端に互いに並列に接続されている。また、キャパシタＣ１の他端（図２中の右側の端子）は、出力部１０Ａに接続されている。

一端がキャパシタＣ１に接続されるスイッチφＳにはアナログ入力電圧ＶＩＮが入力され、スイッチφＪＵ０Ａにはリファレンス電圧−ＶＲが入力され、スイッチφＪＵ０Ｂにはリファレンス電圧＋ＶＲが入力される。

スイッチφＵ０にはリファレンス電圧＋ＶＲ又は−ＶＲのうちのいずれか一方が入力される。スイッチφＵ０に入力される電圧は、サブＡＤＣ２０の判定結果であるデジタル信号ＤＵ０の値に応じて決定する。デジタル信号ＤＵ０が“０”である場合は、ＳＡＲ制御部３０は、スイッチφＵ０にリファレンス電圧＋ＶＲを入力し、デジタル信号ＤＵ０が“１”である場合は、ＳＡＲ制御部３０は、スイッチφＵ０にリファレンス電圧−ＶＲを入力する。

図２に符号１０Ｂで示すキャパシタＣ１は、最下位ビットに位置するキャパシタＣ１と同様に、１つのキャパシタＣ１である。この符号１０Ｂで示すキャパシタＣ１には、一端（図２中の左側の端子）に２つのスイッチφＳ及びφＪＵが接続されている。２つのスイッチφＳ及びφＪＵは、キャパシタＣ１の一端に互いに並列に接続されている。また、キャパシタＣ１の他端（図２中の右側の端子）は、出力部１０Ａに接続されている。

一端が符号１０Ｂで示すキャパシタＣ１に接続されるスイッチφＳにはアナログ入力電圧ＶＩＮが入力され、スイッチφＪＵにはリファレンス電圧−ＶＲが入力される。

ここで、上述したように、８つのキャパシタＣ１は、３ビットのバイナリウェイト方式で配列されている。

符号１０Ｂで示すキャパシタＣ１は、８つのキャパシタＣ１から、最上位の４つのキャパシタ４Ｃ１、最上位から２ビット目の２つのキャパシタ２Ｃ１、及び最下位の１つのキャパシタＣ１の合計７つのキャパシタＣ１を除いて１つ余るキャパシタＣ１である。

この符号１０Ｂで示すキャパシタＣ１は、３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０を得る際に、容量ＤＡＣ１０内で電荷のバランスを取るために配列されている。

なお、８つのキャパシタ４Ｃ１、２Ｃ１、Ｃ１、Ｃ１と、出力部１０Ａとの間には、８つのキャパシタ４Ｃ１、２Ｃ１、Ｃ１、Ｃ１の他端（図２中の右側の端子）を接地するためのスイッチφＳが分岐して設けられている。

以上のような容量ＤＡＣ１０は、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の値によって決まる３ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量ＤＡＣ１０の最終的な残差を表す残差信号は、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の値が決まると、容量ＤＡＣ１０の出力部１０Ａの電圧Ｖａとして出力される。

サブＡＤＣ２０は、容量ＤＡＣ１０から出力される残差信号の電圧（容量ＤＡＣ１０の出力部１０Ａの電圧Ｖａ）を所定の基準レベル（０（Ｖ））と比較し、比較結果を表すデジタル信号ＤＵ２、ＤＵ１、ＤＵ０を出力する。

サブＡＤＣ２０は、非反転入力端子が容量ＤＡＣ１０の出力部１０Ａと増幅部４０の入力部４０Ａとに接続され、反転入力端子が接地されている。サブＡＤＣ２０の出力端子はＳＡＲ制御部３０に接続されている。

サブＡＤＣ２０は、制御部８０が容量ＤＡＣ１０内の各スイッチを切り替える際に、容量ＤＡＣ１０の出力部１０Ａの電圧Ｖａを基準レベル（０（Ｖ））と比較することにより、比較結果としてのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０を出力する。デジタル信号ＤＵ２、ＤＵ１、ＤＵ０は、容量ＤＡＣ１０に含まれる各ビットの変換値を表す。

ここでは、一例として、出力部１０Ａの電圧Ｖａが基準レベル（０（Ｖ））より低い場合には、サブＡＤＣ２０はデジタル信号ＤＵ２、ＤＵ１、ＤＵ０の値を“０”に設定することとする。一方、出力部１０Ａの電圧Ｖａが基準レベル（０（Ｖ））以上である場合には、サブＡＤＣ２０はデジタル信号ＤＵ２、ＤＵ１、ＤＵ０の値を“１”に設定することとする。

なお、サブＡＤＣ２０がデジタル信号ＤＵ２、ＤＵ１、ＤＵ０を出力する際のＡＤコンバータ１の動作の詳細については、図３を用いて後述する。

ＳＡＲ制御部３０は、内部にレジスタを有し、サブＡＤＣ２０から入力されるデジタル信号ＤＵ２、ＤＵ１、ＤＵ０をレジスタで保持するとともに、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の信号レベルに応じて、容量ＤＡＣ１０内のスイッチφＵ２、φＵ１、φＵ０に入力する電圧値を設定する。

なお、ＳＡＲ制御部３０がスイッチφＵ２、φＵ１、φＵ０に入力する電圧値を設定する際の動作の詳細については、図３を用いて後述する。

増幅部４０は、入力部４０Ａが容量ＤＡＣ１０の出力部１０Ａに接続され、出力部４０Ｂが容量ＤＡＣ５０の入力部５０Ａに接続されている。

増幅部４０は、スイッチφＨ、増幅回路４１、及び２つのスイッチφＲを有する。スイッチφＨは、入力部４０Ａと増幅回路４１の入力端子との間に挿入されている。

増幅回路４１は、オペアンプ４２と、互いに並列に接続される４つのキャパシタＣ２を有する。ここでは、回路構成を見やすくするために、４つのキャパシタＣ２を４Ｃ２と表記して一つのキャパシタの記号で表す。

増幅部４０に含まれるスイッチφＨと、キャパシタ４Ｃ２の左側の端子とは、オペアンプ４２の反転入力端子に接続されている。オペアンプ４２の非反転入力端子は、接地されている。

キャパシタ４Ｃ２は、オペアンプ４２の反転入力端子と出力端子の間に並列に接続されている。また、キャパシタ４Ｃ２の両端には、キャパシタ４Ｃ２をリセットさせる際にオンにされる２つのスイッチφＲの一端が接続されている。２つのスイッチφＲの他端は設置されている。

ＡＤコンバータ１において、残差信号を増幅して容量ＤＡＣ１０から容量ＤＡＣ５０に転送する際の増幅率は、容量ＤＡＣ１０に含まれるキャパシタＣ１の静電容量と、増幅部４０に含まれるキャパシタＣ２の静電容量の比によって決定される。例えば、キャパシタＣ２の静電容量は、容量ＤＡＣ１０に含まれるキャパシタＣ１の静電容量の１／４に設定される。

容量ＤＡＣ５０は、２ビットの容量ＤＡＣであり、４つのキャパシタＣ３を有する。４つのキャパシタＣ３は、容量ＤＡＣ５０の出力部５０Ｂに対して互いに並列に接続されており、すべて同一の静電容量を有する。

４つのキャパシタＣ３は、バイナリウェイト方式で重み付けされており、２つのキャパシタＣ３（２Ｃ３）、１つのキャパシタＣ３、１つのキャパシタＣ３の合計３つのグループに分けられている。

図２では、回路構成を見やすくするために、最上位ビットの２つのキャパシタＣ３を２Ｃ３と表記して一つのキャパシタの記号で表す。

最上位ビットのキャパシタ２Ｃ３は、一端（図２中の左側の端子）に３つのスイッチφＨ、φＪＬ１、及びφＬ１が接続されている。３つのスイッチφＨ、φＪＬ１、及びφＬ１は、キャパシタ２Ｃ３の一端に互いに並列に接続されている。また、キャパシタ２Ｃ３の他端（図２中の右側の端子）は、出力部５０Ｂに接続されている。

一端がキャパシタ２Ｃ３に接続されるスイッチφＨの他端には、入力部５０Ａを介して、増幅部４０の出力部４０Ｂが接続されており、増幅部４０を介して、増幅された容量ＤＡＣ１０の残差信号が入力される。

スイッチφＪＬ１には、リファレンス電圧＋ＶＲが入力される。

スイッチφＬ１には、リファレンス電圧＋ＶＲ又は−ＶＲのうちのいずれか一方が入力される。スイッチφＬ１に入力される電圧は、サブＡＤＣ６０の判定結果であるデジタル信号ＤＬ１の値に応じて決定する。デジタル信号ＤＬ１が“０”である場合は、ＳＡＲ制御部３０は、スイッチφＬ１にリファレンス電圧＋ＶＲを入力し、デジタル信号ＤＬ１が“１”である場合は、ＳＡＲ制御部３０は、スイッチφＬ１にリファレンス電圧−ＶＲを入力する。

なお、キャパシタ２Ｃ３として表す２つの互いに並列に接続されたキャパシタＣ３の各々に対して、３つのスイッチφＨ、φＪＬ１、及びφＬ１が接続される。

最下位ビット（最上位ビットから２ビット目）に位置するキャパシタＣ３には、一端（図２中の左側の端子）に３つのスイッチφＨ、φＪＬ０Ａ、及びφＪＬ０Ｂが接続されている。３つのスイッチφＨ、φＪＬ０Ａ、及びφＪＬ０Ｂは、キャパシタＣ３の一端に互いに並列に接続されている。また、キャパシタＣ３の他端（図２中の右側の端子）は、出力部５０Ｂに接続されている。

一端が最下位ビットのキャパシタＣ３に接続されるスイッチφＨには、入力部５０Ａを介して、増幅部４０の出力部４０Ｂが接続されており、増幅部４０を介して、増幅された容量ＤＡＣ１０の残差信号が入力される。

スイッチφＪＬ０Ａには、リファレンス電圧−ＶＲが入力され、スイッチφＪＬ０Ｂにはリファレンス電圧＋ＶＲが入力される。

図２に符号５０Ｃで示すキャパシタＣ３は、最下位ビットに位置するキャパシタＣ３と同様に、１つのキャパシタＣ３である。この符号５０Ｃで示すキャパシタＣ３には、一端（図２中の左側の端子）に２つのスイッチφＨ及びφＪＬが接続されている。２つのスイッチφＨ及びφＪＬは、キャパシタＣ３の一端に互いに並列に接続されている。また、キャパシタＣ３の他端（図２中の右側の端子）は、出力部５０Ｂに接続されている。

一端が符号５０Ｃで示すキャパシタＣ３に接続されるスイッチφＨには、入力部５０Ａを介して、増幅部４０の出力部４０Ｂが接続されており、増幅部４０を介して、増幅された容量ＤＡＣ１０の残差信号が入力される。

スイッチφＪＬには、リファレンス電圧−ＶＲが入力される。

ここで、上述したように、４つのキャパシタＣ３は、２ビットのバイナリウェイト方式で配列されている。

符号５０Ｃで示すキャパシタＣ３は、４つのキャパシタＣ３から、最上位の２つのキャパシタ２Ｃ３、及び最下位の１つのキャパシタＣ３の合計３つのキャパシタＣ３を除いて１つ余るキャパシタＣ３である。

この符号５０Ｃで示すキャパシタＣ３は、２ビットのデジタル信号ＤＬ１、ＤＬ０を得る際に、容量ＤＡＣ５０内で電荷のバランスを取るために配列されている。

なお、４つのキャパシタ２Ｃ３、Ｃ３、Ｃ３と、出力部５０Ｂとの間には、４つのキャパシタ２Ｃ３、Ｃ３、Ｃ３の他端（図２中の右側の端子）を接地するためのスイッチφＨが分岐して設けられている。

以上のような容量ＤＡＣ５０は、デジタル信号ＤＬ１、ＤＬ０の値によって決まる２ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量ＤＡＣ５０の最終的な残差を表す残差信号は、デジタル信号ＤＬ１、ＤＬ０の値が決まると、容量ＤＡＣ５０の出力部５０Ｂの電圧Ｖｄとして出力される。

サブＡＤＣ６０は、非反転入力端子が容量ＤＡＣ５０の出力部５０Ｂに接続され、反転入力端子が接地されている。サブＡＤＣ６０の出力端子はＳＡＲ制御部７０に接続されている。

サブＡＤＣ６０は、容量ＤＡＣ５０から出力される残差信号の電圧（容量ＤＡＣ５０の出力部５０Ｂの電圧Ｖｄ）を所定の基準レベル（０（Ｖ））と比較し、比較結果を表すデジタル信号ＤＬ１、ＤＬ０を出力する。

サブＡＤＣ６０は、制御部８０が容量ＤＡＣ５０内の各スイッチを切り替える際に、容量ＤＡＣ５０の出力部５０Ｂの電圧Ｖｄを基準レベル（０（Ｖ））と比較することにより、比較結果としてのデジタル信号ＤＬ１、ＤＵ０を出力する。デジタル信号ＤＬ１、ＤＬ０は、容量ＤＡＣ５０に含まれる各ビットの変換値を表す。

ここでは、一例として、出力部５０Ｂの電圧Ｖｄが基準レベル（０（Ｖ））より低い場合には、サブＡＤＣ６０はデジタル信号ＤＬ１、ＤＬ０の値を“０”に設定することとする。一方、出力部５０Ｂの電圧Ｖｄが基準レベル（０（Ｖ））以上である場合には、サブＡＤＣ６０はデジタル信号ＤＬ１、ＤＬ０の値を“１”に設定することとする。

なお、サブＡＤＣ６０がデジタル信号ＤＬ１、ＤＬ０を出力する際のＡＤコンバータ１の動作の詳細については、図３を用いて後述する。

ＳＡＲ制御部７０は、内部にレジスタを有し、サブＡＤＣ６０から入力されるデジタル信号ＤＬ１、ＤＬ０をレジスタで保持するとともに、デジタル信号ＤＬ１、ＤＬ０の信号レベルに応じて、容量ＤＡＣ５０内のスイッチφＬ１に入力する電圧値を設定する。

なお、ＳＡＲ制御部７０がスイッチφＬ１に入力する電圧値を設定する際の動作の詳細については、図３を用いて後述する。

制御部８０は、システムクロックＣＫが入力され、所定のタイミングでスイッチφＳ、φＪＵ２、φＵ２、φＪＵ１Ａ、φＪＵ１Ｂ、φＵ１、φＪＵ０Ａ、φＪＵ０Ｂ、φＵ０、φＪＵ、φＲ、φＨ、φＪＬ１、φＬ１、φＪＬ０Ａ、φＪＬ０Ｂ、φＪＬのオン／オフを切り替える。

制御部８０による各スイッチのオン／オフの切り替えについては、図３のタイミングチャートを用いて後述する。

次に、図３乃至図７を用いて、比較例のＡＤコンバータ１の動作について説明する。

図３は、比較例のＡＤコンバータ１の動作を示すタイミングチャートである。

図４乃至図６は、それぞれ、比較例のＡＤコンバータ１の３つのモード（ｐｈａｓｅ１、ｐｈａｓｅ２、ｐｈａｓｅ３）における各スイッチのオン／オフの状態と、信号の流れとを示す図である。図４乃至図６に示す回路構成は、図２に示す回路構成と同一である。図４乃至図６では、ＡＤコンバータ１において、信号の流れがある部分を黒線で示し、信号の流れがない部分を破線で示す。

図３は、スイッチφＳ、φＪＵ２、φＵ２、φＪＵ１Ａ、φＪＵ１Ｂ、φＵ１、φＪＵ０Ａ、φＪＵ０Ｂ、φＵ０、φＪＵ、φＨ、φＲ、φＪＬ１、φＬ１、φＪＬ０Ａ、φＪＬ０Ｂ、φＪＬのオン／オフとタイミングと、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０の切り替わりのタイミングとを示す。

図３において、縦軸は、各スイッチのオン／オフを切り替えるために制御部８０が出力する制御信号のレベル（Ｈ(High）レベル、又は、Ｌ(Low)レベル）を表す。

図３において、各スイッチは、信号レベルがＨレベルでオンになり、信号レベルがＬレベルでオフになる。図面の見やすさのために、図３の縦軸にはＨレベルとＬレベルの表記を省略するが、各スイッチを駆動するための各制御信号の信号レベルが高くなっている部分はＨレベルを表し、各制御信号の信号レベルが低くなっている部分はＬレベルを表す。

また、図３において、横軸は時間を表す。ここでは、ＡＤコンバータ１の動作を３つのモード（ｐｈａｓｅ１、ｐｈａｓｅ２、ｐｈａｓｅ３）に分けて説明する。

図３に示す最初のｐｈａｓｅ１（時刻０〜ｔ１）では、スイッチφＳがオンにされることにより、容量ＤＡＣ１０の８つのキャパシタＣ１の左側の端子がすべてＶＩＮに接続されるとともに、右側の端子が接地される。

このｐｈａｓｅ１では、図４に示すように、８つのキャパシタＣ１の左側の端子がすべてＶＩＮに接続されるとともに、右側の端子が接地される。これにより、アナログ入力電圧ＶＩＮが（Ｎ）世代のデータとして８つのキャパシタＣ１にサンプリングされる（Sample(N)）。なお、Ｎは２以上の任意の整数である。

このＰｈａｓｅ１が終了する時点では、８つのキャパシタＣ１の各々の左側の端子の電圧はＶＩＮになり、右側の端子は接地しているため、０（Ｖ）になる。すなわち、Ｖａ＝０である。

また、ｐｈａｓｅ１では、図３に示すようにスイッチφＲはオンにされるため、図４に示すように、増幅部４０のキャパシタ４Ｃ２は両端が接地されることによって電荷が放出され、リセットされる。

ここで、増幅部４０のキャパシタ４Ｃ２に一世代前の電荷が残存していると、容量ＤＡＣ１０で最終的に得られる残差を表す残差信号の信号レベル（Ｖａ）が、残差信号の信号レベルを正しく表さなくなる。このため、増幅部４０で増幅を行う前に、増幅部４０のキャパシタ４Ｃ２をリセットしている。

なお、図３に示す時刻０〜ｔ１の間のｐｈａｓｅ１の期間（ｄ）、（ｅ）では、スイッチφＪＬ１、φＬ１、φＪＬ０Ａ、φＪＬ０Ｂ、及びφＪＬのオン／オフが切り替えられることにより、下位変換段の容量ＤＡＣ５０は、一世代前(N-1)の残差信号に基づくＡＤ変換を行っている。下位変換段の容量ＤＡＣ５０におけるＡＤ変換については、ｐｈａｓｅ３の次のｐｈａｓｅ１において説明する。

次に、時刻ｔ１からｐｈａｓｅ２に入る。ここでは、ｐｈａｓｅ２を３つの期間（ａ）、（ｂ）、（ｃ）に分けて説明する。

ｐｈａｓｅ２の期間（ａ）（ｔ１〜ｔ２）では、スイッチφＳはオフになるとともに、スイッチφＪＵ２、φＪＵ１Ａ、φＪＵ０Ａ、φＪＵがオンになる。

このときのＡＤコンバータ１は、図５に示すように動作しており、８つのキャパシタの右側の端子は、サブＡＤＣ２０に接続されている。

また、最上位ビットのキャパシタ４Ｃ１の左側の端子には、スイッチφＪＵ２を介してリファレンス電圧＋ＶＲが入力される。

最上位ビットから２ビット目のキャパシタ２Ｃ１の左側の端子には、スイッチφＪＵ１Ａを介してリファレンス電圧−ＶＲが入力される。

最下位ビットのキャパシタＣ１の左側の端子には、スイッチφＪＵ１Ｂを介してリファレンス電圧−ＶＲが入力される。

また、符号１０Ｂで示すキャパシタＣ１の左側の端子には、スイッチφＪＵを介して、リファレンス電圧−ＶＲが入力される。

以上により、ｐｈａｓｅ２の期間（ａ）では、電荷保存則より、出力部１０Ａの電圧Ｖａ＝−ＶＩＮとなる。

これにより、サブＡＤＣ２０は、出力部１０Ａの電圧Ｖａ＝−ＶＩＮを基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ２を出力する。このため、図３に示す期間（ａ）では、デジタル信号ＤＵ２が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

なお、ここでは、一例として、期間（ａ）で確定したデジタル信号ＤＵ２の値は“０”であることとする。

次に、期間（ｂ）では、スイッチφＪＵ２、φＪＵ１Ａがオフにされ、スイッチφＵ２、φＪＵ１Ｂがオンにされる。なお、スイッチφＪＵ０Ａ、φＪＵはともにオンの状態が保持される。

このときのＡＤコンバータ１では、最上位ビットのキャパシタ４Ｃ１には、期間（ａ）で確定したデジタル信号ＤＵ２の値（“０”又は“１”）に応じた電圧値（＋ＶＲ又は−ＶＲ）がスイッチφＵ２を介して入力される。

また、最上位ビットから２ビット目のキャパシタ２Ｃ１には、スイッチφＪＵ１Ｂを介してリファレンス電圧＋ＶＲが入力され、最下位ビットのキャパシタＣ１には、スイッチφＪＵ０Ａを介してリファレンス電圧−ＶＲが入力される。

最下位ビットのキャパシタＣ１には、スイッチφＪＵ０Ａを介して、リファレンス電圧−ＶＲが入力される。

符号１０Ｂで示すキャパシタＣ１には、スイッチφＪＵを介してリファレンス電圧−ＶＲが入力される。

以上により、ｐｈａｓｅ２の期間（ｂ）では、電荷保存則により、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／２となる。

これにより、サブＡＤＣ２０は、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／２を基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ１を出力する。このため、図３に示す期間（ｂ）では、デジタル信号ＤＵ１が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

なお、ここでは、一例として、期間（ａ）で確定したデジタル信号ＤＵ２の値は“０”であり、期間（ｂ）で確定したデジタル信号ＤＵ１の値は“１”であることとする。

また、ここでは、期間（ａ）で確定したデジタル信号ＤＵ２の値が“０”である場合について説明しているが、デジタル信号ＤＵ２の値が“１”である場合は、最上位ビットのキャパシタ４Ｃ１にはリファレンス電圧−ＶＲが入力されることになるため、出力部１０Ａの電圧Ｖａは、電荷保存の法則により値が異なる。

次に、期間（ｃ）では、スイッチφＪＵ１Ｂ、ＪＵ０Ａがオフにされ、スイッチφＵ１，φＪＵ０Ｂがオンにされる。なお、スイッチφＵ２、φＪＵはともにオンの状態が保持される。

このときのＡＤコンバータ１では、最上位ビットのキャパシタ４Ｃ１には、期間（ａ）で確定したデジタル信号ＤＵ２の値（“０”又は“１”）に応じた電圧値（＋ＶＲ又は−ＶＲ）がスイッチφＵ２を介して入力される。

また、最上位ビットから２ビット目のキャパシタ２Ｃ１には、期間（ｂ）で確定したデジタル信号ＤＵ１の値（“０”又は“１”）に応じた電圧値（＋ＶＲ又は−ＶＲ）がスイッチφＵ１を介して入力される。

最下位ビットのキャパシタＣ１には、スイッチφＪＵ０Ｂを介して、リファレンス電圧＋ＶＲが入力される。

符号１０Ｂで示すキャパシタＣ１には、スイッチφＪＵを介してリファレンス電圧−ＶＲが入力される。

以上により、ｐｈａｓｅ２の期間（ｃ）では、電荷保存則により、出力部１０Ａの電圧Ｖａは、Ｖａ＝−ＶＩＮ＋ＶＲ／４となる。

これにより、サブＡＤＣ２０は、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／４を基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ０を出力する。このため、図３に示す期間（ｃ）では、デジタル信号ＤＵ０が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

なお、ここでは、期間（ａ）で確定したデジタル信号ＤＵ２の値が“０”であり、期間（ｂ）で確定したデジタル信号ＤＵ１の値が“１”である場合について説明しているが、デジタル信号ＤＵ２又はＤＵ１の値が異なる値を取る場合は、出力部１０Ａの電圧Ｖａは、電荷保存の法則により値が異なることになる。

以上により、ＡＤコンバータ１において、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０を得る。

容量ＤＡＣ１０で最終的に得られる残差を表す残差信号は、容量ＤＡＣ１０で最終的に得られる電圧Ｖａで表され、＋ＶＲから−ＶＲの間を３ビットで表せるＶＲ／４を下回っているため、容量ＤＡＣ１０でこれ以上変換することはできない。このため、次に説明するｐｈａｓｅ３において、容量ＤＡＣ１０で最終的に得られる残差を表す残差信号は容量ＤＡＣ５０に転送される。

次に、ｐｈａｓｅ３では、図３に示すように、スイッチφＪＵ０１Ｂ、φＲがオフにされるとともに、スイッチφＵ０、φＨがオンにされる。なお、スイッチφＵ２、φＵ１、φＪＵはオンの状態が保持される。

ここで、一例として、期間（ａ）で確定したデジタル信号ＤＵ２の値は“０”であり、期間（ｂ）で確定したデジタル信号ＤＵ１の値は“１”であり、期間（ｃ）で確定したデジタル信号ＤＵ０の値は“０”であることとする。

このとき、図６に示すように、ＡＤコンバータ１では、最上位ビットのキャパシタ４Ｃ１にはスイッチφＵ２を介してリファレンス電圧＋ＶＲが入力され、最上位ビットから２ビット目のキャパシタ２Ｃ１にはスイッチφＵ１を介してリファレンス電圧−ＶＲが入力される。

また、最下位ビットのキャパシタＣ１にはスイッチφＵ０を介してリファレンス電圧＋ＶＲが入力され、符号１０Ｂで示すキャパシタＣ１にはスイッチφＵを介してリファレンス電圧−ＶＲが入力される。

この状態において、出力部１０Ａの電圧Ｖａは、容量ＤＡＣ１０の最終的な残差を表す残差信号となる。この残差信号は、増幅部４０のスイッチφＨを介して増幅回路４１を経由して増幅され、下位変換段の容量ＤＡＣ５０の最上位ビットのキャパシタ２Ｃ３、２ビット目のキャパシタＣ３、及び符号５０Ｃで表されるキャパシタＣ１に転送される。

すなわち、このとき、上位変換段の容量ＤＡＣ１０で最終的に得られた残差を表す残差信号は、下位変換段の容量ＤＡＣ５０の最上位ビットのキャパシタ２Ｃ３、２ビット目（最下位ビット）のキャパシタＣ３、及び符号５０Ｃで表されるキャパシタＣ１にサンプリングされる。

次に、ｐｈａｓｅ３の次のｐｈａｓｅ１に入ると、スイッチφＳがオンにされるとともに、ｐｈａｓｅ１のうちの期間（ｄ）において、スイッチφＪＬ１、φＪＬ０Ａ、φＪＬがオンにされる。

スイッチφＳがオンになることにより、すでに説明した通り、上位変換段の容量ＤＡＣ１０では、８つのすべてのキャパシタにより、アナログ入力電圧ＶＩＮのサンプリングが行われる。

また、下位変換段の容量ＤＡＣ５０においては、期間（ｄ）において、スイッチφＪＬ１がオンにされることにより、最上位ビットのキャパシタ２Ｃ３にはスイッチφＪＬ１を介してリファレンス電圧＋ＶＲが入力される。

また、スイッチφＪＬ０Ａ、φＪＬがオンにされることにより、最下位ビットのキャパシタＣ３にはスイッチφＪＬ０Ａを介してリファレンス電圧−ＶＲが入力され、符号５０Ｃで示すキャパシタＣ３にはスイッチφＪＬを介してリファレンス電圧−ＶＲが入力される。

以上により、サブＡＤＣ６０は、ｐｈａｓｅ１の期間（ｄ）において電荷保存則によって得られる出力部５０Ｂの電圧Ｖｄを基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＬ１を出力する。

このため、図３に示すｐｈａｓｅ３の後のｐｈａｓｅ１の期間（ｄ）では、デジタル信号ＤＬ１が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

次に、ｐｈａｓｅ１の期間（ｄ）から期間（ｅ）に切り替わると、スイッチφＬ１、φＪＬ０Ｂがオンにされ、スイッチφＪＬ１、φＪＬ０Ａがオフにされる。なお、スイッチφＬはオンの状態が保持される。

このとき、下位変換段の容量ＤＡＣ５０においては、最上位ビットのキャパシタ２Ｃ３には、スイッチφＬ１を介して、期間（ｄ）で確定したデジタル信号ＤＬ１によって定まる電圧（＋ＶＲ又は−ＶＲ）が入力される。

また、最下位ビットのキャパシタＣ３にはスイッチφＪＬ０Ｂを介してリファレンス電圧＋ＶＲが入力され、符号５０Ｃで示すキャパシタＣ３にはスイッチφＪＬを介してリファレンス電圧−ＶＲが入力される。

以上により、サブＡＤＣ６０は、ｐｈａｓｅ１の期間（ｅ）において電荷保存則によって得られる出力部５０Ｂの電圧Ｖｄを基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＬ０を出力する。

このため、図３に示すｐｈａｓｅ３の後のｐｈａｓｅ１の期間（ｅ）では、デジタル信号ＤＬ０が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

以上のように、上位変換段の残差信号は下位変換段に増幅されて転送され、下位変換段において、２ビットのデジタル信号ＤＬ１、ＤＬ０に変換される。

このように上位変換段と下位変換段とが独立にＡＤ変換を行うパイプライン動作の結果、上位変換段で得られる３ビットのデジタル信号と、下位変換段で得られる２ビットのデジタル信号とを合わせた５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０が得られる。

以上により、アナログ信号である入力電圧ＶＩＮは、５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０にＡＤ変換される。

ここで、図７を用いて、容量ＤＡＣ１０における逐次比較動作について説明する。

図７は、比較例のＡＤコンバータ１の上位変換段での逐次比較動作における電圧Ｖａの遷移と、基準レベルとの関係を表すタイミングチャートである。

図７に示す電圧Ｖａは、上位変換段の容量ＤＡＣ１０の出力部１０Ａの電圧Ｖａであり、基準レベルは、サブＡＤＣ２０の比較基準となる基準レベル（０（Ｖ））である。

図７の縦軸には、上限がリファレンス電圧＋ＶＲ、下限がリファレンス電圧−ＶＲで表されるＡＤコンバータ１のフルスケールレンジを示す。ここでは、容量ＤＡＣ１０は３ビットであるため、縦軸のフルスケールレンジを８分割して示す。

ＡＤコンバータ１は、バイナリウェイト方式で配列された８つのキャパシタＣ１を用いて、上述のｐｈａｓｅ１、２のように各スイッチのオン／オフを制御部８０で切り替えながら、出力部１０Ａの電圧ＶａをサブＡＤＣ２０の基準レベル（０（Ｖ））に漸近させる。

ｐｈａｓｅ１では、出力部１０ＡはスイッチφＳによって接地されているため（図４参照）、電圧Ｖａ＝０（Ｖ）である。一方で、ＶＩＮ＝＋０．３７５ＶＲ（Ｖ）とする。

また、ｐｈａｓｅ２の期間（ａ）では、出力部１０Ａの電圧Ｖａ＝−ＶＩＮであるため、Ｖａ＝−０．３７５ＶＲ（Ｖ）となる。−０．３７５ＶＲ（Ｖ）は、基準レベル（０（Ｖ））より低いため、サブＡＤＣ２０は、デジタル信号ＤＵ２の値を“０”とする。

ｐｈａｓｅ２の期間（ｂ）では、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／２であるため、Ｖａ＝＋０．１２５ＶＲ（Ｖ）となる。＋０．１２５ＶＲ（Ｖ）は、基準レベル（０（Ｖ））以上であるため、サブＡＤＣ２０は、デジタル信号ＤＵ１の値を“１”とする。

ｐｈａｓｅ２の期間（ｃ）では、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／４であるため、Ｖａ＝−０．１２５ＶＲ（Ｖ）となる。−０．１２５ＶＲ（Ｖ）は、基準レベル（０（Ｖ））より低いため、サブＡＤＣ２０は、デジタル信号ＤＵ０の値を“０”とする。

以上のように、ＡＤコンバータ１では、上位変換段のＡＤ変換において期間（ａ）〜（ｃ）での逐次比較を行うことにより、容量ＤＡＣ１０の出力部１０Ｂの電圧Ｖａを基準レベル（０（Ｖ））に漸近させる。

期間（ｃ）で得られる出力部１０Ｂの電圧Ｖａは、３ビットで判定可能な最小の電圧であるＶＲ／４を下回っているため、期間（ｃ）で得られる電圧Ｖａの値（−０．１２５ＶＲ）は、容量ＤＡＣ１０で得られる最終的な残差を表す。この最終的な残差は、量子化誤差である。

この結果、上位変換段では、３ビットの容量ＤＡＣ１０及びサブＡＤＣ２０を用いて、アナログ入力電圧ＶＩＮをＡＤ変換し、上位３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０が得られる。

また、ｐｈａｓｅ２の期間（ａ）〜（ｃ）で確定するデジタル信号ＤＵ２、ＤＵ１、ＤＵ０によって最終的に与えられる残差信号は、−０．１２５ＶＲであり、この残差信号は、増幅部４０で増幅され、下位変換段の容量ＤＡＣ５０によってサンプリングされる。

下位変換段では、２ビットの容量ＤＡＣ５０から最終的に出力される残差信号がサブＡＤＣ６０によってＡＤ変換され、下位２ビットのデジタル信号ＤＬ１、ＤＬ０が得られる。

以上により、上位変換段における上位３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０と、下位変換段における下位２ビットのデジタル信号ＤＬ１、ＤＬ０とを合わせた５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０が最終的に得られる。

ところで、上述のような比較例のＡＤコンバータにおいて、上位変換段のサブＡＤＣ２０にオフセット電圧がある場合は、サブＡＤＣ２０で得られるデジタル信号ＤＵ２、ＤＵ１、ＤＵ０の変換精度にはＡＤＣ２０のオフセット電圧による影響が生じる。

また、サブＡＤＣ２０に加えて増幅部４０の増幅回路４１にもオフセット電圧がある場合は、サブＡＤＣ６０におけるデジタル信号ＤＬ１、ＤＬ０の変換精度には、サブＡＤＣ２０のオフセット電圧と、増幅部４０のオフセット電圧とによる影響が生じる。

このため、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の変換精度と、デジタル信号ＤＬ１、ＤＬ０の変換精度とに差が生じ、ＡＤコンバータ１の変換精度が低下するという問題があった。

このような変換精度の差は、上位変換段におけるＡＤ変換と、下位変換段におけるＡＤ変換との信号経路の違い（特に、増幅部４０を経るか経ないか）によって生じていた。

このように、サブＡＤＣ２０又は増幅部４０にオフセット電圧がある場合、ＡＤコンバータ１の変換精度が低下することにより、例えば、図８に示すような問題が生じる場合があった。

図８は、比較例のＡＤコンバータ１の分解能を３ビットとし、アナログ入力電圧ＶＩＮに対して得られる８段階のコードとの例示的な関係を示す図である。

図８（Ａ）は、サブＡＤＣ２０及び増幅部４０の両方にオフセット電圧がない場合のコードの一例を示す。図８（Ｂ）は、サブＡＤＣ２０にオフセット電圧があり、増幅部４０にオフセット電圧がない場合のコードの一例を示す。図８（Ｃ）は、サブＡＤＣ２０及び増幅部４０の両方にオフセット電圧がある場合のコードの一例を示す。なお、図８（Ａ）〜（Ｃ）では、横軸に示すアナログ入力電圧ＶＩＮをフルスケールで規格化した値で表す。

図８（Ａ）に示すように、サブＡＤＣ２０及び増幅部４０の両方にオフセット電圧がない場合は、アナログ入力電圧ＶＩＮの増大に伴って、横軸方向に等間隔で均一なコードが得られている。

これに対して、図８（Ｂ）に示すように、サブＡＤＣ２０にオフセット電圧があり、増幅部４０にオフセット電圧がない場合は、コードが横軸方向において不均一になっている。図８（Ｂ）に示す例では、コードの値が１、３、５の区間が正常な場合（図８（Ａ）参照）より長く、コードの値が２、４、６の区間が正常な場合より短くなっている。

また、図８（Ｃ）に示すように、サブＡＤＣ２０及び増幅部４０の両方にオフセット電圧がある場合は、コードが横軸方向において不均一になることに加えて、コード欠けが生じている。図８（Ｃ）に示す例では、コードの値が２、４、６の区間が抜けてしまい（コード欠け）、コードの値が０の区間が正常な場合（図８（Ａ）参照）より短くなり、コードの値が１、３、５、７の区間が正常な場合よりも長くなっている。

このように、サブＡＤＣ２０にオフセット電圧があり、増幅部４０にオフセット電圧がない場合（図８（Ｂ）参照）と、サブＡＤＣ２０及び増幅部４０の両方にオフセット電圧がある場合（図８（Ｃ）参照）とでは、横軸方向に等間隔で均一なコードが得られないという問題がある。

このように、サブＡＤＣ２０及び増幅部４０の両方にオフセット電圧がある場合には、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の変換精度と、デジタル信号ＤＬ１、ＤＬ０の変換精度とに差が生じ、ＡＤコンバータ１の変換精度が低下するという問題があった。

また、サブＡＤＣ６０にもオフセット電圧がある場合には、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の変換精度と、デジタル信号ＤＬ１、ＤＬ０の変換精度との差に、サブＡＤＣ２０とサブＡＤＣ６０のオフセット電圧の差による変換精度の差が加わることになる。

このように、サブＡＤＣ６０のオフセット電圧によって、ＡＤコンバータ１の変換精度が低下するという問題もあった。なお、これは、サブＡＤＣ２０とサブＡＤＣ６０のいずれか一方にのみオフセット電圧がある場合においても同様であった。

このため、以下で説明する実施の形態では、上述の問題点を解決したＡＤコンバータ、及び、電子装置を提供することを目的とする。

以下、実施の形態１、２のＡＤコンバータ、及び、電子装置について説明する。

＜実施の形態１＞
図９は、実施の形態１のＡＤコンバータ１００を含む携帯電話端末機５００を示す図であり、（Ａ）は斜視透視図、（Ｂ）は携帯電話端末機５００に含まれる基板５０４を示す図である。

図９（Ａ）に示すように、携帯電話端末機５００の筐体５０１の外面には、表示部５０２及び操作部５０３が設けられており、筐体５０１の内部には、破線で示す基板５０４が収納されている。

ここで、携帯電話端末機５００は電子装置の一例であり、基板５０４は、回路基板の一例である。

筐体５０１は、樹脂製又は金属製の筐体であり、表示部５０２及び操作部５０３を設置するための開口部を有する。表示部５０２は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部５０３は、テンキーに加え、携帯電話端末機５００の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機５００は、近接通信装置（赤外線通信装置、電子マネー用の通信装置等）又はカメラ等の付属装置を含んでもよい。

また、図９（Ｂ）に示す基板５０４は、例えばＦＲ４（ガラス布基材エポキシ樹脂基板）であり、表面５０４Ａには銅箔をパターニングすることにより配線部５０５が形成されている。配線部５０５は、電子機器の駆動に必要な各種信号の伝送経路となるものである。配線部５０５は、例えば、レジストを用いたエッチング処理によってパターニングされている。

なお、図９（Ｂ）には、基板５０４の表面に形成される配線部５０５を示すが、基板５０４は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。

基板５０４には、携帯電話端末機５００で通話等の通信を行うために必要なアンテナ５１１、ＲＦ通信部５１２、ＡＤコンバータ１００、ベースバンド処理部５１３、及びＣＰＵ（Central Processing Unit）チップ５１４が実装されている。

アンテナ５１１、ＲＦ通信部５１２、ＡＤコンバータ１００、ベースバンド処理部５１３、及びＣＰＵチップ５１４は、例えば、半田ボールによって配線部５０５に接続されることにより、基板５０４に実装されている。

アンテナ５１１で受信された通話用の信号は、ＲＦ通信部５１２でフィルタ処理等が行われた後に、ＡＤコンバータ１００でデジタル信号に変換される。ＡＤコンバータ１００から出力されるデジタル信号は、ベースバンド処理部５１３でベースバンド処理が行われた後に、ＣＰＵチップ５１４を介して、図示しないスピーカから音声として出力される。

基板５０４として用いるＦＲ４は、一般に、複数の絶縁層を積層し、各絶縁層の間（層間）、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。

また、基板５０４は、配線部５０５を形成でき、回路を搭載することのできる誘電体製の基板であれば、ＦＲ４以外の基板であってもよい。

また、配線部５０５は、電力損失が小さく、導電率が高い金属であれば銅（Ｃｕ）以外の金属（例えば、アルミニウム（Ａｌ）等）であってもよい。

なお、図９には、電子装置の一例として携帯電話端末機５００を示したが、電子装置は、携帯電話端末機５００に限定されず、例えば、スマートフォンの端末機、地上デジタルテレビ放送用のチューナー等の通信を行う装置であってもよい。また、電子装置は、ＰＣ（Personal Computer）又はサーバ等であってもよい。

次に、図１０を用いて、実施の形態１のＡＤコンバータ１００について説明する。

図１０は、実施の形態１のＡＤコンバータ１００の回路構成を示す図である。

以下で実施の形態１のＡＤコンバータ１００について説明するにあたり、比較例のＡＤコンバータ１（図２参照）と同様の構成要素には同一の符号を付し、その説明を省略する。

ＡＤコンバータ１００は、容量ＤＡＣ（Digital to Analog Converter）１０、スイッチφＴ１、サブＡＤＣ（Analog to Digital Converter）１２０、ＳＡＲ（Successive Approximation Resister：逐次比較型）制御部１３０、増幅部１４０、容量ＤＡＣ１５０、及び制御部１８０を含む。

ＡＤコンバータ１００は、パイプライン型のＡＤコンバータであり、例えば、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）によって実現される。

実施の形態１のＡＤコンバータ１００では、容量ＤＡＣ１５０は増幅部１４０に含まれており、容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２は、増幅部１４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２と共通化されている。すなわち、増幅部１４０と容量ＤＡＣ１５０は、キャパシタ２Ｃ２、Ｃ２、Ｃ２を共用している。

実施の形態１のＡＤコンバータ１００では、容量ＤＡＣ１０及びサブＡＤＣ１２０が上位変換段の一例であり、容量ＤＡＣ１５０及びサブＡＤＣ１２０が下位変換段の一例である。また、容量ＤＡＣ１０は第１ＤＡ変換部の一例であり、容量ＤＡＣ１５０は第２ＤＡ変換部の一例である。また、サブＡＤＣ１２０は比較部の一例であり、ＳＡＲ制御部１３０は逐次制御部の一例である。

容量ＤＡＣ１０は、比較例のＡＤコンバータ１の容量ＤＡＣ１０と同様である。実施の形態１では、容量ＤＡＣ１０の出力部１０Ａは、スイッチφＴ１を介して、増幅部１４０の入力部１４０Ａに接続されている。

スイッチφＴ１は、容量ＤＡＣ１０の出力部１０Ａと、増幅部１４０の入力部１４０Ａとの間に挿入されている。スイッチφＴ１は、容量ＤＡＣ１０の出力部１０Ａの電圧ＶａをサブＡＤＣ１２０でＡＤ変換するときと、容量ＤＡＣ１０で最終的に得られる残差を表す残差信号を増幅部１４０及び容量ＤＡＣ１５０に含まれるキャパシタ２Ｃ２、Ｃ２、Ｃ２に転送するときにオンにされる。スイッチφＴ１のオン／オフの切り替えは、制御部１８０によって行われる。

容量ＤＡＣ１０は、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の値によって決まる３ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量ＤＡＣ１０の最終的な残差を表す残差信号は、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０の値が決まると、容量ＤＡＣ１０の出力部１０Ａの電圧Ｖａとして出力される。

サブＡＤＣ１２０は、増幅部１４０のオペアンプ４２の出力側に接続されている。実施の形態１のＡＤコンバータ１００は、サブＡＤＣ１２０を１つだけ含む。この点において、上位変換段と下位変換段に１つずつサブＡＤＣ２０、６０（図２参照）を含む比較例のＡＤコンバータ１とは異なる。

サブＡＤＣ１２０は、反転入力端子がオペアンプ４２の出力端子に接続され、非反転入力端子が接地されている。サブＡＤＣ１２０の出力端子はＳＡＲ制御部１３０に接続されている。

サブＡＤＣ１２０は、容量ＤＡＣ１０の出力部１０Ａの電圧ＶａをＡＤ変換して３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０を出力するとともに、容量ＤＡＣ１５０の入出力部１５０Ａの電圧ＶｂをＡＤ変換して２ビットのデジタル信号ＤＬ１、ＤＬ０を出力する。

ＳＡＲ制御部１３０は、サブＡＤＣ１２０の出力側に接続されており、実施の形態１のＡＤコンバータ１００は、ＳＡＲ制御部１３０を１つだけ含む。この点において、上位変換段と下位変換段に１つずつＳＡＲ制御部３０、７０（図２参照）を含む比較例のＡＤコンバータ１とは異なる。

ＳＡＲ制御部１３０は、サブＡＤＣ１２０から出力される３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０と、２ビットのデジタル信号ＤＬ１、ＤＬ０を内部のレジスタに保持する。

また、ＳＡＲ制御部１３０は、３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０に基づき、容量ＤＡＣ１０のスイッチφＵ２、φＵ１、φＵ０に入力するリファレンス電圧を＋ＶＲ又は−ＶＲに設定する。同様に、ＳＡＲ制御部１３０は、２ビットのデジタル信号ＤＬ１に基づき、容量ＤＡＣ１５０のスイッチφＬ１に入力するリファレンス電圧を＋ＶＲ又は−ＶＲに設定する。

ここで、リファレンス電圧＋ＶＲ、−ＶＲは、ＡＤコンバータ１００がＡＤ変換に用いるフルスケールレンジの上限（＋ＶＲ）と下限（−ＶＲ）を表す電圧値である。ＡＤコンバータ１００は、フルスケールレンジに収まるアナログ入力電圧ＶＩＮを５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０に変換する。

リファレンス電圧＋ＶＲ、−ＶＲは、例えば、携帯電話端末機５００（図９参照）のバッテリから基板５０４の電源用の配線部を介して供給される電圧がＤＣ／ＤＣ（Direct Current/Direct Current）コンバータ等で変換されて、ＡＤコンバータ１００に供給される。

アナログ入力電圧ＶＩＮは、ＲＦ通信部５１２からＡＤコンバータ１００に入力される電圧であり、実施の形態１では、携帯電話端末機５００（図９参照）のＲＦ通信部５１２から出力されるアナログ信号である。

ＡＤコンバータ１００から出力されるデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０は、音声等を表すデジタル信号であり、ベースバンド処理部５１３（図９参照）に入力される。

増幅器１４０は、三角記号で示されるオペアンプ４２、符号１４０Ｃで示されるスイッチφＲ、及び容量ＤＡＣ１５０を含む。

オペアンプ４２は、比較例のＡＤコンバータ１のオペアンプ４２（図２参照）と同様であり、反転入力端子には、スイッチφＴ１を介して容量ＤＡＣ１０の出力部１０Ａが接続されている。また、非反転入力端子は接地されている。

増幅部１４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２は、上述のように、容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２と共用である。具体的には、キャパシタ２Ｃ２、Ｃ２、Ｃ２は、増幅部１４０のオペアンプ４２に負帰還接続されている。

実施の形態１では、増幅部１４０の負帰還接続されたキャパシタ２Ｃ２、Ｃ２、Ｃ２をそのまま容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２として利用する。

容量ＤＡＣ１０の最終的な残差を表す残差信号は、増幅するために増幅部１４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２にサンプリングされる。

実施の形態１のＡＤコンバータ１００では、増幅部１４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２で残差信号をサンプリングした後に、特定のスイッチを切り替えることにより、キャパシタ２Ｃ２、Ｃ２、Ｃ２に蓄積された電荷をそのまま容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２に蓄積された電荷として取り扱う。

キャパシタ２Ｃ２、Ｃ２、Ｃ２の静電容量は、比較例のＡＤコンバータ１の増幅部４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２の静電容量と等しい。これは、比較例のＡＤコンバータ１と等しい増幅率を得るためである。例えば、キャパシタＣ２の静電容量は、容量ＤＡＣ１０に含まれるキャパシタＣ１の静電容量の１／４に設定される。

増幅部１４０の出力部１４０Ｂは、サブＡＤＣ１２０の入力端子に接続されている。

ここで、オペアンプ４２の開ループゲイン（Ａａｍｐ）は、ＡＤコンバータ１００の増幅部１４０が残差信号を増幅するときの増幅率（ゲイン）Ａよりも高く設定する理由について説明する。

オペアンプ４２の開ループゲインをＡａｍｐとする。ＡＤコンバータ１００の増幅部１４０が残差信号を増幅するときの増幅率（ゲイン）Ａは、開ループゲインＡａｍｐ、容量ＤＡＣ１０の８つのキャパシタＣ１の静電容量Ｃ１、増幅部１４０に含まれる４つのキャパシタＣ２の静電容量Ｃ２を用いると、次の式（１）で表すことができる。

Ａ＝２Ｃ１／｛Ｃ２＋（２Ｃ１＋Ｃ２）／Ａａｍｐ｝ ・・・（１）
従って、ＡＤコンバータ１００の変換精度を向上させるためには、開ループゲインＡａｍｐを大きくすることにより、式（１）をＡ＝２Ｃ１／Ｃ２に近づけることが有効的である。

このため、実施の形態１のＡＤコンバータ１００では、オペアンプ４２の開ループゲイン（Ａａｍｐ）をＡＤコンバータ１００の増幅部１４０が残差信号を増幅するときの増幅率（ゲイン）Ａよりも高く設定する。

容量ＤＡＣ１５０は、増幅部１４０の内部に含まれており、増幅部１４０と共有するキャパシタ２Ｃ２、Ｃ２、Ｃ２を含む。

容量ＤＡＣ１５０は、２ビットの容量ＤＡＣであり、４つのキャパシタＣ２を有する。４つのキャパシタＣ２は、容量ＤＡＣ１５０の入出力部１５０Ａに対して互いに並列に接続されており、すべて同一の静電容量を有する。

図１０では、回路構成を見やすくするために、最上位ビットの２つのキャパシタＣ２を２Ｃ２と表記して一つのキャパシタの記号で表す。

４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２は、増幅部１４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２と共用である。

キャパシタ２Ｃ２、Ｃ２、Ｃ２は、増幅部１４０のオペアンプ４２に負帰還接続されるとともに、バイナリウェイト方式で重み付けされており、２つのキャパシタＣ２（２Ｃ２）、１つのキャパシタＣ２、１つのキャパシタＣ２の合計３つのグループに分けられている。

実施の形態１では、増幅部１４０の負帰還接続されたキャパシタ２Ｃ２、Ｃ２、Ｃ２をそのまま容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２として利用する。

容量ＤＡＣ１０の最終的な残差を表す残差信号は、増幅するために増幅部１４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２にサンプリングされる。

実施の形態１のＡＤコンバータ１００では、増幅部１４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２で残差信号をサンプリングした後に、特定のスイッチを切り替えることにより、キャパシタ２Ｃ２、Ｃ２、Ｃ２に蓄積された電荷をそのまま容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２に蓄積された電荷として取り扱う。すなわち、このとき、特定のスイッチを切り替えることにより、残差信号は容量ＤＡＣ１５０に転送されたことになる。

容量ＤＡＣ１５０は、比較例の容量ＤＡＣ５０のキャパシタＣ３をキャパシタＣ２に置き換え、４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２に、それぞれ、スイッチφＲを付け加えた構成を有する。

スイッチφＲは、比較例のスイッチφＲ（図２参照）と同様に、容量ＤＡＣ１０の最終的な残差を表す残差信号を下位変換段に転送する前に、増幅部１４０の４つのキャパシタＣ２をリセットする際にオンにされるスイッチである。

容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２は、比較例の容量ＤＡＣ５０（図２参照）とは左右の接続関係が逆になっている。

最上位ビットのキャパシタ２Ｃ２は、一端（図１０中の右側の端子）に４つのスイッチφＨ、φＪＬ１、φＬ１、及びφＲが接続されている。４つのスイッチφＨ、φＪＬ１、φＬ１、及びφＲは、キャパシタ２Ｃ２の一端に互いに並列に接続されている。

また、キャパシタ２Ｃ２の他端（図１０中の左側の端子）は、入出力部１５０Ａと、符号１４０Ｃで示されるスイッチφＲに接続されている。

キャパシタ２Ｃ２に接続されたスイッチφＨの右側の端子には、端子１５０Ｂを介して、増幅部１４０のオペアンプ４２の出力端子が接続されている。スイッチφＨがオンになると、キャパシタ２Ｃ２は、オペアンプ４２に負帰還接続された状態になる。

スイッチφＪＬ１には、リファレンス電圧＋ＶＲが入力される。

スイッチφＬ１には、リファレンス電圧＋ＶＲ又は−ＶＲのうちのいずれか一方が入力される。スイッチφＬ１に入力される電圧は、サブＡＤＣ１２０の判定結果であるデジタル信号ＤＬ１の値に応じて決定する。デジタル信号ＤＬ１が“０”である場合は、ＳＡＲ制御部１３０は、スイッチφＬ１にリファレンス電圧＋ＶＲを入力し、デジタル信号ＤＬ１が“１”である場合は、ＳＡＲ制御部１３０は、スイッチφＬ１にリファレンス電圧−ＶＲを入力する。

なお、キャパシタ２Ｃ２として表す２つの互いに並列に接続されたキャパシタＣ２の各々に対して、４つのスイッチφＨ、φＪＬ１、φＬ１、及びφＲが接続される。

最下位ビット（最上位ビットから２ビット目）に位置するキャパシタＣ２には、一端（図１０中の右側の端子）に４つのスイッチφＨ、φＪＬ０Ａ、φＪＬ０Ｂ、及びφＲが接続されている。４つのスイッチφＨ、φＪＬ０Ａ、φＪＬ０Ｂ、及びφＲは、キャパシタＣ２の一端に互いに並列に接続されている。また、キャパシタＣ２の他端（図１０中の左側の端子）は、入出力部１５０Ａと、符号１４０Ｃで示されるスイッチφＲに接続されている。

最下位ビット（最上位ビットから２ビット目）のキャパシタＣ２に接続されたスイッチφＨの右側の端子には、端子１５０Ｂを介して、増幅部１４０のオペアンプ４２の出力端子が接続されている。スイッチφＨがオンになると、最下位ビット（最上位ビットから２ビット目）に位置するキャパシタＣ２は、オペアンプ４２に負帰還接続された状態になる。

スイッチφＪＬ０Ａには、リファレンス電圧−ＶＲが入力され、スイッチφＪＬ０Ｂにはリファレンス電圧＋ＶＲが入力される。また、スイッチφＲは、接地されている。

図１０に符号１５０Ｃで示すキャパシタＣ２は、最下位ビットに位置するキャパシタＣ２と同様に、１つのキャパシタＣ２である。この符号１５０Ｃで示すキャパシタＣ２には、一端（図１０中の右側の端子）に３つのスイッチφＨ、φＪＬ、及びφＲが接続されている。３つのスイッチφＨ、φＪＬ、及びφＲは、符号１５０Ｃで示されるキャパシタＣ２の一端に互いに並列に接続されている。また、符号１５０Ｃで示されるキャパシタＣ２の他端（図１０中の左側の端子）は、入出力部１５０Ａと、符号１４０Ｃで示されるスイッチφＲに接続されている。

符号１５０Ｃで示すキャパシタＣ２に接続されるスイッチφＨの右側の端子には、端子１５０Ｂを介して、増幅部１４０のオペアンプ４２の出力端子が接続されている。スイッチφＨがオンになると、符号１５０Ｃで示すキャパシタＣ２は、オペアンプ４２に負帰還接続された状態になる。

スイッチφＪＬには、リファレンス電圧−ＶＲが入力され、スイッチφＲは接地されている。

ここで、上述したように、４つのキャパシタＣ２は、２ビットのバイナリウェイト方式で配列されている。

符号１５０Ｃで示すキャパシタＣ２は、４つのキャパシタＣ２から、最上位の２つのキャパシタ２Ｃ２、及び最下位の１つのキャパシタＣ２の合計３つのキャパシタＣ２を除いて１つ余るキャパシタＣ２である。

この符号１５０Ｃで示すキャパシタＣ２は、２ビットのデジタル信号ＤＬ１、ＤＬ０を得る際に、容量ＤＡＣ１５０内で電荷のバランスを取るために配列されている。

４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２の左側の端子と、入出力部１５０Ａとの間には、スイッチφＴ２が挿入されている。

以上のような容量ＤＡＣ１５０は、デジタル信号ＤＬ１、ＤＬ０の値によって決まる２ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量ＤＡＣ１５０の最終的な残差を表す残差信号は、デジタル信号ＤＬ１、ＤＬ０の値が決まると、入出力部１５０Ａの電圧Ｖｂとして出力される。

なお、図１０に示す各スイッチは、例えば、トランジスタで実現される。

次に、図１１乃至図１５を用いて、実施の形態１のＡＤコンバータ１００の動作について説明する。

図１１は、実施の形態１のＡＤコンバータ１００の動作を示すタイミングチャートである。

図１２乃至図１４は、それぞれ、実施の形態１のＡＤコンバータ１００の３つのモード（ｐｈａｓｅ１、ｐｈａｓｅ２、ｐｈａｓｅ３）における各スイッチのオン／オフの状態と、信号の流れとを示す図である。図１２乃至図１４に示す回路構成は、図１０に示す回路構成と同一である。図１２乃至図１４では、ＡＤコンバータ１００において、信号の流れがある部分を黒線で示し、信号の流れがない部分を破線で示す。

図１１は、スイッチφＳ、φＪＵ２、φＵ２、φＪＵ１Ａ、φＪＵ１Ｂ、φＵ１、φＪＵ０Ａ、φＪＵ０Ｂ、φＵ０、φＪＵ、φＨ、φＴ１、φＴ２、φＲ、φＪＬ１、φＬ１、φＪＬ０Ａ、φＪＬ０Ｂ、φＪＬのオン／オフとタイミングと、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０の切り替わりのタイミングとを示す。

図１１に示すタイミングチャートは、比較例のＡＤコンバータ１のタイミングチャート（図３参照）にスイッチφＴ１、φＴ２の動作を加えるとともに、スイッチφＲの動作を実施の形態１のＡＤコンバータ１００に合わせて変更したものである。

図１１において、縦軸は、各スイッチのオン／オフを切り替えるために制御部１８０が出力する制御信号のレベル（Ｈ(High）レベル、又は、Ｌ(Low)レベル）を表す。

図１１において、各スイッチは、信号レベルがＨレベルでオンになり、信号レベルがＬレベルでオフになる。図面の見やすさのために、図１１の縦軸にはＨレベルとＬレベルの表記を省略するが、各スイッチを駆動するための各制御信号の信号レベルが高くなっている部分はＨレベルを表し、各制御信号の信号レベルが低くなっている部分はＬレベルを表す。

また、図１１において、横軸は時間を表す。ここでは、ＡＤコンバータ１００の動作を３つのモード（ｐｈａｓｅ１、ｐｈａｓｅ２、ｐｈａｓｅ３）に分けて説明する。

図１１に示す最初のｐｈａｓｅ１（時刻０〜ｔ１）では、スイッチφＳがオンにされることにより、容量ＤＡＣ１０の８つのキャパシタＣ１の左側の端子がすべてＶＩＮに接続されるとともに、右側の端子が接地される。

このｐｈａｓｅ１では、図１２に示すように、８つのキャパシタＣ１の左側の端子がすべてＶＩＮに接続されるとともに、右側の端子が接地される。これにより、アナログ入力電圧ＶＩＮが（Ｎ）世代のデータとして８つのキャパシタＣ１にサンプリングされる。なお、Ｎは２以上の任意の整数である。

このＰｈａｓｅ１が終了する時点では、８つのキャパシタＣ１の各々の左側の端子の電圧はＶＩＮになり、右側の端子は接地しているため、０（Ｖ）になる。すなわち、Ｖａ＝０である。

また、ｐｈａｓｅ１では、図１１に示すように、スイッチφＴ１がオフにされるとともにスイッチφＴ２がオンにされることにより、容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２がオペアンプ４２を介してサブＡＤＣ１２０に接続される。

また、このとき、図１１に示すｐｈａｓｅ１の期間（ｄ）、（ｅ）では、スイッチφＪＬ１、φＬ１、φＪＬ０Ａ、φＪＬ０Ｂ、及びφＪＬのオン／オフが切り替えられることにより、下位変換段の容量ＤＡＣ１５０は、一世代前の（Ｎ−１）世代の残差信号に基づくＡＤ変換を行っている。下位変換段の容量ＤＡＣ１５０におけるＡＤ変換については、ｐｈａｓｅ３の次のｐｈａｓｅ１において説明する。

次に、時刻ｔ１からｐｈａｓｅ２に入る。ここでは、ｐｈａｓｅ２を３つの期間（ａ）、（ｂ）、（ｃ）に分けて説明する。

ｐｈａｓｅ２の期間（ａ）（ｔ１〜ｔ２）では、スイッチφＳ、φＴ２はオフになるとともに、スイッチφＪＵ２、φＪＵ１Ａ、φＪＵ０Ａ、φＪＵ、φＴ１、φＲがオンになる。

このときのＡＤコンバータ１００は、図１３に示すように動作しており、８つのキャパシタＣ１の右側の端子は、出力部１０Ａ、スイッチφＴ１、及びオペアンプ４２を介して、サブＡＤＣ１２０に接続されている。

また、最上位ビットのキャパシタ４Ｃ１の左側の端子には、スイッチφＪＵ２を介してリファレンス電圧＋ＶＲが入力される。

最上位ビットから２ビット目のキャパシタ２Ｃ１の左側の端子には、スイッチφＪＵ１Ａを介してリファレンス電圧−ＶＲが入力される。

最下位ビットのキャパシタＣ１の左側の端子には、スイッチφＪＵ１Ｂを介してリファレンス電圧−ＶＲが入力される。

また、符号１０Ｂで示すキャパシタＣ１の左側の端子には、スイッチφＪＵを介して、リファレンス電圧−ＶＲが入力される。

以上により、ｐｈａｓｅ２の期間（ａ）では、電荷保存則より、出力部１０Ａの電圧Ｖａ＝−ＶＩＮとなる。

これにより、サブＡＤＣ１２０は、出力部１０Ａの電圧Ｖａ＝−ＶＩＮを基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ２を出力する。このため、図１１に示す期間（ａ）では、デジタル信号ＤＵ２が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

なお、ここでは、一例として、期間（ａ）で確定したデジタル信号ＤＵ２の値は“０”であることとする。

また、ｐｈａｓｅ２では、図１１に示すようにスイッチφＲがオンにされるため、図１３に示すように、増幅部１４０の４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２は両端が接地されることによって電荷が放出され、リセットされる。

増幅部１４０の４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２に一世代前の電荷が残存していると、後に残差信号を増幅するときに、増幅後の信号レベルが誤差を含むことになる。

このため、容量ＤＡＣ１０で最終的に得られる残差信号を増幅する前に、増幅部１４０の４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２をリセットしている。

次に、期間（ｂ）では、スイッチφＪＵ２、φＪＵ１Ａがオフにされ、スイッチφＵ２、φＪＵ１Ｂがオンにされる。なお、スイッチφＪＵ０Ａ、φＪＵ、及びφＲはオンの状態が保持される。

このときのＡＤコンバータ１００では、最上位ビットのキャパシタ４Ｃ１には、期間（ａ）で確定したデジタル信号ＤＵ２の値（“０”又は“１”）に応じた電圧値（＋ＶＲ又は−ＶＲ）がスイッチφＵ２を介して入力される。

また、最上位ビットから２ビット目のキャパシタ２Ｃ１には、スイッチφＪＵ１Ｂを介してリファレンス電圧＋ＶＲが入力され、最下位ビットのキャパシタＣ１には、スイッチφＪＵ０Ａを介してリファレンス電圧−ＶＲが入力される。

最下位ビットのキャパシタＣ１には、スイッチφＪＵ０Ａを介して、リファレンス電圧−ＶＲが入力される。

符号１０Ｂで示すキャパシタＣ１には、スイッチφＪＵを介してリファレンス電圧−ＶＲが入力される。

以上により、ｐｈａｓｅ２の期間（ｂ）では、電荷保存則により、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／２となる。

これにより、サブＡＤＣ１２０は、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／２を基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ１を出力する。このため、図１１に示す期間（ｂ）では、デジタル信号ＤＵ１が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

なお、ここでは、一例として、期間（ａ）で確定したデジタル信号ＤＵ２の値は“０”であり、期間（ｂ）で確定したデジタル信号ＤＵ１の値は“１”であることとする。

また、ここでは、期間（ａ）で確定したデジタル信号ＤＵ２の値が“０”である場合について説明しているが、デジタル信号ＤＵ２の値が“１”である場合は、最上位ビットのキャパシタ４Ｃ１にはリファレンス電圧−ＶＲが入力されることになるため、出力部１０Ａの電圧Ｖａは、電荷保存の法則により値が異なる。

次に、期間（ｃ）では、スイッチφＪＵ１Ｂ、ＪＵ０Ａがオフにされ、スイッチφＵ１，φＪＵ０Ｂがオンにされる。なお、スイッチφＵ２、φＪＵ、及びφＲはオンの状態が保持される。

このときのＡＤコンバータ１００では、最上位ビットのキャパシタ４Ｃ１には、期間（ａ）で確定したデジタル信号ＤＵ２の値（“０”又は“１”）に応じた電圧値（＋ＶＲ又は−ＶＲ）がスイッチφＵ２を介して入力される。

また、最上位ビットから２ビット目のキャパシタ２Ｃ１には、期間（ｂ）で確定したデジタル信号ＤＵ１の値（“０”又は“１”）に応じた電圧値（＋ＶＲ又は−ＶＲ）がスイッチφＵ１を介して入力される。

最下位ビットのキャパシタＣ１には、スイッチφＪＵ０Ｂを介して、リファレンス電圧＋ＶＲが入力される。

符号１０Ｂで示すキャパシタＣ１には、スイッチφＪＵを介してリファレンス電圧−ＶＲが入力される。

以上により、ｐｈａｓｅ２の期間（ｃ）では、電荷保存則により、出力部１０Ａの電圧Ｖａは、Ｖａ＝−ＶＩＮ＋ＶＲ／４となる。

これにより、サブＡＤＣ１２０は、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／４を基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＵ０を出力する。このため、図１１に示す期間（ｃ）では、デジタル信号ＤＵ０が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

なお、ここでは、期間（ａ）で確定したデジタル信号ＤＵ２の値が“０”であり、期間（ｂ）で確定したデジタル信号ＤＵ１の値が“１”である場合について説明しているが、デジタル信号ＤＵ２又はＤＵ１の値が異なる値を取る場合は、出力部１０Ａの電圧Ｖａは、電荷保存の法則により値が異なることになる。

以上により、ＡＤコンバータ１００において、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０を得る。

容量ＤＡＣ１０で最終的に得られる残差を表す残差信号は、最終的に得られる電圧Ｖａで表され、＋ＶＲから−ＶＲの間を３ビットで表せるＶＲ／４を下回っているため、容量ＤＡＣ１０でこれ以上変換することはできない。このため、次に説明するｐｈａｓｅ３において、増幅部１４０で増幅される。

実施の形態１では、増幅部１４０の負帰還用のキャパシタ２Ｃ２、Ｃ２、Ｃ２は、容量ＤＡＣ１５０と共用されている。

このため、次に説明するｐｈａｓｅ３の動作により、残差信号の増幅と、増幅された残差信号の容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２へのサンプリングが同時に行われる。

次に、ｐｈａｓｅ３では、図１１に示すように、スイッチφＪＵ０１Ｂ、φＲがオフにされるとともに、スイッチφＵ０、φＨ、φＴ２がオンにされる。なお、スイッチφＵ２、φＵ１、φＪＵ、φＴ１はオンの状態が保持される。

ここで、一例として、期間（ａ）で確定したデジタル信号ＤＵ２の値は“０”であり、期間（ｂ）で確定したデジタル信号ＤＵ１の値は“１”であり、期間（ｃ）で確定したデジタル信号ＤＵ０の値は“０”であることとする。

このとき、図１４に示すように、ＡＤコンバータ１００では、最上位ビットのキャパシタ４Ｃ１にはスイッチφＵ２を介してリファレンス電圧＋ＶＲが入力され、最上位ビットから２ビット目のキャパシタ２Ｃ１にはスイッチφＵ１を介してリファレンス電圧−ＶＲが入力される。

また、最下位ビットのキャパシタＣ１にはスイッチφＵ０を介してリファレンス電圧＋ＶＲが入力され、符号１０Ｂで示すキャパシタＣ１にはスイッチφＵを介してリファレンス電圧−ＶＲが入力される。

この状態において、出力部１０Ａの電圧Ｖａは、容量ＤＡＣ１０の最終的な残差を表す残差信号である。この残差信号は、スイッチφＴ１及び入力部１４０Ａを介して増幅部１４０に入力される。残差信号は、増幅部１４０のオペアンプ４２及びキャパシタ２Ｃ２、Ｃ２、Ｃ２によって増幅される。

このとき、増幅部１４０のオペアンプ４２及びキャパシタ２Ｃ２、Ｃ２、Ｃ２は、比較例の増幅回路４１と同様に、増幅回路として機能する。

また、このとき、容量ＤＡＣ１５０について考えると、上位変換段の容量ＤＡＣ１０で最終的に得られた残差を表す残差信号は、増幅されてキャパシタ２Ｃ２、Ｃ２、Ｃ２にサンプリングされることになる。

このｐｈａｓｅ３では、容量ＤＡＣ１０と増幅部１４０は、スイッチトキャパシタ型の増幅器を構築する。

ここで、ｐｈａｓｅ３のモードにおいて残差信号が増幅される増幅率は、オペアンプ４２の増幅率を十分に大きくしている条件下では、近似的に、容量ＤＡＣ１０のキャパシタＣ１の静電容量Ｃ１と、増幅部１４０のキャパシタＣ２の静電容量Ｃ２との比（２Ｃ１／Ｃ２）で表せる。

実施の形態１では、例えば、キャパシタＣ２の静電容量は、容量ＤＡＣ１０に含まれるキャパシタＣ１の静電容量の１／４に設定される。このため、残差信号は、スイッチトキャパシタ型の増幅器により、信号レベルが８倍に増幅されて、キャパシタ２Ｃ２、Ｃ２、Ｃ２にサンプリングされる。

次に、ｐｈａｓｅ３の次のｐｈａｓｅ１に入ると、図１１に示すように、スイッチφＳがオンにされるとともに、ｐｈａｓｅ１のうちの期間（ｄ）において、スイッチφＪＬ１、φＪＬ０Ａ、φＪＬがオンにされる。

スイッチφＳがオンになることにより、すでに（Ｎ）世代の入力電圧ＶＩＮについて説明した動作と同様に、上位変換段の容量ＤＡＣ１０では、８つのすべてのキャパシタＣ１により、入力電圧ＶＩＮのサンプリングが行われる。

また、下位変換段の容量ＤＡＣ１５０では、期間（ｄ）において、スイッチφＪＬ１がオンにされることにより、最上位ビットのキャパシタ２Ｃ２にはスイッチφＪＬ１を介してリファレンス電圧＋ＶＲが入力される。

また、スイッチφＪＬ０Ａ、φＪＬがオンにされることにより、最下位ビットのキャパシタＣ２にはスイッチφＪＬ０Ａを介してリファレンス電圧−ＶＲが入力され、符号１５０Ｃで示すキャパシタＣ２にはスイッチφＪＬを介してリファレンス電圧−ＶＲが入力される。

以上により、サブＡＤＣ１２０は、ｐｈａｓｅ１の期間（ｄ）において電荷保存則によって得られる入出力部１５０Ａの電圧Ｖｂを基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＬ１を出力する。

このため、図１１に示すｐｈａｓｅ３の後のｐｈａｓｅ１の期間（ｄ）では、デジタル信号ＤＬ１が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

次に、ｐｈａｓｅ１の期間（ｄ）から期間（ｅ）に切り替わると、スイッチφＬ１、φＪＬ０Ｂがオンにされ、スイッチφＪＬ１、φＪＬ０Ａがオフにされる。なお、スイッチφＬはオンの状態が保持される。

このとき、下位変換段の容量ＤＡＣ１５０においては、最上位ビットのキャパシタ２Ｃ２には、スイッチφＬ１を介して、期間（ｄ）で確定したデジタル信号ＤＬ１によって定まる電圧（＋ＶＲ又は−ＶＲ）が入力される。

また、最下位ビットのキャパシタＣ２にはスイッチφＪＬ０Ｂを介してリファレンス電圧＋ＶＲが入力され、符号１５０Ｃで示すキャパシタＣ２にはスイッチφＪＬを介してリファレンス電圧−ＶＲが入力される。

以上により、サブＡＤＣ１２０は、ｐｈａｓｅ１の期間（ｅ）において電荷保存則によって得られる入出力部１５０Ａの電圧Ｖｂを基準レベル（０（Ｖ））と比較した比較結果を表すデジタル信号ＤＬ０を出力する。

このため、図１１に示すｐｈａｓｅ３の後のｐｈａｓｅ１の期間（ｅ）では、デジタル信号ＤＬ０が（Ｎ−１）世代のデータから、（Ｎ）世代のデータに切り替わる。

以上のように、上位変換段の残差信号は、下位変換段に増幅されて転送され、下位変換段において、２ビットのデジタル信号ＤＬ１、ＤＬ０に変換される。

この結果、上位変換段で得られる３ビットのデジタル信号と、下位変換段で得られる２ビットのデジタル信号とを合わせた５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０が得られる。

以上により、アナログ信号である入力電圧ＶＩＮは、５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０にＡＤ変換される。

ここで、図１５を用いて、容量ＤＡＣ１０における逐次比較動作について説明する。

図１５は、実施の形態１のＡＤコンバータ１００の上位変換段での逐次比較動作における電圧Ｖａの遷移と、基準レベルとの関係を表すタイミングチャートである。

図１５に示す電圧Ｖａは、上位変換段の容量ＤＡＣ１０の出力部１０Ａの電圧Ｖａであり、基準レベルは、サブＡＤＣ１２０の比較基準となる基準レベル（０（Ｖ））である。

図１５の縦軸には、上限がリファレンス電圧＋ＶＲ、下限がリファレンス電圧−ＶＲで表されるＡＤコンバータ１００のフルスケールレンジを示す。ここでは、容量ＤＡＣ１０は３ビットであるため、縦軸のフルスケールレンジを８分割して示す。

ＡＤコンバータ１００は、バイナリウェイト方式で配列された８つのキャパシタＣ１を用いて、上述のｐｈａｓｅ１、２のように各スイッチのオン／オフを制御部１８０で切り替えながら、出力部１０Ａの電圧ＶａをサブＡＤＣ１２０の基準レベル（０（Ｖ））に漸近させる。

ｐｈａｓｅ１では、出力部１０ＡはスイッチφＳによって接地されているため（図１２参照）、電圧Ｖａ＝０（Ｖ）である。一方で、ＶＩＮ＝＋０．３７５ＶＲ（Ｖ）とする。

また、ｐｈａｓｅ２の期間（ａ）では、出力部１０Ａの電圧Ｖａ＝−ＶＩＮであるため、Ｖａ＝−０．３７５ＶＲ（Ｖ）となる。−０．３７５ＶＲ（Ｖ）は、基準レベル（０（Ｖ））より低いため、サブＡＤＣ１２０は、デジタル信号ＤＵ２の値を“０”とする。

ｐｈａｓｅ２の期間（ｂ）では、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／２であるため、Ｖａ＝＋０．１２５ＶＲ（Ｖ）となる。＋０．１２５ＶＲ（Ｖ）は、基準レベル（０（Ｖ））以上であるため、サブＡＤＣ１２０は、デジタル信号ＤＵ１の値を“１”とする。

ｐｈａｓｅ２の期間（ｃ）では、出力部１０Ａの電圧Ｖａ＝−ＶＩＮ＋ＶＲ／４であるため、Ｖａ＝−０．１２５ＶＲ（Ｖ）となる。−０．１２５ＶＲ（Ｖ）は、基準レベル（０（Ｖ））より低いため、サブＡＤＣ１２０は、デジタル信号ＤＵ０の値を“０”とする。

以上のように、ＡＤコンバータ１００では、上位変換段のＡＤ変換において期間（ａ）〜（ｃ）での逐次比較を行うことにより、容量ＤＡＣ１０の出力部１０Ｂの電圧Ｖａを基準レベル（０（Ｖ））に漸近させる。

期間（ｃ）で得られる出力部１０Ｂの電圧Ｖａは、３ビットで判定可能な最小の電圧であるＶＲ／４を下回っているため、期間（ｃ）で得られる電圧Ｖａの値は、容量ＤＡＣ１０で得られる最終的な残差を表す。この最終的な残差は、量子化誤差である。

この結果、上位変換段では、３ビットの容量ＤＡＣ１０及びサブＡＤＣ１２０を用いて、入力電圧ＶＩＮをＡＤ変換し、上位３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０が得られる。

また、ｐｈａｓｅ２の期間（ａ）〜（ｃ）で確定するデジタル信号ＤＵ２、ＤＵ１、ＤＵ０によって最終的に与えられる残差を表す残差信号は、−０．１２５ＶＲである。

実施の形態１のＡＤコンバータ１００では、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０によって最終的に与えられる残差信号は、上述のｐｈａｓｅ３の動作により、増幅部１４０で増幅されると同時に、増幅されてキャパシタ２Ｃ２、Ｃ２、Ｃ２にサンプリングされることになる。

その後、下位変換段では、２ビットの容量ＤＡＣ１５０から最終的に出力される残差信号が、入出力部１５０Ａ及びオペアンプ４２を介して、サブＡＤＣ１２０によってＡＤ変換され、下位２ビットのデジタル信号ＤＬ１、ＤＬ０が得られる。

以上のように、実施の形態１のＡＤコンバータ１００は、上位変換段と下位変換段とが独立にＡＤ変換を行うパイプライン動作を行う。

この結果、上位変換段における上位３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０と、下位変換段における下位２ビットのデジタル信号ＤＬ１、ＤＬ０とを合わせた５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０が最終的に得られる。

実施の形態１のＡＤコンバータ１００は、増幅部１４０の負帰還用の４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２を容量ＤＡＣ１５０のバイナリウェイト方式で配列されるキャパシタ２Ｃ２、Ｃ２、Ｃ２として用いるとともに、オペアンプ４２の出力側に接続されるサブＡＤＣ１２０を含む。

このため、上位変換段と下位変換段におけるＡＤ変換は、ともにオペアンプ４２とキャパシタ２Ｃ２、Ｃ２、Ｃ２によって実現される増幅回路と、サブＡＤＣ１２０とを介して行われる。

従って、比較例のＡＤコンバータ１のように、上位変換段と下位変換段におけるＡＤ変換において、信号経路の違いによる変換精度の違いが生じることを抑制できる。

すなわち、上位変換段と下位変換段において、同一の信号経路（オペアンプ４２とキャパシタ２Ｃ２、Ｃ２、Ｃ２によって実現される増幅回路と、サブＡＤＣ１２０とを経る経路）を経てＡＤ変換を行うため、上位変換段と下位変換段におけるＡＤ変換の変換精度の差を低減できる。

これは、上位３ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０と、下位２ビットのデジタル信号ＤＬ１、ＤＬ０との変換精度の差を低減できることを意味する。

このため、実施の形態１によれば、変換精度の高いＡＤコンバータ１００を提供することができる。

また、実施の形態１のＡＤコンバータ１００では、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０を出力する際に、オペアンプ４２とサブＡＤＣ１２０が直列に接続される。このため、サブＡＤＣ１２０にオフセット電圧Ｖｏｆがある場合に、サブＡＤＣ１２０のオフセット電圧Ｖｏｆは、Ｖｏｆ／Ａａｍｐとなる。

従って、サブＡＤＣ１２０のオフセット電圧がデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０に与える影響は非常に小さくなる。

また、上述のように、オペアンプ４２の開ループゲイン（Ａａｍｐ）は、ＡＤコンバータ１００の増幅部１４０が残差信号を増幅するときの増幅率（ゲイン）Ａよりも高く設定される。

従って、実施の形態１のＡＤコンバータ１００によれば、サブＡＤＣ１２０にオフセット電圧が存在する場合において、サブＡＤＣ１２０のオフセット電圧がデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０に与える影響をさらに小さくできる。

また、ＡＤコンバータ１００で高速動作を行う場合はサブＡＤＣ１２０内の回路を正帰還回路にするが、正帰還回路はオペアンプ４２に比べてオフセットが数〜数１０倍も大きくなる。従って、ＡＤコンバータ１００で高速動作を行う場合には、サブＡＤＣ１２０のオフセット電圧ＶｏｆがＶｏｆ／Ａａｍｐに低減されることの効果が非常に大きいものとなる。

また、比較例のＡＤコンバータ１（図２参照）では、サブＡＤＣ２０とオペアンプ４２にオフセット電圧がある場合は、サブＡＤＣ２０のオフセット電圧とオペアンプ４２のオフセット電圧による影響がデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０に及ぶ。

これに対して、実施の形態１のＡＤコンバータ１００によれば、オペアンプ４２とサブＡＤＣ１２０が直列に接続されるため、上述のようにサブＡＤＣ１２０のオフセット電圧がデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０に与える影響は非常に小さい。

このため、サブＡＤＣ１２０に加えてオペアンプ４２にもオフセット電圧がある場合は、デジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０に与える影響からサブＡＤＣ１２０のオフセットによる影響が軽減される。

また、実施の形態１によれば、増幅部１４０の負帰還用の４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２を容量ＤＡＣ１５０のバイナリウェイト方式で配列されるキャパシタ２Ｃ２、Ｃ２、Ｃ２として用いる。

これにより、キャパシタの数を減らすことができるので、サンプリングに必要な静電容量が低減され、消費電力と実装面積を低減できる。

また、キャパシタ２Ｃ２、Ｃ２、Ｃ２を増幅部１４０と容量ＤＡＣ１５０で共用することにより、ＡＤコンバータ１００の実装面積を小さくでき、この結果、ＡＤコンバータ１００の低コスト化を図ることができる。

また、実施の形態１のＡＤコンバータ１００は、比較例のＡＤコンバータ１と同様に、３つのｐｈａｓｅでＡＤ変換を行えるので、比較例のＡＤコンバータ１と同等の速度によるＡＤ変換が可能である。

また、比較例のＡＤコンバータ１のように、上位変換段と下位変換段の信号経路の違いによってオフセット電圧の影響が異なる場合は、オフセット電圧を低減する低減回路が必要である。

これに対して、実施の形態１のＡＤコンバータ１００では、上述のように、上位変換段と下位変換段とで変換精度の差を低減することができるので、オフセット電圧を低減する低減回路は不要である。

このため、ＡＤコンバータ１００の実装面積を小さくできるとともに、消費電力を低減することができる。

なお、以上では、容量ＤＡＣ１０のキャパシタ４Ｃ１、２Ｃ１、Ｃ１、Ｃ１と、容量ＤＡＣ１５０のキャパシタ２Ｃ１、Ｃ１、Ｃ１とがともにバイナリウェイト方式で配列される形態について説明したが、これらのキャパシタの配列は、バイナリウェイト方式に限られるものではない。

また、以上では、上位変換段に含まれる容量ＤＡＣ１０のビット数が３ビットで、下位変換段に含まれる容量ＤＡＣ１５０のビット数が２ビットの場合について説明した。しかしながら、容量ＤＡＣ１０、１５０のビット数はこれらに限られない。

また、以上では、容量ＤＡＣ１０のビット数が容量ＤＡＣ１５０のビット数よりも大きい場合について説明視が、容量ＤＡＣ１０と容量ＤＡＣ１５０のビット数は等しくてもよく、容量ＤＡＣ１５０のビット数が容量ＤＡＣ１０のビット数よりも大きくてもよい。

＜実施の形態２＞
図１６は、実施の形態２のＡＤコンバータ２００の回路構成を示す図である。

実施の形態２のＡＤコンバータ２００は、実施の形態１のＡＤコンバータ１００に、オペアンプ２４２を追加したものである。

その他の構成は、実施の形態１のＡＤコンバータ１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。

ＡＤコンバータ２００は、容量ＤＡＣ１０、スイッチφＴ１、サブＡＤＣ１２０、ＳＡＲ制御部１３０、増幅部２４０、容量ＤＡＣ１５０、及び制御部１８０を含む。ＡＤコンバータ２００は、パイプライン型のＡＤコンバータである。

実施の形態２のＡＤコンバータ２００では、容量ＤＡＣ１５０のキャパシタ２Ｃ２、Ｃ２、Ｃ２は、増幅部２４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２と共通化されている。すなわち、増幅部２４０と容量ＤＡＣ１５０は、キャパシタ２Ｃ２、Ｃ２、Ｃ２を共用している。

なお、増幅部２４０の入力部２４０Ａは、スイッチφＴ１を介して、容量ＤＡＣ１０の出力部１０Ａに接続されている。また、増幅部２４０の出力部２４０Ｂは、サブＡＤＣ１２０の入力端子に接続されている。

また、実施の形態２のＡＤコンバータ２００の増幅部２４０は、オペアンプ４２に加えて、オペアンプ２４２を有する。

オペアンプ２４２は、非反転入力端子がオペアンプ４２の出力端子とサブＡＤＣ１２０の入力端子とに接続され、反転入力端子が接地され、出力端子がスイッチφＨの右側の端子に接続される。

オペアンプ２４２と、増幅部２４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２とは、第２増幅部の一例としての増幅回路を構築する。

ここで、オペアンプ４２と、増幅部２４０のキャパシタ２Ｃ２、Ｃ２、Ｃ２とは、増幅部の一例としての増幅回路を構築するため、オペアンプ４２及びオペアンプ２４２と、キャパシタ２Ｃ２、Ｃ２、Ｃ２とが一つの増幅回路を構築していると捉えることもできる。

実施の形態２のＡＤコンバータ２００では、サブＡＤＣ１２０の入力端子は、オペアンプ４２の出力端子と、オペアンプ２４２の入力端子の間に接続されている。

このため、実施の形態２のＡＤコンバータ２００では、サブＡＤＣ１２０の入力端子は、増幅回路のオペアンプ４２とオペアンプ２４２との間から分岐して接続されていることになる。

従って、実施の形態２のＡＤコンバータ２００では、オペアンプ４２の増幅率を実施の形態１のＡＤコンバータ１００（図１０参照）におけるオペアンプ４２の増幅率とは異なる増幅率に設定することが可能になる。

実施の形態２のＡＤコンバータ２００におけるオペアンプ４２の増幅率は、オペアンプ２４２の増幅率との関係で決定すればよい。オペアンプ４２及び２４２の増幅率については、後述する。

ここで、オペアンプ２４２が信号経路に含まれるのは、ｐｈａｓｅ１〜ｐｈａｓｅ３のうち、ｐｈａｓｅ３のみである。オペアンプ２４２は、ｐｈａｓｅ１及びｐｈａｓｅ２では信号経路に含まれない。

また、ｐｈａｓｅ１及びｐｈａｓｅ２におけるＡＤコンバータ２００の動作は、実施の形態１のＡＤコンバータ１００と同一である。

このため、以下では、図１７を用いて、ｐｈａｓｅ３について説明する。

図１７は、実施の形態２のＡＤコンバータ２００のｐｈａｓｅ３における各スイッチのオン／オフの状態と、信号の流れとを示す図である。

図１７では、ＡＤコンバータ２００において、信号の流れがある部分を黒線で示し、信号の流れがない部分を破線で示す。

ｐｈａｓｅ３では、スイッチφＪＵ０１Ｂ、φＲがオフにされるとともに、スイッチφＵ０、φＨ、φＴ２がオンにされる。なお、スイッチφＵ２、φＵ１、φＪＵ、φＴ１は、ｐｈａｓｅ２から引き続きオンにされる。

ここで、一例として、実施の形態１と同様に、ｐｈａｓｅ２の期間（ａ）で確定したデジタル信号ＤＵ２の値は“０”であり、期間（ｂ）で確定したデジタル信号ＤＵ１の値は“１”であり、期間（ｃ）で確定したデジタル信号ＤＵ０の値は“０”であることとする。

このとき、図１７に示すように、ＡＤコンバータ２００では、最上位ビットのキャパシタ４Ｃ１にはスイッチφＵ２を介してリファレンス電圧＋ＶＲが入力され、最上位ビットから２ビット目のキャパシタ２Ｃ１にはスイッチφＵ１を介してリファレンス電圧−ＶＲが入力される。

また、最下位ビットのキャパシタＣ１にはスイッチφＵ０を介してリファレンス電圧＋ＶＲが入力され、符号１０Ｂで示すキャパシタＣ１にはスイッチφＵを介してリファレンス電圧−ＶＲが入力される。

この状態において、出力部１０Ａの電圧Ｖａは、容量ＤＡＣ１０の最終的な残差を表す残差信号である。この残差信号は、スイッチφＴ１及び入力部２４０Ａを介して増幅部２４０に入力される。残差信号は、増幅部２４０のオペアンプ４２、オペアンプ２４２、及びキャパシタ２Ｃ２、Ｃ２、Ｃ２によって増幅される。

このとき、増幅部２４０のオペアンプ４２及びキャパシタ２Ｃ２、Ｃ２、Ｃ２は、比較例の増幅回路４１と同様に、増幅部の一例としての増幅回路として機能する。

また、増幅部２４０のオペアンプ２４２及びキャパシタ２Ｃ２、Ｃ２、Ｃ２は、第２増幅部の一例としての増幅回路として機能する。

また、このとき、容量ＤＡＣ１５０について考えると、上位変換段の容量ＤＡＣ１０で最終的に得られた残差を表す残差信号は、増幅されてキャパシタ２Ｃ２、Ｃ２、Ｃ２にサンプリングされることになる。

その後、ｐｈａｓｅ１において、下位変換段で（Ｎ）世代のデジタル信号ＤＬ１、ＤＬ０が得られる。

この結果、上位変換段で得られる３ビットのデジタル信号と、下位変換段で得られる２ビットのデジタル信号とを合わせた５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０が得られる。

以上のように、実施の形態２のＡＤコンバータ２００によれば、実施の形態１のＡＤコンバータ１００と同様に、アナログ信号である入力電圧ＶＩＮは、５ビットのデジタル信号ＤＵ２、ＤＵ１、ＤＵ０、ＤＬ１、ＤＬ０にＡＤ変換される。

実施の形態２のＡＤコンバータ２００によれば、上位変換段と下位変換段において、同一の信号経路（オペアンプ４２とキャパシタ２Ｃ２、Ｃ２、Ｃ２によって実現される増幅回路と、サブＡＤＣ１２０とを経る経路）を経てＡＤ変換を行う。

このため、上位変換段と下位変換段におけるＡＤ変換の変換精度の差を低減でき、実施の形態２によれば、実施の形態１と同様に、変換精度の高いＡＤコンバータ２００を提供することができる。

また、増幅部２４０の負帰還用の４つのキャパシタ２Ｃ２、Ｃ２、Ｃ２を容量ＤＡＣ１５０のバイナリウェイト方式で配列されるキャパシタ２Ｃ２、Ｃ２、Ｃ２として用いてキャパシタの数を減らせるので、サンプリングに必要な静電容量が低減され、消費電力と実装面積を低減できる。

また、キャパシタ２Ｃ２、Ｃ２、Ｃ２を増幅部２４０と容量ＤＡＣ１５０で共用することにより、ＡＤコンバータ２００の実装面積を小さくでき、この結果、ＡＤコンバータ２００の低コスト化を図ることができる。

また、実施の形態２のＡＤコンバータ２００は、比較例のＡＤコンバータ１と同様に、３つのｐｈａｓｅでＡＤ変換を行えるので、比較例のＡＤコンバータ１と同等の速度によるＡＤ変換が可能である。

また、実施の形態２のＡＤコンバータ２００では、上述のように、上位変換段と下位変換段とで変換精度の差を低減することができるので、オフセット電圧を低減する低減回路は不要である。このため、ＡＤコンバータ２００の実装面積を小さくできるとともに、消費電力を低減することができる。

ここで、オペアンプ４２及び２４２の合計の開ループゲインをＡａｍｐ２とする。オペアンプ４２及び２４２の合計の開ループゲインＡａｍｐ２は、オペアンプ４２の開ループゲインをＡ１、オペアンプ２４２の開ループゲインをＡ２とすると、Ａａｍｐ２＝Ａ１×Ａ２で表される。

なお、開ループゲインＡａｍｐ２は、実施の形態１のＡＤコンバータ１００のオペアンプ４２の単独の開ループゲインＡａｍｐに相当する。

ＡＤコンバータ２００の増幅部２４０が残差信号を増幅するときの増幅率（ゲイン）Ａは、開ループゲインＡａｍｐ２、容量ＤＡＣ１０の８つのキャパシタＣ１の静電容量Ｃ１、増幅部２４０に含まれる４つのキャパシタＣ２の静電容量Ｃ２を用いると、次の式（２）で表すことができる。

Ａ＝２Ｃ１／｛Ｃ２＋（２Ｃ１＋Ｃ２）／Ａａｍｐ２｝ ・・・（２）
ここで、変換精度を向上させるためには、開ループゲインＡａｍｐ２を大きくすることにより、式（２）をＡ＝２Ｃ１／Ｃ２に近づけることが有効的である。

このため、実施の形態１のＡＤコンバータ１００のオペアンプ４２は、単独で開ループゲインＡａｍｐを大きくしている。

ところで、オペアンプのゲインと帯域はトレードオフの関係になり、ゲインを向上させるとオペアンプの帯域が狭くなり、サブＡＤＣ１２０の応答速度が低下する場合がある。

このため、実施の形態２のＡＤコンバータ２００では、オペアンプ４２の開ループゲインＡ１は、サブＡＤＣ１２０のオフセット電圧とオペアンプ２４２のオフセット電圧とを十分に無視できる程度の比較的小さい値に設定することができる。また、オペアンプ２４２の開ループゲインＡ２によりＡａｍｐ２として必要なゲインを達成することができる。

これにより、さらに高速動作が可能なＡＤコンバータ２００を提供することができる。

以上、本発明の例示的な実施の形態１、２のＡＤコンバータ、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
第１ビット数分の第１キャパシタを有し、前記第１キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第１ＤＡ変換部と、
第２ビット数分の第２キャパシタを有し、前記第２キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第２ＤＡ変換部と、
前記第１ＤＡ変換部が出力する残差信号を増幅して前記第２ＤＡ変換部に転送する増幅部と、
前記増幅部の出力側に接続され、前記第１ＤＡ変換部が出力する残差信号と所定の基準レベルとの第１比較結果と、前記第２ＤＡ変換部が出力する残差信号と前記所定の基準レベルとの第２比較結果とを表す二値信号を出力する比較部と、
前記第１比較結果を表す二値信号を前記第１ＤＡ変換部に入力するとともに、前記第２比較結果を表す二値信号を前記第２ＤＡ変換部に入力する逐次制御部と
を含み、前記第２ＤＡ変換部の前記第２キャパシタは、前記増幅部のキャパシタと共用である、ＡＤコンバータ。
（付記２）
前記第１ＤＡ変換部の前記第１キャパシタと、前記第２ＤＡ変換部の前記第２キャパシタは、それぞれ、バイナリウェイト方式で配列されている、付記１記載のＡＤコンバータ。
（付記３）
前記増幅部が前記残差信号を増幅するモードにおいて、前記第１ＤＡ変換部及び前記増幅部は、スイッチトキャパシタ型の増幅器を構築し、前記スイッチトキャパシタ型の増幅器の増幅率は、前記第１キャパシタと前記増幅部のキャパシタとの容量比で決定される、付記１又は２記載のＡＤコンバータ。
（付記４）
入力端子が前記比較部の入力端子と前記増幅部の出力端子とに接続されるとともに、出力端子が前記第２キャパシタに接続され、前記増幅部のキャパシタと帰還用のキャパシタを共用する第２増幅部をさらに含む、付記１乃至３のいずれか一項記載のＡＤコンバータ。
（付記５）
前記第２増幅部の増幅率は、前記増幅部の増幅率よりも大きい、付記４記載のＡＤコンバータ。
（付記６）
前記第１ビット数は、前記第２ビット数よりも多い、付記１乃至５のいずれか一項記載のＡＤコンバータ。
（付記７）
前記第２キャパシタは、前記増幅部の負帰還用のキャパシタである、付記１乃至６のいずれか一項記載のＡＤコンバータ。
（付記８）
第１ビット数分の第１キャパシタを有し、前記第１キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第１ＤＡ変換部と、
前記第１ＤＡ変換部の出力側に接続される増幅器と、
前記増幅器に負帰還接続される第２ビット数分の第２キャパシタを有し、前記第２キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第２ＤＡ変換部と、
前記増幅器の出力側に接続され、前記第１ＤＡ変換部が出力する残差信号と所定の基準レベルとの第１比較結果と、前記第２ＤＡ変換部が出力する残差信号と前記所定の基準レベルとの第２比較結果とを表す二値信号を出力する比較部と、
前記第１比較結果を表す二値信号を前記第１ＤＡ変換部に入力するとともに、前記第２比較結果を表す二値信号を前記第２ＤＡ変換部に入力する逐次制御部と
を含み、前記第１ＤＡ変換部が出力する残差信号は、前記増幅器及び前記第２キャパシタによって増幅されることにより、前記第２ＤＡ変換部の前記第２キャパシタに転送される、ＡＤコンバータ。
（付記９）
前記増幅器と前記比較部との接続部と、前記第２キャパシタとの間に挿入される第２増幅器をさらに含む、付記８記載のＡＤコンバータ。
（付記１０）
付記１乃至９のいずれか一項記載のＡＤコンバータと、
前記ＡＤコンバータによってデジタル変換されたデジタル信号を処理する処理部と
を含む、電子装置。

１０ 容量ＤＡＣ
４２ オペアンプ
１００ ＡＤコンバータ
１２０ サブＡＤＣ
１３０ ＳＡＲ制御部
１４０ 増幅部
１４０Ａ 入力部
１４０Ｂ 出力部
１５０ 容量ＤＡＣ
１５０Ａ 入出力部
１５０Ｂ 端子
１８０ 制御部
２００ ＡＤコンバータ
２４０ 増幅部
２４２ オペアンプ
５００ 携帯電話端末機
５０５ 配線部
５１１ アンテナ
５１２ ＲＦ通信部
５１３ ベースバンド処理部
５１４ ＣＰＵチップ

Claims (5)

1. 第１ビット数分の第１キャパシタを有し、前記第１キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第１ＤＡ変換部と、
   第２ビット数分の第２キャパシタを有し、前記第２キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第２ＤＡ変換部と、
   前記第２キャパシタを負帰還とし、前記第１ＤＡ変換部が出力する残差信号を前記第１キャパシタと前記第２キャパシタの容量比に基づき増幅して前記第２ＤＡ変換部に転送する増幅部と、
   前記増幅部の出力側に接続され、前記第１ＤＡ変換部が出力する残差信号と所定の基準レベルとの第１比較結果と、前記第２ＤＡ変換部が出力する残差信号と前記所定の基準レベルとの第２比較結果とを表す二値信号を出力する比較部と、
   前記第１比較結果を表す二値信号を前記第１ＤＡ変換部に入力するとともに、前記第２比較結果を表す二値信号を前記第２ＤＡ変換部に入力する逐次制御部と
   を有する、ＡＤコンバータ。
2. 前記第１ＤＡ変換部の前記第１キャパシタと、前記第２ＤＡ変換部の前記第２キャパシタは、それぞれ、バイナリウェイト方式で配列されている、請求項１記載のＡＤコンバータ。
3. 入力端子が前記比較部の入力端子と前記増幅部の出力端子とに接続されるとともに、出力端子が前記第２キャパシタに接続され、前記第２キャパシタを負帰還とする第２増幅部をさらに含む、請求項１又は２記載のＡＤコンバータ。
4. 前記第１ビット数は、前記第２ビット数よりも多い、請求項１乃至３のいずれか一項記載のＡＤコンバータ。
5. 請求項１乃至４のいずれか一項記載のＡＤコンバータと、
   前記ＡＤコンバータによってデジタル変換されたデジタル信号を処理する処理部と
   を含む、電子装置。

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