JP5625063B2 - 容量性分圧器 - Google Patents

Description

本発明は、例えば、信号のアナログ−デジタルまたはデジタル−アナログ変換において使用されるような容量性分圧器に関する。

従来の技術において、アナログ−デジタル変換器を形成するための、特にコンパレータおよび逐次比較レジスタ（ｓｕｃｃｅｓｓｉｖｅ−ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ）と接続した容量性デジタル−アナログ変換器が知られている。この種の変換器は、例えば、イメージセンサにおいて使用され、それゆえに、通常、低いおよび中程度の解像度に、ならびに、小面積に実装されることに適している。

前記変換器が小面積に実装可能であるので、寄生容量が、それらに関して問題を構成する。構造の空間的近接のため、電荷を運ぶ部分は互いに近く、その結果、寄生容量が生じる。容量性分圧器、いわゆる、静電容量およびその２倍の静電容量の直列接続（Ｃ２Ｃ＝キャパシティ―２―キャパシティとも呼ばれる）からの容量素子が使用されるキャパシタンス―２―キャパシタンスネットワークを有するデジタル−アナログ変換器は、特に、それらが類似の２進加重されたキャパシタアレイ（ｂｉｎａｒｙ ｗｅｉｇｈｔｅｄ ｃａｐａｃｉｔｏｒ ａｒｒａｙｓ）よりも比較的少ない静電容量を必要とするので、変換に関して関心を引いている。例えば、２進容量配列の１０ビット変換器は、約１０２４の静電容量を必要とするが、Ｃ２Ｃ変換器は、約３０の静電容量で間に合わせることができる。

Ｃ２Ｃ変換器の直線性が、キャパシタアレイの寄生容量によって実質的に影響されることが知られている。従来の技術において、予ひずみなどの構想が、例えば、寄生容量を補償することで知られている。しかし、これらの方法には、それらが寄生容量についての正確な知識に非常に依存しているという不利な点がある。このように、それらは、その実施態様に非常に依存していて、より高い生産コストを生じさせる。

アナログ信号の効率的な検出は、いくつかの低ノイズで、非常に正確なアナログおよびデジタル構成部品を集積することを必要とする。例えば無線センサネットワーク、ＣＭＯＳイメージセンサ（ＣＭＯＳ＝相補型金属酸化膜半導体）、バイオメディカルなどに関するさまざまなアプリケーションにおいて、データ変換は、使用されたＡＤ変換器（ＡＤ＝アナログ−デジタル）またはＤＡ変換器（ＤＡ＝デジタル−アナログ）の実行および変換動作に、高い要求を出す。

従来の技術において、アナログ−デジタル変換器が、低電源電圧の条件下で実行するのに困難でかつ複雑であるアナログ回路技術に関して低い支出で済むという理由で、アナログ−デジタル変換器を実装するためのものとして、サブマイクロメータ技術で実装されたＳＡＲ ＡＤＣ（ＳＡＲ＝逐次比較レジスタ、ＡＤＣ＝アナログ−デジタル変換器）が知られている。逐次比較ＡＤＣにおいて、従来の技術において、２進加重されたキャパシタアレイがしばしば使用される。しかし、追加のバイナリ位置ごとに、すなわち追加ビットごとに、必要とされる静電容量の数は、増加する。必要とされる静電容量の数は、変換されるバイナリ位置の数によって、指数関数的に増加しうる。ＡＤＣの最大可能分解能は、一般的に、約８〜１０のビットに制限され、それは、高い容量比、および利用できる表面積と実現される個々の静電容量の間の低比率による。

これらの問題を回避するために、比較的小さな表面積に実装可能であり、ほとんど電力を必要とせず、バイナリＤＡＣと比較して高速な変換を可能にするＣ２Ｃ ＤＡＣが使用されうる。それらのＣ２Ｃについて不利であることは、内側の接続ノードで生じ、前記Ｃ２Ｃ ＤＡＣの直線性に悪影響を与える寄生容量である。生じている非直線性のため、Ｃ２Ｃ ＤＡＣの分解能は、一般的に４〜６ビットに制限される。

従来の技術において、例えば、擬似Ｃ２Ｃラダー（参照、Ｌ．Ｃｏｎｇ ａｎｄ Ｗ．Ｃ．Ｂｌａｃｋ，“Ａ Ｎｅｗ Ｃｈａｒｇｅ Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｄ／Ａ ａｎｄ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ Ｔｅｃｈｎｉｑｕｅ−Ｐｓｅｕｄｏ Ｃ２Ｃ Ｌａｄｄｅｒ”，ｉｎ Ｐｒｏｃ． ４３ｒｄ ＩＥＥＥ Ｍｉｄｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，Ａｕｇ．２０００）または固定されたシールド（参照、Ｓ．Ｐ．Ｓｉｎｇｈ，Ａ．Ｐｒａｂｈａｋａｒ ａｎｄ Ａ．Ｂ．Ｂｈａｔｔｃｈａｒｙｙａ，“Ｃ−２Ｃ Ｌａｄｄｅｒ Ｂａｓｅｄ Ｄ／Ａ Ｃｏｎｖｅｒｔｅｒｓ ｆｏｒ ＰＣＭ Ｃｏｄｅｃｓ”； ｉｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｐ．１１９７−１２００，Ｄｅｃ １９８７）などの、寄生効果を削減することを目的とするさまざまな技術が知られている。しかし、それらは、これまで満足な解決策を提供していない。従って、６ビット以上の分解能を必要としているＣ２Ｃ ＤＡＣを実装することは、問題がある。

Ｃ２Ｃラダー技術と関連した寄生容量は、図８に示される。図８は、第１の静電容量８０１が基準電位Ｕ₀に対して最初に接続されることを特徴とするＣ２Ｃラダー構造を示す。静電容量８０１と並列に、その直列接続は、基準電位Ｕ₀に対して同様に接続される、そこに設置された２つの更なる静電容量８０２および静電容量８０３を有する。静電容量８０３と並列に、次に、更なる静電容量８０４は、基準電位Ｕ₀に対して静電容量８０５と直列に接続される。静電容量８０５と並列に、静電容量８０６および静電容量８０７は、次に、基準電位Ｕ₀に対して直列に接続される。静電容量８０７と並列に、静電容量８０８は、次に、基準電位Ｕ₀に対して静電容量８０９と直列に接続され、そして、静電容量８１０が、付加的に、図８の静電容量８０９と並列に接続される。図８は、参照番号８０２、８０４、８０６、および８０８によって参照される静電容量が２つの静電容量Ｃの並列接続から生じており、従って、それぞれ２Ｃの静電容量を有する容量性分圧器を示す。対照的に、静電容量８０１、８０３、８０５、８０７、８０９、および８１０は、図８の静電容量Ｃによって実現される。

容量性分圧器に結果としてなる。分圧器は、変換されるアナログ電圧が静電容量８０９で基準電位Ｕ₀に対して印加されるように、作動されうる。これは、キャパシタ８０８、８０９および８１０内に格納されている対応する電荷を生じさせる。以下において、この電荷が各キャパシタ内に格納され、そして、電荷の逆流が可能でないと仮定する。連続的に電圧を節点８１１、８１２、８１３、８１４に印加することによって、または、代わりに、対応する基準電位Ｕ₀に印加することによって、例えば０Ｖ、Ｕ₀または最低電圧などの特定の電圧が、キャパシタ８０９に生じることを特徴とするビット組合せが、決定されうる。換言すれば、反復する方法で、例えば、５Ｖは、点８１１、８１２、８１３、および８１４にそれぞれ印加される。この電圧がどの点に印加されるかに依存して、これは、その電圧が容量性分圧器に沿って分割されることとなる。この点が、キャパシタ８０９から遠くに位置付けられるほど、キャパシタ８０８および／または８０９および８１０内に電荷移動を確実にするこの電圧の分率は、より小さくなる。正しいビット組合せが存在する場合、例えば、キャパシタ８０９で最小可能残留電圧によって検出でき、次に、各ビット組合せが見つけられる。代わりに、節点８１１、８１２、８１３、および８１４はまた、例えば、基準電位と結合され、図８のＵ₀によって関連した端末は、各ビット電圧と接続される場合もある。

図８は、更に、各タップポイント８１１〜８１４との間に、そして、キャパシタ８０９および８１０に、値２Ｃｐを有する寄生容量を示す。図８において、寄生容量が基板に関して存在し、そして、その基板はまた、企図された例において、基準電位Ｕ₀を有することになっている。図８から分かるように、寄生容量は、容量性分圧器の直線性を歪める。例えば、寄生容量は、ボトムプレート、コンタクティング等に対する静電容量を示すことがあり、この場合、半導体の上限のごくわずかな静電容量とみなされる。しかしながら、原則として、寄生容量は、半導体内の様々なレイアウト変化形によって生じうる。電荷の一部が、変換の間、寄生容量全体に分配されるので、Ｃ２Ｃ ＤＡＣは、このように、変換過程の間、その直線性を失う。

Ｌ．Ｃｏｎｇ ａｎｄ Ｗ．Ｃ．Ｂｌａｃｋ，"Ａ Ｎｅｗ Ｃｈａｒｇｅ Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｄ／Ａ ａｎｄ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ Ｔｅｃｈｎｉｑｕｅ−Ｐｓｅｕｄｏ Ｃ２Ｃ Ｌａｄｄｅｒ"，ｉｎ Ｐｒｏｃ． ４３ｒｄ ＩＥＥＥ Ｍｉｄｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，Ａｕｇ．２０００ Ｓ．Ｐ．Ｓｉｎｇｈ，Ａ．Ｐｒａｂｈａｋａｒ ａｎｄ Ａ．Ｂ．Ｂｈａｔｔｃｈａｒｙｙａ，"Ｃ−２Ｃ Ｌａｄｄｅｒ Ｂａｓｅｄ Ｄ／Ａ Ｃｏｎｖｅｒｔｅｒｓ ｆｏｒ ＰＣＭ Ｃｏｄｅｃｓ"； ｉｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｐ．１１９７−１２００，Ｄｅｃ １９８７ Ｊ．Ｙｕａｎ ａｎｄ Ｃ．Ｓｖｅｎｓｏｎ，"Ａ １０−ｂｉｔ ５−ＭＳ／ｓ Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ ＡＤＣ Ｃｅｌｌ Ｕｓｅｄ ｉｎ ａ ７０−ＭＳ／ｓ ＡＤＣ Ａｒｒａｙ ｉｎ １，２−μｍ ＣＭＯＳ"， ｉｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｐ．８６６−８７２， Ａｕｇ． １９９４ Ｆ．Ｍａｌｏｂｅｒｔｉ， Ｅ： Ｂｏｎｉｚｚｏｎｉ ａｎｄ Ａ． Ｐｅｒｅｚ，"Ｔｈｉｒｄ Ｏｒｄｅｒ ΣΔ Ｍｏｄｕｌａｔｏｒ ｗｉｔｈ ６１ ｄＢ ＳＮＲ ａｎｄ ６ＭＨｚ Ｂａｎｄｗｉｄｔｈ Ｃｏｎｓｕｍｉｎｇ ６ｍＷ"， ｉｎ ＩＥＥＥ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐ．２１８−２２１， Ｓｅｐ． ２００８ Ｌ．Ｃｌａｒｋ，Ｄ．Ａｌｌｅｅ，Ｎ．Ｈｉｎｄｍａｎ ａｎｄ Ｚ．Ｗａｎｇ，"Ｅｘｐｅｒｉｍｅｎｔａｌｌｙ Ｍｅａｓｕｒｅｄ Ｉｎｐｕｔ Ｒｅｆｅｒｅｅｄ Ｖｏｌｔａｇｅ Ｏｆｆｓｅｔｓ ａｎｄ Ｋｉｃｋｂａｃｋ Ｎｏｉｓｅ ｉｎ ＲＨＢＣ Ａｎａｌｏｇ Ｃｏｍｐａｒａｔｏｒ Ａｒｒａｙｓ"， ｉｎ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｎｕｃｌｅａｒ Ｓｃｉｅｎｃｅ， ｐ．２０７３−２０７９， Ｄｅｃ． ２００７ Ｃ．Ｊ．Ｚｈａｎｇ，Ｊ．Ｇ．Ｙａｗｅｉ，Ｓ．Ｂｏ．，Ｌ．Ｊｉａｎ ａｎｄ Ｙ．Ｊｉｅｆａｎｇ，"Ａ ５９ｍＷ １０ｂ ４０ Ｍ ｓａｍｐｌｅｓ／ｓ Ｐｉｐｅｌｉｎｅｄ ＡＤＣ"， ｉｎ Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ， ｐ．１３０１−１３０８， ２００５ Ｔ．Ｏ．Ａｎｄｅｒｓｏｎ，"Ｏｐｔｉｍｕｍ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ ｆｏｒ Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒｓ（ｈｔｔｐ：／／ｗｗｗ．ｔｍｏ．ｊｐｌ．ｎａｓａ．ｇｏｃ−／ｐｒｏｇｒｅｓｓ＿ｒｅｐｏｒｔ２／ＸＩＩＩ／ＸＩＩＩＷ．ＰＤＦ） Ｓ．Ｇａｍｂｉｎｉ ａｎｄ Ｊ．Ｒａｂａｅｙ，"Ｌｏｗ Ｐｏｗｅｒ Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ ０．５ Ｖ Ｓｕｐｐｌｙ ｉｎ ９０ｎｍ ＣＭＯＳ"， ｉｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｐ．２３４８−２３５７， Ｎｏｖ． ２００７ Ｐ．Ｍｅｉｎｅｒｚｈａｇｅｎ，"Ｄｅｓｉｇｎ ｏｆ １２ｂｉｔ Ｌｏｗ Ｐｏｗｅｒ ＳＡＲ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ ａ Ｎｅｕｒｏｃｈｉｐ"， Ｍａｓｔｅｒ Ｔｈｅｓｉｓ， ＥＰＦＬ ａｎｄ ＵＣ Ｍｅｒｃｅｄ， ２００８

従って、ＡＤ変換またはＤＡ変換のための改善された構想を提供することが、本発明の目的である。

この目的は、請求項１に記載の容量性分圧器、請求項９に記載のＡＤ変換器、および請求項１２に記載のＤＡ変換器によって達成される。

コンタクティングまたはベースプレートまたは接地板に関して、Ｃ２Ｃ装置内の寄生容量を削減するために、電圧シールド（ＦＶＳ、フローティング電圧シールド）を使用することは、本発明についてのコアとなる考えである。このようにして、従来のＣ２Ｃラダー技術の効果は、実施形態において維持されうる。実施形態は、このように６ビット以上の分解能、例えば８ビットの分解能を有するＣ２Ｃ ＤＡＣを可能としうる。

Ｃ２Ｃ ＤＡＣアーキテクチャに基づき、動作のハイブリッドモードにおいて、例えば、０．１８μｍ ＣＭＯＳ ２―ｐｏｌｙ ４―ｍｅｔａｌで構成される逐次比較ＡＤＣを使用することは、更なる本発明についてのコアとなる考えである。例えば、ハイブリッド容量性ＤＡＣは、２進加重されたキャパシタアレイおよびＣ２Ｃアレイの特性を結合させるために使用されうる。例えば、それらの低いスペース要求のため、Ｃ２Ｃラダーに基づくアーキテクチャは、速く、そして、低い電力要求で作動されうる魅力的な実施態様を提供することができ、そして、従来の構想と比較して、対応する電圧シールドによって、より高いレベルの直線性を達成することが可能である。

本発明についての更なるコアとなる考えは、寄生容量の効果を削減して、Ｃ２Ｃ ＤＡＣのより効果的な使用を可能にする電圧シールド（ＦＶＳ）の利用である。実施形態において、ＳＡＲを有するハイブリッドＤＡＣが使用されうる。例えば、二段階前置増幅器が使用され、その後にダイナミックラッチ（１ビット記憶装置）、スイッチングおよび制御のためのスイッチマトリクス、またはスイッチアレイ、およびデジタル回路が続く。一実施形態において、このようなＡＤＣは、約２ＭＳ／ｓの変換レートで６３０μＷの最大電力消費量および４０ＭＨｚのクロックレートで１．８Ｖの電圧供給で間に合わせることができる。

本発明についての更なるコアとなる考えは、上記の実施態様において、例えば、極めて単純でかつロバストなアナログアーキテクチャをコンパレータのために利用して、このようにして、ＡＤＣを製作公差に対してよりロバストにすることである。

本発明についての更なるコアとなる考えは、特に電圧シールドまたは電位シールドをつくるための追加のＣ２Ｃ構造を導入することによって、Ｃ２Ｃデジタル−アナログ変換器の寄生容量の影響を削減することである。従って、本発明の実施形態は、寄生容量によるターゲット容量値の変化を減らすことができ、Ｃ２Ｃ構造の直線性を増加させる。これは、通常、容量性分圧器に関連する。従って、寄生容量の影響が削減されるように、容量性分圧器内の付加的な補償容量を取り付けることが、本発明についての更なるコアとなる考えである。従って、実施形態は、目標を定めたやり方で実装された静電容量への寄生容量の影響を改善する。実施形態において、これは、特にデジタル−アナログ変換器に関する肯定的方法で実施することができる。前記ＤＡ変換器は、アナログ−デジタル変換器を形成するために、コンパレータおよび逐次比較レジスタによって更に補足されうる。

本発明についてのコアとなる考えは、効果を有するシールドによって容量性分圧器内の寄生容量の効果を削減することである。実施形態において、実際の有用な静電容量は、効果を有する第２のキャパシタアレイによって保護されうる。通常、実施形態において、原則として、実施形態がＤＡおよび／またはＡＤ変換器に制限されないように、遮蔽はすべてのキャパシタアレイに実装可能である。従って、実施形態は、一般に、容量性分圧器に関連する。実施形態において、前記シールドは、例えば、半導体プロセスにおいて、基礎をなしている金属層によって、達成されうる。実際の有用な静電容量は、例えば、基板の上部の金属シートにおいて、金属―金属（ｍｅｔａｌ−ｍｅｔａｌ）静電容量によって、実行されうる。そして、基礎をなしている金属層のシールドを実現することが可能である。他の実施形態において、ポリ―ポリ（ｐｏｌｙ−ｐｏｌｙ）静電容量によってシールドを得ることも、可能である。実施形態の変化形において、このシールドは、逐次比較法によってアナログ−デジタル変換器内の寄生容量を遮蔽するのに役立つことができる。

従って、実施形態は、寄生容量のかなり低減された影響を有するこの種の静電容量、特に、いくつかの静電容量を有するキャパシタアレイが、実装可能となるという利点を提供する。

本発明の実施形態は、添付図に関して、以下で更に詳細に説明される。

図１は、容量性分圧器の実施形態を示す。 図２ａは、容量性分圧器の更なる実施形態を示す。 図２ｂは、さまざまなＤＡＣアーキテクチャのシミュレーション結果の比較を示す。 図３は、容量性分圧器の実施形態を含んでいるＳＡＲ ＡＤＣアーキテクチャを示す。 図４ａは、実施形態のコンパレータアーキテクチャを示す。 図４ｂは、実施形態の前置増幅器回路を示す。 図４ｃは、実施形態のダイナミック１ビットメモリを示す。 図５は、実施形態のクロック増幅器を示す。 図６は、実施形態の非直線性誤り率を示す。 図７は、実施形態のシミュレーション結果を含んでいるテーブルを示す。 図８は、従来のＣ２Ｃ ＤＡＣを示す。

実施形態は、添付図に関して以下で説明される。

図１は、第１の容量性分圧器１０１および第２の容量性分圧器１０２を含んでいる容量性分圧器装置１００の実施形態を示す。加えて、第１の寄生容量Ｃｐ₁および第２の寄生容量Ｃｐ₂は、第１の容量性分圧器１０１および第２の容量性分圧器１０２との間に形成される。容量性分圧器装置１００の実施形態は、信号のための端末１１０、その端末１１０が基準電位Ｕ₀に第１の静電容量Ｃ₁を介して結合されうるその第１の静電容量Ｃ₁を含み、容量性分圧器装置１００は、更に、第２の静電容量Ｃ₂と、基準電位Ｕ₀と結合されうる第３の静電容量Ｃ₃を含み、第２の静電容量Ｃ₂は、端末１１０と第３の静電容量Ｃ₃との間に結合されており、第１の静電容量Ｃ₁、第２の静電容量Ｃ₂および第３の静電容量Ｃ₃は、第１の容量性分圧器１０１と関連している。

第２の容量性分圧器１０２は、第１の補償容量Ｃ’₁を含み、それを介して端末１１０を基準電位Ｕ₀と結合することができ、第１の補償容量Ｃ’₁は、更に、第１の寄生容量Ｃｐ₁を介して、端末１１０と結合する。第２の容量性分圧器１０２は、更に、第２の補償容量Ｃ’₂と、第３の補償容量Ｃ’₃とを含む。第３の補償容量Ｃ’₃は、基準電位Ｕ₀と、端末１１０および第３の補償容量Ｃ’₃間に結合されている第２の補償容量Ｃ’₂と、第２の補償容量Ｃ’₂と結合された端末にある第３の補償容量Ｃ’₃に第２の静電容量Ｃ₂と結合される端末にある第３の静電容量Ｃ₃を結合している第２の寄生容量Ｃｐ₂と、結合されうる。

破線によって、図１は、寄生容量Ｃｐ₁およびＣｐ₂が、どのように容量性分圧器１０１および１０２を結合するかについて示す。

図１は、更に、第３の寄生容量Ｃｐ₃および第４の寄生容量Ｃｐ₄を示し、第３の寄生容量Ｃｐ₃は、端末１１０を介して基準電位Ｕ₀に接続可能であり、第４の寄生容量Ｃｐ₄は、第２の補償容量Ｃ’₂と結合された端末にある第３の補償容量Ｃ’₃を介して基準電位Ｕ₀に接続可能である。

基準電位は、可変的でありえる。例えば、実施形態において、第１の静電容量Ｃ₁、第３の静電容量Ｃ₃、第１の補償容量Ｃ’₁および第３の補償容量Ｃ’₃は、異なる時点で基準電位Ｕ₀に接続可能でありえ、基準電位Ｕ₀が時間に依存することがありえる。すなわち、実施形態において、Ｕ₀＝Ｕ₀（ｔ）であり、しかるに、基準電位Ｕ₀は異なる時点で異なる値をとりうる。

実施形態において、第１の静電容量Ｃ₁、第２の静電容量Ｃ₂、第３の静電容量Ｃ₃、第１の寄生容量Ｃｐ₁、第２の寄生容量Ｃｐ₂、第１の補償容量Ｃ’₁、第２の補償容量Ｃ’₂および第３の補償容量Ｃ’₃は、基板に実装されうる。

更なる実施形態において、基板は、第１の静電容量Ｃ₁、第２の静電容量Ｃ₂および第３の静電容量Ｃ₃が実装される第１の層を含みうる。一実施形態において、基板は、更に、第１の補償容量Ｃ’₁、第２の補償容量Ｃ’₂および第３の補償容量Ｃ’₃が実装される第２の層を含みうる。そして、第１の寄生容量Ｃｐ₁および第２の寄生容量Ｃｐ₂は、第１および第２の層との間に生じる。

すでに上述されたように、実施形態において、容量性分圧器装置１００は、更に、第３の寄生容量Ｃｐ₃を含み、それを介して、端末１１０は基準電位Ｕ₀と結合されうる。そして、容量性分圧器装置１００は、更に、第４の寄生容量Ｃｐ₄を含み、それを介して、第２の補償容量Ｃ’₂と結合された端末にある第３の補償容量Ｃ’₃は、基準電位Ｕ₀と結合されうる。

一実施形態において、第３の寄生容量Ｃｐ₃および第４の寄生容量Ｃｐ₄は、それらの静電容量に関して、１０％、１％または０．１％未満の差で異なりうる。

更なる実施形態において、第１の静電容量Ｃ₁および第２の静電容量Ｃ₂は、１０％、１％または０．１％未満の差で異なりうる。

第１の補償容量Ｃ’₁および第２の補償容量Ｃ’₂は、１０％、１％または０．１％未満の差で異なりうる。

更なる実施形態において、第２の静電容量Ｃ₂の半分および第３の静電容量Ｃ₃は、１０％、１％または０．１％未満の差で異なりうる。加えて、第３の補償容量Ｃ’₃の半分および第２の補償容量Ｃ’₂は、１０％、１％または０．１％未満の差で異なりうる。

実施形態において、第１の寄生容量Ｃｐ₁および第２の寄生容量Ｃｐ₂は、１０％、１％または０．１％未満の差で異なり、および／または、第３の寄生容量Ｃｐ₃の半分および第４の寄生容量Ｃｐ₄は、１０％、１％または０．１％未満の差で異なりうる。

図２ａは、容量性分圧器装置１００の更なる実施形態を示す。図２ａの実施形態において、分圧器１０１および／または１０２内の直接の静電容量は、静電容量Ｃを有するキャパシタによって形成されている。加えて、両方の分圧器１０１および１０２の各々は、多数の容量素子１０３で形成される。容量素子は、静電容量Ｃ₂および静電容量Ｃ₃の直列接続からなる。図２ａの分圧器１０１によって示されるように、次の順番にある容量素子１０３は、それぞれ、２つの静電容量Ｃ₂およびＣ₃との間にある。実施形態において、両方の容量性分圧器１０１または１０２の各々は、多数のこの種の容量素子から成ることができる。加えて、図２ａにおいて、静電容量Ｃ₂のように、静電容量Ｃ₁は、２つの静電容量Ｃの並列接続の形をなす。第３の静電容量Ｃ₃は、この静電容量の半分しか含まない、したがって、１つの静電容量Ｃしか含まない。

明快さの理由で、参照番号は、図２ａの実施形態の第１の分圧器１０１にだけ完全に示されるが、分圧器１０２も同様である。加えて、図２ａにおいて、静電容量の全てが、値Ｃによって示されるが、実施形態において、静電容量の全てが全く同一である必要があることを意味すると解釈されるべきでない点に留意されたい。むしろ、静電容量間の特定の製作公差が生じるが、しかしながら、図２ａは、本実施形態において、図２ａにて図示するように、示されたどの静電容量も、１０％、１％、０．１％の公差範囲内にある値Ｃの周辺にありうることを意味すると理解されるべきである。これは、必ずしも寄生容量にあてはまる必要があるというわけではない。それらは、例えばＣｐまたはＣｐ’など、静電容量Ｃからはずれている値を有しうる。

加えて、寄生容量は、図２ａの２Ｃｐの値を有するように示される。そして、第１の分圧器１０１および第２の分圧器１０２間の寄生容量の全てが、同じであるように選択されるが、それは、実施形態において、必ずしもそうである必要はない。実施形態にもあてはまることは、寄生容量が同一である必要がないということである。例えば、それらは、１０％、１％、０．１％の公差範囲内の値Ｃｐ周辺にありうる。加えて、図２ａの実施形態において、第１の分圧器１０１は、基板上の第１の層に実装され、第２の分圧器１０２は、基板および第１の層との間に位置付けされた第２の層に実装されるとみなされるべきである。従って、図２ａにおいて、２Ｃｐ’の値を有することが示される更なる寄生容量は、第２の分圧器１０２と基板自体との間に生じる。実施形態において、通常、それに対して限定されなければ、それらの静電容量Ｃｐ’も、１０％、１％、０．１％の公差範囲内にあるとみなされるべきである。

図２ａは、例えば、第１の分圧器１０１と第２の分圧器１０２との間、各容量素子１０３間に、寄生容量が形成することを示す。第２の分圧器１０２内の同じノードの電位を増加させることによって、第１の分圧器１０１および第２の分圧器１０２間の寄生容量の影響は、低減されうる。図８に示されているように、第２の分圧器１０２および基板間の寄生容量の影響は、原則として、従来の分圧器内の寄生容量の影響と同様であるとみなされるべきである。しかし、分圧に関して、第２の分圧器１０２と比較して、減じた影響を有する寄生容量を有する第１の分圧器１０１が使用されるので、前記第１の分圧器１０１は、改善された直線性によって作動されうる。以下に、図２ａによって構造を有するＤＡ変換器の実施形態は、フローティング電圧シールドＣ２Ｃ（ＦＶＳ）とも呼ばれうる。

実施形態において、ベースプレート、接点、通常、図２ａにおいて基板を示す伝導表面は、例えば、すなわち第２の容量性分圧器１０２によって生成された電圧または電位によって、第１の分圧器１０１の静電容量から保護されうる。第２のキャパシタアレイの、または、第２の容量性分圧器１０２のノードに形成された電圧は、第１の容量性分圧器１０１と第２の容量性分圧器１０２との間に寄生容量を通した電圧降下を削減する。従って、実施形態において、第２の容量性分圧器１０２が直線性の問題がありうる場合であっても、第１の分圧器１０１の直線性は改善されうる。従って、実施形態において、第１の分圧器１０１は、ＡＤＣおよび／またはＤＡＣのために使用されうる。そして、前記ＡＤＣおよび／またはＤＡＣが、改善された直線性、ひいては、より高い分解能を呈することが可能である。

この種のＡＤＣおよび／またはＤＡＣの動作は、第２の容量性分圧器によって生じたわずかに増加した消費電力を有するＳＡＲによって、従来通り、原則として遂行されうる。図２ｂは、本発明の実施形態の効果を示すためにシミュレーション結果を含んでいるテーブルを示す。図２ｂは、様々なＤＡＣアーキテクチャの比較を示す。これは、１２ビットの分解能の仮定に基づく。３つの異なる容量性分圧器またはキャパシタアレイが、シミュレートされ、そして、それらのＩＮＬ（積分非直線性）およびＤＮＬ（微分非直線性）が評価された。この目的で、０．１８μｍ ４―ｍｅｔａｌ ２―ｐｏｌｙ構造は、３つの異なるキャパシタアレイを作るために使用された。第１行において、図２ｂは、シールドなしのＣ２Ｃ構造に関するシミュレーション結果を示し、第２行において、それは図２ａに記載のＦＶＳ Ｃ２Ｃ ＤＡＣ構造に関するシミュレーション結果を示し、そして、第３行において、最初の３ビットが２進加重されたキャパシタアレイによって形成されて、９つの更なるビットが図２ａの構造によって形成されるハイブリッド構造に関するシミュレーション結果を示す。図２ｂのシミュレーション結果は、図２ａの構造が、図８において表されているような従来の構造の１０倍以上の改良を可能としうることを示す。３ビットが加重されたキャパシタアレイを使用して決定され、９ビットは図２ａのＣ２Ｃアレイを有することを特徴とするＤＡＣのハイブリッド構造は、１ＬＳＢ（最下位ビット）以下に微分非直線性を低減することを可能にする。

本発明の実施形態は、それらが実装するのが容易であるという利点がある。というのも、電圧シールドをつくるためにおよび／または第２の分圧器１０２のノードに、対応する電圧を切り換えるためにおそらく必要であるスイッチに加えて、補償キャパシタアレイとも以下では呼ばれる第２のキャパシタアレイしか実装される必要がないからである。例えば、８つのメタルオプションを含んでいる０．１３μｍ技術における方法が使用される場合、例えば、電圧シールド構想は、実施形態において、８ビット以上にＣ２Ｃ ＤＡＣの分解能の増加を可能としうる。この種の構造の直線性は、更に、ＤＡＣ自体の整定時間に依存する。その結果、ＡＤ変換のためのレジスタの逐次比較を有する方法で、実施形態において、対応する整定フェーズは考慮に入れられうる。換言すれば、ＤＡＣが安定状態に達するまでは、このような方法で実現されたＡＤ変換器は、信頼性が高い決定をすることができない。

実施形態は、上述の容量性分圧器装置１００のうちの１つを含むＤＡ変換器を更に含む。実施形態において、ＤＡＣ変換器は、ＳＡＲ、すなわち、レジスタの逐次比較に基づきうる。図３は、容量性電圧変換器装置１００を含んでいるアナログ−デジタル変換器（ＡＤＣ）３００の実施形態を示す。図３は、ＳＡＲ ＡＤＣアーキテクチャを示す。ＡＤ変換器３００は、容量性分圧器装置１００に対応することができる２つのＦＶＳキャパシタアレイ３０５と３１０を含む。図３ａは、更に、ここではスイッチマトリックス３１５および３２０として構成される２つのスイッチ回路網３１５および３２０を示す。さらに、ＡＤＣ３００は、ＳＡＲ制御論理３２５およびサンプルホールド素子３３０（ホールド素子）を含む。加えて、ＡＤＣは、高分解能を有しうる差動増幅器３３５を含む。

実施形態３００のシミュレーションは、以下で更に詳細に説明される。実施形態３００の挙動シミュレーションにおいて、アナログ構成部品の全ては、理想的であると仮定され、静電容量２Ｃ、４Ｃ、８Ｃ、１６Ｃを有する４ビット加重キャパシタアレイおよび８ビットＦＶＳ Ｃ２Ｃアレイは、ハイブリッドＤＡＣの変化形のために仮定された。図３に示された完全差動ＦＶＳ ＤＡＣ内の静電容量の全体数は、２１２、すなわちＦＶＳ ＤＡＣ＋３０５のための１０６の静電容量およびＦＶＳ ＤＡＣ−３１０のための１０６の静電容量である。実施形態３００において、ＦＶＳ ＤＡＣ３０５および３１０が差動変換のために構成される点に留意されたい。従って、ＳＡＲ ＡＤＣは、９００ｍＶのコモンモード範囲内の完全差動入力信号を変換することに適している。

実施形態において、容量性分圧器装置１００はまた、個別に使用されうる。すなわち、実施形態は、差動の実施態様に限られていない。換言すれば、実施形態はまた、いわゆる「シングルエンデッド（ｓｉｎｇｌｅ−ｅｎｄｅｄ）」を実施態様として構成されうる、または、例えば、非対称であるようにも構成されうる、すなわち、例えばゼロまたはグラウンドなどの基準電位を有する単一の入力信号に関連する。

スイッチマトリックス３１５および３２０は、基準電圧を２つの容量性分圧器３０５および３１０の節点に切り換える。前記節点は、容量性分圧器１０１の個々の容量素子１０３間に、図２ａの実施形態１００において、示される。図３ａの実施形態３００のＳＡＲ ＡＤＣは、各クロックサイクルの間のコンパレータ３３５のデータまたは出力を検出して、バイナリ・サーチアルゴリズムを使用すると共に、ビットごとにハイブリッドＦＶＳ ＤＡＣを制御する。ｎクロックサイクル後、デジタル出力値は、得られた、すなわち、変換される差動アナログ電圧を最もよく再生するビット組合せが分かった。各変換の始めに、追加のｍクロックサイクルは、容量性分圧器装置３０５および３１０の入力でコンパレータの出力信号を格納して、その後コンパレータをリセットするために必要とされる。

実施形態３００において、ＡＤ変換は、ＳＡＲ制御論理３２５に印加されうるリセットパルスによって制御され、変換プロセスを初期化する。その変換は、２つのフェーズに分けられる。第１のフェーズの間、コンパレータ３３５は、最初にリセットされ、そして、その後、差分であるその出力信号は、２つの分圧器装置３０５および３１０に格納される、またはサンプリングされる。このフェーズの間に、例えば５クロックサイクルが、入力信号を格納して、同時に整定時間およびサンプルホールド素子３３０の所要電力を削減するための充分な時間を容量性分圧器装置３０５および３１０に供給するために使用される。このように、ｍ＝５が、以下では仮定される。換言すれば、第１のフェーズの最後に、容量性分圧器装置３０５および３１０内に、そして、更に、サンプルホールド素子３３０内に変換される差動アナログ電圧値は、格納される。例えば、第１の静電容量Ｃ₁および第２の静電容量Ｃ₂内に、および／または、補償容量Ｃ’₂およびＣ’₃内に、対応する電荷を介して、各アナログ値（図１および図２ａ参照）は、格納されうる。

主要ビット発見フェーズ（ｍａｉｎ ｂｉｔ−ｆｉｎｄｉｎｇ ｐｈａｓｅ）とも呼ばれる第１のフェーズの間に、実際のＳＡＲアルゴリズムは実行され、本実施形態において、ｎ＝１３クロックサイクルが仮定される。ビットサイクルの各々は、実際の前増幅が始まる前に、できるだけ早くコモンモード利得レベルにコンパレータ３３５の実際の前置増幅器出力をもたらすために、いわゆるオーバードライブ・リカバリ（ｏｖｅｒｄｒｉｖｅ ｒｅｃｏｖｅｒｙ）（参照、Ｊ．Ｙｕａｎ ａｎｄ Ｃ．Ｓｖｅｎｓｏｎ，“Ａ １０−ｂｉｔ ５−ＭＳ／ｓ Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ ＡＤＣ Ｃｅｌｌ Ｕｓｅｄ ｉｎ ａ ７０−ＭＳ／ｓ ＡＤＣ Ａｒｒａｙ ｉｎ １，２−μｍ ＣＭＯＳ”， ｉｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｐ．８６６−８７２， Ａｕｇ． １９９４）で始まる。これは、例えば、容量性分圧器装置３０５および／または３１０内に格納された電圧を変えずに、前置増幅器の出力を短絡することによって遂行されうる。この第２のフェーズにおいて、分圧器装置の、端末、すなわち、例えば基板は、ＳＡＲ出力に応じて、基準電位、例えばゼロ／グラウンドとコモンモード電圧間を前後に切り換えられる。１２クロックサイクル後に、全てのビットは、決定されて、インジケータは、変換の最後（変換フラグの最後）を示すことができ、その次にビット転送が続きうる。

以下に、図３のＡＤ変換器３００の実施形態の構成部品は、詳細に説明される。本実施形態において、構成部品は、できるだけ高い精度のレベル、高い変換レートおよび低いノイズレベルを達成する目的または挙動によって選択された。これらの構成部品は、図４ａ、図４ｂ、および図４ｃにおいて詳細に表される。最も重要な構成部品は、完全差動比較回路３３５、ＳＡＲ制御論理およびスイッチマトリクス、ならびに、変換される電圧を格納するために機能するスイッチである。

図４ａは、コンパレータ３３５の設計の実施形態を示す。コンパレータは、第１の前置増幅段階４１０と第２の前置増幅段階４２０を含む。両方の前置増幅段階４１０の各々は、２つの前置増幅器を含み、前置増幅器段階４１０は、直列に接続した２つの前置増幅器段階４１１および４１２を含み、第２の前置増幅器段階４２０は、直列に接続した２つの前置増幅器段階４２１および４２２を含む。４つの前置増幅器４１１、４１２、４２１、および４２２の各々は、無負荷補償ブロック４３０と接続され、そして、それの助けにより前置増幅器の出力での潜在的な無負荷電圧が補償されることができる無負荷補償を可能にする。前置増幅器段階４１０および４２０は、キャパシタ４４０によって分離される。第１の前置増幅器段階４１０の出力は、更に、過負荷の後に続く増幅器を初期化し、リセットし、再生させるのに役立つそこに位置づけされたスイッチＳ４、Ｓ６、Ｓ７、Ｓ８、Ｓ９を有する。

第２の前置増幅器段階４２０の出力は、キャパシタ４５０を介して、メモリ、いわゆるダイナミックラッチと接続される。最初に、第２の前置増幅器段階４２０の出力は、そこに位置付けされたキャパシタ４５０を有し、それは、スイッチＳ１およびＳ２を介してメモリ４６０と接続されうる。加えて、第２の前置増幅器段階４２０の第２の前置増幅器４２２の出力は、そこに位置付けされたスイッチＳ５、Ｓ１０、Ｓ１１、Ｓ１２およびＳ１３を有し、それらもまた、初期化、再生および／またはリセットに役立つ。スイッチＳ１およびＳ２によって、第２の前置増幅器段階４２０の出力は、メモリ４６０と接続されうる。メモリの出力は、次に、現在ＲＳフリップフロップ（ＲＳ＝リセット／セット）として設計されたフリップフロップ４７０に格納されうる。フリップフロップの入力は、現在２つのインバータ４７１および４７２を介して接続される。

図４ａの実施形態において、コンパレータは、１．８Ｖの電源電圧で、例えば２００μＶまでの小さい値を有する電圧を検出することが可能でありえる。この理由のため、例えばメモリ４６０のためのシンプルラッチは、例えば、有用でないこともあり、その結果、本実施形態において、ダイナミックラッチが後に続くマルチステージコンパレータは、前記低電圧のために使用される。図４ａによって、前置増幅器段階４１０および４２０は、２つの増幅器４１１と４１２、ならびに４２１と４２２をそれぞれ有し、それらは、例えば１００以上の利得係数を有する、全体として、高いコモンモード利得を得る。出力でオフセットを補償するために、従来の補償テクニックは、使用されうる。

図４ｂは、前置増幅器４１１、４１２、４２１、または４２２のうちの１つの実施形態を示す。図４ｂは、５つのトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４およびＭ５を有する構造を示す。図４ｂの実施形態は、２つの平行したｐチャネルＭＯＳＦＥＴ（金属酸化被膜電界効果トランジスタ）Ｍ１およびＭ２、ならびに、それぞれそれと直列に接続された２つのｎチャネルＭＯＳＦＥＴトランジスタＭ３およびＭ４、ならびに、オフセット補償のための更なるｎチャネルＭＯＳＦＥＴ Ｍ５を含む。トランジスタＭ３は、トランジスタＭ１の下流に接続され、トランジスタＭ４は、トランジスタＭ２の下流に接続される。トランジスタＭ３のドレイン端末およびＭ４は、トランジスタＭ５のソース端末と接続される。トランジスタＭ１およびＭ２は、ダイオード回路（ドレインおよびゲート端末間のカップリング）として構成され、そして、このようにして形成された両方のダイオードは、２つのトランジスタＭ３およびＭ４によって、そして、電流源Ｍ５によって実現される差動段階によりロードされる。

前置増幅器の実施形態は、そこから下流に接続された、対応するｐ―ＭＯＳ負荷を有するｐチャネルＭＯＳＦＥＴ Ｍ１およびＭ２の差動ペアによって、このようにロバストなアーキテクチャを呈する。前置増幅器ＶＯＵＴＮおよびＶＯＵＴＰの出力は、それぞれ、トランジスタＭ１およびＭ２のゲートおよびドレイン端末と接続される。両入力ＶＩＮＰおよびＶＩＮＮは、下流のｎ―チャネルＭＯＳＦＥＴ Ｍ３およびＭ４の両方のゲートと接続される。それらは、したがって、トランジスタＭ１およびＭ２の出力に負荷をかける。トランジスタＭ３およびＭ４の出力は、そこから下流に接続されたＭＯＳＦＥＴ Ｍ５を有し、それのゲートが補償入力を示し、そして、それは、このように、構造物全体の電位シフトを可能にする、または前置増幅器を補償可能にする。図４ｂの実施形態の前置増幅器は、最高７０ＭＨｚの周波数に関して約３．５の安定利得を有し、前置増幅器が電力の適度なレベルを消費する。

図４ｃは、メモリ、すなわち、図４ａのメモリ４６０として示されているようなダイナミックラッチの実施形態を示す。前記メモリは、文献において知られている（参照（Ｆ．Ｍａｌｏｂｅｒｔｉ， Ｅ： Ｂｏｎｉｚｚｏｎｉ ａｎｄ Ａ． Ｐｅｒｅｚ，“Ｔｈｉｒｄ Ｏｒｄｅｒ ΣΔ Ｍｏｄｕｌａｔｏｒ ｗｉｔｈ ６１ ｄＢ ＳＮＲ ａｎｄ ６ＭＨｚ Ｂａｎｄｗｉｄｔｈ Ｃｏｎｓｕｍｉｎｇ ６ｍＷ”， ｉｎ ＩＥＥＥ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐ．２１８−２２１， Ｓｅｐ． ２００８）、（Ｌ．Ｃｌａｒｋ，Ｄ．Ａｌｌｅｅ，Ｎ．Ｈｉｎｄｍａｎ ａｎｄ Ｚ．Ｗａｎｇ，“Ｅｘｐｅｒｉｍｅｎｔａｌｌｙ Ｍｅａｓｕｒｅｄ Ｉｎｐｕｔ Ｒｅｆｅｒｅｅｄ Ｖｏｌｔａｇｅ Ｏｆｆｓｅｔｓ ａｎｄ Ｋｉｃｋｂａｃｋ Ｎｏｉｓｅ ｉｎ ＲＨＢＣ Ａｎａｌｏｇ Ｃｏｍｐａｒａｔｏｒ Ａｒｒａｙｓ”， ｉｎ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｎｕｃｌｅａｒ Ｓｃｉｅｎｃｅ， ｐ．２０７３−２０７９， Ｄｅｃ． ２００７）、（Ｃ．Ｊ．Ｚｈａｎｇ，Ｊ．Ｇ．Ｙａｗｅｉ，Ｓ．Ｂｏ．，Ｌ．Ｊｉａｎ ａｎｄ Ｙ．Ｊｉｅｆａｎｇ，“Ａ ５９ｍＷ １０ｂ ４０ Ｍ ｓａｍｐｌｅｓ／ｓ Ｐｉｐｅｌｉｎｅｄ ＡＤＣ”， ｉｎ Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ， ｐ．１３０１−１３０８， ２００５））。

図４ｃに示された構造は、５ｍＶ未満のその低オフセットおよび低消費電力で知られている。例えば、図４ｃに示されているように、前置増幅器の増幅された差動出力は、ラッチによってフルレンジ電圧に変換されうる。例えば、図４に示されているように、ラッチの出力ＶＯＵＴＮおよびＶＯＵＴＰは、「ｌｏｗ」に保たれるクロック信号レベルによって供給電圧に保たれることができる。図４ｃに示された構造は、Ｍ１〜Ｍ６とも関連する６つのｐチャネルＭＯＳＦＥＴを含む。加えて、構造は、Ｍ７〜Ｍ１０とも関連する５つのｎ―チャネルＦＥＴを示す。前記構造についての詳細は、上述の参考文献から集められうる。

４０ＭＨｚのクロック周波数（これは、２５ナノ秒のクロック継続時間に対応する）に関して、約１８ナノ秒は、コンパレータの前置増幅器が差分信号を増幅するために残されている。残りの時間は、ダイナミックラッチによって、または、オーバーロード再生フェーズによって使用されうる。コンパレータの全体の電力消費量は、例えば、１９０μＷであるとみなされうる。

図３に関して、ＳＡＲ制御論理３２５は、容量性分圧器装置のノード（参照、図１のＣ₁とＣ₂間、および／または、Ｃ’₁とＣ’₂間のノード、または、図２ａの容量素子１０３間のノード）を連続的にセットすること、および／または、リセットすることによって、逐次比較アルゴリズムを実行する。これは、例えば、最上位ビット（ＭＳＢ）から始まって、最下位ビット（ＬＳＢ）で終わって、またはその逆をして、遂行されうる。各状態、例えばＬＳＢの状態は、コンパレータ３３５によって、制御されうる、または、チェックされうる。従来の技術において、ＳＡＲ制御論理回路が知られている（参照、Ｔ．Ｏ．Ａｎｄｅｒｓｏｎ，“Ｏｐｔｉｍｕｍ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ ｆｏｒ Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒｓ（ｈｔｔｐ：／／ｗｗｗ．ｔｍｏ．ｊｐｌ．ｎａｓａ．ｇｏｃ−／ｐｒｏｇｒｅｓｓ＿ｒｅｐｏｒｔ２／ＸＩＩＩ／ＸＩＩＩＷ．ＰＤＦ））。例えば、この種のＳＡＲ制御論理は、シークエンサおよびコードレジスタを形成しているフリップフロップの２つの直列接続から成りうる。追加のフリップフロップは、例えば、リセットフェーズまたはＡＤＣの入力信号のためのサンプリングフェーズなどに関して、制御信号を生成するために、シークエンサに追加されうる。

ビット検出（ｂｉｔ−ｆｉｎｄｉｎｇ）フェーズの間に利用された基準電圧は、例えば、０Ｖまたは基準電位と９００ｍＶとの間でありえる。このため、実施形態において、容量性分圧器装置内の静電容量のマグニチュードによって構成されるＮＭＯＳスイッチから成るスイッチアレイが使用されうる。ＮＭＯＳスイッチおよび／またはトランジスタの利用は、ビット検出フェーズの間に高速スイッチング挙動を可能にし、そして、例えば、補償スイッチ（ダミースイッチ）を使用することによって、低減された電荷注入を有するスイッチング動作を可能にする。

例えば、容量性分圧器装置のノードの入力信号の格納またはサンプリングおよび基準電圧のセッティングは、高速サンプリングスイッチによって実現されうる。実施形態を調べることの関連の中で、それらの均一の電荷注入のためにも利用されうる、いわゆるブートストラップ・スイッチも、調べられた。しかし、前記スイッチは、それらの静電容量の充放電に起因する所要電力の増加によってそれらの応用分野において制限される。多数のこの種のスイッチの利用は、所要電力の増加につながるだろう。そして、それは遮蔽のための分圧器装置内に第２の分圧器を導入することによってすでに増加している。この理由で、いわゆるブーストされたサンプリングスイッチは、本実施形態において実行された。この種のスイッチは、図５に示すように、単純な設計である（参照（Ｓ．Ｇａｍｂｉｎｉ ａｎｄ Ｊ．Ｒａｂａｅｙ，“Ｌｏｗ Ｐｏｗｅｒ Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ ０．５ Ｖ Ｓｕｐｐｌｙ ｉｎ ９０ｎｍ ＣＭＯＳ”， ｉｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｐ．２３４８−２３５７， Ｎｏｖ． ２００７）、（Ｐ．Ｍｅｉｎｅｒｚｈａｇｅｎ，“Ｄｅｓｉｇｎ ｏｆ １２ｂｉｔ Ｌｏｗ Ｐｏｗｅｒ ＳＡＲ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ ａ Ｎｅｕｒｏｃｈｉｐ”， Ｍａｓｔｅｒ Ｔｈｅｓｉｓ， ＥＰＦＬ ａｎｄ ＵＣ Ｍｅｒｃｅｄ， ２００８））。

図５に示された構造は、複数のサンプリングスイッチのためのゲート信号を増幅する、および／または、安定させる。ゲート信号の増幅および／または安定化は、例えば、２倍の電源電圧以下でありえるばらつきのない電圧を供給する。ゲート電圧の増幅は、様々な負荷においてほぼ一定である。そして、それは、例えば、結果として０〜１．８Ｖの電圧範囲にわたってほぼ等しい電荷注入を生じさせる。追加のスイッチ（補償スイッチまたはダミースイッチ）を供給することによって、荷電効果は、更に低減されうる。そして、完全差動ＤＡＣ（参照図３）がすでに部分的に電荷注入効果を低減する。実施形態のサンプリングスイッチの不安定性を回避するために、例えば、３．３Ｖの厚い酸化物ＮＭＯＳ構造は、使用されうる。

類似の設計は、スイッチマトリクスのスイッチのために使用されうる。分圧器装置内のノードの電圧がビット検出フェーズの間に電源電圧を上回ることができないので、例えば、ビット検出フェーズの間にスイッチマトリクスのスイッチング動作から生じる問題は、実施形態において回避されうる。

以下に、シミュレーション結果が示される。静的シミュレーションが実行された。ここで、ゆっくり上昇する高分解能ランプ電圧が、ＡＤＣの入力に印加された。クロック周波数は４０ＭＨｚであるように選択された。そして、それは約２．２ＭＳ／ｓの変換レートに対応する。分圧器装置は、金属−絶縁体−金属技術（ＭＩＭＣＡＰＳ）で、または、静電容量（ＰＯＬＹＣＡＰＳ）によって実行されうる。以下の実施形態において、容量性分圧器ＦＶＳハイブリッドＤＡＣは、ＭＩＭＣＡＰにおいて実行され、そして、同じ容量値Ｃが第１および第２の分圧器のために使用された。本実施形態において、分圧器装置の各アーキテクチャは、標準の方法を使用して実行されうる。

図６は、シミュレーション結果を示し、微分非直線性（ＤＮＬ）が図６の上部に示され、積分非直線性（ＩＮＬ）が図６の下部に示される。両方のシミュレーションに関して、上記のシールドを有するハイブリッドアレイは、一つの条件としてセットされた。図６の両方の図は、シミュレートされたデジタルコードの数に関してプロットされたＬＳＢに関連して、すなわち、最下位ビット位置に測定されたエラーを示す。図６の上部から、ＤＮＬエラーが０．８ＬＳＢ未満であること、および、ピークのＩＮＬエラーが約１．８未満のＬＳＢに達することが理解されうる。利得エラーおよびオフセットエラーは、それらが０．１〜０．２ＬＳＢの範囲であるので、両方とも重要でないと考慮されうる。例えば静誤差が重要でありえるＣＭＯＳイメージセンサのようなアプリケーションに関して、実施形態の利用は、より高い解像度を可能にすると共に、スペース要求および電力消費量を削減することを可能にする。

また、ＡＤＣの動的特性を調査するために、入力信号として２０ｋＨｚ〜２ＭＨｚの周波数の正弦波信号を使用している動的試験は、加えて、実施形態に実行された。２０ｋＨｚの周波数の信号のＳＮ比（ＳＮＲ）は、約６６ｄＢであると計算され、そして、信号対雑音歪比（ＳＩＮＡＤ）は、約６５ｄＢであると測定された。そして、それは結果として１０．６ビットの有効なビット数を生じさせる。２ＭＨｚの信号は、結果として１０ビットの有効ビット数（ＥＮＯＢ）を生じさせた。そして、それは数ｄＢだけ減少した。各アプリケーションによってなされた要求事項に応じて、クロック周波数の延長は、有効ビット数およびＡＤＣの機能を改善しうる。というのも、このように、分圧器装置の整定時間によって生じる効果が削減されうるからである。

図７は、シミュレーション結果を表にした方法でまとめる。最下位ビット（ＬＳＢ）のために測定された利得エラーは、０．２であった。ＬＳＢに関するオフセットエラーは、０．１であった。積分非直線性は、１．８の範囲内にあり、微分非直線性は、０．８の範囲内にあった。２０ｋＨｚの有効ビット数は、１０．６であって、信号対雑音比は、６６．９ｄＢであった。２０ｋＨｚの信号対雑音歪比は、６５．２ｄＢであり、最大電力消費量は、６３０μＷであった。

本発明の実施形態は、それらが低消費電力を必要とすると共に、例えば、１８０ｎｍ技術で実現されうるＳＡＲ ＡＤＣの高分解能を可能にする効果がある。加えて、本発明の実施形態は、２進加重されそしてＣ２Ｃのキャパシタアレイ、または容量性分圧器を結合しうる変換器が、ハイブリッド容量性技術で実行されうる可能性を提供する。実施形態は、更に、寄生容量の影響が第２の分圧器によって削減されるＣ２Ｃ構造の遮蔽構想によって得られる容量性分圧器の増加した直線性の利点を提供する。ＳＡＲ ＡＤＣの従来の技術と比較すると、実施形態は、更に、改善された直線性、削減された電力消費量、および削減されたスペース要求を提供しうる。さらに、本発明の実施形態は、生物医学的なアプリケーションから画像処理および遠隔通信までをカバーしている広い周波数範囲にわたって作動されうるＡＤＣまたはＤＡＣを供給する可能性を提供する。

Claims (10)

1. 第１の分圧器（１０１）および第２の分圧器（１０２）を含んでいる容量性分圧器装置（１００）であって、第１の寄生容量（Ｃｐ₁）および第２の寄生容量（Ｃｐ₂）は、前記第１の容量性分圧器（１０１）と前記第２の容量性分圧器（１０２）の間に形成されており、
   前記第１の容量性分圧器（１０１）は、
   信号のための端末（１１０）と、
   第１の静電容量（Ｃ₁）を介して、前記端末（１１０）が基準電位（Ｕ₀）と結合しうる前記第１の静電容量（Ｃ₁）と、
   第２の静電容量（Ｃ₂）と、
   前記基準電位（Ｕ₀）と結合しうる第３の静電容量（Ｃ₃）であって、前記第２の静電容量（Ｃ₂）が前記端末（１１０）と前記第３の静電容量（Ｃ₃）の間に結合されていることを特徴とする前記第３の静電容量（Ｃ₃）とを含み、そして、
   前記第２の容量性分圧器（１０２）は、
   第１の補償容量（Ｃ’₁）を介して、前記端末（１１０）が前記基準電位（Ｕ₀）と結合しうる前記第１の補償容量（Ｃ’₁）であって、前記第１の補償容量（Ｃ’₁）は、前記第１の寄生容量（Ｃｐ₁）を介して前記端末（１１０）と更に結合されている前記第１の補償容量（Ｃ’₁）と、
   第２の補償容量（Ｃ’₂）と、
   前記基準電位（Ｕ₀）と結合されうる第３の補償容量（Ｃ’₃）であって、前記第２の補償容量（Ｃ’₂）が、前記端末（１１０）と前記第３の補償容量（Ｃ’₃）の間に結合されており、前記第２の寄生容量（Ｃｐ₂）が、前記第２の補償容量（Ｃ’₂）と結合された端末にある前記第３の補償容量（Ｃ’₃）に、前記第２の静電容量（Ｃ₂）と結合された端末にある前記第３の静電容量（Ｃ₃）を結合している前記第３の補償容量（Ｃ’₃）を含み、
   前記第１の静電容量（Ｃ ₁ ）、前記第２の静電容量（Ｃ ₂ ）、前記第３の静電容量（Ｃ ₃ ）、前記第１の寄生容量（Ｃｐ ₁ ）、前記第２の寄生容量（Ｃｐ ₂ ）、前記第１の補償容量（Ｃ’ ₁ ）、前記第２の補償容量（Ｃ’ ₂ ）、および前記第３の補償容量（Ｃ’ ₃ ）は、基板に実装され、
   前記基板は、前記第１の静電容量（Ｃ ₁ ）、前記第２の静電容量（Ｃ ₂ ）、および前記第３の静電容量（Ｃ ₃ ）が実装される第１の層を含むこと、および、前記基板は、前記第１の補償容量（Ｃ’ ₁ ）、前記第２の補償容量（Ｃ’ ₂ ）、および前記第３の補償容量（Ｃ’ ₃ ）が実装される第２の層を含み、前記第１の寄生容量（Ｃｐ ₁ ）および前記第２の寄生容量（Ｃｐ ₂ ）が、前記第１の層と前記第２の層の間に形成していることを特徴とする、容量性分圧器装置（１００）。
2. 第３の寄生容量（Ｃｐ₃）を介して、前記端末（１１０）が前記基準電位（Ｕ₀）と結合されうる前記第３の寄生容量（Ｃｐ₃）を更に含み、かつ、第４の寄生容量（Ｃｐ₄）を介して、前記第２の補償容量（Ｃ’₂）と結合された前記端末にある前記第３の補償容量（Ｃ’₃）が、前記基準電位（Ｕ₀）と結合されうる前記第４の寄生容量（Ｃｐ₄）を更に含むことを特徴とする、請求項１に記載の容量性分圧器装置（１００）。
3. 前記第３の寄生容量（Ｃｐ₃）および前記第４の寄生容量（Ｃｐ₄）は、それらの静電容量に関して、１０％未満の差で異なることを特徴とする、請求項２に記載の容量性分圧器装置（１００）。
4. 前記第１の静電容量（Ｃ₁）および前記第２の静電容量（Ｃ₂）は、それらの静電容量に関して、１０％未満の差で異なること、および、前記第１の補償容量（Ｃ’₁）および前記第２の補償静電容量（Ｃ’₂）は、それらの静電容量に関して、１０％未満の差で異なること、および、前記第２の静電容量（Ｃ₂）の半分および前記第３の静電容量（Ｃ₃）は、それらの静電容量に関して、１０％未満の差で異なること、および、前記第２の補償容量（Ｃ’₂）の半分および前記第３の補償容量（Ｃ’₃）は、それらの静電容量に関して、１０％未満の差で異なることを特徴とする、請求項１〜請求項３のいずれか一項に記載の容量性分圧器装置（１００）。
5. 前記第１の寄生容量（Ｃｐ₁）および前記第２の寄生容量（Ｃｐ₂）は、それらの静電容量に関して、１０％未満の差で異なること、および、前記第３の寄生容量（Ｃｐ₃）および前記第４の寄生容量（Ｃｐ₄）は、それらの静電容量に関して、１０％未満の差で異なることを特徴とする、請求項１〜請求項４のいずれか一項に記載の容量性分圧器装置（１００）。
6. 前記第１の分圧器（１０１）は、複数の静電容量を有する容量性カスケード接続を含むこと、および、前記第２の分圧器（１０２）は、複数の静電容量を有する容量性カスケード接続を含むことを特徴とする、請求項１〜請求項５のいずれか一項に記載の容量性分圧器装置（１００）。
7. 請求項１〜請求項６のいずれか一項に記載の容量性分圧器装置（１００）を含んでいるアナログ−デジタル変換器。
8. 逐次比較法で作動されるように構成されることを特徴とする、請求項７に記載のアナログ−デジタル変換器。
9. ＣＭＯＳ ２−ｐｏｌｙ ４−ｍｅｔａｌ技術（ＣＭＯＳ＝相補型金属酸化膜半導体）で実装されることを特徴とする、請求項７または請求項８に記載のアナログ−デジタル変換器。
10. 第１のスイッチマトリクス（３１５）、第２のスイッチマトリクス（３２０）、ＳＡＲ制御論理（３２５）（ＳＡＲ＝逐次比較レジスタ）、サンプルホールド素子（３３０）、およびコンパレータ（３３５）を更に含むことを特徴とする、請求項７〜請求項９のいずれか一項に記載のアナログ−デジタル変換器を含んでいるデジタル−アナログ変換器。

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