CN111034137B - 具有更大增益的多级采样器 - Google Patents

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Abstract

描述了方法和系统，用于由采样器的输入处理级获得连续时间模拟差分电压，并通过在积分周期内根据所述连续时间模拟差分电压对一对预充电的输出节点进行放电而响应地生成积分模拟差分电压，所述积分周期由采样时钟启动；并且将所述积分模拟差分电压提供给输入端连接至所述一对输出节点的多个切片电路，该多个切片电路中的每一切片电路均根据一组切片阈值中的相应切片阈值生成相应切片输出信号。

Description

具有更大增益的多级采样器
相关申请的交叉引用
本申请要求申请号为62/509713，申请日为2017年5月22日，发明人为ArminTajalli，名称为《具有更大增益的多级采样器》的美国临时专利申请的权益，并通过引用将其内容整体并入本文，以供所有目的之用。
参考文献
以下在先申请通过引用整体并入本文，以供所有目的之用：
公开号为2011/0268225，申请号为12/784414，申请日为2010年5月20日，发明人为Harm Cronie和Amin Shokrollahi，名称为《正交差分向量信令》的美国专利申请，下称《Cronie 1》；
公开号为2011/0302478，申请号为12/982777，申请日为2010年12月30日，发明人为Harm Cronie和Amin Shokrollahi，名称为《具有抗共模噪声和抗同步开关输出噪声能力的高引脚利用率、高功率利用率芯片间通信》的美国专利申请，下称《Cronie 2》；
申请号为13/542599，申请日为2012年7月5日，发明人为Armin Tajalli，HarmCronie及Amin Shokrollahi，名称为《用于高效平衡码处理和检测的方法和电路》的美国专利申请，下称《Tajalli 1》；
申请号为13/842740，申请日为2013年3月15日，发明人为Brian Holden、AminShokrollahi和Anant Singh，名称为《芯片间通信用向量信令码时偏耐受方法和系统以及芯片间通信用向量信令码高级检测器》的美国专利申请，下称《Holden 1》；
申请号为61/946574，申请日为2014年2月28日，发明人为Amin Shokrollahi，Brian Holden和Richard Simpson，名称为《时钟内嵌向量信令码》的美国临时专利申请，下称《Shokrollahi 1》；
申请号为14/612241，申请日为2015年8月4日，发明人为Amin Shokrollahi，AliHormati及Roger Ulrich，名称为《低符号间干扰比低功率芯片间通信方法和装置》的美国专利申请，下称《Shokrollahi 2》；
申请号为13/895206，申请日为2013年5月15日，发明人为Roger Ulrich和PeterHunt，名称为《通过差和高效检测芯片间通信用向量信令码的电路》的美国专利申请，下称《Ulrich 1》；
申请号为14/816896，申请日为2015年8月3日，发明人为Brian Holden和AminShokrollahi，名称为《带内嵌时钟的正交差分向量信令码》的美国专利申请，下称《Holden2》；
申请号为14/926958，申请日为2015年10月29日，发明人为Richard Simpson，Andrew Stewart及Ali Hormati，名称为《用于向量信令码通信链路的时钟数据对齐系统》的美国专利申请，下称《Stewart 1》；
申请号为14/925686，申请日为2015年10月28日，发明人为Armin Tajalli，名称为《改进式相位插值器》的美国专利申请，下称《Tajalli 2》；
申请号为62/286717，申请日为2016年1月25日，发明人为Armin Tajalli，名称为《具有更大高频增益的电压采样驱动器》的美国临时专利申请，下称《Tajalli 3》；
申请号为62/326593，申请日为2016年4月22日，发明人为Armin Tajalli，名称为《具有更大高频增益和更长评测时间的采样器》的美国临时专利申请，下称《Tajalli 4》；
申请号为62/326591，申请日为2016年4月22日，发明人为Armin Tajalli，名称为《高性能锁相环》的美国临时专利申请，下称《Tajalli 5》；
申请号为62/411920，申请日为2016年10月22日，发明人为Armin Tajalli，名称为《具有更大增益的多级采样器》的美国临时专利申请，下称《Tajalli 6》。
技术领域
本发明实施方式总体涉及通信系统电路，尤其涉及相对于给定时钟信号，实现接收信号电压的瞬时测量和过滤，以作为从用于芯片间通信的高速多线路接口接收的通信信号进行检测的一环。
背景技术
在现代数字系统中，数字信息必须得到高效可靠的处理。在这一背景下，数字信息理解为含于离散值(即非连续值)内的信息。数字信息不但可由比特和比特集合表示，而且还可由有限集合内的数字表示。
为了提高总带宽，大多数芯片间或装置间通信系统采用多条线路进行通信。这些线路中的每一条或每一对均可称为信道或链路，而且多个信道组成电子器件之间的通信总线。在物理电路层级上，芯片间通信系统内的总线通常由芯片与主板之间的封装电导体、印刷电路板(PCB)上的封装电导体、或PCB间线缆和连接器内的封装电导体构成。此外，高频应用中，还可采用微带或带状PCB线路。
常用总线线路信号传输方法包括单端信令法和差分信令法。在要求高速通信的应用中，这些方法还可以在功耗和引脚利用率方面(尤其高速通信中的这些方面)进一步优化。最近提出的向量信令法可在芯片间通信系统的功耗、引脚利用率及噪声稳健性方面实现更加优化的权衡取舍。此类向量信令系统将发射器的数字信息转换为向量码字形式这一不同表示空间，并且根据传输信道的特性和通信系统的设计约束选择不同的向量码字，以在功耗、引脚利用率及速度之间做出更优的权衡取舍。这一过程在本申请中称为“编码”。编码后的码字以一组信号的形式从发射器发送至一个或多个接收器。接收器将所接收的与码字对应的信号反转为最初的数字信息表示空间。这一过程在本申请中称为“解码”。
无论采取何种编码方法，均须对接收装置所接收的信号进行间隔采样(或者以其他方式记录其信号值)，而且无论传输信道的延迟、干扰及噪声条件如何，该采样间隔均须使得采样值能够以最佳方式表示最初的发送值。这一采样(或称切片)操作的时间安排由相应的时钟数据恢复(CDR)定时系统控制，并由该系统确定合适的采样时间。此类CDR系统的示例见《Stewart 1》和《Tajalli 5》。
发明内容
为了对经通信系统发送的数据值进行可靠检测，接收器须要在精心选择的时间点上精确测量接收信号值的幅度。在一些实施方式中，首先利用现有采样保持电路或跟踪保持电路(或其放大保持电路或积分保持电路等其他形式)，在所选时间点上捕获接收信号值，然后以现有电压比较电路，并相对于一个或多个参考值，对所得值进行测量。在其他实施方式中，首先通过比较器对模拟信号进行“切片”，以获得数字结果值，然后通过钟控数字锁存器，以数字方式对所得二进制值进行采样。
在其他实施方式中，利用能够同时施加时域和幅域约束条件的电路，生成表示相对于给定参考电平的特定时间点输入值的结果值。《Tajalli 3》中给出了此类实施方式的若干示例，其中，通过图6A增益随频率变化图示意性示出的所谓高频峰化作用，有利地在较窄的频率范围内提高采样电路的高频增益。
此外，按照图6B增益随频率变化图所示以及本申请实施方式所述，还可实现在较宽频率范围内增大信号增益。在其他实施方式中，还通过以动态电路操作代替《Tajalli 3》中所用静态操作模式的方式，进一步改善钟控采样操作。
附图说明
图1为具有高频峰化作用和偏移补偿功能的电压采样器示意图。
图2为在较宽频率范围内具有更大信号增益且具有偏移补偿功能的电压采样器实施方式示意图。
图3为可延长输入信号评测时间的一种动态模式CMOS采样电路实施方式示意图。
图4为作用于单个输入信号且生成适于以四个处理级处理的四个结果的级联采样积分器/放大器框图。
图5为适用于用作图4采样器/积分器的一种动态模式CMOS自身重新定时积分器实施方式示意图。
图6A为展现图1电路所实现的高频“峰化”增益提升效果的增益随频率变化图。
图6B为展现图2电路所实现的宽带增益提升效果的增益随频率变化图。
图7所示为提供更大的宽带和高频增益以及偏移补偿功能的一系列级联离散时域采样器的一种实施方式。
图8所示为提供更大的宽带和高频增益且支持直流信号校正功能的一系列级联离散时域采样器的第二实施方式，其中，每一采样处理级均具有差分输入端和输出端。
图9为一种级联采样器实施方式的增益随频率变化图。
图10为具有更大高频增益和可控制极性偏移补偿功能的一种采样处理级实施方式示意图。
图11A为采用图10采样处理级的级联系统框图。
图11B为根据一些实施方式的时钟延迟电路框图。
图11C为根据一些实施方式用于生成各种时钟电路相位的本地振荡器框图。
图12为根据一些实施方式的方法1200流程图。
图13A和图13B所示为根据一些实施方式的多级采样时钟关系。
图14为根据一些实施方式的方法1400流程图。
图15所示为根据一些实施方式用于驱动多个采样器的采样器/积分器处理级。
图16所示为根据一些实施方式作为积分保持处理级的采样器/积分器处理级。
图17所示为根据一些实施方式的前置接收器补偿。
图18为根据一些实施方式对多个锁存器进行驱动的单个积分器框图。
图19为根据一些实施方式的方法1900流程图。
具体实施方式
为了对经通信系统发送的数据值进行可靠检测，通信接收器须要在精心选择的时间点上精确测量接收信号值的幅度，而且所述时间点往往位于接收信号发生转变的时间点之间的稳定时间段的中心或该中心附近。该时间点通常称为“眼图中心”(即众所周知的表示信号幅度随时钟间隔变化的“眼图”)，并且常常利用设为在上述所需采样时间点上发生的本地“接收时钟”确定。此类接收时钟时间安排的生成和后续控制方式为本领域所熟知，即由时钟数据恢复(CDR)系统测量采样时间，并将其相对于接收信号稳定时间渐进调整，从而实现采样时间的优化。
在一些实施方式中，首先利用采样保持电路或跟踪保持电路在所选时间点上捕获接收信号值，然后以现有电压比较电路，并相对于一个或多个参考值，对所得值进行测量。
在其他实施方式中，利用能够同时施加时域和幅域约束值的电路，生成表示相对于给定参考电平的特定时间点输入值的结果值。《Tajalli 3》中给出了此类电压采样器实施方式的若干示例，其中，通过图6A增益随频率变化图示意性示出的所谓高频峰化作用，有利地在较窄的频率范围内提高采样电路的高频增益。该高频峰化作用极其有助于通信信道特性的接收器频率补偿。在本申请的另一实施方式中，还通过以动态电路操作代替《Tajalli3》中所用静态操作模式的方式，进一步改善钟控采样操作。
如图6B增益随频率变化图所示，并且如本申请实施方式所述，动态电路操作还可应用于宽带放大，以在宽频率范围内增大信号增益。
本申请实施方式的输入信号源既可得自于单条线路的信号，也可得自于向量信令码检测所用的多输入比较器或多输入混频器(MIC)等提供的多条线路信号的加权线性组合。
具有高频峰化功能的采样器
通信链路的工作数据传输速率通常位于链路响应随频率变化曲线的下降部分或其附近。因此，接收器需要能够提供额外的高频增益，以对通信链路响应的减小部分进行补偿。
《Tajalli 3》中给出能够通过使用由频率选择性RC网络实现的次级增益路径而提供额外窄带高频增益的一种例示采样器电路。图1电路为该类型电路的另一实施方式，该电路能够依靠所有晶体管的动态开关模式降低静态电流消耗。其中，CK在正向相位下导通晶体管110和111，以对节点Vout+和Vout-进行预充电；CK在互补或反相相位下启动晶体管150和160，以使得预充电荷经两对差分晶体管120/121和140/141流入接地点，而且此两瞬态电流由输入端Vin+和Vin-提供的电压电平控制。由于电荷源和放电源的工作时间不重叠，因此该电路几乎不消耗静态电流，并能够在CK的下降沿对输入信号进行有效采样。
在本实施方式中，由于所述一对并联差分晶体管140/141的输入端由频率响应经转角频率为
Figure GDA0002386095660000071
的高通RC滤波器170/180和171/181整形的Vin+和Vin-驱动，因此与《Tajalli 3》中的电路一致，该对差分晶体管也提供额外的高频峰化功能，并可选提供偏移电压补偿功能，以根据需要，通过偏移校正电压Voc+和Voc-的渐进式调节而实现对差分输出Vout平衡点的调节。
如图6A所示，按照通常做法，为了实现所需的峰化特性，fz一般选择为处于接收信号幅度随频率变化曲线的自然高频衰减点处或者其附近。
具有更大宽带增益的采样器
如图2示意图所示，同样的动态模式操作也可用于具有宽带增益的采样电路。
其中，虽然可与上例一样采用类似的渐进线性分析，但是在描述方面，尤其在时钟频率远高于转角频率fz的操作配置中，另一种理解方式可能更具价值。在该另一种分析方式中，第一处理级210事实上用作高频混频器，以生成差分输出信号Vm+和Vm-，该信号实际上为与差分输入Vin混频或由差分输入Vin调制的载波CK。随后，第二处理级220事实上用作同步解调器，以通过将Vm与CK混频而再次生成差分输出Vout。由于所涉及的调制载波频率高于转角频率fz，因此调制信号在通过电容器C时实际上不受影响，从而使得220中的两对差分晶体管均能够在所有信号频率下提供增益。在一种实施方式中，如图6B所示，所得信号传输曲线事实上在较宽的频率范围内保持平坦，增益增大量约为6dB。与前例一致，可以根据需要对偏移校正电压Voc+和Voc-进行渐进调节，以实现对差分输出Vout平衡点的调节。
具有更长评测时间的采样器
在如图2所示的开关式动态电路中，Vm+和Vm-等内部节点静态电压不仅取决于所述一对差分晶体管的晶体管作用，而且还取决于各分布的节点电容对CK转变过程中所转移的电荷的积分作用。该积分作用有时(尤其当多个动态钟控处理级按本实施例方式级联时)会变得较为显著。
图3为上述采样器的改进形式示意图，通过两个部分重叠的时钟CK和CK′实现输入评测时间的延长。处于说明而非限制目的，在下文说明中，假设CK和CK′具有如图3时序图所示的近似正交的关系。在实际应用中，两个时钟均可由多级时钟发生器生成，或者其中的一个时钟可通过以延迟元件延迟另一时钟的方式合成。在时钟周期的第一个90度期间，采样器通过导通顶部三个用于将Vs节点充电至电源电压的PMOS FET而重置。在CK的上升沿期间(时钟周期的第二个90度期间)，Vs输出采取与Vin-和Vin+电压电平成比例的差分输出电平，其中，所述两个电压电平中的一个放电至接地电压，另一个仍然保持充电至电源电压的状态。这些电平在CK或CK′为高电平时保持不变。具体而言，在第三个90度期间，通过加入由正交(或采用其他延迟量的)时钟CK′驱动的顶部PMOS FET，防止CK落回低电平时将会引发的再次充电/重置作用(关闭底部尾流，并通过打开中间的PMOS FET而对Vs再次充电)。仅在当CK′与CK在最后的90度期间同时降至低电平时，输出节点Vs+和Vs-才在重置间隔内预充电至高电平。如此，供电压采样的时间段从CK的上升沿开始，一直保持至CK′的下降沿(而非仅CK的下降沿)。这一延长的输出持续时间使得后续积分器/采样器或锁存元件具有更长的设置时间。在本申请其他实施例中，可通过以类似方式改进包括但不限于时钟占空比、相对时钟相位的重叠或非重叠部分在内的时钟信号，实现类似的输出持续时间延长效果。
钟控采样器的级联
与图4框图所示实施方式一致，具有上述功能的钟控采样器适于级联操作。工作于频率为Fck/2的两级采样时钟的互补相位下的采样器在410和415处对输入信号Vin进行采样。所得每一采样结果本身再由工作于频率为Fck/4的采样时钟的互补相位下的采样器采样两次。也就是说，410提供的采样结果由420或425交替采样(由于其采样时钟工作频率为上游采样时钟的一半)。类似地，415提供的每一采样结果由430或435交替采样。如此获得的四个结果进一步在440，445，450，455处再次采样，而且最终采样结果以数字方式锁存于460，465，470，475，以生成数字输出Vout1，Vout2，Vout3，Vout4。
在实际实施方式中，通过在钟控机制较为简单的两级操作和时间延迟方面较为宽松的四级(或更多级)操作之间分割数据处理操作，将有助于实现功率、速度和复杂度之间的权衡取舍。此类级联采样器可通过现有技术时钟分频和/或时钟调节逻辑设计为具有任意数目的所得级数，因此“两级”和“四级”均不应视为构成对本说明书的限制。
图5为极其适用于如图4所示级联操作的一种CMOS采样器/积分器实施方式示意图。输入时钟CK及其互补时钟C′K分别控制第一采样处理级510和第二采样处理级520。在实际应用中，这种互补处理级的交替设置方式可实现一种有利的自身重新定时特性，该特性能够简化采用前后相继的两个或更多个上述采样器/积分器处理级的时间安排方案，其中，由于该设置方式能够实现有效输出持续时间的延长，因此所述处理级在本申请中也称为积分保持处理级。此外，这种级联采样器结构还能获得较大的增益。在一种实施方式中，通过设置一系列上述处理级，所得增益为27dB，而且RMS噪声仅为0.5mV。
图16所示为图5采样器/积分器510的另一实施方式，其中，与图5处理级510对应的第一采样处理级1610的放电路径中设有额外的串行直通晶体管1611和1612。与图5未改进实施方式中预充电的输出端Vo+和Vo-在时钟CK升至高电平时持续放电至Vss的情形不同。在该改进实施方式中，当时钟CK升至高电平时，预充电的输出端Vo+和Vo-快速转变为有效输出结果。在该另一实施方式中，直通晶体管1611和1612在输出端Vo+和Vo-的共模输出电压衰减至其阈值电压以下时，瞬间停止放电，从而使得该实施方式具有更长的评测时间。第二采样处理级1620采用类似的机制，即当Vout+和Vout-的共模输出电压衰减至其阈值电压以下时，直通晶体管1621和1622以类似方式停止放电，以使得电压处于Vdd。所需的有效输出持续时间延长效果附带积分保持特性，而且由处理级1610和处理级1620分别独立产生，或者由处理级1610和处理级1620组成的级联序列产生。
判定反馈均衡
判定反馈均衡(DFE)为提高串行通信系统信号检测能力的常用技术。该技术假设发射器和接收器间通信信道的传输线路特性并不完善，从而使得与先前发送比特相关的能量可能留于信道中(例如，作为源自阻抗扰动的反射波)，并对后续比特的接收造成负面影响。设于接收器内的DFE系统通过对通信信道进行模拟而对先前单位间隔(UI)内检测到的每一比特进行处理，从而估计该比特对下一单位间隔的影响。所得估计值在本申请中称为“DFE校正值”，并且可通过从接收信号中减去该DFE校正值而对符号间干扰的预测值进行补偿。在实际应用中，DFE系统根据多个先前单位间隔生成DFE校正值。
当数据速率非常高时，可能没有足够的时间用于检测接收比特，计算相应DFE校正值，以及通过将该校正值应用至下一接收单位间隔而检测下一比特。因此，一些实施方式采用所谓的“展开DFE法”，其中，先确定针对多个先前数据值的部分或所有可能组合的校正值，然后将所得预测校正值应用于接收信号的多个拷贝以及从相应所得校正信号形式获得的预测检测值。在最终解出先前数据值后，可将正确的预测检测输出值选作相应单位间隔的接收数据值。
容易理解的是，在该方法中，即使针对相对较少的先前单位间隔进行DFE“展开”，也会生成大量的事实上并行的预测结果，从而使得电路复杂度和相应功耗较大。
具有DFE功能的级联采样器
图7所示级联采样器实施方式提供一种令人感兴趣的展开DFE法替代方案。与前述实施例一致，每一主要离散时间积分元件(如710)均与用于实现偏移补偿(DFE校正值VDC1)和提高高频增益(由RC时间常数决定)的次级离散时间积分元件(判定反馈偏移生成器715)相关联。
由于710/715组成的第一处理级与720/725组成的第二处理级和730/735组成的第三处理级级联，因此可在输入Vin与锁存740处采样的最终数据结果之间产生较大的信号增益。一种此类实施方式的增益随频率变化图如图9所示，其中，“G”为由两个离散时间积分元件组成的单个处理级的典型增益，每一所述离散时间积分元件的典型增益贡献值约为0.5G。
图7中的每一离散时间积分元件710，715，720，725，730，735可对应图2中的上述210。在一种替代实施方式中，可将图5中交替设置的处理级510和520用于图7中的前后相继处理级。
本领域人员容易理解的是，通过将所述例示离散时间积分元件未使用的第二输入端连接至合适的直流偏压源和交流虚拟接地点，该离散时间积分元件的差分输入端可用作单端输入端。或者，也可将图8完全差分实施方式与图2和图5元件当中的任意一者共用，所有这些方案在本申请中均视为等同方案。
图7中的DFE电压幅值VDC1，VDC2，VDC3(以及图8中这些电压值的差分信号等同形式)可用于校正固定偏移电压误差，或用作DFE校正信号的输入值。
应该注意的是，由于所述一系列级联的离散时间积分器在前后相继的时钟间隔内传递电压输出采样值，因此其构成一种模拟信号存储器或模拟延迟线路形式。如此，当电压输入值用于DFE校正时，这些输入值可采取采样时间点上或采样时间点前的合适DFE校正值(即与合适的先前数据值关联的DFE校正值)，其中，所述关联关系为相对于所述时间点上正在被处理级处理的采样信号的关联关系。对于图8所示校正电压输入值为差分值的实施方式而言，经实际观察，当前一比特为“1”时，DFE校正值可表示为一对差分电压{VDCa，VDCb}；当前一比特为“0”时，DFE校正值可表示为所述一对差分电压的互换形式{VDCb，VDCa}。有基于此，可通过双刀双掷开关的等效形式对单个DFE电压幅值VDC进行处理，以将所述原始值或互换值(极性相反)导入由与前一单位时间间隔关联的前一数据比特控制的系统处理级。
在一种实施方式中，{VDCa，VDCb}的DFE幅值选择为使得所得电压(直接获得的电压和经过上述差分互换处理后获得的电压)不但满足所需DFE校正值的规则，而且还使得级联离散时间积分器内的非所需直流偏移量归一化的值。在一些实施方式中，所述DFE幅值VDC可包括直流电压偏移分量。
另一实施方式中采用如图10所示的改进离散时间积分器实施方式。与图8情形一致，所有信号均为差分信号。为了避免混淆，应该注意的是，图10示意图对应于图8中一个完整的处理级801，802，803，该处理级不但包括两个离散时间积分器、RC滤波器等部件，而且还增添了用于将受先前数据输入控制的DFE校正幅值的极性选择性互换的开关元件。
在该实施方式中，接收模拟输入电压Vin由晶体管1001，1002，1003，1004，1005采样，并通过滤波器网络RC、DFE偏移生成器中的其中一对差分晶体管1011/1012或1021/1022以及晶体管1040提供的高频峰化作用放大。所述一对差分晶体管由晶体管1031/1032根据先前数据DH[N]+和DH[N]-选择，而且所述高频峰化作用结果通过VDC+和VDC-电压的直接模拟形式或其差分互换等效形式将采样模拟电压输出值Vout+和Vout-放大。
在一些实施方式中，一种装置包括：用于存储一个或多个先前数据值的存储器1160；用于生成DFE幅值的判定反馈均衡(DFE)计算电路1150；判定反馈偏移生成器(如1110，1120，1130)，该判定反馈偏移生成器用于接收DFE幅值VDC和所述一个或多个先前数据值当中的先前数据值DH[N]，并用于响应地生成电压幅度等于所述DFE幅值且极性由从所述存储器接收的先前数据值确定的模拟DFE校正值；以及模拟采样器，该模拟采样器用于接收模拟DFE校正信号与模拟输入信号Vin的模拟加和信号，并用于根据采样时钟Ck1生成采样电压输出信号Va。在上一实施方式中，模拟输入信号Vin和采样电压输出信号Va均相对于判定反馈偏移生成器1110而言。
在一些实施方式中，所述模拟输入信号为接收自级联模拟采样器的采样电压输出信号。在其他实施方式中，所述模拟输入信号对应于多输入比较器的模拟输出信号。
在一些实施方式中，所述判定反馈偏移生成器包括：一对判定反馈支路1011/1012和1021/1022，各判定反馈支路分别接收极性相反的相应结构的DFE幅值；以及选择电路1031/1032，该选择电路用于接收先前数据值，并相应使得所述一对判定反馈支路当中的一者能够判断所述DFE校正值的极性。在一些实施方式中，所述判定反馈偏移生成器还用于接收高频注入的模拟输入信号Vin。在一些实施方式中，高频注入的所述模拟输入信号通过电阻-电容高通滤波器接收。在一些实施方式中，所述判定反馈偏移生成器还用于电压偏移信号。
在一些实施方式中，所述采样电压输出信号相对于接收模拟输入信号的传播延迟小于一个单位间隔。在其他实施方式中，所述采样电压输出信号相对于接收模拟输入信号的传播延迟大于一个单位间隔。在一些实施方式中，所述存储器包括移位寄存器。
图11A所示完整多级实施方式采用分别示为1110，1120，1130的三个图10处理级，并通过如下构造方式实现对级联离散时间积分器模拟延迟特性的利用：差分输入VDC1由先前单位间隔[N-3]的DFE校正计算值和第三个先前数据值DH[-3]构成；VDC2由先前单位间隔[N-2]的DFE校正计算值和第二个先前数据值DH[-2]构成；VDC3由先前单位间隔[N-1](即前一单位间隔)的DFE校正计算值和前一数据值DH[-1]构成(所有这些时间表示形式均相对于当前信号输入Vin而言)。如此，对于给定数据值，可在其被DFE系统使用之前，为该数据值提供持续时长为三个单位间隔的完整时段。作为非限制性的一例，数字移位寄存器1160图示为用于存储所述先前数据值，并将其提供给处理级1130，1120，1110(也就是说，在该例中，1160向左移位)，每一数据值由锁存器1140采样和检测后提供给数据输出端Vout。DFE计算1150图示为用于提供前述DFE校正幅值VDC1，VDC2，VDC3，这些DFE校正幅值表示给定的先前单位时间间隔对所观察到的当前单位时间间隔接收信号扰动程度的贡献量。在一些实施方式中，VDC1，VDC2，VDC3可表示为电压幅度，其极性由先前数据值决定。每一此类电压在与相应先前单位时间间隔的先前数据比特提供的选择信息所确定的极性组合后，均产生适于相应处理级对正在被采样的信号进行校正的DFE校正值(在本申请中也称为DFE补偿值)。如图所示，各处理级1110～1130分别接收具有相应延迟量的时钟。在一些实施方式中，任何相邻时钟(CK1/CK2、CK2/CK3)之间的延迟可以为5～15皮秒量级。或者，每一时钟可具有固定相位关系，如由锁相环内的本地振荡器生成的正交相位关系。此类振荡器可采取环形振荡器形式，例如图11C所示环形振荡器1180。
出于描述目的，本申请中的实施例示出了采用三个级联处理级的情形，但这并不意味着限制。但是，在例如需要提供额外增益以及/或者需要通过提供额外的校正直流电压幅度输入值而支持更远的DFE校正先前值时，也可增加其他处理级；或者，在例如当更少的增益和/或更少的校正直流电压幅度输入值便以足够时，也可使用更少的处理级。类似地，本申请公开的各种装置和方法可彼此组合，并可与现有技术组合，以例如实现偏移电压调节，以及在单个处理级内另外引入DFE校正值电压，所述单个处理级可以为多级系统的一个组成要素。
出于描述目的，本申请实施例描述了由单个时钟触发的采样元件组成的级联处理级，以在每一处理级引入一个时钟周期的延迟。然而，这并不意味着限制，只要满足具体实施方式具体要求的设置和保持时间，也可通过具有任何所需时间关系的多个时钟相位实现各个处理级的触发。如此，只要用于触发的时钟相位设置合理，则整个级联的总延迟时间既可以为时钟周期的一部分，或者为多个时钟周期。
在一些实施方式中，对于第一处理级1110，可存在自输出Va随输入Vin变化而始的群延迟t1。在此类实施方式中，为了通过将VDD的电荷在1120的输出节点处保持足够长的时间而使得处理级1120的输入信号Va稳定化，可以将CK2延迟至少t1的时间量。在一些实施方式中，可使CK1通过延迟元件(未图示)，以生成时钟CK2，CK3，CK4，其中，所述延迟元件在每一时钟内至少引入延迟量tn，tn为与给定处理级关联的群延迟。在一些实施方式中，所述群延迟值可与每一处理级的晶体管电容以及各种其他已知能够导致群延迟的因素相关联。在大多数实际实施方式中，tn大致相同。在一些实施方式中，tn约为5～15皮秒，但是这不应视为构成限制。图11B所示为用于根据CK1生成时钟信号CK2～CK4的延迟缓冲器。如图所示，多个串联连接的缓冲门1171～1173用于分别根据CK1提供时钟信号CK2～CK4。每一缓冲门均提供与上述群延迟值tn相对应的延迟。图13A所示为根据一些实施方式的时钟CK1和CK2间例示关系。或者，时钟CK1～CK4可以为处于各种相位的本地振荡器时钟，作为一种非限制性的实施例，所述时钟由锁相环生成。图11C所示为一种此类实施方式，其中，本地振荡器1180提供分别处于四个相位的时钟信号CK1～CK4。在一些实施方式中，与图11C所示实施例一致，所有相邻时钟信号可具有45度的相对相位关系。在其他实施方式中，所有相邻时钟信号可具有90度的相对相位关系(未图示)。此类实施方式的使用条件可以为：给定处理级输出节点上的模拟采样电压在下一处理级的上升沿时钟CK之前，并不开始发生朝向VSS的衰减。图13B所示为时钟CK1和CK2之间的相位差为45度的实施例，但是应该注意的是，只要相位差关系满足上述规则，还可采用任何相位差关系。
驱动能力的提升
还应该注意的是，本申请所述的动态采样器/积分器处理级和积分保持处理级所产生的结果例如与工作于线性放大模式的连续时间线性均衡器(CTLE)电路的输出相比，受输出负载的影响较小。在线性放大器中，额外的负载电容会降低电路的高频响应，而且对该特性进行补偿时又往往会导致线性电路功耗的大幅增大。与此相反，额外的采样器/积分器输出电容至多会延迟输出值处于有效状态的时间间隔。作为这一延迟的校正手段，可适度增大输出驱动电流(远低于等效的连续时间电路的该电流)，或者对用于结果锁存或采样的时钟定时方式进行小的调整。
对输出负载具有更大抵抗力这一点尤其有助于信号扇出至多个后续处理级的情形，如图4所示从两级时钟域转变为四级时钟域的情形。
图15所示为另一接收器实施方式，该接收器包括含多个级联积分处理级的采样器1510，该采样器下游为多个切片电路，其中，含采样器/积分器1520和相应锁存器1550的数据切片电路受含采样器/积分器1530和相应锁存器1560的时钟数据恢复切片电路以及含采样器/积分器1540和相应锁存器1570的统计监测切片电路辅助，各切片电路分别生成接收数据结果，可实现时钟发生器的时钟/数据恢复调节的时间安排信息以及命令/控制/监测子系统的统计接收“眼图”信息。如果接收信号1515直接得自CTLE或MIC混频器等线性放大处理级的连续时间模拟差分电压形式的输出值，则所述多个切片电路的总电容负载将导致极大的频域极点影响性高频响应。此外，随着CTLE处理级上的负载增大，用于维持该负载的电流以非线性方式增大，从而显著增大功耗。然而，通过引入采样器1510(在本实施方式中，以两个前后相继级联的积分处理级进行说明，但这并不意味着限制)，不但可使得信号1515能够以积分模拟差分电压的形式得到驱动，而且还能实现对于上述负载效应的相对抵抗力，从而在提高总体接收信号质量的同时，还使得功耗小于同类的其他连续时间设计。
在一些实施方式中，一种方法包括：在采样器1510的输入处理级处获得连续时间模拟差分电压Vin，并通过在积分周期内根据所述连续时间模拟差分电压对一对预充电的输出节点进行放电而生成积分模拟差分电压1515。所述积分周期由采样时钟启动。随后，将所述积分模拟差分电压提供给多个切片电路(如含采样器/积分器1520和锁存器1550的数据切片电路，但这并不意味着限制)，每一切片电路的输入端均连接至所述一对输出节点，并根据一组切片阈值当中的相应切片阈值生成相应切片输出信号。如图15所示，节点1515上的积分模拟差分电压可对应于积分保持处理级生成的保持电压Vb，每一所述切片电路均包括相应的采样器/积分器1520，1530，1540，用于施加相应切片的偏移量，并在完全放电的节点上生成相应的局部差分电压Vc_Data，Vc_CDR，Vc_Eye，各局部差分电压分别锁存于相应的锁存器1550，1560，1570中。
优选地，所述锁存器与完全放电的一对输出节点连接，这是因为完全放电节点能够防止当将差分电压保持于锁存器输入端而可能导致的电流耗散时间变长且功率增大的问题。然而，应该注意的是，一些实施方式可直接向锁存器提供由积分保持处理级生成的保持积分模拟差分电压。在一些实施方式中，较为有益的是，在用于生成切片输出的锁存器上游，设置由奇数个级联积分处理级构成的多级采样器。在图15中，每一锁存器上游均设置三个级联处理级，从而保证与锁存器输入端连接的节点能够完全放电。具体而言，分析图15可知，生成中间电压Va的节点会完全放电，从而最终使得生成电压Vb的积分处理级因提供于第二处理级输入端的Va降至相应晶体管阈值电压以下而实现差分电压的保持。随后，各切片电路内的采样器/积分器1520，1530，1540将全部生成用于提供至待完全放电节点上的锁存器1550，1560，1570的局部差分电压。在一些实施方式中，多级采样器的级联处理级在如下两者之间交替：(i)输出节点完全放电的积分处理级；以及(ii)当与前一积分处理级连接的输入端电压降至输入晶体管工作阈值电压以下时输出节点停止放电的积分保持处理级。在下述图18示例中，采用用于向锁存器构成的多个切片电路的完全放电节点提供积分模拟差分电压的单个积分处理级，以及用于通过施加偏移校正值而调节相应切片阈值的额外模拟加法器。
在图15示例中，采样器1510，1520，1530，1540内的积分处理级支持模拟电压偏移输入，例如以上参考图10实施方式描述的模拟电压偏移输入。如图所示，采样器1510内的级联积分处理级的偏移输入端用于接收先前DFE校正值，而采样器1520和1530的切片偏移输入端确定分别用于检测数据值和定时信号边沿的切片阈值电平。通过在1510的多个级联积分处理级内引入先前DFE校正值，可实现针对数据、CDR及眼图的积分模拟差分电压1515采样，而现有技术方法采用待分别加至各个采样器阈值输入的多个DFE校正值分量的加和结果。这一结构灵活性可应用至多个方面。在一些实施方式中，数据采样器1520和CDR采样器1530用于接收彼此反转的预测DFE校正值。在此类实施方式中，针对数据采样器1520的第一预测DFE校正值可通过将检测数据结果与先前数据结果相比较而提供转变信息，而针对CDR采样器1530的第二(即反转)预测DFE校正值可提供表示定时过早/过晚的信息，以供CDR电路对波特率时钟的相位进行调整。此类实施方式可根据前一检测数据值，选择供所述数据切片电路使用的一个预测DFE校正值，并选择供所述边沿切片电路使用的另一预测DFE校正值。
在一种实施方式中，DFE校正值1和DFE校正值2分别表示与第三和第二最近单位间隔内接收的数据值关联的先前DFE校正值。所述数据采样切片阈值由采样器校正偏移电压、采样器阈值电压以及与最近一个单位间隔内接收的数据值关联的DFE校正计算值构成。所述边沿采样切片阈值由采样器校正偏移电压和采样器阈值电压构成。经观察，通过忽略最近一个接收的CDR校正分量，可以促进波特率CDR采样(例如，本申请采用的波特率CDR采样法)。所述眼图采样切片阈值由采样器校正偏移电压、可调节眼图采样阈值电压以及与前一单位间隔的接收数据值关联的DFE校正计算值构成，其中该DFE校正计算值为可选构成要素。在一些实施方式中，采样器1520和1530的积分周期由发生于“眼图中心”处或其附近的波特率时钟触发。
在一种具体实施方式中，通过单个波特率时钟触发所有的采样器，其中，采样器/积分器1540的偏移输入可例如由命令/控制/监测子系统调节，以获取统计信号幅度数据图的生成所需的接收信号电平统计样本。在另一实施方式中，除了以波特率时钟例如触发数据采样器1520，还通过以可选的相位可调眼图采样时钟触发眼图采样器1540，从而实现对同时表示幅度和相位信息的统计信号样本的采集。
在现有DFE实施方式中，通过将多个单位间隔的补偿值计算结果按固有方式加和或组合而获得单个结果。在第二实施方式中，在处理级1510上施加通过上述组合方式获得的校正值，并可选在采样器1530上将针对前一单位间隔数据的校正值变负或者施加其反转值。此外，1510，1520，1530，1540上还可施加各DFE校正值的其他组合结果、通过组合或加和获得的DFE校正值以及固定或可调节的偏移电压，但这并不构成限制。
图18为另一实施方式的框图，其中，所述切片电路由锁存器1820/1830/1840以及相应模拟加法器1817/1827/1837构成，所述锁存器的一种非限制性实施例为逻辑SR锁存器。如图18所示，采样器1810在输入处理级处接收连续时间模拟差分电压Vin，并在差分输出节点1815上生成积分模拟差分电压Va。各切片阈值经模拟加法器1817/1827/1837施加偏移后，所得校正积分差分电压提供给相应锁存器1820，1830，1840。当积分周期被采样时钟启动后，输入处理级1810开始因施加至输入端的所述连续时间差分电压Vin而以不同速率将所述一对输出节点1815放电，从而实现积分。在输出节点1815放电过程中，所述锁存器根据所述校正积分模拟差分电压生成切片输出，并且即使在所述一对输出节点完全放电后，仍一直保持该切片输出。
DFE前置校正
上述DFE校正施加于接收器上，并用于对先前单位间隔内的接收信号所引起的当前检测信号异常进行校正。在本领域的通用术语中，此类校正可称为“后置”校正。除此之外，还存在“前置”校正，而且事实上，“前置”校正常常作为对发射波形实施的所谓有限脉冲响应补偿或“预成形”的一环，应用于发射器(发射器可随时获得先前数据值和待发送的后续数据值)中。
在接收器处施加前置校正的方法可包括：使待检测的实际信号值通过延迟器；将“后续”接收值，即未延迟接收值用作延迟接收值的校正值；随后延迟接收值进行采样。
在单个单位间隔的前置校正情形中，可将接收信号延迟一个单位间隔。通过这种方式，在一种非限制性实施例中，可实现25Gbps/线的接收信号流以及40皮秒的延迟。
接收信号值可由一系列级联处理级延迟，这些处理级可例如包括采样积分保持(SIH)处理级、采样保持(SH)处理级或此两者的组合。该用途可随时使用图3，图5，图16所示上述各动态采样器实施方式，以及其他现有技术SIH和SH实施方式。应该注意的是，单个图5采样器(如510)仅能提供短的有效保持时间，这是因为其积分模拟差分电压自其预充电值衰减出线性区之后，继续衰减至接地电压。然而，在以基本同步或以上述群延迟方式钟控的依次级联的多个积分处理级510中，在第二采样器朝接地电压衰减的过程中，一旦第一采样器降至足以使第二采样器的输入晶体管截止时，该第二采样器便停止衰减，从而有效延长第二采样器的保持时间。
图16实施方式在每一采样器内设置由该采样器的输出控制的串联晶体，从而进一步增强上述效果。其中，对于每一输出，当其衰减时，其可切断相应采样器的放电路径，从而延长其有效保持时间。
图17所示为同时采用前置补偿和图15所示后置DFE校正的接收器实施方式。其中，连续时间模拟差分电压Vin通过级联采样积分保持处理级1705，这些处理级共同表示一个单位间隔的延时。未延迟的连续时间模拟差分电压在放大1702后，加1706至延迟信号上，从而实现所需的前置补偿。随后，如以上参考图15所述，下游的采样积分保持处理级1710可实现DFE校正值1，2，3以及切片电路1720，1730，1740捕获数据、时钟误差以及眼图值的添加。
接收方法
图12为根据一些实施方式的方法1200流程图。如图所示，方法1200包括，在步骤1202中，从存有一个或多个先前数据值的存储器接收先前数据值，并从判定反馈均衡(DFE)计算电路接收DFE幅值。在步骤1204中，由判定反馈偏移生成器生成模拟DFE校正值，该模拟DFE校正值具有与所述DFE幅值相等的电压幅度以及由从所述存储器接收的先前数据值决定的极性。在步骤1206中，接收模拟输入信号。在步骤1208中，响应地生成所述模拟DFE校正值与所述接收模拟输入信号的加和结果。在步骤1210中，采样器通过根据采样时钟对所述模拟加和结果进行采样而生成采样电压输出信号。
在一些实施方式中，所述模拟输入信号为从级联模拟采样器接收的采样电压输出信号。在其他实施方式中，所述模拟输入信号对应于多输入比较器的模拟输出。
在一些实施方式中，生成所述DFE校正值包括：由一对判定反馈支路接收具有相应相反极性构造的DFE幅值；以及通过用于接收所述先前数据值的选择电路选择所述一对判定反馈支路当中的一者，以确定所述DFE校正值的极性。
在一些实施方式中，所述DFE幅值包括所述模拟输入信号的高频注入。在一些实施方式中，所述模拟输入信号的高频注入通过电阻-电容高通滤波器接收。在一些实施方式中，所述DFE幅值包括电压偏移信号。
在一些实施方式中，所述采样电压输出信号相对于所述接收模拟输入信号的传播延迟小于一个单位间隔。在其他实施方式中，所述采样电压输出信号相对于所述接收模拟输入信号的传播延迟大于一个单位间隔。在一些实施方式中，所述存储器包括移位寄存器。
图14为根据一些实施方式的方法1400流程图。如图所示，第一放大处理级在步骤1402中接收第一模拟输入信号和第一判定反馈均衡(DFE)校正值，并在步骤1404中随第一采样时钟的上升沿响应地生成第一模拟输出电压，该第一输出电压具有相对于所述第一输入信号的相应群延迟值。在步骤1406中，第二放大处理级接收所述第一模拟输出电压和第二DFE校正值，并在步骤1408中随第二采样时钟的上升沿响应地生成第二模拟输出电压，该第二采样时钟上升沿相对于所述第一采样时钟上升沿的延迟量大于所述相应群延迟值。在步骤1410中，由预设锁存器通过根据第三时钟信号的上升沿对所述第二模拟输出电压进行采样而生成采样输出数据比特，所述第三时钟信号上升沿具有相对于所述第二时钟信号上升沿的延迟。
在一些实施方式中，所述方法包括通过延迟元件生成所述第二和第三时钟信号，所述延迟元件将所述第一时钟信号接收为输入信号。在此类实施方式中，可以通过调节所述延迟元件的参数(电容性参数等)，任意调节所述各延迟值。
在一些实施方式中，所述第一、第二和第三时钟信号具有相应的固定相位差。在此类实施方式中，由锁相环(PLL)生成所述具有固定相位差的时钟信号。
在一些实施方式中，每一DFE校正值具有：(1)与DFE幅值计算值关联的幅值；以及(ii)由先前数据比特决定的符号。
在一些实施方式中，所述第一接收模拟输入信号为从第三放大处理级接收的模拟电压输出信号。
图19为根据一些实施方式的方法1900流程图。在方法1900中，由采样器的输入处理级获得1902连续时间模拟差分电压，所述采样器用于通过在积分周期内根据所述连续时间模拟差分电压对一对预充电的输出节点进行放电而响应地生成积分模拟差分电压，所述积分周期由采样时钟启动。所述积分模拟差分电压提供1904给输入端连接至所述一对输出节点的多个切片电路，该多个切片电路中的每一切片电路均根据一组切片阈值当中的相应切片阈值生成相应切片输出信号。
在一些实施方式中，所述方法还包括由与所述采样器输入处理级相连的一个或多个级联处理级生成一个或多个中间信号(如图15中Va)，所述一个或多个级联处理级向所述积分模拟差分电压分别施加相应的放大操作。在一些此类实施方式中，所述一个或多个中间信号包括由所述一个或多个级联处理级中的积分保持处理级生成保持差分电压Vb。在另一实施方式中，所述方法包括通过对由所述一个或多个级联处理级中的积分保持处理级生成的保持差分电压进行积分而生成所述积分模拟差分电压。
在一些实施方式中，所述切片电路包括用于生成相应切片输出信号的锁存器。在一些实施方式中，所述一组切片阈值包括预测DFE偏移校正值。在一些实施方式中，所述一组切片阈值包括边沿采样校正值。在一些实施方式中，所述方法还包括通过所述输入处理级将先前DFE校正值引入所述连续时间模拟差分电压。

Claims (15)

1.一种用于具有更大增益的多级采样器的方法，其特征在于，包括：
由一采样器的输入处理级获得连续时间模拟差分电压，并通过在一单位间隔的一积分周期内根据所述连续时间模拟差分电压对一对预充电的输出节点进行放电而响应地生成积分模拟差分电压，所述积分周期由一采样时钟启动；
将所述积分模拟差分电压提供给输入端连接至所述一对预充电的输出节点的多个切片电路，所述多个切片电路中的每一切片电路根据一组切片阈值中的相应切片阈值生成相应的切片输出信号；以及
从各所述切片输出信号中确定至少一个检测数据结果和表示定时过早/过晚的信息，所述检测数据结果和所述表示定时过早/过晚的信息与所述单位间隔相关联。
2.如权利要求1所述的方法，其特征在于，还包括由与所述采样器的所述输入处理级相连的多个级联处理级生成一个或多个中间信号，所述多个级联处理级向所述积分模拟差分电压分别施加相应的放大操作。
3.如权利要求2所述的方法，其特征在于，所述一个或多个中间信号包括由所述多个级联处理级中的积分保持处理级生成的保持差分电压。
4.如权利要求3所述的方法，其特征在于，生成所述积分模拟差分电压还包括对所述多个级联处理级中的所述积分保持处理级生成的所述保持差分电压进行积分。
5.如权利要求1所述的方法，其特征在于，所述切片电路包括用于生成各所述切片输出信号的锁存器。
6.如权利要求1所述的方法，其特征在于，所述一组切片阈值包括预测DFE偏移校正值。
7.如权利要求1所述的方法，其特征在于，所述一组切片阈值包括边沿采样校正值。
8.如权利要求1所述的方法，其特征在于，还包括经所述输入处理级，将先前DFE校正值引入至所述连续时间模拟差分电压。
9.一种用于具有更大增益的多级采样器的装置，其特征在于，包括：
一采样器的输入处理级，所述输入处理级用于获得连续时间模拟差分电压，并通过在一单位间隔的一积分周期内根据所述连续时间模拟差分电压对一对预充电的输出节点进行放电而响应地生成积分模拟差分电压，所述积分周期由一采样时钟启动；以及
多个切片电路，具有连接至所述一对预充电的输出节点的输入端，所述多个切片电路中的每一切片电路用于根据所述积分模拟差分电压以及一组切片阈值中的相应切片阈值，生成相应的切片输出信号，所述多个切片电路用于从各所述切片输出信号中确定至少一个检测数据结果和表示定时过早/过晚的信息，所述检测数据结果和所述表示定时过早/过晚的信息与所述单位间隔相关联。
10.如权利要求9所述的装置，其特征在于，所述采样器包括与所述采样器的所述输入处理级相连的一个或多个级联处理级，所述一个或多个级联处理级用于生成相应的中间信号，所述一个或多个级联处理级中的每一级联处理级均用于向所述积分模拟差分电压施加相应的放大操作。
11.如权利要求10所述的装置，其特征在于，所述一个或多个级联处理级包括积分保持处理级，所述积分保持处理级用于生成与保持差分电压相应的中间信号。
12.如权利要求11所述的装置，其特征在于，所述一个或多个级联处理级包括一积分处理级，所述积分处理级具有与所述积分保持处理级相连的一输入端以及与所述一对预充电的输出节点相对应的一输出端，所述积分处理级用于对所述积分保持处理级生成的所述保持差分电压进行积分，以生成所述积分模拟差分电压。
13.如权利要求9所述的装置，其特征在于，所述多个切片电路中的每一切片电路均包括用于生成相应的切片输出信号的锁存器。
14.如权利要求9所述的装置，其特征在于，所述一组切片阈值包括预测DFE偏移校正值、边沿采样校正值以及眼图采样校正值。
15.如权利要求9所述的装置，其特征在于，所述输入处理级用于将先前DFE校正值引入至所述连续时间模拟差分电压。
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