WO2014101143A1 - 判决反馈均衡器和接收机 - Google Patents

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WO2014101143A1
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input
delay
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square wave
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付生猛
王海莉
谢拾玉
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华为技术有限公司
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    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure

Definitions

  • the present invention relates to the field of communications technologies, and in particular, to a decision feedback equalizer and a receiver. Background technique
  • ISI Interference
  • BER bit error ratio
  • the differential decision feedback equalizer is used to delay the received differential signal and then feed back to the receiving end to superimpose the differential signal received by the receiving end.
  • this method causes a large jitter of the data edge.
  • Embodiments of the present invention provide a decision feedback equalizer and a receiver, which are implemented to reduce data edge jitter.
  • an embodiment of the present invention provides a decision feedback equalizer, including: a receiving end, an adder, an adjusting unit, a first decider, and a second determiner; and a receiving end, configured to receive the first differential signal, and to be local Synchronizing a clock with a frequency of the first differential signal, causing a period of the local clock to coincide with a period of the first differential signal, and inputting the first differential signal to the adder; the adder, And superposing the first differential signal input by the receiving end and the square wave signal output by the adjusting unit to obtain a second differential signal; respectively inputting the second differential signal to the first determiner a differential input end and a differential input end of the second determiner; the adjusting unit, configured to perform phase and/or amplitude adjustment on the second square wave signal output by the second determiner, and adjust the adjusted Square wave signals are input to feedback inputs of the adder and the second determiner, respectively
  • the first determiner is configured to compare a voltage amplitude of the second differential signal input
  • the adjusting unit is specifically configured to: perform at least one phase delay on the second square wave signal output by the second determiner, and delay the local clock each time An integer multiple of the period, the obtained at least one signal is superimposed and input to the feedback input of the adder and the second determiner, respectively.
  • the adjusting unit includes: a first time delay module, a first coefficient module, and a first adder; a delay module, configured to perform phase delay on the second square wave signal, delay an integer multiple of the local clock, and input the obtained signal to the first coefficient module; Adjusting a voltage amplitude of a signal outputted after being adjusted by the delay module, and inputting the obtained signal to the first adder; the first adder is configured to use the plurality of the first The signals input by the coefficient module are superimposed, and the obtained signals are input to the feedback inputs of the adder and the second determiner, respectively.
  • the first coefficient module is configured to multiply a voltage amplitude of a signal input by the delay module by an, an The value is the ratio of the value of the unit impulse response at the current sampling time to the peak value of the unit impulse response, where n is a value of an integer multiple of the local clock, n is an integer, and the current sampling time is the local clock n times cycle.
  • the multiple first delay modules are connected in series, and the input end of each of the first coefficient modules and one An output of the first delay module is connected, and an output of each of the first coefficient modules is connected to an input of the first adder.
  • each of the first delay modules has an equal delay time to the signal, The number of the delay modules adjacent to the first coefficient module is equal.
  • the adjusting unit is specifically configured to: The second square wave signal outputted by the second determiner performs at least one phase delay, and each phase is delayed by an integer multiple of the local clock, and the obtained at least one signal is superimposed and input to the adder; The second square wave signal output by the second determiner performs at least one phase delay, each phase is delayed by an odd multiple of a half cycle of the local clock, and the obtained at least one signal is superimposed and then input to the feedback of the second determiner. Input.
  • the adjusting unit includes: a second delay module, a second coefficient module, a third coefficient module, and a second adder;
  • the second delay module is configured to perform phase delay on the second square wave signal, delay an odd multiple of a half cycle of the local clock, and the second coefficient module is configured to perform an even number of the The voltage amplitude of the signal outputted by the two-time delay module is adjusted, and the obtained signal is input to the adder;
  • the third coefficient module is configured to be output after being adjusted by the odd number of the second delay modules.
  • the voltage amplitude of the signal is adjusted, and the obtained signal is input to the second adder;
  • the second adder is configured to superimpose signals input by the plurality of the third coefficient modules, and input the obtained signal To the feedback input of the second decider.
  • the second coefficient module is configured to measure a voltage amplitude of a signal that is output after being adjusted by an even number of second delay modules Multiplying an, an is the ratio of the value of the unit impulse response at the current sample time to the peak value of the unit impulse response, where n is the integer multiple of the local clock, n is an integer, the current sample The time is n times of the local clock; the third coefficient module is configured to multiply the voltage amplitude of the signal outputted by the odd number of second delay modules by ( ⁇ -0.5), ⁇ The value is the ratio of the value of the unit impulse response at the current sampling time to the peak value of the unit impulse response, where m is the value of the odd multiple half period of the local clock, m is an odd number, and the current sampling time is the local clock m times a half cycle.
  • the multiple second delay modules are connected in series, and the input end and the even number of each of the second coefficient modules are Output ends of the second delay modules are connected, and an output end of each of the second coefficient modules is connected to the adder; an input end of each of the third coefficient modules and an odd number of the second The outputs of the delay modules are connected, and the output of each of the third coefficient modules is connected to the second adder.
  • each of the delay modules has the same delay time for the signal, adjacent Said The number of the second delay modules between the second coefficient modules is equal, and the number of the third delay modules between the adjacent third coefficient modules is equal.
  • the embodiment of the present invention provides a receiver, including: a photoelectric converter, the decision feedback equalizer and the clock data recovery module according to any one of claims 1 to 11; Converting the received optical signal into an electrical signal, and inputting the electrical signal as a first differential signal to the decision feedback equalizer; the clock recovery module, configured to receive the first determiner in the decision equalizer The first square wave signal is output, and the local clock is synchronized with the first square wave signal.
  • the receiver is disposed on an optical network terminal OLT, an optical network unit ONU, or a fiber optic network device ONT.
  • the decision feedback equalizer and the receiver provided by the embodiment of the present invention use a decider and an adder to form a feedback loop, and adjust the differential signal received by the receiving end, and use another decider as the output decision of the decision feedback equalizer.
  • the output of the adjusted signal is such that the adjusted signal decision point is at an appropriate position, thereby reducing the jitter of the output differential signal.
  • FIG. 1 is a schematic structural diagram of a first embodiment of a decision feedback equalizer according to the present invention
  • FIG. 2 is a unit impulse response in the case where an ISI exists in a transmission channel
  • Figure 3 is a time-domain waveform diagram of the differential signal before and after passing through the adjustment unit
  • FIG. 4 is a schematic structural diagram of a second embodiment of a decision feedback equalizer according to the present invention
  • FIG. 5 is a schematic structural diagram of a third embodiment of a decision feedback equalizer according to the present invention
  • FIG. 1 is a schematic structural diagram of a first embodiment of a decision feedback equalizer provided by the present invention, as shown in FIG.
  • the decision feedback equalizer comprises: a receiving end 1 1 , an adder 12 , an adjusting unit 13 , a first decider 14 and a second decider 15;
  • the receiving end 1 1 is configured to receive a first differential signal, synchronize a local clock with a frequency of the first differential signal, and make a period of the local clock coincide with a period of the first differential signal, and Transmitting a first differential signal to the adder;
  • the adder 12 is configured to superimpose the first differential signal input by the receiving end 11 and the square wave signal output by the adjusting unit 13 to obtain a second differential signal; and input the second differential signal to the first determiner a differential input of 14 and a differential input of the second determiner 15; an adjusting unit 13 configured to perform phase and/or amplitude adjustment on the second square wave signal output by the second determiner, and adjust the adjusted
  • the square wave signals are input to the feedback inputs of the adder 12 and the second determiner 15, respectively;
  • the first determiner 14 is configured to compare a voltage amplitude of the second differential signal input by the differential input end of the first determiner 14 with a set value, and output a first square wave signal;
  • a second determiner 15 a voltage amplitude of the second differential signal input to the differential input terminal of the second determiner 15 and a voltage amplitude of the square wave signal adjusted by the adjusting unit 13 input by the feedback input terminal The values are compared, and the obtained second square wave signal is input to the adjustment unit 13.
  • the decision feedback equalizer provided by the embodiment of the present invention can be set on a plurality of optical network devices, for example, it can be set in an Optical Line Terminal (OLT) or in an Optical Network Unit (ONU). ), it can also be set in an optical network terminal (ONT).
  • OLT Optical Line Terminal
  • ONU Optical Network Unit
  • ONT optical network terminal
  • the decision feedback equalizer can perform amplitude and/or phase adjustment on the differential signal sent by the transmitting end.
  • the decision feedback equalizer provided by the embodiment of the invention includes a feedback loop and an output link.
  • the output of the adder 12 and the second determiner 15 and the adjusting unit 13 form a feedback loop for performing the phase and/or voltage amplitude of the second square wave signal outputted from the output of the second determiner 15.
  • the first demodulator 14 and the first determiner 14 form an output link for comparing the signal adjusted by the feedback loop to the set value by the first determiner 14 to output a more ideal first square wave signal. To reduce the jitter of the first square wave signal output by the first decider 14.
  • the differential signal received by the receiving end is interspersed with the interference signal, so that the differential signal is distorted. Therefore, the receiving end needs to adjust the received differential signal.
  • the first decider 14 and the second decider 15 can be implemented by using various existing differential comparators, or by using logic circuits composed of logic devices. It should be noted that, since the decision feedback equalizer provided by the embodiment of the present invention receives a differential signal, the first differential signal and the second differential signal involved in the embodiments of the present invention are both composed of two signals. It can be understood that the receiving end 1 1 has an input port and an output port corresponding to two signals in the first differential signal.
  • the adder 12 has an input port corresponding to two of the first differential signals, and has an output port corresponding to two of the second differential signals.
  • the first decider 14 and the second decider 15 respectively have an input port and an output port corresponding to two of the second differential signals.
  • the first square wave signal outputted by the first decider 14 is actually composed of two square wave signals, and the two square wave signals respectively correspond to one of the second differential signals received by the first decider 14.
  • the second square wave signal output by the second determiner 15 is actually composed of two square wave signals corresponding to one of the second differential signals received by the second determiner 15 respectively.
  • the second square wave signal input by the adjusting unit 13 is actually composed of two square wave signals corresponding to one of the second differential signals received by the second decider 15, respectively.
  • the adjusted square wave signal outputted by the adjusting unit 13 is actually also composed of two square wave signals, which correspond to one of the second square wave signals received by the adjusting unit 13, respectively.
  • the adder has an input port corresponding to the two square wave signals output by the adjustment unit.
  • the second decider 15 has an input port corresponding to the two square wave signals output from the adjustment unit, so that the second decider 15 can compare the two of the two square wave signals with the two of the second differential signals, respectively.
  • the two signals included in the second differential signal are: a P signal and an N signal, and the voltage amplitude and the P signal of the P signal in the second differential signal by the first determiner 14 are respectively set.
  • the value is compared to output a square wave signal; the voltage amplitude of the N signal in the second differential signal is compared with the set value of the N signal, and the square wave signal is output; the two square wave signals constitute the first One wave signal.
  • the first decision The device 14 can output two high-level differential first square wave signals corresponding to the crotch signal and the crotch signal; if the voltage amplitude of the crotch signal in the second differential signal at the same time is less than the set value of the chirp signal The signal amplitude of the two signals is less than the set value of the chirp signal, and the first determiner 14 can output the two low-level first square wave signals corresponding to the crotch signal and the crotch signal, which are smaller than the set value.
  • the first determiner 14 can output two low-level differential square wave signals of ⁇ and ;; if the voltage amplitude of the crotch signal of the second differential signal at the same time is greater than the set value of the ⁇ signal, the chopping signal If the voltage amplitude is less than the set value of the chirp signal, the first determiner 14 may output a high level corresponding to the crotch signal and a first square wave signal corresponding to the low level corresponding to the crotch signal; if the second differential signal at the same time The voltage of the open circuit signal is less than ⁇ The set value of the number, the voltage amplitude of the crotch signal is greater than the set value of the chirp signal, the first determiner 14 can output the low level corresponding to the low level of the crotch signal and the first square wave corresponding to the high level of the crotch signal signal.
  • each channel of the second differential signal may be compared with a set value of the channel signal, and when the comparison result is less than, the corresponding high level of the channel signal is output; When the comparison result is greater than, the corresponding low level of the road signal is output.
  • the principle of the comparison and the output, and the size of the set value corresponding to each signal may be designed according to the needs of the specific scenario, which is not limited in the embodiment of the present invention.
  • the second determiner 15 compares the voltage amplitude of the second differential signal with the voltage amplitude of the signal adjusted by the adjusting unit 13 to obtain a second square wave signal.
  • the comparison process is similar to that of the first determiner 14, except that the reference value of the second differential signal is not the set value, but the signal adjusted by the adjusting unit 13, and the signal is also a differential signal, so the comparison is also used.
  • the crotch signal in the second differential signal is compared with the crotch signal in the second square wave signal input from the feedback input terminal, and the square wave signal is output; the chopping signal in the second differential signal is input to the feedback input terminal
  • the chirp signals in the two square wave signals are compared to output a square wave signal; the two square wave signals form a second square wave signal.
  • the second square wave signal is input to the adjusting unit 13, and the adjusting principle of the adjusting unit 13 for the differential signal is as follows:
  • Figure 2 shows the unit impulse response in the case where the transmission channel has ISI.
  • the square wave test signal is input to obtain a unit impulse response diagram as shown in FIG. 2, and the real curve indicates that the differential signal at the current time is generated by the transmission channel at the receiving end.
  • the domain waveform, the dashed curve represents the time domain waveform generated by the differential signal at the previous moment at the receiving end.
  • the voltage generated at the current time by the previous time, or even earlier is superimposed.
  • the current P-channel signal in the differential signal superimposes the voltage generated by the P-channel signal at the previous time and earlier at the current time in addition to the voltage amplitude generated by the current P-channel signal;
  • the previous time and the voltage generated by the N signal at the earlier time at the current time are superimposed.
  • the influence on the voltage amplitude of the current differential signal is mainly the time of an integer multiple of the differential signal, that is, 0, T, 2 ⁇ ⁇ ⁇ .
  • the voltage amplitude of the differential signal at the current time can be expressed as: ⁇ 1 * ⁇ + ⁇ 2*2 ⁇ +... + ⁇ * ⁇ .
  • ⁇ 1 and ⁇ 2 an are coefficients, and the values of a1 and a2 an can be calculated according to Fig. 2, for example: The ratio of the value of the unit impulse response at the current sampling time to the peak value of the unit impulse response can be selected, wherein, the current sample The time is an integer multiple of the differential signal.
  • the differential signal of the previous moment is superimposed, even the differential signal of the earlier time.
  • the tail voltage generated at the current moment specifically, the trailing portion of the P signal in the differential signal, in addition to the voltage generated by the current P channel signal, superimposing the P signal of the previous moment and earlier.
  • the tail voltage generated at the current moment; the trailing part of the N signal, in addition to the voltage generated by the current N signal, the tail of the N signal superimposed at the previous time and earlier is generated at the current time Voltage.
  • the influence on the data edge of the current data differential signal is mainly the odd multiple half-cycle of the data differential signal, that is, 172, 3T/2 (2n+1)T/2. Therefore, the data edge of the differential signal at the current moment can be expressed as: 0.5-( ⁇ 1 -0.5)* ⁇ /2-( ⁇ 2-0.5)*3 ⁇ /2- ...
  • ⁇ 1 and ⁇ 2 ⁇ are coefficients, and the values of ⁇ 1 and ⁇ 2 ⁇ can be calculated according to Fig. 2, for example: The ratio of the value of the unit impulse response at the current sampling time to the peak value of the unit impulse response can be selected, wherein, the current sample The time can be an odd multiple of a half cycle of the differential signal.
  • the adjusting unit 13 may perform multiple phase delays on the second square wave signal output by the second determiner 15, if each phase is delayed by an integer multiple of the local clock, and the obtained multiple signals are superimposed, If the difference signal of the previous period or even the earlier period is superimposed in the obtained signal, the voltage amplitude interference in the second square wave signal output by the second decider 15 can be reduced; if the phase is delayed by the local phase The odd-numbered half-cycle of the clock, and the obtained multiple signals are superimposed, and the obtained signal is superimposed with the first half period, or even the earlier half-cycle differential signal, and the output of the second decider 15 is eliminated.
  • the data in the second square wave signal interferes with the trailing tail.
  • FIG. 3 is a time-domain waveform diagram before and after the differential signal passes through the adjustment unit.
  • the dotted line formed by the small dot indicates the waveform before the adjustment unit, and the solid line indicates the waveform after the adjustment unit.
  • a feedback circuit is formed by a decider, that is, the second decider, and the adder, and the differential signal received by the receiving end is adjusted, and another decider, that is, the first decider, is used as the output of the decision feedback equalizer.
  • the arbiter outputs the adjusted signal.
  • the magnitude of a phase delay may be estimated first, for example, delaying the local clock by one cycle.
  • the output waveform of the first determiner 14 is continuously observed by the oscilloscope, according to the output.
  • the waveform re-adjusts the magnitude of the phase delay; or, instead of delaying, the magnitude of the decision point delay displayed on the output waveform diagram of the first determiner 14 is directly measured, and the adjustment unit 13 is determined according to the magnitude.
  • the magnitude of the phase delay is shifted back as a whole, so that the position of the decision point is as close as possible to the decision point of the original signal (first differential signal) to reduce the data edge jitter of the differential signal.
  • the decision feedback equalizer uses a decider and an adder to form a feedback loop, and adjusts the differential signal received by the receiving end, and uses another decider as the output of the decision feedback equalizer.
  • the signal is adjusted so that the adjusted signal decision point is in the proper position, thereby reducing the jitter of the output differential signal.
  • the adjusting unit 13 may be specifically configured to: output the second party to the second determiner 15
  • the wave signal is subjected to at least one phase delay, each phase is delayed by an integer multiple of the local clock, and the obtained at least one signal is superimposed and input to the feedback inputs of the adder 12 and the second determiner 15, respectively.
  • the adjustment unit 13 may include: a first delay module 131 and a first coefficient module 132. And a first adder 133;
  • the first delay module 131 is configured to perform phase delay on the second square wave signal, delay an integer multiple of the local clock, and input the obtained signal to the first coefficient module 132;
  • the first coefficient module 132 is configured to adjust the voltage amplitude of the signal outputted by the delay module 131, and input the obtained signal to the first adder 133;
  • the first adder 133 is configured to superimpose the signals input by the plurality of first coefficient modules 132, and input the obtained signals to the feedback inputs of the adder 12 and the second determiner 15, respectively.
  • the voltage amplitude at the current time of each of the differential signals based on the previously described differential signals can be expressed as:
  • the adjusting unit 13 can be configured with a plurality of first delay modules 131.
  • the first delay modules 131 can be used to perform phase delay on the second square wave signal, respectively, and obtain the second square wave signal delay ⁇ , 2 ⁇ ⁇ respectively. Multiple signals. That is, the phase of the delay of each of the first delay modules 131 may be different, and the plurality of first delay modules 131 may be respectively used to delay the second square wave signal by ⁇ , 2 ⁇ ⁇ .
  • the first coefficient module 132 is configured to multiply the voltage amplitude of the signal input by the first delay module 131 by an, an, and the value of the unit impulse response at the current sampling time and the unit impulse response peak value. ratio.
  • the adjusting unit 13 may be configured with a plurality of first coefficient modules 132, each of the first coefficient modules 132 may correspond to a first delay module 131, for example: a first coefficient module 132 may be used for Corresponding to the first delay module 131 of the square wave signal delay T, the voltage amplitude of the delay signal obtained by delay adjustment of the first delay module 131 can be used, for example, multiplied by a1 to obtain an adjusted
  • the first coefficient module 132 may be associated with the first delay module 131 for delaying the second square wave signal by 2T, and may be used for delaying the delay signal obtained after the first delay module 131 is delayed.
  • Amplitude adjustment for example multiplied by a2, to get another adjusted signal; ... a first system
  • the number module 132 may correspond to the first delay module 131 for delaying the second square wave signal by nT, and may be used to adjust the amplitude of the delay signal obtained by delay adjustment of the first delay module 21, for example, for example. Multiply by an to get another adjusted signal.
  • the first adder 133 superimposes the plurality of adjusted signals input from the plurality of first coefficient modules 132, and inputs the resultant signals to the feedback inputs of the adder 12 and the second decider 15.
  • the adder 12 superimposes the signal adjusted by the adjusting unit 13 and the signal received by the receiving end, and then inputs the signal to the differential input end of the first determiner 14, and the first decider 14 compares the superimposed signal with the preset value.
  • the first square wave signal is obtained and output.
  • the multiple first delay modules 131 in the adjusting unit 13 may be arranged in series, and the input end of each first coefficient module 132 may be An output of a first delay module 131 is coupled, and an output of each first coefficient module 132 is coupled to an input of the adder 12.
  • the delay time of each second delay module 131 for the second square wave signal may be equal, for example: one cycle T may be delayed, and the first delay between adjacent first coefficient modules 132 The number of modules is equal.
  • the number of the first delay modules 131 between the adjacent first coefficient modules 132 is equal.
  • a first delay module 131 may be disposed between the adjacent first coefficient modules 132. Therefore, the adjusting unit 13 can superimpose the differential signals of the respective previous integer multiple periods of the current time difference signal on the differential signal of the current time, and realize the voltage of the differential signal of each of the previous integer multiples of the period of the differential signal at the current time. The effect of the amplitude on the amplitude of the current differential signal voltage.
  • the first adder 133 may be replaced with another device that can perform function calculation, such as a subtractor, or can perform weighting processing on each signal that is adjusted and output by the plurality of first coefficient modules 132.
  • the device is adapted to the needs of various adjustments.
  • FIG. 5 is a schematic structural diagram of a third embodiment of a decision feedback equalizer according to the present invention.
  • the adjusting unit 13 can further adjust the data of the differential signal on the basis of adjusting the voltage amplitude of the differential signal.
  • the adjusting unit 13 is specifically configured to: perform at least one phase delay on the second square wave signal output by the second determiner 15, and delay the phase integer of the local clock each time Multiple times, the obtained at least one signal is superimposed and input to the adder; the second party outputted to the second decider 15
  • the wave signal is subjected to at least one phase delay, each phase is delayed by an odd multiple of a half cycle of the local clock, and the obtained at least one signal is superimposed and input to the feedback input of the second determiner 15.
  • the adjusting unit 13 may include: a second delay module 134, a second coefficient module 135, a third coefficient module 136, and a second adder 137;
  • a second delay module 134 configured to perform phase delay on the second square wave signal, delaying an odd multiple of a half cycle of the local clock
  • the second coefficient module 135 is configured to adjust the voltage amplitude of the signal outputted after the adjustment by the even number of second delay modules 134, and input the obtained signal to the adder 12;
  • the third coefficient module 136 is configured to adjust a voltage amplitude of the signal that is output after being adjusted by the odd number of the second delay modules, and input the obtained signal to the second adder 137; the second adder 137, And superimposing the signals input by the plurality of the third coefficient modules 136, and inputting the obtained signals to the feedback input end of the second determiner 15.
  • the adjusting unit 13 can be configured with a plurality of second delay modules 134.
  • the first delay modules 134 can be used to perform a phase delay on the second square wave signal, and delay the half cycle of the local clock each time to obtain a second time.
  • the square wave signal is delayed by T/2, T, 2 ⁇ , 3 ⁇ /2 ⁇ , and (2 ⁇ +1) ⁇ /2. That is, the signal outputted after the adjustment by the even number of second delay modules is a delay signal delayed by an integral multiple of the local clock cycle, and the signal outputted by the odd number of second delay modules 134 is delayed by an odd multiple of the half cycle of the local clock. signal.
  • the second coefficient module 135 is configured to multiply the voltage amplitude of the signal outputted by the even number of second delay modules 134 by an, an, and the value of the unit impulse response at the current sampling time. The ratio of the value to the peak value of the unit impulse response. At this time, the actual effect of the second coefficient module 135 is similar to the first coefficient module 132 in the second embodiment shown in FIG.
  • a plurality of second coefficient modules 135 may also be disposed, and each second coefficient module 135 may correspond to a second delay module 134, that is, the 2n second coefficient module 135 may be used for
  • the second delay module of the square wave signal delay ⁇ ⁇ corresponds to, and can be used to adjust the voltage amplitude of the delayed signal obtained by delaying the integer delay by the second delay module 134, for example, multiplied by an to obtain an adjusted signal of.
  • the third coefficient module 136 can be configured to delay the second delay module 134.
  • the voltage amplitude of the signal obtained after the adjustment is adjusted.
  • the magnitude of the voltage amplitude adjustment of the third coefficient module 136 may be different according to the delay time of the second delay module 134.
  • the time when the data edge of the differential data signal is affected is mainly the odd multiple half cycle of the differential signal, that is, ⁇ /2, 3T/2 (2n+1)T/2, and the differential signal
  • the data edge of the current time of each signal can be expressed as: 0.5-( ⁇ 1 -0.5)* ⁇ /2-( ⁇ 2-0.5)*3 ⁇ /2- ... -( ⁇ -0.5)*(2 ⁇ +1 ) 172).
  • ⁇ 1 and ⁇ 2 ⁇ are coefficients, and the values of ⁇ 1 and ⁇ 2 ⁇ can be calculated according to Fig. 2 .
  • each third coefficient module 136 can correspond to a second delay module 134, for example: a third coefficient module 136 can be used with a second delay module for delaying the second square wave signal by T/2. Corresponding to 134, it can be used to adjust the voltage amplitude of the delayed signal after the second delay module 134 is delayed, for example, multiplied by ( ⁇ 1 - 0.5) to obtain an adjusted signal; and another third coefficient module 136 Corresponding to the second delay module 134 for delaying the second square wave signal by 3 ⁇ /2, the voltage amplitude of the signal delayed by the second delay module 134 may be adjusted, for example, by multiplication.
  • a third coefficient module 136 can be used with the second delay module 134 for delaying the second square wave signal by (2 ⁇ +1) 172.
  • the voltage amplitude of the fourth signal delayed by the second delay module 134 can be adjusted, for example, multiplied by ( ⁇ -0.5) to obtain an adjusted signal.
  • the signals adjusted by the plurality of third coefficient modules 136 are superimposed by the second adder 137 and then input to the feedback input end of the second determiner 15; the adjusted signals of the plurality of second coefficient modules 135 are input to the adder 12, and then The first differential signal received by the receiving end 11 is superimposed.
  • a plurality of second delay modules 134 in the adjusting unit 13 are connected in series, and the input end and the even number of each second coefficient module 135 are connected.
  • the outputs of the second delay modules 134 are connected, and the output of each second coefficient module 135 is connected to the input of the adder 12; the input of each third coefficient module 136
  • the terminals are connected to the outputs of the odd-numbered second delay modules 134, and the outputs of each of the third coefficient modules 136 are connected to the adder 137.
  • each second delay module 134 for the second square wave signal may be equal, for example: the half period T/2 may be delayed, and the adjacent second coefficient modules 135 and adjacent The number of first delay modules between the third coefficient modules 136 is equal. As shown in FIG.
  • a second delay module 134 can be disposed between adjacent second coefficient modules 135, so that the adjustment unit 13 can superimpose the differential signals of each previous integer multiple of the current time differential signal to the current On the differential signal of the time, the influence of the voltage amplitude of the differential signal of each of the previous integer multiples of the current time differential signal on the amplitude of the current differential signal voltage is eliminated; and an adjacent third coefficient module 136 can be disposed between The second delay module 134 is configured to enable the adjustment unit 13 to superimpose the differential signals of the previous odd-numbered half-cycles of the current time differential signal onto the current time differential signal, thereby realizing eliminating the previous odd multiples of the difference signal at the current time. The effect of the data edge of the half cycle differential signal on the current differential signal data edge.
  • the second adder 137 may be replaced by another device that can perform function calculation, such as a subtractor, or can perform weighting processing on each signal that is adjusted and output by the plurality of third coefficient modules 137.
  • the device is adapted to the needs of various adjustments.
  • the receiver includes: a photoelectric converter 61, a decision feedback equalizer 62, and a clock data recovery module 63;
  • the photoelectric conversion module 61 is configured to convert the received optical signal into an electrical signal, and input the electrical signal as a first differential signal to the decision feedback equalizer;
  • the decision feedback equalizer 62 may be the decision feedback equalizer disclosed in any of the above embodiments; and may include: a receiving end, an adder, an adjusting unit, a first decider, and a second decider; and a receiving end, configured to receive the first difference Transmitting a local clock to a frequency of the first differential signal, causing a period of the local clock to coincide with a period of the first differential signal, and inputting the first differential signal to the adder;
  • the superimposer is configured to superimpose the first differential signal input by the receiving end and the square wave signal output by the adjusting unit to obtain a second differential signal; and input the second differential signal to the first a differential input of the determiner and a differential input of the second determiner; the adjusting unit configured to perform phase and/or amplitude adjustment on the second square wave signal output by the second determiner, and Input the adjusted square wave signal to the location a feedback input of the adder and the second determiner; the first determiner, configured to apply voltage amplitude and setting of the second differential
  • the clock recovery module 63 is configured to receive a first square wave signal output by the decider of the decision equalizer, and synchronize the local clock with the first square wave signal. Specifically, the clock recovery module 63 synchronizes the local clock so that the local clock and the received first square wave signal have the same phase and frequency, so as to be accurate.
  • the photoelectric converter 61 can be an avalanche photodiode (APD).
  • APD avalanche photodiode
  • the receiver provided by the embodiment of the present invention can be used for setting on an optical network device such as an OLT, an ONU, or an ONT.
  • the structure of the decision feedback equalizer and its function can refer to the judgment provided in FIG. 1, FIG. 4 or FIG. 5 of the present invention.
  • the feedback equalizer embodiment is not described here.
  • the method includes the steps of the foregoing method embodiments; and the foregoing storage medium includes: a medium that can store program codes, such as a ROM, a RAM, a magnetic disk, or an optical disk.

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Abstract

本发明实施例提供一种判决反馈均衡器和接收机，其中，判决反馈均衡器包括：接收端、叠加器、调整单元、第一判决器和第二判决器；接收端用于接收第一差分信号，并输入至叠加器；叠加器用于对第一差分信号和调整单元输出的方波信号进行叠加得到第二差分信号；将第二差分信号输入至第一判决器和第二判决器；调整单元用于对第二方波信号进行相位和\或幅值调整，并将调整后的方波信号输入至叠加器和第二判决器；第一判决器用于对第二差分信号的电压幅值与设定值比较，输出第一方波信号；第二判决器用于对第二差分信号的电压幅值和调整单元调整后的信号的电压幅值进行比较，将得到的第二方波信号输入至调整单元。本发明实施例实现降低数据沿抖动。

Description

判决反馈均衡器和接收机 技术领域 本发明实施例涉及通信技术领域， 尤其涉及一种判决反馈均衡器和接 收机。 背景技术
随着数字信号技术向着高速大容量方向发展， 对高速率信号处理技术 的需求越来越迫切。 信号传输过程中产生的码间串扰（ Inter Symbol
Interference, ISI )是制约信号速率提升的关键因素， ISI会导致脉冲展宽， 造成信号的电压幅度不稳定， 引起信号的数据沿的抖动， 导致信道的误码 率 ( Bit Error Ratio, BER ) 增大。
现有技术中，使用差分判决反馈均衡器将接收的差分信号进行时延处 理后反馈到接收端， 与接收端接收的差分信号进行叠加， 然而， 这种方法 会导致数据沿的抖动较大。 发明内容
本发明实施例提供一种判决反馈均衡器和接收机， 实现降低数据沿抖 动。
第一方面， 本发明实施例提供一种判决反馈均衡器， 包括： 接收端、 叠 加器、 调整单元、 第一判决器和第二判决器； 接收端， 用于接收第一差分信 号， 将本地时钟与所述第一差分信号的频率同步， 使所述本地时钟的周期与 所述第一差分信号的周期一致， 并将所述第一差分信号输入至所述叠加器； 所述叠加器， 用于对所述接收端输入的所述第一差分信号和所述调整单元输 出的方波信号进行叠加得到第二差分信号； 将所述第二差分信号分别输入至 所述第一判决器的差分输入端和所述第二判决器的差分输入端； 所述调整单 元， 用于对所述第二判决器输出的第二方波信号进行相位和 \或幅值调整， 并 将调整后的方波信号分别输入至所述叠加器和所述第二判决器的反馈输入 端； 所述第一判决器， 用于对所述第一判决器的差分输入端输入的所述第二 差分信号的电压幅值与设定值进行比较， 输出第一方波信号； 所述第二判决 器， 用于对所述第二判决器的差分输入端输入的所述第二差分信号的电压幅 值和所述反馈输入端输入的所述调整单元调整后的方波信号的电压幅值进行 比较， 将得到的第二方波信号输入至所述调整单元。
在第一方面的第一种可能的实现方式中， 所述调整单元具体用于： 对所 述第二判决器输出的第二方波信号进行至少一次相位延迟， 每次相位延迟所 述本地时钟的整数倍个周期， 将得到的至少一个信号叠加后分别输入至所述 叠加器和所述第二判决器的反馈输入端。
根据第一方面的第一种可能的实现方式， 在第二种可能的实现方式中， 所述调整单元包括： 第一时延模块、 第一系数模块和第一加法器； 所述第一 时延模块， 用于对所述第二方波信号进行相位延迟， 延迟所述本地时钟的整 数倍个周期， 并将得到的信号输入至所述第一系数模块； 所述第一系数模块， 用于对经过所述时延模块调整后输出的信号的电压幅值进行调整， 并将得到 的信号输入至所述第一加法器； 所述第一加法器， 用于将多个所述第一系数 模块输入的信号叠加， 将得到的信号分别输入至所述叠加器和所述第二判决 器的反馈输入端。
根据第一方面的第二种可能的实现方式， 在第三种可能的实现方式中， 所述第一系数模块， 用于对时延模块输入的信号的电压幅值乘以 an , an 的 取值为单位冲击响应在当前釆样时刻的值与单位冲击响应峰值的比值，其中， n为所述本地时钟的整数倍个周期的数值， n为整数， 当前釆样时刻为所述本 地时钟的 n倍个周期。
根据第一方面的第二种或第三种可能的实现方式， 在第四种可能的实现 方式中， 多个第一时延模块串联， 每个所述第一系数模块的输入端与一个所 述第一时延模块的输出端连接， 每个所述第一系数模块的输出端与所述第一 加法器的输入端连接。
根据第一方面的第二种、 第三种或第四种可能的实现方式， 在第五种可 能的实现方式中， 每个所述第一时延模块对所述信号的延时时间相等， 相邻 所述第一系数模块之间的所述时延模块的个数相等。
在第一方面的第六种可能的实现方式中， 所述调整单元具体用于： 对所 述第二判决器输出的第二方波信号进行至少一次相位延迟， 每次相位延迟所 述本地时钟的整数倍个周期， 将得到的至少一个信号叠加后输入至所述叠加 器； 对所述第二判决器输出的第二方波信号进行至少一次相位延迟， 每次相 位延迟所述本地时钟的奇数倍个半周期， 将得到的至少一个信号叠加后输入 至所述第二判决器的反馈输入端。
根据第一方面的第六种可能的实现方式， 在第七种可能的实现方式中， 所述调整单元包括： 第二时延模块、 第二系数模块、 第三系数模块、 第二加 法器； 所述第二时延模块， 用于对所述第二方波信号进行相位延迟， 延迟所 述本地时钟的奇数倍个半周期； 所述第二系数模块， 用于对经过偶数个所述 第二时延模块调整后输出的信号的电压幅值进行调整， 并将得到的信号输入 至所述叠加器； 第三系数模块， 用于对经过奇数个所述第二时延模块调整后 输出的信号的电压幅值进行调整， 并将得到的信号输入至所述第二加法器； 所述第二加法器， 用于将多个所述第三系数模块输入的信号叠加， 将得到的 信号输入至所述第二判决器的反馈输入端。
根据第一方面的第七种可能的实现方式， 在第八种可能的实现方式中， 所述第二系数模块， 用于对经过偶数个第二时延模块调整后输出的信号的电 压幅值乘以 an, an 的取值为单位冲击响应在当前釆样时刻的值与单位冲击 响应峰值的比值，其中， n为所述本地时钟的整数倍个周期的数值， n为整数， 当前釆样时刻为所述本地时钟的 n倍个周期； 所述第三系数模块， 用于对经 过奇数个第二时延模块调整后输出的信号的电压幅值乘以 (βΓη-0.5), βΓΠ的取 值为单位冲击响应在当前釆样时刻的值与单位冲击响应峰值的比值， 其中， m为所述本地时钟的奇数倍个半周期的数值， m为奇数， 当前釆样时刻为所 述本地时钟的 m倍个半周期。
根据第一方面的第七种或第八种可能的实现方式， 在第九种可能的实现 方式中， 多个第二时延模块串联， 每个所述第二系数模块的输入端与第偶数 个所述第二时延模块的输出端连接， 每个所述第二系数模块的输出端与所述 叠加器连接； 每个所述第三系数模块的输入端与第奇数个所述第二时延模块 的输出端连接， 每个所述第三系数模块的输出端与所述第二加法器连接。
根据第一方面的第七种、 第八种或第九种可能的实现方式， 在第十种可 能的实现方式中， 每个所述时延模块对所述信号的延时时间相等， 相邻所述 第二系数模块之间的所述第二时延模块的个数相等， 相邻的所述第三系数模 块之间的所述第三时延模块的个数相等。
第二方面， 本发明实施例提供一种接收机， 包括： 光电转换器、 如权利 要求 1 -11 中任一项所述的判决反馈均衡器和时钟数据恢复模块；所述光电转 换模块， 用于将接收的光信号转换为电信号， 并将所述电信号作为第一差分 信号输入至所述判决反馈均衡器； 所述时钟恢复模块， 用于接收所述判决均 衡器中第一判决器输出的第一方波信号， 并将本地时钟与所述第一方波信号 进行同步。
在第二方面的第一种可能的实现方式中， 所述接收机设置在光网络终端 OLT、 光网络单元 ONU或光纤网络设备 ONT上。
本发明实施例提供的判决反馈均衡器和接收机， 釆用一个判决器和叠 加器构成反馈回路， 对接收端接收的差分信号进行调整， 釆用另一个判决 器作为判决反馈均衡器的输出判决器输出调整后的信号， 实现调整后的信 号判决点位于合适的位置， 从而减小输出差分信号的抖动。
附图说明
实施例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见 地， 下面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员 来讲， 在不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的 附图。
图 1为本发明提供的判决反馈均衡器第一实施例的结构示意图； 图 2为传输信道存在 ISI情况下的单位冲击响应；
图 3为差分信号经过调整单元前后的时域波形图；
图 4为本发明提供的判决反馈均衡器第二实施例的结构示意图； 图 5为本发明提供的判决反馈均衡器第三实施例的结构示意图； 图 6为本发明提供的接收机第一实施例的结构示意图。 具体实施方式 为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本 发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描 述，显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提 下所获得的所有其他实施例， 都属于本发明保护的范围。
图 1为本发明提供的判决反馈均衡器第一实施例的结构示意图， 如图
1所示， 该判决反馈均衡器包括： 接收端 1 1、 叠加器 12、 调整单元 13、 第一判决器 14和第二判决器 15;
其中， 接收端 1 1 , 用于接收第一差分信号， 将本地时钟与所述第一 差分信号的频率同步， 使所述本地时钟的周期与所述第一差分信号的周期 一致， 并将所述第一差分信号输入至所述叠加器；
叠加器 12 ,用于对接收端 1 1输入的所述第一差分信号和调整单元 13 输出的方波信号进行叠加得到第二差分信号； 将所述第二差分信号分别输 入至第一判决器 14的差分输入端和第二判决器 15的差分输入端；调整单 元 13, 用于对所述第二判决器输出的第二方波信号进行相位和 \或幅值调 整，并将调整后的方波信号分别输入至叠加器 12和第二判决器 15的反馈 输入端；
第一判决器 14, 用于对第一判决器 14的差分输入端输入的所述第二 差分信号的电压幅值与设定值进行比较， 输出第一方波信号；
第二判决器 15, 用于对第二判决器 15的差分输入端输入的所述第二 差分信号的电压幅值和所述反馈输入端输入的调整单元 13调整后的方波 信号的电压幅值进行比较， 将得到的第二方波信号输入至调整单元 13。
本发明实施例提供的判决反馈均衡器， 可以设置在多种光网络设备 上， 例如： 可以设置在光网络终端 （Optical Line Terminal , OLT ) , 也 可以设置在光网络单元（ Optical Network Unit, 0NU )上， 还可以设置在 光纤网络设备（Optical network terminal , ONT ) 。 该判决反馈均衡器可 以对发送端发送的差分信号进行幅值和 /或相位调整。
本发明实施例提供的判决反馈均衡器中， 包括一个反馈回路和一个输 出链路。 其中， 叠加器 12、 第二判决器 15的输出端和调整单元 13构成 一个反馈回路， 用于对第二判决器 15的输出端输出的第二方波信号的相 位和 /或电压幅值进行调整； 第二判决器 15的输出端、 调整单元 13、 叠加 器 12和第一判决器 14构成一个输出链路，用于将经过上述反馈回路调整 过的信号再通过第一判决器 14与设定值进行比较， 输出更为理想的第一 方波信号， 以减小第一判决器 14输出的第一方波信号的抖动。
由于发送端发送的差分信号经过传输链路的传输后， 接收端接收到的 差分信号中会夹杂着干扰信号， 使得差分信号失真， 因此， 接收端需要对 所接收的差分信号进行调整。
第一判决器 14和第二判决器 15可以釆用现有的各种差分比较器，或 者， 还可以釆用逻辑器件构成的逻辑电路来实现。 需要说明的是， 由于本 发明实施例提供的判决反馈均衡器接收的为差分信号， 因此， 本发明实施 例中涉及的第一差分信号和第二差分信号均由两路信号构成。 可以理解的 是， 接收端 1 1 具有与第一差分信号中的两路信号对应的输入端口和输出 端口。 叠加器 12具有与第一差分信号中的两路信号对应的输入端口， 具 有与第二差分信号中的两路信号对应的输出端口。 第一判决器 14和第二 判决器 15分别具有与第二差分信号中的两路信号对应的输入端口和输出 端口。 另外， 第一判决器 14输出的第一方波信号实际上由两路方波信号 构成， 这两路方波信号分别与第一判决器 14接收的第二差分信号中的一 路信号对应。 类似的， 第二判决器 15输出的第二方波信号实际上由两路 方波信号构成， 这两路方波信号分别与第二判决器 15接收的第二差分信 号中的一路信号对应。 调整单元 13输入的第二方波信号实际上由两路方 波信号构成， 这两路方波信号分别与第二判决器 15接收的第二差分信号 中的一路信号对应。 调整单元 13输出的经过调整后的方波信号实际上也 由两路方波信号构成， 这两路方波信号分别与调整单元 13接收的第二方 波信号中的一路信号对应。 叠加器具有与调整单元输出的两路方波信号对 应的输入端口。 第二判决器 15具有与调整单元输出的两路方波信号对应 的输入端口， 使得第二判决器 15可以将这两路方波信号与第二差分信号 中的两路分别对应地进行比较。
具体的， 假设第二差分信号中包括的两路信号分别为： P路信号和 N 路信号， 第一判决器 14对第二差分信号中的 P路信号的电压幅值与 P信号 的设定值进行比较， 输出一方波信号； 对第二差分信号中的 N路信号的电压 幅值与 N信号的设定值进行比较， 输出一方波信号； 这两路方波信号构成第 一方波信号。 在一种实施场景下， 如果同一时刻的第二差分信号中 P路信 号的电压幅值大于 P信号的设定值，Ν路信号的电压幅值大于 Ν信号的设 定值， 则第一判决器 14可以输出 Ρ路信号和 Ν路信号对应的两路高电平 的差分第一方波信号；如果同一时刻的第二差分信号中的 Ρ路信号的电压 幅值小于 Ρ信号的设定值， Ν两路信号电压幅值小于 Ν信号的设定值， 则 第一判决器 14可以输出 Ρ路信号和 Ν路信号对应的两路低电平的第一方 波信号均小于设定值， 则第一判决器 14可以输出 Ρ和 Ν两路低电平的差 分方波信号； 如果同一时刻的第二差分信号的 Ρ路信号的电压幅值大于 Ρ 信号的设定值， Ν路信号的电压幅值小于 Ν信号的设定值， 则第一判决器 14可以输出 Ρ路信号对应的高电平和 Ν路信号对应的低电平的第一方波 信号；如果同一时刻的第二差分信号的 Ρ路信号的电压幅值小于 Ρ信号的 设定值， Ν路信号的电压幅值大于 Ν信号的设定值， 则第一判决器 14可 以输出 Ρ路信号对应的低电平和 Ν路信号对应的高电平的第一方波信号。 或者， 在另一种实施场景下， 也可以将第二差分信号的每一路信号与该路 信号的设定值比较后， 当比较结果为小于时，输出该路信号对应的高电平； 当比较结果为大于时， 输出该路信号对应的低电平。 比较及输出的原则、 以及每路信号对应的设定值的大小， 可以根据具体场景的需要来设计， 本 发明实施例对此不作任何限定。
第二判决器 15, 将第二差分信号的电压幅值和经过调整单元 13调整后 的信号的电压幅值进行比较， 得到的第二方波信号。 其比较过程与第一判决 器 14类似， 其区别在于， 第二差分信号的参考值不是设定值， 而是经过调整 单元 13调整后的信号， 该信号也是差分信号， 因此， 比较时同样用第二差分 信号中的 Ρ路信号与反馈输入端输入的第二方波信号中的 Ρ路信号进行比 较， 输出一方波信号； 用第二差分信号中的 Ν路信号与反馈输入端输入的第 二方波信号中的 Ν路信号进行比较， 输出一方波信号； 这两路方波信号构成 第二方波信号。
该第二方波信号输入至调整单元 13中，调整单元 13对差分信号的调 整原理如下：
由于发送端和接收端之间通常存在码间 串扰 ( Inter Symbol Interference, ISI ) , 图 2为传输信道存在 ISI情况下的单位冲击响应， 在发送端和接收端之间的传输信道空闲情况下， 输入方波测试信号， 获得 如图 2所示的单位冲击响应图， 实曲线表示当前时刻的差分信号经过传输 信道在接收端产生的时域波形， 虚曲线表示前一时刻的差分信号在接收端 产生的时域波形。
从图 2可以看出， 对于差分信号的电压幅值而言， 除了当前差分信号 产生的电压幅值外， 还会叠加前一时刻， 甚至更早时刻的差分信号在当前 时刻产生的电压。具体是，差分信号中的当前的 P路信号除了当前 P路信 号产生的电压幅值外， 还会叠加前一时刻、 以及更早时刻的 P路信号在当 前时刻产生的电压； N路信号除了当前 N路信号产生的电压幅值外， 还会 叠加前一时刻， 以及更早时刻的 N路信号在当前时刻产生的电压。 并且， 对当前差分信号的电压幅值产生影响的主要是差分信号的整数倍个周期 的时刻， 即， 0、 T、 2Τ ηΤ。 因此， 差分信号在当前时刻的电压 幅值可以表示为： α1 *Τ+α2*2Τ+…… +αη*ηΤ。 其中， α1、 α2 an为 系数， a1、 a2 an的取值可以根据图 2计算获得， 例如： 可以选取 单位冲击响应在当前釆样时刻的值与单位冲击响应峰值的比值， 其中， 当 前釆样时刻为差分信号的整数倍个周期。
类似的， 对于差分信号中每路信号的数据沿， 即， 差分信号的拖尾部 分， 除了包括当前差分信号产生的电压外， 还叠加前一时刻的差分信号， 甚至更前早时刻的差分信号的拖尾在当前时刻产生的电压， 具体是， 差分 信号中的 P路信号的拖尾部分， 除了包括当前 P路信号产生的电压外，还 叠加前一时刻、 以及更早时刻的 P路信号的拖尾在当前时刻产生的电压； N路信号的拖尾部分， 除了包括当前 N路信号产生的电压外， 还叠加前一 时刻、 以及更早时刻的 N路信号的拖尾在当前时刻产生的电压。 而对当前 数据差分信号的数据沿产生影响的主要是数据差分信号的奇数倍个半周 期的时刻， 即， 172、 3T/2 (2n+1 )T/2。 因此， 差分信号在当前时 刻 的 数 据 沿 可 以 表 示 为 ： 0.5-(β1 -0.5)*Τ/2-(β2-0.5)*3Τ/2- ...
-(βη-0.5)*(2η+1 )Τ/2)。 其中， β1、 β2 βη为系数， β1、 β2 βη 的取值可以根据图 2计算获得， 例如： 可以选取单位冲击响应在当前 釆样时刻的值与单位冲击响应峰值的比值， 其中， 当前釆样时刻可以为差 分信号的奇数倍个半周期。 据此，调整单元 13可以对第二判决器 15输出的第二方波信号进行多 次相位延迟， 如果每次相位延迟所述本地时钟的整数倍个周期， 并将得到 的多个信号叠加， 得到的信号中叠加了前一周期， 甚至更早周期的差分信 号， 则， 能够减小第二判决器 15输出的第二方波信号中的电压幅值干扰； 如果每次相位延迟所述本地时钟的奇数倍个半周期， 并将得到的多个信号 叠加， 得到的信号中叠加了前半个周期， 甚至更早的半周期的差分信号， 贝' J , 消除了第二判决器 15输出的第二方波信号中的数据沿拖尾干扰。
以上调整的原理可以用于差分的信号中的每一路信号， 但是， 调整后 一般会使信号幅值增大， 且差分信号通常为正负两路的信号， 则正负两路 差分信号的幅值都要增大， 图 3为差分信号经过调整单元前后的时域波形 图， 其中， 由小圓点构成的虚线表示经过调整单元之前的波形图， 实线表 示经过调整单元之后的波形图。 从对图 3的分析可以看出， 如果只用一个 判决器， 既用于反馈回路的调整， 又用于输出， 则两路信号的波形图分别 上移和下移， 这会使得两路信号的交叉点向后延迟， 即， 差分判决器的判 决点向后延迟， 导致抖动增大。 本实施例， 通过一个判决器， 即第二判决 器， 和叠加器构成反馈回路， 对接收端接收的差分信号进行调整， 另一个 判决器， 即第一判决器， 作为判决反馈均衡器的输出判决器输出调整后的 信号。
在实际实现时， 可以先估计一个相位延迟的量值， 例如延迟本地时钟 一个周期， 按本实施例的方案搭建链路后， 利用示波器继续观察第一判决 器 14的输出波形图， 根据该输出波形重新调整相位延迟的量值； 或者， 也可以先不进行延迟， 而是直接测量第一判决器 14的输出波形图上显示 的判决点延迟的量值，再根据该量值确定调整单元 13中相位延迟的量值。 从而， 将第二差分信号整体向后移， 使判决点的位置尽可能地接近原始信 号 （第一差分信号） 的判决点， 以减小差分信号的数据沿抖动。
本实施例提供的判决反馈均衡器， 釆用一个判决器和叠加器构成反馈 回路， 对接收端接收的差分信号进行调整， 釆用另一个判决器作为判决反 馈均衡器的输出判决器输出调整后的信号， 实现调整后的信号判决点位于 合适的位置， 从而减小输出差分信号的抖动。
可选的， 调整单元 13可以具体用于： 对第二判决器 15输出的第二方 波信号进行至少一次相位延迟，每次相位延迟所述本地时钟的整数倍个周期， 将得到的至少一个信号叠加后分别输入至叠加器 12和第二判决器 15的反馈 输入端。
图 4为本发明提供的判决反馈均衡器第二实施例的结构示意图， 如图 4所示，作为一种可行的结构，调整单元 13可以包括： 第一时延模块 131、 第一系数模块 132和第一加法器 133 ;
第一时延模块 131 , 用于对所述第二方波信号进行相位延迟， 延迟所述 本地时钟的整数倍个周期， 并将得到的信号输入至第一系数模块 132;
第一系数模块 132, 用于对经过所述时延模块 131调整后输出的信号的 电压幅值进行调整， 并将得到的信号输入至第一加法器 133;
第一加法器 133, 用于将多个第一系数模块 132输入的信号叠加， 将得 到的信号分别输入至叠加器 12和第二判决器 15的反馈输入端。
基于前面描述的差分信号中每一路信号当前时刻的电压幅值可以表 示为：
α1 *Τ+α2*2Τ+…… +αη*ηΤ。
调整单元 13可以设置多个第一时延模块 131 ,这些第一时延模块 131 可以分别用于对第二方波信号进行一次相位延迟， 分别得到第二方波信号 延迟 Τ、 2Τ ηΤ后得到的多个信号。 即， 每个第一时延模块 131延 迟的相位可以不同，多个第一时延模块 131可以分别用于将第二方波信号 延迟 Τ、 2Τ ηΤ。
相应的， 第一系数模块 132 , 用于对第一时延模块 131输入的信号的 电压幅值乘以 an , an的取值为单位冲击响应在当前釆样时刻的值与单位 冲击响应峰值的比值。 具体地， 调整单元 13可以设置多个第一系数模块 132 ,每个第一系数模块 132可以与一个第一时延模块 131相对应，例如： 一个第一系数模块 132可以与用于将第二方波信号延迟 T的第一时延模块 131相对应， 可以用于将经过该第一时延模块 131延迟调整后得到的延迟 信号的电压幅值调整， 例如乘以 a1 , 得到一个调整后的信号； 另一个第 一系数模块 132可以与用于将第二方波信号延迟 2T的第一时延模块 131 相对应，可以用于将经过该第一时延模块 131延迟调整后得到的延迟信号 的幅值调整， 例如乘以 a2 , 得到另一个调整后的信号； ... ...一个第一系 数模块 132可以与用于将第二方波信号延迟 nT的第一时延模块 131相对 应， 可以用于将经过该第一时延模块 21 延迟调整后得到的延迟信号的幅 值调整， 例如乘以 an , 得到另一个调整后的信号。
第一加法器 133将多个第一系数模块 132输入的多个调整后的信号叠 加， 将得到的信号输入至叠加器 12和第二判决器 15的反馈输入端。
叠加器 12将经过调整单元 13调整后的信号与接收端接收的信号进行叠 加后输入到第一判决器 14的差分输入端， 由第一判决器 14将叠加后的信号 与预设值比较后得到并输出第一方波信号。
为了简化调整单元 13的结构， 作为一种可行的实施方式， 如图 4所 示， 调整单元 13中的多第一时延模块 131可以串联设置， 每个第一系数 模块 132的输入端可以与一个第一时延模块 131的输出端连接，每个第一 系数模块 132的输出端与叠加器 12的输入端连接。 在该实施场景下， 每 个第一时延模块 131对第二方波信号的延迟时间可以相等， 例如： 均可以 延迟一个周期 T, 且相邻第一系数模块 132之间的第一时延模块的个数相 等。
可选的，相邻第一系数模块 132之间的第一时延模块 131的个数相等， 如图 4所示， 相邻第一系数模块 132之间均可以设置一个第一时延模块 131 ,从而使调整单元 13能够把当前时刻差分信号的各个前整数倍周期的 差分信号都叠加到当前时刻的差分信号上， 实现在消除当前时刻差分信号 的各个前整数倍个周期的差分信号的电压幅值对当前差分信号电压幅值 的影响。
上述实施例， 在具体实现时， 第一加法器 133也可以替换为其他可以 进行函数运算的器件， 例如减法器， 或者能够对多个第一系数模块 132调 整后输出的各个信号进行加权处理的器件， 以适应各种需求的调整。
图 5为本发明提供的判决反馈均衡器第三实施例的结构示意图， 在本 实施例中，调整单元 13可以在对差分信号的电压幅值进行调整的基础上， 进一步兼顾调整差分信号的数据沿， 以进一步减小差分信号的抖动， 具体 的： 调整单元 13具体用于： 对第二判决器 15输出的第二方波信号进行至 少一次相位延迟， 每次相位延迟所述本地时钟的整数倍个周期， 将得到的 至少一个信号叠加后输入至所述叠加器； 对第二判决器 15输出的第二方 波信号进行至少一次相位延迟， 每次相位延迟所述本地时钟的奇数倍个半 周期， 将得到的至少一个信号叠加后输入至所述第二判决器 15的反馈输 入端。
如图 5所示， 作为一种可行的结构， 调整单元 13可以包括： 第二时延模块 134、 第二系数模块 135、 第三系数模块 136、 第二加 法器 137;
第二时延模块 134, 用于对所述第二方波信号进行相位延迟， 延迟所 述本地时钟的奇数倍个半周期；
第二系数模块 135, 用于对经过偶数个第二时延模块 134调整后输出 的信号的电压幅值进行调整， 并将得到的信号输入至叠加器 12;
第三系数模块 136, 用于对经过奇数个所述第二时延模块调整后输出 的信号的电压幅值进行调整， 并将得到的信号输入至第二加法器 137; 第二加法器 137, 用于将多个所述第三系数模块 136输入的信号叠加， 将 得到的信号输入至第二判决器 15的反馈输入端。
调整单元 13可以设置多个第二时延模块 134,这些第一时延模块 134 可以分别用于对第二方波信号进行一次相位延迟， 每次延迟本地时钟的半 个周期，分别得到第二方波信号延迟 T/2、 T、 2Τ、 3Τ/2 ηΤ、 (2η+1 )Τ/2 后得到的多个延迟信号。 即， 经过偶数个第二时延模块调整后输出的信号 为延迟本地时钟周期整数倍的延迟信号，经过奇数个第二时延模块 134调 整后输出的信号为延迟本地时钟半周期奇数倍的延迟信号。
进一步可选的， 第二系数模块 135, 用于对经过偶数个第二时延模块 134调整后输出的信号的电压幅值乘以 an , an的取值为单位冲击响应在 当前釆样时刻的值与单位冲击响应峰值的比值。 这时， 第二系数模块 135 的实际效果与图 4所示的第二实施例中的第一系数模块 132类似。具体实 现时， 同样可以设置多个第二系数模块 135, 每个第二系数模块 135可以 与一个第二时延模块 134相对应， 即， 第 2n个第二系数模块 135可以与 用于将第二方波信号延迟 ητ的第二延迟模块相对应， 可以用于将经过该 第二时延模块 134延迟整数倍后得到的延迟信号的电压幅值调整，例如乘 以 an , 得到一个调整后的信号。
相应的，第三系数模块 136可以用于将经过该第二时延模块 134延迟 调整后得到的信号的电压幅值调整。 其中， 第三系数模块 136的电压幅值 调整幅度可以根据随着第二时延模块 134延迟时间的不同而不同。
基于前面描述可知对当差分据信号的数据沿产生影响的主要是差分 信号的奇数倍个半周期的时刻， 即， τ/2、 3T/2 (2n+1 )T/2 , 并且， 差分信号 中 每一路信号 当 前时刻 的数据沿 可以表示为 ： 0.5-(β1 -0.5)*Τ/2-(β2-0.5)*3Τ/2- ... -(βη-0.5)*(2η+1 )172)。 其中， β1 、 β2 βη为系数， β1、 β2 βη的取值可以根据图 2计算获得。
本实施例中， 可选的， 第三系数模块 136, 具体用于对经过奇数个第 二时延模块 134调整后输出的信号的电压幅值乘以（βΓη-0.5), βΓΠ的取值 为单位冲击响应在当前釆样时刻的值与单位冲击响应峰值的比值， 其中， m 为所述本地时钟的奇数倍个半周期的数值， m 为奇数， 例如可以取为 m=2n+1 , 当前釆样时刻为所述本地时钟的 2n+1倍个半周期。
相应的，每个第三系数模块 136可以与一个第二时延模块 134相对应， 例如： 一个第三系数模块 136可以与用于将第二方波信号延迟 T/2的第二 时延模块 134相对应，可以用于将经过该第二时延模块 134延迟调整后信 号的电压幅值进行调整， 例如乘以（β1 -0.5), 得到一个调整后的信号； 另 一个第三系数模块 136可以与用于将第二方波信号延迟 3Τ/2的第二时延 模块 134相对应，可以用于将经过该第二时延模块 134延迟调整后的信号 的电压幅值进行调整， 例如乘以（β2-0.5), 得到一个调整后的信号； ... ... 一个第三系数模块 136可以与用于将第二方波信号延迟 (2η+1 )172的第二 时延模块 134相对应，可以用于将经过该第二时延模块 134延迟调整后的 第四信号的电压幅值进行调整， 例如乘以（βη-0.5), 得到一个调整后的信 号。
多个第三系数模块 136调整后的信号经过第二加法器 137叠加后输入至第 二判决器 15的反馈输入端； 多个第二系数模块 135调整后的信号则输入至叠 加器 12, 再与接收端 11接收的第一差分信号进行叠加。
为了简化调整单元 13的结构， 作为一种可行的实施方式， 如图 5所 示，调整单元 13中的多个第二时延模块 134串联，每个第二系数模块 135 的输入端与第偶数个第二时延模块 134的输出端连接，每个第二系数模块 135的输出端与叠加器 12的输入端连接； 每个第三系数模块 136的输入 端与第奇数个第二时延模块 134 的输出端连接， 每个第三系数模块 136 的输出端与加法器 137连接。
在该实施场景下，每个第二时延模块 134对第二方波信号的延迟时间 可以相等， 例如： 均可以延迟半周期 T/2 , 且相邻第二系数模块 135之间 以及相邻第三系数模块 136之间的第一时延模块的个数相等。如图 5所示， 相邻第二系数模块 135之间均可以设置一个第二时延模块 134 ,从而使调 整单元 13能够把当前时刻差分信号的各个前整数倍周期的差分信号都叠 加到当前时刻的差分信号上， 实现在消除当前时刻差分信号的各个前整数 倍个周期的差分信号的电压幅值对当前差分信号电压幅值的影响； 相邻第 三系数模块 136之间均可以设置一个第二时延模块 134,从而使调整单元 13 能够把当前时刻差分信号的各个前奇数倍半周期的差分信号都叠加到 当前时刻差分信号上， 实现在消除当前时刻差分信号的各个前奇数倍个半 周期的差分信号的数据沿对当前差分信号数据沿的影响。
上述实施例， 在具体实现时， 第二加法器 137也可以替换为其他可以 进行函数运算的器件， 例如减法器， 或者能够对多个第三系数模块 137调 整后输出的各个信号进行加权处理的器件， 以适应各种需求的调整。
图 6为本发明提供的接收机第一实施例的结构示意图， 如图 6所示， 该接收机包括： 光电转换器 61、 判决反馈均衡器 62和时钟数据恢复模块 63;
光电转换模块 61 , 用于将接收的光信号转换为电信号， 并将电信号 作为第一差分信号输入至判决反馈均衡器；
该判决反馈均衡器 62可以为以上任意实施例揭示的判决反馈均衡器; 可以包括： 接收端、 叠加器、 调整单元、 第一判决器和第二判决器； 接收 端，用于接收第一差分信号，将本地时钟与所述第一差分信号的频率同步， 使所述本地时钟的周期与所述第一差分信号的周期一致， 并将所述第一差 分信号输入至所述叠加器； 所述叠加器， 用于对所述接收端输入的所述第 一差分信号和所述调整单元输出的方波信号进行叠加得到第二差分信号； 将所述第二差分信号分别输入至所述第一判决器的差分输入端和所述第 二判决器的差分输入端； 所述调整单元， 用于对所述第二判决器输出的第 二方波信号进行相位和\或幅值调整，并将调整后的方波信号分别输入至所 述叠加器和所述第二判决器的反馈输入端； 所述第一判决器， 用于对所述 第一判决器的差分输入端输入的所述第二差分信号的电压幅值与设定值 进行比较， 输出第一方波信号； 所述第二判决器， 用于对所述第二判决器 的差分输入端输入的所述第二差分信号的电压幅值和所述反馈输入端输 入的所述调整单元调整后的方波信号的电压幅值进行比较， 将得到的第二 方波信号输入至所述调整单元；
时钟恢复模块 63, 用于接收判决均衡器的判决器输出的第一方波信 号， 并将本地时钟与第一方波信号进行同步。 具体的， 时钟恢复模块 63 对本地时钟进行同步处理， 使得本地时钟与接收到的第一方波信号的相位 和频率一致， 以便于釆样准确。
具体实现时， 光电转换器 61可以为雪崩光电二极管 （APD ) 。
本发明实施例提供的接收机， 可用于设置在 OLT、 ONU或 ONT等光 网络设备上，其中的判决反馈均衡器的结构及其功能可以参考本发明图 1、 图 4或图 5提供的判决反馈均衡器实施例， 在此不再赘述。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步骤 可以通过程序指令相关的硬件来完成， 前述的程序可以存储于一计算机可读 取存储介质中， 该程序在执行时， 执行包括上述方法实施例的步骤； 而前述 的存储介质包括： ROM, RAM, 磁碟或者光盘等各种可以存储程序代码的介 质。
最后应说明的是： 以上各实施例仅用以说明本发明的技术方案， 而非对 其限制； 尽管参照前述各实施例对本发明进行了详细的说明， 本领域的普通 技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换； 而这些修改或者替换， 并 不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

权 利 要 求 书
1、 一种判决反馈均衡器， 其特征在于， 包括： 接收端、 叠加器、 调 整单元、 第一判决器和第二判决器；
接收端， 用于接收第一差分信号， 将本地时钟与所述第一差分信号的 频率同步， 使所述本地时钟的周期与所述第一差分信号的周期一致， 并将 所述第一差分信号输入至所述叠加器；
所述叠加器， 用于对所述接收端输入的所述第一差分信号和所述调整 单元输出的方波信号进行叠加得到第二差分信号； 将所述第二差分信号分 别输入至所述第一判决器的差分输入端和所述第二判决器的差分输入端； 所述调整单元， 用于对所述第二判决器输出的第二方波信号进行相位 和\或幅值调整，并将调整后的方波信号分别输入至所述叠加器和所述第二 判决器的反馈输入端；
所述第一判决器， 用于对所述第一判决器的差分输入端输入的所述第 二差分信号的电压幅值与设定值进行比较， 输出第一方波信号；
所述第二判决器， 用于对所述第二判决器的差分输入端输入的所述第 二差分信号的电压幅值和所述反馈输入端输入的所述调整单元调整后的 方波信号的电压幅值进行比较， 将得到的第二方波信号输入至所述调整单 元。
2、 根据权利要求 1 所述的判决反馈均衡器， 其特征在于， 所述调整 单元具体用于： 对所述第二判决器输出的第二方波信号进行至少一次相位 延迟， 每次相位延迟所述本地时钟的整数倍个周期， 将得到的至少一个信 号叠加后分别输入至所述叠加器所述第二判决器的反馈输入端。
3、 根据权利要求 2所述的判决反馈均衡器， 其特征在于， 所述调整 单元包括： 第一时延模块、 第一系数模块和第一加法器；
所述第一时延模块， 用于对所述第二方波信号进行相位延迟， 延迟所 述本地时钟的整数倍个周期， 并将得到的信号输入至所述第一系数模块； 所述第一系数模块， 用于对经过所述时延模块调整后输出的信号的电 压幅值进行调整， 并将得到的信号输入至所述第一加法器；
所述第一加法器， 用于将多个所述第一系数模块输入的信号叠加， 将得到 的信号分别输入至所述叠加器和所述第二判决器的反馈输入端。
4、 根据权利要求 3所述的判决反馈均衡器， 其特征在于， 所述第一 系数模块， 用于对时延模块输入的信号的电压幅值乘以 an , an的取值为 单位冲击响应在当前釆样时刻的值与单位冲击响应峰值的比值， 其中， n 为所述本地时钟的整数倍个周期的数值， n为整数， 当前釆样时刻为所述 本地时钟的 n倍个周期。
5、 根据权利要求 3或 4所述的判决反馈均衡器， 其特征在于， 多个 第一时延模块串联， 每个所述第一系数模块的输入端与一个所述第一时延 模块的输出端连接， 每个所述第 ―系数模块的输出端与所述第一加法器的 输入端连接。
6、 根据权利要求 3-5任一项所述的判决反馈均衡器， 其特征在于， 每个所述第一时延模块对所述信号的延时时间相等， 相邻所述第一系数模 块之间的所述第一时延模块的个数相等。
7、 根据权利要求 1 所述的判决反馈均衡器， 其特征在于， 所述调整 单元具体用于： 对所述第二判决器输出的第二方波信号进行至少一次相位 延迟， 每次相位延迟所述本地时钟的整数倍个周期， 将得到的至少一个信 号叠加后输入至所述叠加器； 对所述第二判决器输出的第二方波信号进行 至少一次相位延迟， 每次相位延迟所述本地时钟的奇数倍个半周期， 将得 到的至少一个信号叠加后输入至所述第二判决器的反馈输入端。
8、 根据权利要求 7所述的判决反馈均衡器， 其特征在于， 所述调整 单元包括： 第二时延模块、 第二系数模块、 第三系数模块、 第二加法器； 所述第二时延模块， 用于对所述第二方波信号进行相位延迟， 延迟所 述本地时钟的奇数倍个半周期；
所述第二系数模块， 用于对经过偶数个所述第二时延模块调整后输出 的信号的电压幅值进行调整， 并将得到的信号输入至所述叠加器；
第三系数模块， 用于对经过奇数个所述第二时延模块调整后输出的信 号的电压幅值进行调整， 并将得到的信号输入至所述第二加法器；
所述第二加法器， 用于将多个所述第三系数模块输入的信号叠加， 将得到 的信号输入至所述第二判决器的反馈输入端。
9、 根据权利要求 8所述的判决反馈均衡器， 其特征在于， 所述第二 系数模块， 用于对经过偶数个第二时延模块调整后输出的信号的电压幅值 乘以 an , an的取值为单位冲击响应在当前釆样时刻的值与单位冲击响应 峰值的比值， 其中， n为所述本地时钟的整数倍个周期的数值， n为整数， 当前釆样时刻为所述本地时钟的 n倍个周期；
所述第三系数模块， 用于对经过奇数个第二时延模块调整后输出的信 号的电压幅值乘以（βην0.5), βΓΠ 的取值为单位冲击响应在当前釆样时刻 的值与单位冲击响应峰值的比值， 其中， m为所述本地时钟的奇数倍个半 周期的数值， m为奇数， 当前釆样时刻为所述本地时钟的 m倍个半周期。
10、 根据权利要求 8或 9所述的判决反馈均衡器， 其特征在于， 多个 第二时延模块串联， 每个所述第二系数模块的输入端与第偶数个所述第二 时延模块的输出端连接， 每个所述第二系数模块的输出端与所述叠加器连 接；
每个所述第三系数模块的输入端与第奇数个所述第二时延模块的输 出端连接， 每个所述第三系数模块的输出端与所述加法器连接。
1 1、 根据权利要求 8-10任一项所述的判决反馈均衡器， 其特征在于， 每个所述时延模块对所述信号的延时时间相等， 相邻所述第二系数模块之 间的所述第二时延模块的个数相等， 相邻的所述第三系数模块之间的所述 第二时延模块的个数相等。
12、 一种接收机， 其特征在于， 包括： 光电转换器、 如权利要求 1 -1 1 中任一项所述的判决反馈均衡器和时钟数据恢复模块；
所述光电转换模块， 用于将接收的光信号转换为电信号， 并将所述电 信号作为第一差分信号输入至所述判决反馈均衡器；
所述时钟恢复模块， 用于接收所述判决均衡器中第一判决器输出的第 一方波信号， 并将本地时钟与所述第一方波信号进行同步。
13、 根据权利要求 12所述的接收机， 其特征在于， 所述接收机设置 在光网络终端 OLT、 光网络单元 ONU或光纤网络设备 ONT上。
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