JP2015046715A

JP2015046715A - 通信回路及び情報処理装置

Info

Publication number: JP2015046715A
Application number: JP2013176026A
Authority: JP
Inventors: 龍一西山; Ryuichi Nishiyama
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-08-27
Filing date: 2013-08-27
Publication date: 2015-03-12
Also published as: EP2843564A1; US20150063516A1

Abstract

【課題】複数のシリアルパラレル変換処理のタイミングが相違する通信回路を提供する。【解決手段】通信回路１は、複数の受信部と、複数のシリアルパラレル変換部１６１〜１６４と、受信クロック位相制御部４１とを有する。複数の受信部はそれぞれ他の装置から伝送路を介してシリアル信号を受信し、複数のシリアルパラレル変換部１６１〜１６４はそれぞれ受信したシリアル信号をパラレル信号に変換する。受信クロック位相制御部４１は、クロック位相制御信号を複数のシリアルパラレル変換部１６１〜１６４の何れかに送信する。クロック位相制御信号を受信したシリアルパラレル変換部は、変換するパラレル信号の位相が他のシリアルパラレル変換部が変換するパラレル信号の位相と相違するように、変換されたパラレル信号に使用されるクロック信号の位相をシフトさせる。【選択図】図７

Description

本発明は、通信回路及び情報処理装置に関する。

複数の基板間でデータ伝送を行うデータ伝送装置において、異なる位相でデータ伝送を行うことが知られている。例えば、データ伝送装置は、複数のデータを伝送する複数の伝送路と、複数のデータを各々ラッチする複数のラッチ手段と、ラッチ手段の動作クロックの位相をシフトさせることにより動作クロックを複数に分ける遅延手段とを有する。このデータ伝送装置では、遅延手段による異なる位相の動作クロックでラッチ手段を動作させてデータ伝送を行う。

また、クロック信号の変化点を基準として複数の信号線の状態により表現されるデータ値を通信することを目的としたデータ転送方式が知られている。例えば、送信側領域と受信側領域とを持ち、複数の信号線を一纏まりとし、それを複数纏まりで同時に送受信するデータ転送方式であり、送信側領域の信号送信端において、各纏まり間での信号の変化点が調整によりずらされているデータ転送方式が知られている。

また、半導体装置等のＩ／Ｏ部に使用されるＳｅｒＤｅｓ（serializer/deserializer）が知られている。ＳｅｒＤｅｓは、パラレル信号をシリアル信号に変換し、変換したシリアル信号を伝送路を介して他の装置に送信する送信器と、伝送路を介して他の装置から受信したシリアル信号をパラレル信号に変換する受信器とを有する。さらに、１組の送信器と受信器とからなるレーン（lane、チャネル（channel）とも称される）を複数有するＳｅｒＤｅｓが知られている。

特開平６−２６１０２９号公報特開２００６−３３３００号公報

しかしながら、複数のレーンを有するＳｅｒＤｅｓにおいて、シリアルパラレル変換処理等の複数のレーンの処理が同期して実行された場合、多くの信号の値が同時に変化するため、同時スイッチングノイズが生じるおそれがあった。

１つの側面では、複数のシリアルパラレル変換部を有する通信回路において、複数のシリアルパラレル変換部がシリアルパラレル変換処理を実行するタイミングが相違する通信回路及び情報処理装置を提供することを目的とする。

上記課題を解決するために、通信回路は、複数の受信部と、複数のシリアルパラレル変換部と、クロック位相制御部とを有する。複数の受信部は他の装置から伝送路を介してシリアル信号をそれぞれ受信し、複数のシリアルパラレル変換部は受信したシリアル信号をパラレル信号にそれぞれ変換する。クロック位相制御部は、複数のシリアルパラレル変換部の何れかにクロック位相制御信号を送信する。クロック位相制御信号を受信したシリアルパラレル変換部は、変換するパラレル信号の位相が他のシリアルパラレル変換部が変換するパラレル信号の位相と相違するように、変換されたパラレル信号に使用されるクロック信号の位相をシフトさせる。

１実施形態によれば、複数のシリアルパラレル変換部がシリアルパラレル変換処理を実行するタイミングを相違させることができる。

従来のＳｅｒＤｅｓを搭載した半導体装置の回路ブロック図である。図１に示すＳｅｒＤｅｓのレーンの内部回路ブロック図である。（ａ）は１６：８マルチプレクサの単位ブロックの内部回路ブロック図であり、（ｂ）は２：１マルチプレクサの内部回路ブロック図である。（ａ）は２：１デマルチプレクサの内部回路ブロック図であり、（ｂ）は分周回路の内部回路ブロック図である。図１に示すＳｅｒＤｅｓのクロック信号の配線を含む回路ブロック図である。図１に示すＳｅｒＤｅｓのクロック信号のタイミングチャートを示す図である。ＳｅｒＤｅｓの一例のクロック信号の配線を含む回路ブロック図である。図７に示すＳｅｒＤｅｓの送信分周回路の内部回路ブロック図である。図７に示すＳｅｒＤｅｓのクロック信号のタイミングチャートを示す図である。ＳｅｒＤｅｓの他の例のクロック信号の配線を含む回路ブロック図である。図１０に示すＳｅｒＤｅｓの送信分周回路の内部回路ブロック図である。（ａ）は図１０に示すＳｅｒＤｅｓの位相信号捕捉部の内部回路ブロック図であり、（ｂ）は図１０に示すＳｅｒＤｅｓの位相信号比較部の内部回路ブロック図である。図１０に示すＳｅｒＤｅｓのクロック信号のタイミングチャートを示す図である。

以下図面を参照して、本発明に係る通信回路について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。

実施形態に係る通信回路について説明する前に、従来の通信回路の課題についてより詳細に説明する。

図１は、従来のＳｅｒＤｅｓを搭載した半導体装置の回路ブロック図である。

半導体装置４００は、ＳｅｒＤｅｓ１００と、コア部５００とを有する。

ＳｅｒＤｅｓ１００は、第１送信器１１１〜第４送信器１１４と、第１受信器１２１〜第４受信器１２４と、クロックユニット１３０とを有する。第１送信器１１１と第１受信器１２１とは第１レーン１０１を形成し、第２送信器１１２と第２受信器１２２とは第２レーン１０２を形成する。第３送信器１１３と第３受信器１２３とは第３レーン１０３を形成し、第４送信器１１４と第４受信器１２４とは第４レーン１０４を形成する。ＳｅｒＤｅｓ１００は、第１レーン１０１〜第４レーン１０４の４つのレーンを含んでいる。

第１送信器１１１〜第４送信器１１４はそれぞれ、コア部５００から送信された１６ビットのパラレル信号をシリアル信号に変換して伝送路ＴＸＯＰ／Ｎ＜３：０＞を介して他の半導体装置に送信する。第１受信器１２１〜第４受信器１２４はそれぞれ、伝送路ＲＸＩＰ／Ｎ＜３：０＞を介して他の半導体装置から受信したシリアル信号を１６ビットのパラレル信号に変換してコア部５００に送信する。クロックユニット１３０は、ＰＬＬ３０を有し、第１送信器１１１〜第４送信器１１４及び第１受信器１２１〜第４受信器１２４にクロック信号を送信する。

コア部５００は、論理回路部５１０と、ＦＩＦＯ５２０と、デスキュー回路５３０とを有する。ＦＩＦＯ５２０では、第１送信器１１１〜第４送信器１１４にそれぞれ送信される１６ビットの信号のクロック信号が論理回路部５１０のクロック信号から第１送信器１１１〜第４送信器１１４それぞれのクロック信号ＴＸＰＣＬＫ＜３：０＞に乗り換えられる。ＦＩＦＯ５２０におけるクロック信号の乗り換え処理では、第１送信器１１１〜第４送信器１１４に送信される合計６４ビットの信号が同時に動作するおそれがある。

デスキュー回路５３０は、デスキュー制御部５３１と、受信ラッチ部５３２と、遅延回路部５３３と、データバッファリング部５３４とを有する。デスキュー制御部５３１は、第１受信器１２１〜第４受信器１２４からそれぞれ送信される１６ビットのパラレル信号の遅延差を調整するように遅延回路部５３３を制御する。デスキュー制御部５３１による調整は、第１受信器１２１〜第４受信器１２４それぞれのクロック信号ＲＸＰＣＬＫ＜３：０＞と論理回路部５１０のクロック信号とに基づいて実行される。受信ラッチ部５３２は、第１受信器１２１〜第４受信器１２４からそれぞれ送信される１６ビットのパラレル信号をクロック信号ＲＸＰＣＬＫ＜３：０＞でそれぞれラッチして遅延回路部５３３に送信する。遅延回路部５３３は、デスキュー制御部５３１からの制御信号に基づいて１６ビットのパラレル信号毎に遅延を付加して、合計で６４ビットのパラレル信号の位相を合せた上で論理回路部５１０のクロック信号に同期する。遅延回路部５３３は、論理回路部５１０のクロック信号に同期した６４ビットのパラレル信号をデータバッファリング部５３４に送信する。データバッファリング部５３４は、受信した６４ビットのパラレル信号を論理回路部５１０の内部回路に送信する。

図２は、第１レーン１０１の内部回路ブロック図である。

第１レーン１０１は、第１送信器１１１と、第１受信器１２１とを有する。第１送信器１１１は、駆動部１１と、１６：８マルチプレクサ２０と、８：４マルチプレクサ２１と、４：２マルチプレクサ２２と、２：１マルチプレクサ２３とを有する。また、第１送信器１１１は、第１送信分周回路３１と、第２送信分周回路３２と、第３送信分周回路３３と、第４送信分周回路３４とを有する。

１６：８マルチプレクサ２０は、コア部５００から受信した１６ビットの信号を第４送信分周回路３４から出力されるクロック信号に応じて８ビットの信号に変換して、８：４マルチプレクサ２１に送信する。８：４マルチプレクサ２１は、１６：８マルチプレクサ２０から受信した８ビットの信号を第３送信分周回路３３から出力されるクロック信号に応じて４ビットの信号に変換して、４：２マルチプレクサ２２に送信する。４：２マルチプレクサ２２は、８：４マルチプレクサ２１から受信した４ビットの信号を第２送信分周回路３２から出力されるクロック信号に応じて２ビットの信号に変換して、２：１マルチプレクサ２３に送信する。２：１マルチプレクサ２３は、４：２マルチプレクサ２２から受信した２ビットの信号を、第１送信分周回路３１から出力されるクロック信号に応じて１ビットの信号に変換して、駆動部１１に送信する。駆動部１１は、差動信号を伝送路ＴＸＯＰ及びＴＸＯＮを介して他の装置に送信する。

第１送信分周回路３１はクロックユニット１３０のＰＬＬ３０から受信するクロック信号ｆｂを２分周し、クロック信号ｆｂの１／２の周波数を有する信号を生成する。第２送信分周回路３２は第１送信分周回路３１から受信する信号を２分周し、クロック信号ｆｂの１／４の周波数を有する信号を生成する。第３送信分周回路３３は第２送信分周回路３２から受信する信号を２分周し、クロック信号ｆｂの１／８の周波数を有する信号を生成する。第４送信分周回路３４は第３送信分周回路３３から受信する信号を２分周し、クロック信号ｆｂの１／１６の周波数を有する信号を生成する。

第１受信器１２１は、イコライザ１５と、データ決定部１６と、ラッチ部１７と、２：１デマルチプレクサ２５と、４：２デマルチプレクサ２６と、８：４デマルチプレクサ２７と、１６：８マルチプレクサ２８とを有する。また、第１受信器１２１は、第１受信分周回路３５と、第２受信分周回路３６と、第３受信分周回路３７と、第４受信分周回路３８とを有する。また、第１受信器１２１は、ＣＤＲ（Clock Data Recovery、クロック・データ・リカバリ）１８と、イコライザ制御部１９とを有する。

イコライザ１５は、伝送路ＲＸＩＰ及びＲＸＩＮを介して他の装置から信号が送信されるときに、伝送路ＲＸＩＰ及びＲＸＩＮにおいて劣化した高周波成分を等化することにより伝送路ＲＸＩＰ及びＲＸＩＮで劣化した信号を補正する。データ決定部１６は、イコライザ１５で等化された信号の信号レベルが「０」又は「１」の何れかであるかを決定する。ラッチ部１７は、データ決定部１６が決定した信号をＣＤＲ１８から送信されるクロック信号に応じてラッチして２：１デマルチプレクサ２５に送信する。

ＣＤＲ１８は、他の装置から送信された信号から他の装置で使用されたクロック信号のタイミングを再生し、クロックユニット１３０のＰＬＬ３０から受信するクロック信号を再生したタイミングで補間する。ＣＤＲ１８は、補間されたクロック信号ｆｂをラッチ部１７及び２：１デマルチプレクサ２５に送信する。イコライザ制御部１９は、１６：８マルチプレクサ２８及び第４受信分周回路３８から受信した信号を使用して、イコライザ１５を制御する。

２：１デマルチプレクサ２５は、データ決定部１６から受信した信号を、第１受信分周回路３５から出力されるクロック信号に応じて２ビットの信号に変換して、４：２デマルチプレクサ２６に送信する。４：２デマルチプレクサ２６は、２：１デマルチプレクサ２５から受信した信号を第２受信分周回路３６から出力されるクロック信号に応じて４ビットの信号に変換して、８：４デマルチプレクサ２７に送信する。８：４デマルチプレクサ２７は、４：２デマルチプレクサ２６から受信した信号を第３受信分周回路３７から出力されるクロック信号に応じて８ビットの信号に変換して、１６：８マルチプレクサ２８に送信する。１６：８マルチプレクサ２８は、８：４デマルチプレクサ２７から受信した信号を第４受信分周回路３８から出力されるクロック信号に応じて１６ビットの信号に変換して、コア部５００に送信する。

第１受信分周回路３５はＣＤＲ１８で補間されたクロック信号ｆｂを２分周し、補間されたクロック信号ｆｂの１／２の周波数を有する信号を生成する。第２受信分周回路３６は第１受信分周回路３５から受信する信号を２分周し、ＣＤＲ１８で補間されたクロック信号ｆｂの１／４の周波数を有する信号を生成する。第３受信分周回路３７は第２受信分周回路３６から受信する信号を２分周し、ＣＤＲ１８で補間されたクロック信号ｆｂの１／８の周波数を有する信号を生成する。第４受信分周回路３８は第３受信分周回路３７から受信する信号を２分周し、ＣＤＲ１８で補間されたクロック信号のｆｂの１／１６の周波数を有する信号を生成する。

図３（ａ）は１６：８マルチプレクサ２０の単位ブロックの回路ブロック図であり、図３（ｂ）は２：１マルチプレクサ２３の内部回路ブロック図である。

１６：８マルチプレクサ２０は、８つの単位ブロック２００を有する。単位ブロック２００はそれぞれ、第１ラッチ回路２０１と、第２ラッチ部２０２と、第３ラッチ部２０３と、データ選択回路２０４とを有する。第１ラッチ回路２０１及び第２ラッチ部２０２は信号入力端子に入力された信号を、当該信号のクロック信号に応じてラッチする。信号入力端子に入力された信号のクロック信号は、第４送信分周回路３４から送信されるクロック信号ｆｂ／１６である。第３ラッチ部２０３は、データ選択回路２０４から送信される信号を第３送信分周回路３３から送信されるクロック信号ｆｂ／８に応じてラッチする。データ選択回路２０４は、第１ラッチ回路２０１又は第２ラッチ部２０２から送信される信号を、第４送信分周回路３４から送信されるクロック信号ｆｂ／１６の信号レベルに応じて交互に第３ラッチ部２０３に送信する。データ選択回路２０４は、第４送信分周回路３４から送信される信号の信号レベルが「０」のとき、第１ラッチ回路２０１から送信される信号を第３ラッチ部２０３に送信する。また、データ選択回路２０４は、第４送信分周回路３４から送信される信号の信号レベルが「１」のとき、第２ラッチ部２０２から送信される信号を第３ラッチ部２０３に送信する。１６：８マルチプレクサ２０の単位ブロック２００はそれぞれ、第４送信分周回路３４から送信されるクロック信号ｆｂ／１６の信号レベルに応じて第１ラッチ回路２０１及び第２ラッチ部２０２の信号入力端子に入力された信号を交互に出力する。

８：４マルチプレクサ２１及び４：２マルチプレクサ２２はそれぞれ、１６：８マルチプレクサ２０と同様な構成を有する。８：４マルチプレクサ２１は４つの単位ブロック２００を有し、４：２マルチプレクサ２２は２つの単位ブロック２００を有する。８：４マルチプレクサ２１の単位ブロック２００はそれぞれ、第３送信分周回路３３から送信されるクロック信号ｆｂ／８の信号レベルに応じて第１ラッチ回路２０１及び第２ラッチ部２０２の信号入力端子に入力された信号を交互に出力する。４：２マルチプレクサ２２の単位ブロック２００はそれぞれ、第２送信分周回路３２から送信されるクロック信号ｆｂ／４の信号レベルに応じて第１ラッチ回路２０１及び第２ラッチ部２０２の信号入力端子に入力された信号を交互に出力する。

２：１マルチプレクサ２３は、第３ラッチ部２０３を有さないことが１６：８マルチプレクサ２０、８：４マルチプレクサ２１及び４：２マルチプレクサ２２の単位ブロック２００と相違する。２：１マルチプレクサ２３は、第１送信分周回路３１から送信されるクロック信号ｆｂ／２の信号レベルに応じて第１ラッチ回路２０１及び第２ラッチ部２０２の信号入力端子に入力された信号を交互に出力する。

図４（ａ）は２：１デマルチプレクサ２５の内部回路ブロック図であり、図４（ｂ）は第１送信分周回路３１の内部回路ブロック図である。

２：１デマルチプレクサ２５は、第１ラッチ回路２５１と、第２ラッチ回路２５２と、第３ラッチ回路２５３と、第４ラッチ回路２５４と、第５ラッチ回路２５５とを有する。第１ラッチ回路２５１は、ラッチ部１７から送信される信号を、第１送信分周回路３１から送信されるクロック信号ｆｂ／２の立ち上がりエッジに応じてラッチして第２ラッチ回路２５２に送信する。第２ラッチ回路２５２は、第１ラッチ回路２５１から送信される信号を、第１送信分周回路３１から送信されるクロック信号ｆｂ／２の立ち下がりエッジに応じてラッチして第３ラッチ回路２５３に送信する。第３ラッチ回路２５３は、第２ラッチ回路２５２から送信される信号を、第１送信分周回路３１から送信されるクロック信号ｆｂ／２の立ち上がりエッジに応じてラッチして出力する。第４ラッチ回路２５４は、ラッチ部１７から送信される信号を、第１送信分周回路３１から送信されるクロック信号ｆｂ／２の立ち下がりエッジに応じてラッチして第５ラッチ回路２５５に送信する。第５ラッチ回路２５５は、第４ラッチ回路２５４から送信される信号を、第１送信分周回路３１から送信されるクロック信号ｆｂ／２の立ち上がりエッジに応じてラッチして出力する。２：１デマルチプレクサ２５は、第１送信分周回路３１から送信されるクロック信号ｆｂ／２に応じて入力信号をラッチして第３ラッチ回路２５３及び第５ラッチ回路２５５から出力する。

４：２デマルチプレクサ２６、８：４デマルチプレクサ２７及び１６：８マルチプレクサ２８はそれぞれ、２：１デマルチプレクサ２５と同様の構成を有する。４：２デマルチプレクサ２６は２つの２：１デマルチプレクサ２５を有し、８：４デマルチプレクサ２７は４つの２：１デマルチプレクサ２５を有し、１６：８マルチプレクサ２８は８つの２：１デマルチプレクサ２５を有する。４：２デマルチプレクサ２６は、第２受信分周回路３６から送信されるクロック信号ｆｂ／４に応じて入力信号をラッチして第３ラッチ回路２５３及び第５ラッチ回路２５５からそれぞれ出力する。８：４デマルチプレクサ２７は、第３受信分周回路３７から送信されるクロック信号ｆｂ／８に応じて入力信号をラッチして第３ラッチ回路２５３及び第５ラッチ回路２５５からそれぞれ出力する。１６：８デマルチプレクサ２７は、第４受信分周回路３８から送信されるクロック信号ｆｂ／１６に応じて入力信号をラッチして第３ラッチ回路２５３及び第５ラッチ回路２５５からそれぞれ出力する。

第１送信分周回路３１は、フリップフロップ３１１と、反転素子３１２とを有する。フリップフロップ３１１は、ＰＬＬ３０から受信するクロック信号ｆｂ／２の立ち上がりエッジに応じて「０」及び「１」をデータ出力端子から交互に出力する。反転素子３１２は、フリップフロップ３１１のデータ出力端子から出力されるデータの反転信号をフリップフロップ３１１の信号入力端子に入力する。第２送信分周回路３２〜第４送信分周回路３４及び第１受信分周回路３５〜第４受信分周回路３８はそれぞれ、第１送信分周回路３１と同一の構成を有する。

第１レーン１０１では、２：１マルチプレクサ２３、駆動部１１、イコライザ１５、データ決定部１６、ラッチ部１７、ＣＤＲ１８及び２：１デマルチプレクサ２５は、高速で動作するため、アナログ電源領域９０に形成される。また、これらの素子以外の素子は、アナログ電源領域９０と電源分離されたデジタル電源領域９１に形成される。高速で動作する素子をアナログ電源領域９０に形成することにより、ジッタ発生量の低減と高周波動作との両立が図られる。一方、他の素子をデジタル電源領域９１に形成することにより、イコライザ制御部１９等の大規模回路を小面積で形成できると共に低消費電力化を図ることができる。

第２レーン１０２、第３レーン１０３及び第４レーン１０４はそれぞれ、第１レーン１０１と同一の構成及び機能を有する。

図５はＳｅｒＤｅｓ１００のクロック信号の配線を含む回路ブロック図であり、図６はＳｅｒＤｅｓ１００の第１受信器１２１〜第４受信器１２４のクロック信号のタイミングチャートを示す図である。図５において、クロック信号の配線に直接関連しない素子は省略されている。また、図６において、クロック信号ｆｂ／２はクロック信号ｆｂを２分周した信号を示し、クロック信号ｆｂ／４はクロック信号ｆｂを４分周した信号を示す。また、クロック信号ｆｂ／８はクロック信号ｆｂを８分周した信号を示し、クロック信号ｆｂ／１６はクロック信号ｆｂを１６分周した信号を示す。すなわち、クロック信号ｆｂ／２は第１受信分周回路３５から送信される信号を示し、クロック信号ｆｂ／４は第２受信分周回路３６から送信される信号を示す。また、クロック信号ｆｂ／８は第３受信分周回路３７から送信される信号を示し、クロック信号ｆｂ／１６は第４受信分周回路３８から送信される信号を示す。また、図６において、破線の円で示される時間は、第１受信器１２１〜第４受信器１２４の第４受信分周回路３８から送信されるクロック信号ｆｂ／１６がそれぞれ、立ち上がるタイミングを示す。

ＣＤＲ１８で再生されたクロック信号は、第１受信器１２１〜第４受信器１２４の第１受信分周回路３５にそれぞれ直接供給されているため、第１受信器１２１〜第４受信器１２４の素子は同時に動作するおそれがある。特に、イコライザ制御部１９等の大規模回路が第４受信分周回路３８から送信されるクロック信号ｆｂ／１６に同期して動作すると、大きな同時スイッチングノイズが発生するおそれがある。アナログ電源領域９０とデジタル電源領域９１とを電源分離して、デジタル電源領域９１で発生した電源ノイズがアナログ電源領域９０に伝搬することを防止しているが、大きな同時スイッチングノイズが隣接するアナログ電源領域９０に伝搬するおそれがある。隣接するアナログ電源領域９０に同時スイッチングノイズが伝搬すると、アナログ電源領域９０に形成される素子にジッタが発生してＳｅｒＤｅｓ１００の伝送特性が悪化し、ＢＥＲ（Bit Error Rate）が悪化し、動作不良を引き起こすおそれがある。また、ＰＬＬ３０で生成されたクロック信号は、第１送信器１１１〜第４送信器１１４の第１送信分周回路３１にそれぞれ直接供給されており、且つＦＩＦＯ５２０から送信されるパラレル信号は、同期したクロックで動作する。このため、第１送信器１１１〜第４送信器１１４の素子が同時に動作して、大きな同時スイッチングノイズがデジタル電源領域９１に発生するおそれがある。

このように、複数のレーンを有するＳｅｒＤｅｓでは、複数のレーンに含まれる素子が同時に動作することによりに生じる同時スイッチングノイズの発生を防止するという課題がある。

図７は、第１実施形態に係るＳｅｒＤｅｓのクロック信号の配線を含む回路ブロック図である。図７において、クロック信号の配線に直接関連しない素子は省略されている。

ＳｅｒＤｅｓ１は、第１レーン〜第４レーン１０１〜１０４の代わりに第１レーン〜第４レーン１４１〜１４４を有することが、先に説明したＳｅｒＤｅｓ１００と相違する。また、ＳｅｒＤｅｓ１は、クロックユニット１３０の代わりにクロックユニット１３１を有することがＳｅｒＤｅｓ１００と相違する。第１レーン〜第４レーン１４１〜１４４はそれぞれ、第１送信器１５１〜第４送信器１５４と、第１受信器１６１〜第４受信器１６４とを有する。第１送信器１５１〜第４送信器１５４はそれぞれ、第２送信分周回路３２の代わりに第２送信分周回路４２を有することが第１送信器１１１〜第４送信器１１４と相違する。また、第１受信器１６１〜第４受信器１６４はそれぞれ、第２受信分周回路３６の代わりに第２受信分周回路４６を有することが第１受信器１２１〜第４受信器１２４と相違する。クロックユニット１３１は、送信クロック位相制御部４０及び受信クロック位相制御部４１を有することが、クロックユニット１３０と相違する。

図８は、第２送信分周回路４２の内部回路ブロック図である。

第２送信分周回路４２は、データ選択回路４２１を有することが、第１送信分周回路３１〜第４送信分周回路３４及び第１受信分周回路３５〜第４受信分周回路３８と相違する。データ選択回路４２１は、送信クロック位相制御部４０からクリア信号の信号レベルが「１」であるとき「０」を出力する。また、データ選択回路４２１は、送信クロック位相制御部４０からクリア信号の信号レベルが「１」であるとき、反転素子３１２の出力信号を出力する。第２受信分周回路４６は、第２送信分周回路４２と同一の構成を有する。

送信クロック位相制御部４０及び受信クロック位相制御部４１はそれぞれ、ＳｅｒＤｅｓ１の初期化のときに、所定のタイミングでクリア信号を生成する。

図９は、ＳｅｒＤｅｓ１のクロック信号のタイミングチャートを示す図である。図９において、クロック信号ｆｂ／２はクロック信号ｆｂを２分周した信号を示し、クロック信号ｆｂ／４はクロック信号ｆｂを４分周した信号を示す。また、クロック信号ｆｂ／８はクロック信号ｆｂを８分周した信号を示し、クロック信号ｆｂ／１６はクロック信号ｆｂを１６分周した信号を示す。すなわち、クロック信号ｆｂ／２は第１受信分周回路３５から送信されるクロック信号を示し、クロック信号ｆｂ／４は第２受信分周回路４６から送信されるクロック信号を示す。また、クロック信号ｆｂ／８は第３受信分周回路３７から送信されるクロック信号を示し、クロック信号ｆｂ／１６は第４受信分周回路３８から送信されるクロック信号を示す。また、図９において、信号ＣＬＲは、受信クロック位相制御部４１から第１受信器１６１〜第４受信器１６４の第２受信分周回路４６に送信されるクリア信号を示す。また、図９において、破線の円で示される時間は、第１受信器１６１〜第４受信器１６４の第４受信分周回路３８から送信されるクロック信号ｆｂ／１６がそれぞれ、立ち上がるタイミングを示す。

受信クロック位相制御部４１が、第１受信器１６１及び第３受信器１６３の第２受信分周回路４６には信号レベルが「０」であるクリア信号を送信しない。一方、受信クロック位相制御部４１は、第２受信器１６２及び第４受信器１６４の第２受信分周回路４６には信号レベルが「１」であるクリア信号を送信する。第２受信器１６２及び第４受信器１６４の第２受信分周回路４６が信号レベルが「１」であるクリア信号を受信すると、データ選択回路４２１は、フリップフロップ３１１の信号入力端子に信号レベルが「０」である信号を送信する。フリップフロップ３１１は、信号レベルが「０」である信号が信号入力端子に入力されている間、信号レベルが「０」である信号を出力し続ける。フリップフロップ３１１が信号レベルが「０」である信号を出力し続けると、第２受信器１６２及び第４受信器１６４の第２受信分周回路４６から出力されるクロック信号ｆｂ／４の位相がシフトする。

第２受信器１６２及び第４受信器１６４の第２受信分周回路４６は、クロック信号ｆｂ／４の立ち上がるタイミングで、信号レベルが「１」であるクリア信号を受信することにより、出力されるクロック信号の位相がシフトする。第２受信器１６２及び第４受信器１６４の第２受信分周回路４６から出力されるクロック信号ｆｂ／４の位相は、シフトされることにより、第１受信器１６１及び第３受信器１６３の第２受信分周回路４６から出力されるクロック信号ｆｂ／４の位相と相違する。第２受信器１６２及び第４受信器１６４の第２受信分周回路４６の信号の位相が隣接する第１受信器１６１及び第３受信器１６３の第２受信分周回路４６の信号の位相と相違することにより、隣接する受信器の間でクロック信号ｆｂ／１６の位相が相違する。隣接する受信器の間でクロック信号ｆｂ／１６の位相が相違することにより、クロック信号ｆｂ／１６で動作する信号のタイミングが相違して、同時スイッチングノイズの大きさが抑制される。

また、送信クロック位相制御部４０は、第１送信器１５１及び第３送信器１５３の第２送信分周回路４２には信号レベルが「１」であるクリア信号を送信しない。一方、送信クロック位相制御部４０は、第２送信器１５２及び第４送信器１５４の第２送信分周回路４２には信号レベルが「１」であるクリア信号を送信する。ＳｅｒＤｅｓ１の初期化のときに隣接する送信器の間で異なるクリア信号を送信することにより、隣接する送信器の間でクロック信号ｆｂ／１６の位相が相違する。隣接する受信器の間でクロック信号ｆｂ／１６の位相が相違することにより、クロック信号ｆｂ／１６で動作する信号のタイミングが相違して、同時スイッチングノイズの大きさが抑制される。

図１０は、第２実施形態に係るＳｅｒＤｅｓのクロック信号の配線を含む回路ブロック図である。図１０において、クロック信号の配線に直接関連しない素子は省略されている。

ＳｅｒＤｅｓ２は、第２レーン１０２〜第４レーン１０４の代わりに第２レーン１７２〜第４レーン１７４を有することが、先に説明したＳｅｒＤｅｓ１００と相違する。また、ＳｅｒＤｅｓ２は、クロックユニット１３０の代わりにクロックユニット１３２を有することがＳｅｒＤｅｓ１００と相違する。第２レーン１７２〜第４レーン１７４はそれぞれ、第２送信器１８２〜第４送信器１８４と、第２受信器１９２〜第４受信器１９４とを有する。第２送信器１８２〜第４送信器１８４はそれぞれ、第２送信分周回路３２の代わりに第２送信分周回路５２を有することが第２送信器１１２〜第４送信器１１４と相違する。また、第２受信器１６２〜第４受信器１６４はそれぞれ、第２受信分周回路３６の代わりに第２受信分周回路５６を有することが第２受信器１２２〜第４受信器１２４と相違する。クロックユニット１３２は、送信クロック位相制御部５０及び受信クロック位相制御部５１を有することが、クロックユニット１３０と相違する。

図１１は、第２送信分周回路５２の内部回路ブロック図である。

第２送信分周回路５２は、バッファ素子５２０と、データ選択回路５２１とを有することが、第１送信分周回路３１〜第４送信分周回路３４及び第１受信分周回路３５〜第４受信分周回路３８と相違する。バッファ素子５２０は、フリップフロップ３１１のデータ出力端子から出力されるデータをバッファリングして反転させることなしにフリップフロップ３１１の信号入力端子に入力する。データ選択回路５２１は、送信クロック位相制御部５０から信号レベルが「１」であるインヒビット信号を受信するときバッファ素子５２０の出力信号を出力する。また、データ選択回路５２１は、送信クロック位相制御部５０から信号レベルが「０」であるインヒビット信号を受信するとき、反転素子３１２の出力信号を出力する。第２送信分周回路５２は、信号レベルが「１」であるインヒビット信号を受信している間、分周クロック信号を一定値に保持する。第２受信分周回路５６は、第２送信分周回路５２と同一の構成を有する。

送信クロック位相制御部５０及び受信クロック位相制御部５１はそれぞれ、ＳｅｒＤｅｓ２の初期化のときに、所定のタイミングでインヒビット信号を生成する。送信クロック位相制御部５０は、位相信号捕捉部５０１と、位相信号比較部５０２とを有する。

図１２（ａ）は位相信号捕捉部５０１の内部回路ブロック図であり、図１２（ｂ）は位相信号比較部５０２の内部回路ブロック図である。

位相信号捕捉部５０１は、第１基準信号生成部５１１〜第４基準信号生成部５１４と、第１モジュロカウンタ５１５〜第４モジュロカウンタ５１８とを有する。第１基準信号生成部５１１〜第４基準信号生成部５１４はそれぞれ、第１送信器１１１〜第４送信器１８４の第４送信分周回路３４から出力されるクロック信号ｆｂ／１６及びクロック信号ｆｂ／１６をシフトさせた信号から基準信号ＰＯＳを生成する。第１モジュロカウンタ５１５〜第４モジュロカウンタ５１８はそれぞれ、クロック信号ｆｂ／２の立ち上がりエッジ毎に０から７まで繰り返しカウントする。また、第１モジュロカウンタ５１５〜第４モジュロカウンタ５１８はそれぞれ、基準信号ＰＯＳが生成されたときのカウント値を捕捉して、位相信号比較部５０２に送信する。

位相信号比較部５０２は、下位レーンカウント値取得部５２２と、上位レーンカウント値取得部５２３と、レーンカウント値比較部５２４と、インヒビット信号生成部５２５とを有する。

下位レーンカウント値取得部５２２は、第１モジュロカウンタ５１５、第２モジュロカウンタ５１６及び第３モジュロカウンタ５１７から受信したカウント信号に対応するカウント値を取得し記憶する。上位レーンカウント値取得部５２３は、第２モジュロカウンタ５１６、第３モジュロカウンタ５１７及び第４モジュロカウンタ５１８から受信したカウント信号に対応するカウント値を取得し記憶する。

レーンカウント値比較部５２４は、下位レーンカウント値取得部５２２及び上位レーンカウント値取得部５２３にそれぞれ記憶されるカウント値を比較する。レーンカウント値比較部５２４は、下位レーンカウント値取得部５２２に記憶される第１モジュロカウンタ５１５のカウント値と、上位レーンカウント値取得部５２３に記憶される第２モジュロカウンタ５１６のカウント値とを比較する。レーンカウント値比較部５２４は、下位レーンカウント値取得部５２２に記憶される第２モジュロカウンタ５１６のカウント値と、上位レーンカウント値取得部５２３に記憶される第３モジュロカウンタ５１７のカウント値とを比較する。レーンカウント値比較部５２４は、下位レーンカウント値取得部５２２に記憶される第３モジュロカウンタ５１７のカウント値と、上位レーンカウント値取得部５２３に記憶される第４モジュロカウンタ５１８のカウント値とを比較する。

インヒビット信号生成部５２５は、レーンカウント値比較部５２４の比較結果に基づいて、所定の期間に亘って信号レベルが「１」である第２〜第４レーンインヒビット信号を生成する。インヒビット信号生成部５２５は、下位レーンカウント値取得部５２２の第１モジュロカウンタ５１５のカウント値と、上位レーンカウント値取得部５２３の第２モジュロカウンタ５１６のカウント値とが一致したときに、第２レーンインヒビット信号を生成する。インヒビット信号生成部５２５は、下位レーンカウント値取得部５２２の第２モジュロカウンタ５１６のカウント値と、上位レーンカウント値取得部５２３の第３モジュロカウンタ５１７のカウント値とが一致したときに、第３レーンインヒビット信号を生成する。インヒビット信号生成部５２５は、下位レーンカウント値取得部５２２の第３モジュロカウンタ５１７のカウント値と、上位レーンカウント値取得部５２３の第４モジュロカウンタ５１８のカウント値とが一致したときに、第４レーンインヒビット信号を生成する。

受信クロック位相制御部５１は、送信クロック位相制御部５０と同一の構成を有する。

図１３は、ＳｅｒＤｅｓ２のクロック信号のタイミングチャートを示す図である。図１３において、クロック信号ｆｂ／２はクロック信号ｆｂを２分周した信号を示し、クロック信号ｆｂ／４はクロック信号ｆｂを４分周した信号を示す。また、クロック信号ｆｂ／８はクロック信号ｆｂを８分周した信号を示し、クロック信号ｆｂ／１６はクロック信号ｆｂを１６分周した信号を示す。すなわち、クロック信号ｆｂ／２は第１受信分周回路３５から送信される信号を示し、クロック信号ｆｂ／４は第２受信分周回路４６から送信される信号を示す。また、信クロック号ｆｂ／８は第３受信分周回路３７から送信される信号を示し、クロック信号ｆｂ／１６は第４受信分周回路３８から送信される信号を示す。また、図１３において、信号ｆｂ／１６＋Ｓｈｉｆｔは、クロック信号ｆｂ／１６をクロック信号ｆｂ／２の周期だけシフトさせた信号を示す。また、図１３において、信号ＰＯＳ０はクロック信号ｆｂ／１６及び信号ｆｂ／１６を＋Ｓｈｉｆｔから生成される第１受信器１２１の基準信号ＰＯＳを示し、信号Ｃｏｕｎｔｅｒ０は第１モジュロカウンタ５１５のカウント値を示す。また、図１３において、信号ＰＯＳ１はクロック信号ｆｂ／１６及び信号ｆｂ／１６を＋Ｓｈｉｆｔから生成される第２受信器１９２の基準信号ＰＯＳを示し、信号Ｃｏｕｎｔｅｒ０は第２モジュロカウンタ５１６のカウント値を示す。また、ｌａｎｅ１の信号Ｉｎｈｉｂｉｔ（Ｌａｎｅ１）は、インヒビット信号生成部５２５で生成される第２レーンインヒビット信号を示す。また、ｌａｎｅ１の信号ｆｂ／４´、信号ｆｂ／８´、信号ｆｂ／１６´、信号ｆｂ／１６＋Ｓｈｉｆｔ´、信号ＰＯＳ１´及び信号Ｃｏｕｎｔｅｒ１´はそれぞれ、第２レーン１７２のシフト動作前後の値を示す。

図１３において矢印Ａで示される破線楕円の位置における第１モジュロカウンタ５１５のカウント値は「０」であり、第１基準信号生成部５１１は基準信号ＰＯＳ０を生成しているので、下位レーンカウント値取得部５２２はカウント値「０」を記憶する。また、図１３において矢印Ｂで示される破線楕円の位置における第２モジュロカウンタ５１６のカウント値は「０」であり、第２基準信号生成部５１２は基準信号ＰＯＳ１を生成しているので、下位レーンカウント値取得部５２２はカウント値「０」を記憶する。レーンカウント値比較部５２４は、下位レーンカウント値取得部５２２に記憶されるカウント値「０」と上位レーンカウント値取得部５２３に記憶されるカウント値「０」とを比較して、両者は一致していると判定する。レーンカウント値比較部５２４が下位レーンカウント値取得部５２２及び上位レーンカウント値取得部５２３に記憶されるカウント値が一致していると判定するので、インヒビット信号生成部５２５は第２レーンインヒビット信号を生成する。生成される第２レーンインヒビット信号は、図１３において矢印Ｃで示される楕円に位置する。第２レーンインヒビット信号が生成されて、第２受信分周回路５６に送信されると、第２受信分周回路５６は、第２レーンインヒビット信号を受信している間、インヒビットされて、第２受信分周回路５６の出力信号ｆｂ／４の位相がシフトする。図１３において矢印Ｄで示される破線楕円の位置において、第２受信分周回路５６がインヒビットされて、第２受信分周回路５６のクロック信号ｆｂ／４の位相がシフトしている。第２受信分周回路５６のクロック信号ｆｂ／４の位相がシフトすることにより、図１３において矢印Ｅ及びＦでそれぞれ示される楕円に位置する第１受信器１２１のクロック信号ｆｂ／１６と第２受信器１９２のクロック信号ｆｂ／１６´の位相はシフトしている。

同様に、第２受信器１９２及び第３受信器１９３のクロック信号ｆｂ／１６の位相が比較される。第２受信器１９２及び第３受信器１９３のクロック信号ｆｂ／１６の位相が一致していた場合、第３受信器１９３のクロック信号ｆｂ／４の位相をシフトさせて第２受信器１９２及び第３受信器１９３のクロック信号ｆｂ／１６の位相をシフトさせる。次いで、８第３受信器１９３及び第４受信器１９４のクロック信号ｆｂ／１６の位相が比較される。第３受信器１９３及び第４受信器１９４のクロック信号ｆｂ／１６の位相が一致していた場合、第４受信器１９４のクロック信号ｆｂ／４の位相をシフトさせて第３受信器１９３及び第４受信器１９４のクロック信号ｆｂ／１６の位相をシフトさせる。

また、同様に、第１送信器１１１及び第２送信器１８２のクロック信号ｆｂ／１６の位相が比較される。第１送信器１１１及び第２送信器１８２のクロック信号ｆｂ／１６の位相が一致していた場合、第２送信器１８２のクロック信号ｆｂ／４の位相をシフトさせて第１送信器１１１及び第２送信器１８２のクロック信号ｆｂ／１６の位相をシフトさせる。次いで、第２送信器１８２及び第３送信器１８３のクロック信号ｆｂ／１６の位相が比較される。第２送信器１８２及び第３送信器１８３のクロック信号ｆｂ／１６の位相が一致していた場合、第３送信器１８３のクロック信号ｆｂ／４の位相をシフトさせて第２送信器１８２及び第３送信器１８３のクロック信号ｆｂ／１６の位相をシフトさせる。次いで、８第３送信器１８３及び第４送信器１８４のクロック信号ｆｂ／１６の位相が比較される。第３送信器１８３及び第４送信器１８４のクロック信号ｆｂ／１６の位相が一致していた場合、第４送信器１８４のクロック信号ｆｂ／４の位相をシフトさせて第３送信器１８３及び第４送信器１８４のクロック信号ｆｂ／１６の位相をシフトさせる。

ＳｅｒＤｅｓ２では、送信クロック位相制御部５０は、隣接する送信器の第４送信分周回路３４の出力信号ｆｂ／１６の位相が一致しているか否かを判定し、その判定結果に基づいて、クロック信号ｆｂ／１６の位相をシフトさせるか否かを決定する。また、ＳｅｒＤｅｓ２では、受信クロック位相制御部５１は、隣接する受信器の第４受信分周回路３８の出力信号ｆｂ／１６が一致しているか否かを判定し、その判定結果に基づいて、クロック信号ｆｂ／１６の位相をシフトさせるか否かを決定する。ＳｅｒＤｅｓ２では、隣接する受信器のクロック信号の位相を比較するので、受信器の内部素子の素子遅延及び素子の配線の配線遅延などに起因して隣接する受信器のクロック信号が非同期の場合にでも、隣接する受信器のクロック信号の位相をシフトできる。

ＳｅｒＤｅｓ１及び２はそれぞれ４つのレーンを有するが、ＳｅｒＤｅｓは２〜３又は５つ以上のレーンを有してもよい。また、ＳｅｒＤｅｓ１及び２では、クロック信号ｆｂ／４の位相をシフトさせることにより、クロック信号ｆｂ／１６の位相をシフトさせているが、クロック信号ｆｂ／２又はクロック信号ｆｂ／８の位相をシフトさせてもよい。また、ＳｅｒＤｅｓ１及び２では、クロック信号ｆｂを１６分周したクロック信号ｆｂ／１６を使用して最終段のパラレル信号を制御しているが、４分周、８分周又は３２分周以上のクロック信号を使用して最終段のパラレル信号を制御してもよい。また、ＳｅｒＤｅｓ１及び２はそれぞれ、送信クロック位相制御部及び受信クロック位相制御部を有するが単一のクロック位相制御部により送信器及び受信器のクロック信号の位相をシフトさせる構成を採用してもよい。また、ＳｅｒＤｅｓ１及び２は、種々の情報処理装置に搭載することができる。

また、ＳｅｒＤｅｓ１では、隣接する送信器の第４送信分周回路３４の出力信号ｆｂ／１６の位相が一致しているか否かを判定することなしに、送信クロック位相制御部４０及び受信クロック位相制御部４１はクリア信号を送信している。しかしながら、送信クロック位相制御部４０及び受信クロック位相制御部４１は、隣接する送信器の第４送信分周回路３４の出力信号ｆｂ／１６の位相が一致しているか否かを判定した上で、クリア信号を送信する構成としてもよい。

また、ＳｅｒＤｅｓ１では、データ選択回路４２１にクリア信号を送信することにより、フリップフロップ３１１の立ち上がりエッジをクリアしているが、フリップフロップ３１１に代わりにリセット端子を有するフリップフロップを配置してもよい。この場合、フリップフロップのリセット端子にクリア信号を入力することにより、立ち上がりエッジがクリアされる。

また、ＳｅｒＤｅｓ１及び２はそれぞれ、隣接するレーンの送信器及び受信器のクロック信号ｆｂ／１６の位相を相違させているが、隣接するレーン以外の送信器及び受信器のクロック信号ｆｂ／１６の位相を相違させてもよい。例えば、第１レーンと第３レーンとの間で、送信器及び受信器のクロック信号ｆｂ／１６の位相を相違させてもよい。

１、２、１００ＳｅｒＤｅｓ（通信回路）
１１駆動部（送信部）
１５イコライザ（受信部）
１６データ決定部
１７ラッチ部
２０〜２３マルチプレクサ
２５〜２８デマルチプレクサ
３０ＰＬＬ
３１〜３８分周回路
１０１〜１０４、１４１〜１４４、１７１〜１７４、レーン
１１１〜１１４、１５１〜１５４、１８２〜１８４、送信器
１２１〜１２４、１６１〜１６４、１９２〜１９４、受信器
１３０〜１３２クロックユニット

Claims

他の装置から伝送路を介してシリアル信号をそれぞれ受信する複数の受信部と、
前記受信したシリアル信号をそれぞれパラレル信号に変換する複数のシリアルパラレル変換部と、
クロック位相制御信号を前記複数のシリアルパラレル変換部の何れかに送信するクロック位相制御部と、を有し、
前記クロック位相制御信号を受信したシリアルパラレル変換部は、変換するパラレル信号の位相が他のシリアルパラレル変換部が変換するパラレル信号の位相と相違するように、変換されたパラレル信号に使用されるパラレル信号用クロック信号の位相をシフトさせる、ことを特徴とした通信回路。
前記シリアルパラレル変換部は、クロック信号を分周して分周クロック信号を生成し、前記分周クロック信号を更に分周して前記パラレル信号に使用されるパラレル信号用クロック信号を生成するパラレル信号用クロック信号生成部を有し、
前記シリアルパラレル変換部は、分周クロック信号の位相を調整することにより、変換されたパラレル信号に使用されるパラレル信号用クロック信号の位相をシフトさせる、請求項１に記載の通信回路。
前記シリアルパラレル変換部は、分周クロック信号をクリアすることにより、変換されたパラレル信号に使用されるパラレル信号用クロック信号の位相をシフトさせる、請求項２に記載の通信回路。
前記シリアルパラレル変換部は、前記クロック位相制御信号を受信している間、分周クロック信号を一定値に保持することにより、変換されたパラレル信号に使用されるパラレル信号用クロック信号の位相をシフトさせる、請求項２に記載の通信回路。
前記クロック位相制御部は、前記シリアルパラレル変換部が変換するパラレル信号の位相と、他のシリアルパラレル変換部が変換するパラレル信号の位相とが一致していると判定したときに、前記クロック位相制御信号を送信する、請求項１〜４の何れか一項に記載の通信回路。
前記クロック位相制御部は、パラレル信号用クロック信号の位相を決定するために使用されるカウント数を計数するモジュロカウンタを有し、
前記クロック位相制御部は、前記シリアルパラレル変換部について計数したカウント数と、他のシリアルパラレル変換部について計数したカウント数とが一致していると判定したときに、前記クロック位相制御信号を送信する、請求項５に記載の通信回路。
前記他のシリアルパラレル変換部は、前記シリアルパラレル変換部に隣接するシリアルパラレル変換部である、請求項１〜６の何れか一項に記載の通信回路。
パラレル信号をシリアル信号にそれぞれ変換する複数のパラレルシリアル変換部と、
他の装置に伝送路を介して前記シリアル信号をそれぞれ送信する複数の送信部と、を更に有し、
前記クロック位相制御部は、クロック位相制御信号を前記複数のパラレルシリアル変換部の何れかに送信し、
前記クロック位相制御信号を受信したパラレルシリアル変換部は、変換されるパラレル信号の位相が他のパラレルシリアル変換部により変換されるパラレル信号の位相と相違するように、変換されるパラレル信号に使用されるパラレル信号用クロック信号の位相をシフトさせる、請求項１〜７の何れか一項に記載の通信回路。
他の装置から伝送路を介してシリアル信号をそれぞれ受信する複数の受信部と、
前記受信したシリアル信号をそれぞれパラレル信号に変換する複数のシリアルパラレル変換部と、
パラレル信号をシリアル信号にそれぞれ変換する複数のパラレルシリアル変換部と、
他の装置に伝送路を介して前記シリアル信号をそれぞれ送信する複数の送信部と、
クロック位相制御信号を前記複数のシリアルパラレル変換部の何れかに送信すると共に、前記クロック位相制御信号を前記複数のパラレルシリアル変換部の何れかに送信クロック位相制御部と、を有する通信回路であって、
前記クロック位相制御信号を受信したシリアルパラレル変換部は、変換するパラレル信号の位相が他のシリアルパラレル変換部が変換するパラレル信号の位相と相違するように、変換されたパラレル信号に使用されるパラレル信号用クロック信号の位相をシフトさせ、
前記クロック位相制御信号を受信したパラレルシリアル変換部は、変換されるパラレル信号の位相が他のパラレルシリアル変換部により変換されるパラレル信号の位相と相違するように、変換されるパラレル信号に使用されるパラレル信号用クロック信号の位相をシフトさせる通信回路を有する、ことを特徴とする情報処理装置。