JPH02128522A - デグリッチ回路 - Google Patents
デグリッチ回路Info
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- JPH02128522A JPH02128522A JP63282845A JP28284588A JPH02128522A JP H02128522 A JPH02128522 A JP H02128522A JP 63282845 A JP63282845 A JP 63282845A JP 28284588 A JP28284588 A JP 28284588A JP H02128522 A JPH02128522 A JP H02128522A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はディジタル／アナログ変換器（以下ＤＡＣと略
称する）の出力に発生するグリッチを抑止するデグリッ
チ回路に関する。
称する）の出力に発生するグリッチを抑止するデグリッ
チ回路に関する。
［従来の技術］
ＤＡＣは入力されたディジタルデータにより各ビットの
スイッチング回路がオン／オフし、オン状態となったビ
ットの重み電流が加算されることで対応した電流が出力
されるが、スイッチング回路の立上り、立下り時間のズ
レ等により出力にヒゲ状のノイズ（グリッチ）がＤ／Ａ
変換時に発生する。従来よりこのグリッチを抑止するた
めの回路が種々提案されている。
スイッチング回路がオン／オフし、オン状態となったビ
ットの重み電流が加算されることで対応した電流が出力
されるが、スイッチング回路の立上り、立下り時間のズ
レ等により出力にヒゲ状のノイズ（グリッチ）がＤ／Ａ
変換時に発生する。従来よりこのグリッチを抑止するた
めの回路が種々提案されている。
従来例（１）
第７図に示されるようにサンプル／ホールド回路（以下
Ｓ／Ｈ回路と略称する）を用いるデグリッチ回路が一般
に使われている。４倍オーバーサンプリングのディジタ
ルフィルタ１から出力された１６ビツトのシリアルデー
タはクロック制御回路２のシフトクロックＳＣＫに基づ
きＤＡＣ３に順次取り込まれ、１６ビツトのデータの取
り込みが終了するとクロック制御回路２からラッチイネ
プルＬＥが出力されＤＡＣ３は、Ｄ／Ａ変換を行ない、
入力データに対応した電流が出力される。
Ｓ／Ｈ回路と略称する）を用いるデグリッチ回路が一般
に使われている。４倍オーバーサンプリングのディジタ
ルフィルタ１から出力された１６ビツトのシリアルデー
タはクロック制御回路２のシフトクロックＳＣＫに基づ
きＤＡＣ３に順次取り込まれ、１６ビツトのデータの取
り込みが終了するとクロック制御回路２からラッチイネ
プルＬＥが出力されＤＡＣ３は、Ｄ／Ａ変換を行ない、
入力データに対応した電流が出力される。
この電流はＯＰアンプ４、負帰還抵抗Ｒ１から構成され
たＩ／Ｖ変換回路５を介して、抵抗Ｒ２゜Ｒ３、コンデ
ンサＣ□、ＯＰアンプ７、アナログスイッチ８から構成
されたＳ／Ｈ回路６に出力される。Ｓ／Ｈ回路６は、ク
ロック制御回路２から出力されるサンプル信号ＳＭＰに
基づき、ＤＡＣ３の出力にグリッチが発生しない時にＩ
／Ｖ変換回路５の出力をサンプルし、グリッチが発生す
る間そのサンプル値がホールドされるよう制御される。
たＩ／Ｖ変換回路５を介して、抵抗Ｒ２゜Ｒ３、コンデ
ンサＣ□、ＯＰアンプ７、アナログスイッチ８から構成
されたＳ／Ｈ回路６に出力される。Ｓ／Ｈ回路６は、ク
ロック制御回路２から出力されるサンプル信号ＳＭＰに
基づき、ＤＡＣ３の出力にグリッチが発生しない時にＩ
／Ｖ変換回路５の出力をサンプルし、グリッチが発生す
る間そのサンプル値がホールドされるよう制御される。
Ｓ／Ｈ回路６の出力は、ローパスフィルタ９（以下ＬＰ
Ｆと略称する）によりサンプリング周波数の整数倍をキ
ャリアとする折り返し成分が除去され、出力端子Ｔ１か
ら出力される。
Ｆと略称する）によりサンプリング周波数の整数倍をキ
ャリアとする折り返し成分が除去され、出力端子Ｔ１か
ら出力される。
従来例（２）
その他のデグリッチ回路として、本願出願人の出願であ
るｌｒＤ／Ａ変換器のグリッチ発生抑止回路Ｊ特願昭６
１−６２５９２ （特開昭６２−２１９８１９）が第８
図に示される。４倍オーバーサンプリングのディジタル
フィルタ１０から出力された１６ビツトのシリアルデー
タはクロック制御回路１１のシフトクロックＳＣＫに基
づきシリアル／パラレル変換回路１２に順次取り込まれ
、１６ビツトのデータの取り込みが終了するとクロック
制御回路１２からラッチクロックＲＣＫが出力されパラ
レルデータに変換される。シリアル／パラレル変換回路
１２の出力端子０□〜０１６は夫々抵抗Ｒ工、〜Ｒ２６
を介してＤＡＣ１３の入力端子ＭＳＢ−ＬＳＨに接続さ
れ、ＤＡＣ１３は常に入力されたディジタルデータをＤ
／Ａ変換を行ない、入力データに対応した電流を出力す
る。ここでＤＡＣ１３は日本バー・ブラウン社製のＰＣ
Ｍ５４ＫＰが使用されている。ＰＣＭ５４ＫＰは上位３
ビツトと下位１３ビツトで異なる回路構成となっている
ために、上位３ビツトの各スイッチング回路間で立上り
（立下り）時間が略一致し、また下位１３ビツトの各ス
イッチング回路間の立上り（立下り）時間で略一致して
いるが、上位３ビツトと下位１３ビツトのスイッチング
回路の立上り（立下り）時間が異なるため、シリアル／
パラレル変換回路１２から立上り、ぐち下がり時間が一
致するディジタル信号が出力されても、ＰＣＭ５４ＫＰ
の出力にはグリッチが発生することになる。
るｌｒＤ／Ａ変換器のグリッチ発生抑止回路Ｊ特願昭６
１−６２５９２ （特開昭６２−２１９８１９）が第８
図に示される。４倍オーバーサンプリングのディジタル
フィルタ１０から出力された１６ビツトのシリアルデー
タはクロック制御回路１１のシフトクロックＳＣＫに基
づきシリアル／パラレル変換回路１２に順次取り込まれ
、１６ビツトのデータの取り込みが終了するとクロック
制御回路１２からラッチクロックＲＣＫが出力されパラ
レルデータに変換される。シリアル／パラレル変換回路
１２の出力端子０□〜０１６は夫々抵抗Ｒ工、〜Ｒ２６
を介してＤＡＣ１３の入力端子ＭＳＢ−ＬＳＨに接続さ
れ、ＤＡＣ１３は常に入力されたディジタルデータをＤ
／Ａ変換を行ない、入力データに対応した電流を出力す
る。ここでＤＡＣ１３は日本バー・ブラウン社製のＰＣ
Ｍ５４ＫＰが使用されている。ＰＣＭ５４ＫＰは上位３
ビツトと下位１３ビツトで異なる回路構成となっている
ために、上位３ビツトの各スイッチング回路間で立上り
（立下り）時間が略一致し、また下位１３ビツトの各ス
イッチング回路間の立上り（立下り）時間で略一致して
いるが、上位３ビツトと下位１３ビツトのスイッチング
回路の立上り（立下り）時間が異なるため、シリアル／
パラレル変換回路１２から立上り、ぐち下がり時間が一
致するディジタル信号が出力されても、ＰＣＭ５４ＫＰ
の出力にはグリッチが発生することになる。
そこで、ＤＡＣ１３の上位３ビツトのスイッチング回路
がオン／オフするためのスレッシュホールド電圧を調整
すべく、入力端子ＭＳＢ〜３８Ｂが夫々抵抗Ｒ２□〜Ｒ
２９を介して可変電圧源ｖ１に接続し、また同様に下位
１３ビツトのスレッシュホールド電圧を調整すべく、特
にグリッチへの影響が大きい入力端子４ＳＢ〜９ＳＢの
みを抵抗Ｒ３゜〜Ｒ３４を介して可変電圧源ｖ２に接続
する。この可変電圧源Ｖ、、 Ｖ、を夫々調整すること
により上位９ビット間で立上り（立下り）時間が一致す
るようになり、ＤＡＣ１３の出力にグリッチが発生する
ことがなくなる。またＤＡＣ１３の電流出力はＯＰアン
プ１４、負帰還抵抗Ｒ３，から構成されたＩ／Ｖ変換回
路１５により電圧に変換され、またＬＰＦ１６により折
り返し成分が除去され、出力端子Ｔ２から出力される。
がオン／オフするためのスレッシュホールド電圧を調整
すべく、入力端子ＭＳＢ〜３８Ｂが夫々抵抗Ｒ２□〜Ｒ
２９を介して可変電圧源ｖ１に接続し、また同様に下位
１３ビツトのスレッシュホールド電圧を調整すべく、特
にグリッチへの影響が大きい入力端子４ＳＢ〜９ＳＢの
みを抵抗Ｒ３゜〜Ｒ３４を介して可変電圧源ｖ２に接続
する。この可変電圧源Ｖ、、 Ｖ、を夫々調整すること
により上位９ビット間で立上り（立下り）時間が一致す
るようになり、ＤＡＣ１３の出力にグリッチが発生する
ことがなくなる。またＤＡＣ１３の電流出力はＯＰアン
プ１４、負帰還抵抗Ｒ３，から構成されたＩ／Ｖ変換回
路１５により電圧に変換され、またＬＰＦ１６により折
り返し成分が除去され、出力端子Ｔ２から出力される。
［発明が解決しようとする問題点コ
従来例（１）に示されるデグリッチ回路は、出力信号へ
アナログスイッチ８によるスイッチングノイズの混入、
またコンデンサＣ１による音質の劣化が懸念とされ、Ｄ
ＡＣ３から出力された微小信号がノイズに埋もれてしま
う欠点があった。従来例（２）に示されるＤ／Ａ変換器
のグリッチ発生抑止回路は、従来例（１）の欠点を解消
するものとして有効であるが、シリアル／パラレル変換
回路が内蔵され、シリアルデータを直接入力するように
構成されたＤＡＣに対して実施することができない欠点
を有する。
アナログスイッチ８によるスイッチングノイズの混入、
またコンデンサＣ１による音質の劣化が懸念とされ、Ｄ
ＡＣ３から出力された微小信号がノイズに埋もれてしま
う欠点があった。従来例（２）に示されるＤ／Ａ変換器
のグリッチ発生抑止回路は、従来例（１）の欠点を解消
するものとして有効であるが、シリアル／パラレル変換
回路が内蔵され、シリアルデータを直接入力するように
構成されたＤＡＣに対して実施することができない欠点
を有する。
［問題点を解決するための手段］
ディジタル／アナログ変換器の出力に発生するグリッチ
を抑止するためのデグリッチ回路であり、デグリッチ回
路は、ディジタル／アナログ変換器に入力されるディジ
タルデータのグリッチが発生する状態変化を検出する検
出回路と、検出回路の出力に基づき、グリッチを抑止す
るデグリッチパルスを出力する生成回路と、デグリッチ
パルスをディジタル／アナログ変換器によるディジタル
デ−夕の変換出力に加算する加算回路とからなることを
特徴とするデグリッチ回路。
を抑止するためのデグリッチ回路であり、デグリッチ回
路は、ディジタル／アナログ変換器に入力されるディジ
タルデータのグリッチが発生する状態変化を検出する検
出回路と、検出回路の出力に基づき、グリッチを抑止す
るデグリッチパルスを出力する生成回路と、デグリッチ
パルスをディジタル／アナログ変換器によるディジタル
デ−夕の変換出力に加算する加算回路とからなることを
特徴とするデグリッチ回路。
［作用コ
検出回路によってディジタル／アナログ変換器に入力さ
れるディジタルデータのグリッチが発生する状態変化が
検出されると、生成回路からデグリッチパルスが出力さ
れ、ディジタル／アナログ変換器のＤ／Ａ変換に同期し
て、ディジタル／アナログ変換器の変換出力に加算され
ることによす［実施例］ 近年、ＣＤ、ＤＡＴ等のディジタル／アナログ変換装置
の主要パーツとなるＤＡＣに、高性能な変換精度が得ら
れることからフィリップス社製のＴＤＡ１５４１Ｓ１が
各社に採用されている。ＴＤＡ１５４１Ｓ１は高速スイ
ッチング回路が採用されておりグリッチレスとされ、本
来デグリッチ回路を必要としない。しかしながら、本出
願人の実験によると微ノ」ルベルではあるがグリッチが
発生していることが判明した。そのグリッチは振幅から
、通常の１６ビツトのディジタル／アナログ変換装置に
おいて問題とされないが、１６ビツトであってもより高
性能なディジタル／アナログ変換装置を実現する場合や
、本願出願人によって昭和６３年１０月２７日に出願さ
れた「ディジタル／アナログ変換装置」等、複数のＤＡ
Ｃを用いることにより更に高ビット（２０ビット程度）
のディジタル／アナログ変換装置を実現する場合、特に
ダイナミックレンジが低下する等の原因となる。
れるディジタルデータのグリッチが発生する状態変化が
検出されると、生成回路からデグリッチパルスが出力さ
れ、ディジタル／アナログ変換器のＤ／Ａ変換に同期し
て、ディジタル／アナログ変換器の変換出力に加算され
ることによす［実施例］ 近年、ＣＤ、ＤＡＴ等のディジタル／アナログ変換装置
の主要パーツとなるＤＡＣに、高性能な変換精度が得ら
れることからフィリップス社製のＴＤＡ１５４１Ｓ１が
各社に採用されている。ＴＤＡ１５４１Ｓ１は高速スイ
ッチング回路が採用されておりグリッチレスとされ、本
来デグリッチ回路を必要としない。しかしながら、本出
願人の実験によると微ノ」ルベルではあるがグリッチが
発生していることが判明した。そのグリッチは振幅から
、通常の１６ビツトのディジタル／アナログ変換装置に
おいて問題とされないが、１６ビツトであってもより高
性能なディジタル／アナログ変換装置を実現する場合や
、本願出願人によって昭和６３年１０月２７日に出願さ
れた「ディジタル／アナログ変換装置」等、複数のＤＡ
Ｃを用いることにより更に高ビット（２０ビット程度）
のディジタル／アナログ変換装置を実現する場合、特に
ダイナミックレンジが低下する等の原因となる。
第３図はＴＤＡ１５４１Ｓ１に入力されるデーり中、下
位１１ビツトを全てＬＬ ＯＩＩにし、グリッチが発生
しやすい上位５ビツトのみを最小値１１０ｏｏｏｏ”か
ら一定周期Ｔをもって順次１ずつ増大させＤ／Ａ変換し
、また最大値”１１１１１”に至ったら今度は順次１ず
っ減少させＤ／Ａ変換して入力データの変化に対する出
力に発生するグリッチの状態が判り易いように誇張して
記載されている。同図から明らかなように４８Ｂが１′
０”から“１″に変化するポイントＰ１〜Ｐ１３ではプ
ラス方向にグリッチが発生し、４３Ｂが“１”からＩＩ
ＯＩＩに変化するポイントＰ□４〜Ｐ２．．ではマイ
ナス方向にグリッチが発生していることが判る。
位１１ビツトを全てＬＬ ＯＩＩにし、グリッチが発生
しやすい上位５ビツトのみを最小値１１０ｏｏｏｏ”か
ら一定周期Ｔをもって順次１ずつ増大させＤ／Ａ変換し
、また最大値”１１１１１”に至ったら今度は順次１ず
っ減少させＤ／Ａ変換して入力データの変化に対する出
力に発生するグリッチの状態が判り易いように誇張して
記載されている。同図から明らかなように４８Ｂが１′
０”から“１″に変化するポイントＰ１〜Ｐ１３ではプ
ラス方向にグリッチが発生し、４３Ｂが“１”からＩＩ
ＯＩＩに変化するポイントＰ□４〜Ｐ２．．ではマイ
ナス方向にグリッチが発生していることが判る。
例外としてＭＳＢが変化することなく２８Ｂが変化した
ときは、４８Ｂが変化するポイントＰ２７〜Ｐ、。であ
ってもグリッチが発生していない。その他の特徴として
、グリッチの振幅、時間幅が略−定であることが判る。
ときは、４８Ｂが変化するポイントＰ２７〜Ｐ、。であ
ってもグリッチが発生していない。その他の特徴として
、グリッチの振幅、時間幅が略−定であることが判る。
本発明のデグリッチ回路は、ＴＤＡ１５４．ＩＳｌが入
力されたデータの変化に対応して、グリッチの発生の有
無、発生方向（極性）が決定することを利用し、ＤＡＣ
に入力されるディジタルデータの変化状態を検出し、必
要に応じてＤ／Ａ変換時にデグリッチパルスを与え、出
力に発生したグリッチを抑止するようにしたものである
。
力されたデータの変化に対応して、グリッチの発生の有
無、発生方向（極性）が決定することを利用し、ＤＡＣ
に入力されるディジタルデータの変化状態を検出し、必
要に応じてＤ／Ａ変換時にデグリッチパルスを与え、出
力に発生したグリッチを抑止するようにしたものである
。
以下、ＤＡＴのディジタル／アナログ変換装置に本発明
のデグリッチ回路を適用した例を第１図を参照しながら
詳細に説明する。
のデグリッチ回路を適用した例を第１図を参照しながら
詳細に説明する。
８倍オーバーサンプリングを行なうディジタルフィルタ
２０は、所定のクロックに基づき１６ビツトのシリアル
データをインバータ２１（以下■ＮＶと略称する）を介
してシリアル／パラレル変換回路２３に出力する。なお
、ＩＮＶ２１は、後述されるＩ／Ｖ変換回路２７によっ
てＤＡＣ２５の出力が反転されるため、予めＤＡＣ２５
から反転した信号が出力されるように設けられる。シリ
アル／パラレル変換回路２３は、クロック制御回路２２
のシフトクロック５ＣＫＩの立上りに基づき入力された
データを順次取り込み、ラッチクロックＲＣＫの立上り
に基づきパラレル変換して出力する。シリアル／パラレ
ル変換回路２３の出力端子Ｏ工〜０１ｓは夫々パラレル
／シリアル変換回路２４の入力端子Ｐ１〜Ｐ１Ｇに接続
され、パラレル／シリアル変換回路２４はモード信号Ｍ
ＯＤＥがＪＩＨ”になると入力されたデータを取り込み
、シフトクロック５ＣＫ２の立下りに基づきＤＡＣ２５
に順次ＭＳＢからシリアル出力する。ＤＡＣ２５はシフ
トクロック５ＣＫ２の立下りに基づき、パラレル／シリ
アル変換回路２４から出力されたシリアルデータを取り
込み、ラッチイネーブルＬＥの立上りに基づき取り込ん
だデータをＤ／Ａ変換して、Ｉ／Ｖ変換回路２７に出力
する。Ｉ／Ｖ変換回路２７は、ＯＰアンプ２６、抵抗Ｒ
４゜及びコンデンサＣ工。から構成され、ＯＰアンプ２
６の出力と反転入力端子の間に抵抗Ｒ４゜とコンデンサ
Ｃ１ｏが並列接続されることにより、ＤＡＣ：２５の電
流出力を電圧に変換すると共に１次ＬＰＦの役割を果た
す。またＩ／Ｖ変換回路２７はその電圧出力を２次のＬ
ＰＦ２８に出力する。２次ＬＰＦ２８は、ｏｐアンプ２
９、抵抗Ｒ４１，Ｒ４２、コンデンサＣ工１．Ｃ１□か
ら構成され、Ｉ／Ｖ変換回路２７の出力が抵抗Ｒ４１，
Ｒ，２を介してＯＰアンプ２９の非反転入力端子に接続
され、また非反転入力端子がコンデンサＣ工□を介して
グランドに接地される。更にＯＰアンプ２６の出力と反
転入力端子が接続され、反転入力端子と抵抗Ｒ４１，Ｒ
，□の接続点の間にはコンデンサＣ０２が接続され構成
されている。また上記ＤＡＣ２５が入力されたディジタ
ルデータに対して、プラス側のみを出力するユニポーラ
動作のため、バイナリオフセットのディジタルデータに
対してＤＣオフセットが生じる。
２０は、所定のクロックに基づき１６ビツトのシリアル
データをインバータ２１（以下■ＮＶと略称する）を介
してシリアル／パラレル変換回路２３に出力する。なお
、ＩＮＶ２１は、後述されるＩ／Ｖ変換回路２７によっ
てＤＡＣ２５の出力が反転されるため、予めＤＡＣ２５
から反転した信号が出力されるように設けられる。シリ
アル／パラレル変換回路２３は、クロック制御回路２２
のシフトクロック５ＣＫＩの立上りに基づき入力された
データを順次取り込み、ラッチクロックＲＣＫの立上り
に基づきパラレル変換して出力する。シリアル／パラレ
ル変換回路２３の出力端子Ｏ工〜０１ｓは夫々パラレル
／シリアル変換回路２４の入力端子Ｐ１〜Ｐ１Ｇに接続
され、パラレル／シリアル変換回路２４はモード信号Ｍ
ＯＤＥがＪＩＨ”になると入力されたデータを取り込み
、シフトクロック５ＣＫ２の立下りに基づきＤＡＣ２５
に順次ＭＳＢからシリアル出力する。ＤＡＣ２５はシフ
トクロック５ＣＫ２の立下りに基づき、パラレル／シリ
アル変換回路２４から出力されたシリアルデータを取り
込み、ラッチイネーブルＬＥの立上りに基づき取り込ん
だデータをＤ／Ａ変換して、Ｉ／Ｖ変換回路２７に出力
する。Ｉ／Ｖ変換回路２７は、ＯＰアンプ２６、抵抗Ｒ
４゜及びコンデンサＣ工。から構成され、ＯＰアンプ２
６の出力と反転入力端子の間に抵抗Ｒ４゜とコンデンサ
Ｃ１ｏが並列接続されることにより、ＤＡＣ：２５の電
流出力を電圧に変換すると共に１次ＬＰＦの役割を果た
す。またＩ／Ｖ変換回路２７はその電圧出力を２次のＬ
ＰＦ２８に出力する。２次ＬＰＦ２８は、ｏｐアンプ２
９、抵抗Ｒ４１，Ｒ４２、コンデンサＣ工１．Ｃ１□か
ら構成され、Ｉ／Ｖ変換回路２７の出力が抵抗Ｒ４１，
Ｒ，２を介してＯＰアンプ２９の非反転入力端子に接続
され、また非反転入力端子がコンデンサＣ工□を介して
グランドに接地される。更にＯＰアンプ２６の出力と反
転入力端子が接続され、反転入力端子と抵抗Ｒ４１，Ｒ
，□の接続点の間にはコンデンサＣ０２が接続され構成
されている。また上記ＤＡＣ２５が入力されたディジタ
ルデータに対して、プラス側のみを出力するユニポーラ
動作のため、バイナリオフセットのディジタルデータに
対してＤＣオフセットが生じる。
そこでＬＰＦ２８の出力がコンデンサＣ工、を介し、そ
のＤＣ成分が除去されて出力端子Ｔ３から出力される。
のＤＣ成分が除去されて出力端子Ｔ３から出力される。
またシリアル／パラレル変換回路２３の出力端子０□〜
０４は、夫々Ｄ型フリップフロップ３０〜３３（以下Ｄ
−ＦＦと略称する）のデータ端子りに接続され、クロッ
ク制御回路２２のラッチクロックＲＣＫがＤ−ＦＦ３０
〜３３のクロック端子ＣＫに供給される。Ｄ−ＦＦ３０
〜３３のＱ出力と各データ端子りが夫々エクスクル−シ
ブＯＲ３４〜３７（以下Ｅ−ＯＲと略称する）に接続さ
れる。ここで、シリアル／パラレル変換回路２３がラッ
チクロックＲＣＫに基づきパラレル変換して出力する際
に所定の出力時間が必要となるので、Ｄ−ＦＦ３０〜３
３は同ラッチクロックＲＣＫでシリアル／パラレル変換
回路２３から出力された１つ前のデータの状態を取り込
み、シリアル／パラレル変換回路２３の出力端子０１〜
０４、つまりデータのＭＳＢ〜４８Ｂの状態が前のデー
タに対して変化すると、夫々対応するＥ−ＯＲ３４〜３
７の出力が“Ｈ”になる。ＩＮＶ３８を介したＥ−ＯＲ
３４（７）出力とＥ−ＯＲ３５（７）出力がＮＡＮＤ３
９に接続され、ＮＡＮＤ３９の出力がＡＮＤ４０．４１
に接続されている。ＮＡＮＤ３９の出力はＭＳＢが変化
することなく２８Ｂが変化したときのみｔｔＬ”状態に
なる。またＥ−ＯＲ３６の出力とシリアル／パラレル変
換回路２３の出力端子０４がＥ−ＯＲ４］：接続され、
Ｅ−ＯＲ４２の出力が、ＡＮＤ４０ と、ＩＮＶ４３を
介しテＡＮＤ４１に接続されている。Ｅ−ＯＲ４２の出
力は、データ値の変化方向を示すもので、３８Ｂが変化
することなく４８Ｂが１１０ ＩＩになった時と３８Ｂ
が変化して４８Ｂが１１１”になった時（３ＳＢと４Ｓ
ＢがＯｏ”から“１１”、′０１”から１１００ ＴＴ
、１０”から０１”及び１１１１ ＩＩから“１０”に
なった時）にはデータ値が減少した判断して１１ Ｈｊ
＋状態になり、３８Ｂが変化することな（４８ＢがＩＩ
Ｉ ＩＩになった時と３８Ｂが変化して４８Ｂが“０
″になった時（３８Ｂと４８Ｂが“ＯＯ”から“０１”
、′０１”から“１０”“１０”から“１１”及び１１
１１”から“００″になった時）にはデータ値が増大し
たと判断して“Ｌ”状態になる。ここで、ディジタルフ
ィルタ２０から出力されるディジタルデータ間の変化幅
（第３図縦軸）は、対応するアナログ信号が高域になる
に従って、またレベル（振幅）が大きくなるに従って大
きくなり、２０ｋＨｚ、最大レベルの時に４８Ｂの幅の
約３倍にもなる。例えば、ディジタルデータ（７）ＭＳ
Ｂ−５８Ｂが” １００００ ”から”０１０１０”に
変化することがある。この場合、Ｅ−ＯＲ４，２の出力
は３８Ｂが変化することなく４３ＢがＬＬ Ｉ ＩＩに
なったのでＬ”状態となり、データが増大したと誤検出
することになる。
０４は、夫々Ｄ型フリップフロップ３０〜３３（以下Ｄ
−ＦＦと略称する）のデータ端子りに接続され、クロッ
ク制御回路２２のラッチクロックＲＣＫがＤ−ＦＦ３０
〜３３のクロック端子ＣＫに供給される。Ｄ−ＦＦ３０
〜３３のＱ出力と各データ端子りが夫々エクスクル−シ
ブＯＲ３４〜３７（以下Ｅ−ＯＲと略称する）に接続さ
れる。ここで、シリアル／パラレル変換回路２３がラッ
チクロックＲＣＫに基づきパラレル変換して出力する際
に所定の出力時間が必要となるので、Ｄ−ＦＦ３０〜３
３は同ラッチクロックＲＣＫでシリアル／パラレル変換
回路２３から出力された１つ前のデータの状態を取り込
み、シリアル／パラレル変換回路２３の出力端子０１〜
０４、つまりデータのＭＳＢ〜４８Ｂの状態が前のデー
タに対して変化すると、夫々対応するＥ−ＯＲ３４〜３
７の出力が“Ｈ”になる。ＩＮＶ３８を介したＥ−ＯＲ
３４（７）出力とＥ−ＯＲ３５（７）出力がＮＡＮＤ３
９に接続され、ＮＡＮＤ３９の出力がＡＮＤ４０．４１
に接続されている。ＮＡＮＤ３９の出力はＭＳＢが変化
することなく２８Ｂが変化したときのみｔｔＬ”状態に
なる。またＥ−ＯＲ３６の出力とシリアル／パラレル変
換回路２３の出力端子０４がＥ−ＯＲ４］：接続され、
Ｅ−ＯＲ４２の出力が、ＡＮＤ４０ と、ＩＮＶ４３を
介しテＡＮＤ４１に接続されている。Ｅ−ＯＲ４２の出
力は、データ値の変化方向を示すもので、３８Ｂが変化
することなく４８Ｂが１１０ ＩＩになった時と３８Ｂ
が変化して４８Ｂが１１１”になった時（３ＳＢと４Ｓ
ＢがＯｏ”から“１１”、′０１”から１１００ ＴＴ
、１０”から０１”及び１１１１ ＩＩから“１０”に
なった時）にはデータ値が減少した判断して１１ Ｈｊ
＋状態になり、３８Ｂが変化することな（４８ＢがＩＩ
Ｉ ＩＩになった時と３８Ｂが変化して４８Ｂが“０
″になった時（３８Ｂと４８Ｂが“ＯＯ”から“０１”
、′０１”から“１０”“１０”から“１１”及び１１
１１”から“００″になった時）にはデータ値が増大し
たと判断して“Ｌ”状態になる。ここで、ディジタルフ
ィルタ２０から出力されるディジタルデータ間の変化幅
（第３図縦軸）は、対応するアナログ信号が高域になる
に従って、またレベル（振幅）が大きくなるに従って大
きくなり、２０ｋＨｚ、最大レベルの時に４８Ｂの幅の
約３倍にもなる。例えば、ディジタルデータ（７）ＭＳ
Ｂ−５８Ｂが” １００００ ”から”０１０１０”に
変化することがある。この場合、Ｅ−ＯＲ４，２の出力
は３８Ｂが変化することなく４３ＢがＬＬ Ｉ ＩＩに
なったのでＬ”状態となり、データが増大したと誤検出
することになる。
しかしながら、実際の音楽信号においてアナログ信号の
２０ｋＨｚ成分が最大レベルに達している時など殆どあ
りえず、高域成分は最大レベルの数分の１から数十分の
１以下のレベルでしかないため、データ間の変化幅は小
さく上記回路構成によって十分データ値の変化方向が検
出できる。
２０ｋＨｚ成分が最大レベルに達している時など殆どあ
りえず、高域成分は最大レベルの数分の１から数十分の
１以下のレベルでしかないため、データ間の変化幅は小
さく上記回路構成によって十分データ値の変化方向が検
出できる。
以上の回路構成によって、４８Ｂが“ＯＩＩから１”に
変化するポイントＰ□〜Ｐ１３が検出されるとＡＮＤ４
０の出力がＩｔ ＨＩＩになり、４８Ｂが“１″から０
”に変化するポイントＰ１４〜Ｐ２゜が検出されるとＡ
ＮＤ４１の出力がＬＬ Ｂ ＩＴになる。
変化するポイントＰ□〜Ｐ１３が検出されるとＡＮＤ４
０の出力がＩｔ ＨＩＩになり、４８Ｂが“１″から０
”に変化するポイントＰ１４〜Ｐ２゜が検出されるとＡ
ＮＤ４１の出力がＬＬ Ｂ ＩＴになる。
ＡＮＤ４０．４１の出力は夫々Ｄ−ＦＦ４４，４Ｓのデ
ータ端子りに接続され、またクロック制御回路２２のラ
ッチクロックＲＣＫがＤ−ＦＦ４４゜４５のクロック端
子ＣＫに供給される。Ｄ−ＦＦ４４のＱ出力とラッチイ
ネーブルＬＥがＮＡＮＤ４６に接続され、Ｄ−ＦＦ４５
のＱ出力とラッチイネーブルＬＥＩＪ＜ＡＮＤ４７に接
続される。ＮＡＮＤ４．６の出力とＡＮＤ４７の出力は
抵抗Ｒ４３゜Ｒ４４を介して接続され、また抵抗Ｒ，３
，Ｒ４４の接続点とＯＰアンプ２６の反転入力端子が抵
抗Ｒ４５で接続される。ここで、ＮＡＮＤ４６、ＡＮＤ
４７は、通常時（デグリッチパルスを与えない時）Ｄ−
ＦＦ４４，４５が共に“Ｌ ＩＩで、ラッチイネーブル
ＬＥの状態にかかわらず夫々１１ Ｈ＃ 、 ｕ Ｌ
ＩＩとなり、ＮＡＮＤ４６から抵抗Ｒ４ｓを介して○
Ｐアンプ２６に所定の電流が供給される。またＮＡＮＤ
４６、ＡＮＤ４７は、Ｄ−ＦＦ４４，４５が“Ｉ、（Ｉ
Ｉ １１ Ｌ Ｈ＋の時はラッチイネーブルＬＥが
１１Ｈ”の間、共にＬｒ ＨＩＩとなり、相対的にプラ
ス方向のデグリッチパルスを与えるべく、ＮＡＮＤ４６
、Ａ、ＮＤ４’７の両方から抵抗Ｒ４５を介してＯＰア
ンプ２６に更に電流が供給される。またＮＡＮＤ４６、
ＡＮＤ４７は、Ｄ−ＦＦ４４，４５がＬＬ Ｌ ＩＩ
ｒｔ Ｈｕの時はラッチイネーブルＬＥがｒｒ Ｈ
ＩＩの間、共にＬＬ Ｉ、 ＴＩとなり、相対的マイナ
ス方向のデグリッチパルスを与えるべく、ＯＰアンプ２
６に供給する電流が停止される。なお、通常時ＯＰアン
プ２６は電流が供給されることで、その出力にオフセッ
ト電圧が生じるが、コンデンサＣ１３でＤＣ成分が除去
されるので問題ない。
ータ端子りに接続され、またクロック制御回路２２のラ
ッチクロックＲＣＫがＤ−ＦＦ４４゜４５のクロック端
子ＣＫに供給される。Ｄ−ＦＦ４４のＱ出力とラッチイ
ネーブルＬＥがＮＡＮＤ４６に接続され、Ｄ−ＦＦ４５
のＱ出力とラッチイネーブルＬＥＩＪ＜ＡＮＤ４７に接
続される。ＮＡＮＤ４．６の出力とＡＮＤ４７の出力は
抵抗Ｒ４３゜Ｒ４４を介して接続され、また抵抗Ｒ，３
，Ｒ４４の接続点とＯＰアンプ２６の反転入力端子が抵
抗Ｒ４５で接続される。ここで、ＮＡＮＤ４６、ＡＮＤ
４７は、通常時（デグリッチパルスを与えない時）Ｄ−
ＦＦ４４，４５が共に“Ｌ ＩＩで、ラッチイネーブル
ＬＥの状態にかかわらず夫々１１ Ｈ＃ 、 ｕ Ｌ
ＩＩとなり、ＮＡＮＤ４６から抵抗Ｒ４ｓを介して○
Ｐアンプ２６に所定の電流が供給される。またＮＡＮＤ
４６、ＡＮＤ４７は、Ｄ−ＦＦ４４，４５が“Ｉ、（Ｉ
Ｉ １１ Ｌ Ｈ＋の時はラッチイネーブルＬＥが
１１Ｈ”の間、共にＬｒ ＨＩＩとなり、相対的にプラ
ス方向のデグリッチパルスを与えるべく、ＮＡＮＤ４６
、Ａ、ＮＤ４’７の両方から抵抗Ｒ４５を介してＯＰア
ンプ２６に更に電流が供給される。またＮＡＮＤ４６、
ＡＮＤ４７は、Ｄ−ＦＦ４４，４５がＬＬ Ｌ ＩＩ
ｒｔ Ｈｕの時はラッチイネーブルＬＥがｒｒ Ｈ
ＩＩの間、共にＬＬ Ｉ、 ＴＩとなり、相対的マイナ
ス方向のデグリッチパルスを与えるべく、ＯＰアンプ２
６に供給する電流が停止される。なお、通常時ＯＰアン
プ２６は電流が供給されることで、その出力にオフセッ
ト電圧が生じるが、コンデンサＣ１３でＤＣ成分が除去
されるので問題ない。
以下、上記回路構成の動作を第２図（ａ）、（ｂ）のタ
イミングチャートを参照しながら説明する。なお、説明
の簡略化のため回路遅延は全て時間ｔとしている。
イミングチャートを参照しながら説明する。なお、説明
の簡略化のため回路遅延は全て時間ｔとしている。
時刻Ｔ、以後所定の周期でシフトクロック５ＣＫ１が１
６回立上り、シリアル／パラレル変換回路２３はシフ１
〜クロツク５ＣＫＩの立上りに基づき、ＩＮＶ２１を介
したディジタルフィルタ２０の出力をＭＳＢから順次Ｌ
ＳＢまで取り込む。１６ビツトのデータＤｎが全て取り
込まれ、時刻Ｔ２になるとタロツク制御回路２２からラ
ッチクロックＲＣＫが立上り、シリアル／パラレル変換
回路２３は取り込んだデータを時間を後の時刻Ｔ３に１
６ビツトパラレルのデータＤｎに変換して出力する。な
お、シリアル／パラレル変換回路２３の出力データ（Ｍ
ＳＢ〜４８Ｂ）は、２つ前のデータＤｎ−２の時に“１
０００ ”、１つ前のブタＤｎ−１の時に’１０００”
、データＤｎの時に” １００１”、次のデータＤｎ＋
１の時に“１０１０”、更に次のデータＤｎ＋２に’１
００１”、更に次のデータＤｎ＋３に１００１″に変化
すると仮定する。また時刻Ｔ２のラッチクロックＲＣＫ
の立上りでＩ）−ＦＦ３０〜３３は夫々シリアル／パラ
レル変換回路２３の出力端子０１〜○。
６回立上り、シリアル／パラレル変換回路２３はシフ１
〜クロツク５ＣＫＩの立上りに基づき、ＩＮＶ２１を介
したディジタルフィルタ２０の出力をＭＳＢから順次Ｌ
ＳＢまで取り込む。１６ビツトのデータＤｎが全て取り
込まれ、時刻Ｔ２になるとタロツク制御回路２２からラ
ッチクロックＲＣＫが立上り、シリアル／パラレル変換
回路２３は取り込んだデータを時間を後の時刻Ｔ３に１
６ビツトパラレルのデータＤｎに変換して出力する。な
お、シリアル／パラレル変換回路２３の出力データ（Ｍ
ＳＢ〜４８Ｂ）は、２つ前のデータＤｎ−２の時に“１
０００ ”、１つ前のブタＤｎ−１の時に’１０００”
、データＤｎの時に” １００１”、次のデータＤｎ＋
１の時に“１０１０”、更に次のデータＤｎ＋２に’１
００１”、更に次のデータＤｎ＋３に１００１″に変化
すると仮定する。また時刻Ｔ２のラッチクロックＲＣＫ
の立上りでＩ）−ＦＦ３０〜３３は夫々シリアル／パラ
レル変換回路２３の出力端子０１〜○。
の出力状態を取り込むが、シリアル／パラレル変換回路
２３がその出力に時間ｔを必要とするため、１つ前のデ
ータＤｎ−１のＭＳＢ〜４８Ｂを取り込むことになり、
各ＦＦのＱ出力は夫々ｒｒ ＨｕＩＩ Ｌ ＩＩ 、
ＩＩ Ｌ ＩＩ 、 ＬＬ Ｌ ＩＩとなる。一方
、シリアル／パラレル変換回路２３からデータＤｎが出
力されると、Ｅ−ＯＲ３４〜３６の出力がｒｔＬ”、Ｅ
−ＯＲ３７の出力が”Ｈ” 、ＮＡＮＤ３９、Ｅ○Ｒ４
２の出力が共にｕ Ｈｎとなり、時間を後の時刻Ｔ３に
ＡＮＤ４０の出力は”Ｈ” 、ＡＮＤ４１の出力はｒｒ
Ｌ ｎとなる。またラッチクロックＲＣＫの立上りで
Ｄ−ＦＦ４４．４５は、ＡＮＤ４０．４１の各出力状態
を取り込み、そのＱ出力が共に“Ｌ ＩＩとなる。ここ
で、Ｄ−ＦＦ４４，４５の出力が共に“Ｌ”、ラッチイ
ネーブルＬＥが“Ｌ”なことから、ＮＡＮＤ４６とＡＮ
Ｄ４７の出力は夫々１１ ＨＩＩ ｉｔ Ｌ ＃＋と
なり、抵抗Ｒ４ｇを介して一定の電流がＯＰアンプ２６
に供給される。
２３がその出力に時間ｔを必要とするため、１つ前のデ
ータＤｎ−１のＭＳＢ〜４８Ｂを取り込むことになり、
各ＦＦのＱ出力は夫々ｒｒ ＨｕＩＩ Ｌ ＩＩ 、
ＩＩ Ｌ ＩＩ 、 ＬＬ Ｌ ＩＩとなる。一方
、シリアル／パラレル変換回路２３からデータＤｎが出
力されると、Ｅ−ＯＲ３４〜３６の出力がｒｔＬ”、Ｅ
−ＯＲ３７の出力が”Ｈ” 、ＮＡＮＤ３９、Ｅ○Ｒ４
２の出力が共にｕ Ｈｎとなり、時間を後の時刻Ｔ３に
ＡＮＤ４０の出力は”Ｈ” 、ＡＮＤ４１の出力はｒｒ
Ｌ ｎとなる。またラッチクロックＲＣＫの立上りで
Ｄ−ＦＦ４４．４５は、ＡＮＤ４０．４１の各出力状態
を取り込み、そのＱ出力が共に“Ｌ ＩＩとなる。ここ
で、Ｄ−ＦＦ４４，４５の出力が共に“Ｌ”、ラッチイ
ネーブルＬＥが“Ｌ”なことから、ＮＡＮＤ４６とＡＮ
Ｄ４７の出力は夫々１１ ＨＩＩ ｉｔ Ｌ ＃＋と
なり、抵抗Ｒ４ｇを介して一定の電流がＯＰアンプ２６
に供給される。
時刻Ｔ４になるとモード信号ＭＯＤＥが所定時間１１Ｈ
”となり、パラレル／シリアル変換回路２４はデータＤ
ｎを取り込む。パラレル／シリアル変換回路２４は、時
刻Ｔ５以降のシフトクロック５ＣＫ２の立ち下がりに基
づき、データＤｎを時間を後に順次ＭＳＢから出力する
。
”となり、パラレル／シリアル変換回路２４はデータＤ
ｎを取り込む。パラレル／シリアル変換回路２４は、時
刻Ｔ５以降のシフトクロック５ＣＫ２の立ち下がりに基
づき、データＤｎを時間を後に順次ＭＳＢから出力する
。
時刻ＴＧ以後、再びシフトクロック５ＣＫＩが１６回立
上り、シリアル／パラレル変換回路２３はシフトクロッ
ク５ＣＫＩの立上りに基づき、■ＮＶ２１を介したディ
ジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢまで
取り込む。時刻Ｔ７になるとラッチイネーブルＬＥが立
上り、ＤＡＣ２５は既に取り込んだデータＤｎ−１をＤ
／Ａ変換出力する。ここでＤＡＣ２５は変換データのＭ
５Ｂ−４８Ｂが前の変換データ（Ｄｎ−２）に対して変
化しないので、その出力にグリッチが発生ない。よって
、ＮＡＮＤ４６．ＡＮＤ４７の出力は、Ｄ−ＦＦ４４，
４５のＱ出力が共に“Ｌ ＩＩであるためラッチイネー
ブルＬＥが“Ｈ”に変化しても夫々ＩＩＨＩＩ 、
ＩＩＬ″′が保持され、相変わらず抵抗Ｒ４，を介して
一定の電流が○Ｐアンプ２６に供給されたままとなる。
上り、シリアル／パラレル変換回路２３はシフトクロッ
ク５ＣＫＩの立上りに基づき、■ＮＶ２１を介したディ
ジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢまで
取り込む。時刻Ｔ７になるとラッチイネーブルＬＥが立
上り、ＤＡＣ２５は既に取り込んだデータＤｎ−１をＤ
／Ａ変換出力する。ここでＤＡＣ２５は変換データのＭ
５Ｂ−４８Ｂが前の変換データ（Ｄｎ−２）に対して変
化しないので、その出力にグリッチが発生ない。よって
、ＮＡＮＤ４６．ＡＮＤ４７の出力は、Ｄ−ＦＦ４４，
４５のＱ出力が共に“Ｌ ＩＩであるためラッチイネー
ブルＬＥが“Ｈ”に変化しても夫々ＩＩＨＩＩ 、
ＩＩＬ″′が保持され、相変わらず抵抗Ｒ４，を介して
一定の電流が○Ｐアンプ２６に供給されたままとなる。
ＤＡＣ２５は、時刻Ｔ８以降のシフトクロック５ＣＫ２
の立ち下がりで、データＤｎを順次ＭＳＢから取り込む
。シリアル／パラレル変換回路２３に１６ビツトのデー
タＤｎ＋ｌが全て取り込まれ、時刻Ｔ９になるとクロッ
ク制御回路２２からラッチクロックＲＣＫが立上り、シ
リアル／パラレル変換回路２３は取り込んだデータを時
間を後の時刻Ｔ１．に１６ビツトパラレルのデータＤｎ
＋１に変換して出力する。時刻ＴｇのラッチクロックＲ
ＣＫの立上りでＤ−ＦＦ３０〜３３はシリアル／パラレ
ル変換回路２３の出力端子０１〜０４の各状態を取り込
み、各ＦＦのＱ出力は時間を後の時刻Ｔ□。に夫々“Ｈ
”“Ｌ”Ｌ”Ｈ”となる。また、シリアル／パラレル変
換回路２３からデータＤｎ＋１が出力されると、Ｅ−Ｏ
Ｒ３４，３５の出力が“Ｌ”Ｅ−ＯＲ３６，３７の出力
が“Ｈ”、ＮＡＮＤ３９、Ｅ−ＯＲ４２の出力が共にｓ
ｒ ＨＴ＋となり、ＡＮＤ４０の出力はｔｔＨ”、ＡＮ
Ｄ４１の出力は１１Ｌ”となる。またラッチクロックＲ
ＣＫの立上りでＤ−ＦＦ４４，４５は、ＡＮＤ４０．４
１の各出力状態を取り込み時間を後の時刻Ｔ１ｏに、そ
のＱ出力が夫々ｔｒＨ” ４１ Ｌ １１に変化する
。しかしながら、ラッチイネーブルＬＥがｔｔＬ”であ
るため、ＮＡＮＤ４６とＡＮＤ４７の出力（“Ｈ”ｉｔ
Ｌ ｎ ）は変化することなく、相変わらず抵抗Ｒ４
，を介して一定の電流が○Ｐアンプ２６に供給される。
の立ち下がりで、データＤｎを順次ＭＳＢから取り込む
。シリアル／パラレル変換回路２３に１６ビツトのデー
タＤｎ＋ｌが全て取り込まれ、時刻Ｔ９になるとクロッ
ク制御回路２２からラッチクロックＲＣＫが立上り、シ
リアル／パラレル変換回路２３は取り込んだデータを時
間を後の時刻Ｔ１．に１６ビツトパラレルのデータＤｎ
＋１に変換して出力する。時刻ＴｇのラッチクロックＲ
ＣＫの立上りでＤ−ＦＦ３０〜３３はシリアル／パラレ
ル変換回路２３の出力端子０１〜０４の各状態を取り込
み、各ＦＦのＱ出力は時間を後の時刻Ｔ□。に夫々“Ｈ
”“Ｌ”Ｌ”Ｈ”となる。また、シリアル／パラレル変
換回路２３からデータＤｎ＋１が出力されると、Ｅ−Ｏ
Ｒ３４，３５の出力が“Ｌ”Ｅ−ＯＲ３６，３７の出力
が“Ｈ”、ＮＡＮＤ３９、Ｅ−ＯＲ４２の出力が共にｓ
ｒ ＨＴ＋となり、ＡＮＤ４０の出力はｔｔＨ”、ＡＮ
Ｄ４１の出力は１１Ｌ”となる。またラッチクロックＲ
ＣＫの立上りでＤ−ＦＦ４４，４５は、ＡＮＤ４０．４
１の各出力状態を取り込み時間を後の時刻Ｔ１ｏに、そ
のＱ出力が夫々ｔｒＨ” ４１ Ｌ １１に変化する
。しかしながら、ラッチイネーブルＬＥがｔｔＬ”であ
るため、ＮＡＮＤ４６とＡＮＤ４７の出力（“Ｈ”ｉｔ
Ｌ ｎ ）は変化することなく、相変わらず抵抗Ｒ４
，を介して一定の電流が○Ｐアンプ２６に供給される。
時刻Ｔ□、になるとモード信号ＭＯＤＥが所定時間Ｉｔ
ＨＩＩとなり、パラレル／シリアル変換回路２４はデ
ータＤｎ＋１を取り込む。パラレル／シリアル変換回路
２４は、時刻Ｔ１２以降のシフトクロック５ＣＫ２の立
ち下がりに基づき、このブタＤｎ＋１を時間を後に順次
ＭＳＢから出力する。
ＨＩＩとなり、パラレル／シリアル変換回路２４はデ
ータＤｎ＋１を取り込む。パラレル／シリアル変換回路
２４は、時刻Ｔ１２以降のシフトクロック５ＣＫ２の立
ち下がりに基づき、このブタＤｎ＋１を時間を後に順次
ＭＳＢから出力する。
時刻Ｔ１３以後、再びシフトクロック５ＣＫＩが１６回
立上り、シリアル／パラレル変換回路２３はシフトクロ
ック５ＣＫＩの立上りに基づき、■ＮＶ２１を介したデ
ィジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢま
で取り込む。時刻Ｔ１４になるとラッチイネーブルＬＥ
が立上り、ＤＡＣ２５は既に取り込んだデータＤｎを変
換出力する。
立上り、シリアル／パラレル変換回路２３はシフトクロ
ック５ＣＫＩの立上りに基づき、■ＮＶ２１を介したデ
ィジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢま
で取り込む。時刻Ｔ１４になるとラッチイネーブルＬＥ
が立上り、ＤＡＣ２５は既に取り込んだデータＤｎを変
換出力する。
ここでＤＡＣ２５は変換データが“１０００”から”
１００１”に変化することで、その出力にはプラス方向
にグリッチが発生する。しかしながら、Ｄ−ＦＦ４４，
４５のＱ出力が夫々ＩＩ ＨＩＩ、“Ｌ ７＋となって
いるので、ラッチイネーブルＬＥがｉｔ ＨＩＩの間、
ＮＡＮＤ４６．ＡＮＤ４７の出力は共に１１Ｌ”となり
、抵抗Ｒ４５を介してＯＰアンプ２６に電流が供給され
なくなり、ＤＡＣ２５の出力電流に発生したグリッチが
打ち消される。ＤＡＣ２５は、時刻Ｔ□５以降のシフト
クロック５ＣＫ２の立ち下がりで、データＤｎ＋１を順
次ＭＳＢから取り込む。シリアル／パラレル変換回路２
３に１６ビツトのデータＤ ｎ ＋ ２が全て取り込ま
れ、時刻Ｔ、６になるとクロック制御回路２２からラッ
チクロックＲＣＫが立上り、シリアル／パラレル変換回
路２３は取り込んだデータを時間を後の時刻Ｔニアにコ
ー６ビッ１−パラレルのデータＤｎ＋２に変換して出力
する。時刻Ｔ、６のラッチクロックＲＣＫの立上りでＤ
−ＦＦ３０〜３３はシリアル／パラレル変換回路２３の
出力端子Ｏ３〜０４の各状態を取り込み、各ＦＦのＱ出
力は時間を後の時刻］゛□７に夫々ｔｒ Ｈ１１ｒｒ
Ｌ ＩＩ ＩＩ Ｈ１１ｉｔ丁７″となる。
１００１”に変化することで、その出力にはプラス方向
にグリッチが発生する。しかしながら、Ｄ−ＦＦ４４，
４５のＱ出力が夫々ＩＩ ＨＩＩ、“Ｌ ７＋となって
いるので、ラッチイネーブルＬＥがｉｔ ＨＩＩの間、
ＮＡＮＤ４６．ＡＮＤ４７の出力は共に１１Ｌ”となり
、抵抗Ｒ４５を介してＯＰアンプ２６に電流が供給され
なくなり、ＤＡＣ２５の出力電流に発生したグリッチが
打ち消される。ＤＡＣ２５は、時刻Ｔ□５以降のシフト
クロック５ＣＫ２の立ち下がりで、データＤｎ＋１を順
次ＭＳＢから取り込む。シリアル／パラレル変換回路２
３に１６ビツトのデータＤ ｎ ＋ ２が全て取り込ま
れ、時刻Ｔ、６になるとクロック制御回路２２からラッ
チクロックＲＣＫが立上り、シリアル／パラレル変換回
路２３は取り込んだデータを時間を後の時刻Ｔニアにコ
ー６ビッ１−パラレルのデータＤｎ＋２に変換して出力
する。時刻Ｔ、６のラッチクロックＲＣＫの立上りでＤ
−ＦＦ３０〜３３はシリアル／パラレル変換回路２３の
出力端子Ｏ３〜０４の各状態を取り込み、各ＦＦのＱ出
力は時間を後の時刻］゛□７に夫々ｔｒ Ｈ１１ｒｒ
Ｌ ＩＩ ＩＩ Ｈ１１ｉｔ丁７″となる。
また、シリアル／パラレル変換回路２３からデータＤｎ
＋２が出力されると、Ｅ−ＯＲ３４，３５の出力がＬＬ
Ｌ ＩＩ、Ｅ−ＯＲ３６，３７の出力が”Ｔ−（”
、ＮＡＮＤ３９の出力が”Ｈ” 、 Ｅ−ＯＲ４２の出
力がＬＬ Ｌ ＩＩとなり、時間を後の時刻Ｔ、７にＡ
ＮＤ４．０の出力は”Ｌ” 、ＡＮＤ４１の出力はＩＩ
ＨＩＩとなる。またＤ−ＦＦ４４．４．５は、ラッチ
クロックＲＣＫの立上りでＡＮＤ４０．４１の各出力状
態を取り込むものの、そのＱ出力は夫々ｕ ＨＩＴ 、
ＩＩ Ｌ ＩＩを保つ。しかしながら、ラッチイネ
ーブルＬＥがＬＬ Ｌ ＴＪであるため、ＮＡＮＤ４６
とＡＮＤ４７の出力（“ＨＩＩ 、 ＩＩ Ｌ ＩＩ
）は変化することなく、相変わらず抵抗Ｒ４５を介し
て一定の電流がｏＰアンプ２６に供給される。時刻Ｔ１
１１になるとモート信号ＭＯＤＥが所定時間ｉｉＨ”と
なり、パラレル／シリアル変換回路２４はデータＤ ｎ
＋２を取り込む。パラレル／シリアル変換回路２４は
、時刻Ｔ１ｇ以降のシフトクロック５ＣＫ２の立ち下が
りに基づき、このデータＤ ｎ ＋ １を時間を後に順
次ＭＳＢから出力する。
＋２が出力されると、Ｅ−ＯＲ３４，３５の出力がＬＬ
Ｌ ＩＩ、Ｅ−ＯＲ３６，３７の出力が”Ｔ−（”
、ＮＡＮＤ３９の出力が”Ｈ” 、 Ｅ−ＯＲ４２の出
力がＬＬ Ｌ ＩＩとなり、時間を後の時刻Ｔ、７にＡ
ＮＤ４．０の出力は”Ｌ” 、ＡＮＤ４１の出力はＩＩ
ＨＩＩとなる。またＤ−ＦＦ４４．４．５は、ラッチ
クロックＲＣＫの立上りでＡＮＤ４０．４１の各出力状
態を取り込むものの、そのＱ出力は夫々ｕ ＨＩＴ 、
ＩＩ Ｌ ＩＩを保つ。しかしながら、ラッチイネ
ーブルＬＥがＬＬ Ｌ ＴＪであるため、ＮＡＮＤ４６
とＡＮＤ４７の出力（“ＨＩＩ 、 ＩＩ Ｌ ＩＩ
）は変化することなく、相変わらず抵抗Ｒ４５を介し
て一定の電流がｏＰアンプ２６に供給される。時刻Ｔ１
１１になるとモート信号ＭＯＤＥが所定時間ｉｉＨ”と
なり、パラレル／シリアル変換回路２４はデータＤ ｎ
＋２を取り込む。パラレル／シリアル変換回路２４は
、時刻Ｔ１ｇ以降のシフトクロック５ＣＫ２の立ち下が
りに基づき、このデータＤ ｎ ＋ １を時間を後に順
次ＭＳＢから出力する。
時刻Ｔ２ｏ以後、再びシフトクロック５ＣＫＩが１６回
立上り、シリアル／パラレル変換回路２３はシフトクロ
ック５ＣＫＩの立上りに基づき、■ＮＶ２１を介したデ
ィジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢま
で取り込む。時刻Ｔ、。
立上り、シリアル／パラレル変換回路２３はシフトクロ
ック５ＣＫＩの立上りに基づき、■ＮＶ２１を介したデ
ィジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢま
で取り込む。時刻Ｔ、。
になるとラッチイネーブルＬＥが立上り、ＤＡＣ２５は
既に取り込んだデータＤｎ＋１を変換出力する。ここで
ＤＡＣ２５は変換データが” １０００″から“１００
１ ”に変化することで、その出力にはプラス方向にグ
リッチが発生する。しかしながら、Ｄ−ＦＦ４４，４．
５のＱ出力が夫々ｒｒ ＨＩＩＬＬ Ｌ ＴＪとなって
いるので、ラッチイネーブルＬＥが“ＨＩＩの間、ＮＡ
ＮＤ４６．ＡＮＤ４７の出力は共に“Ｌ ＩＩとなり、
抵抗Ｒ４５を介してＯＰアンプ２６に電流が供給されな
くなり、ＤＡＣ２５の出力電流に発生したグリッチが打
ち消される。
既に取り込んだデータＤｎ＋１を変換出力する。ここで
ＤＡＣ２５は変換データが” １０００″から“１００
１ ”に変化することで、その出力にはプラス方向にグ
リッチが発生する。しかしながら、Ｄ−ＦＦ４４，４．
５のＱ出力が夫々ｒｒ ＨＩＩＬＬ Ｌ ＴＪとなって
いるので、ラッチイネーブルＬＥが“ＨＩＩの間、ＮＡ
ＮＤ４６．ＡＮＤ４７の出力は共に“Ｌ ＩＩとなり、
抵抗Ｒ４５を介してＯＰアンプ２６に電流が供給されな
くなり、ＤＡＣ２５の出力電流に発生したグリッチが打
ち消される。
ＤＡＣ２５は、時刻Ｔ２□以降のシフトクロック５ＣＫ
２の立ち下がりで、データＤ ｎ ＋ ２を順次ＭＳＢ
から取り込む。一方、シリアル／パラレル変換回路２３
に１６ビツトのデータＤｎ＋３が全て取り込まれ、時刻
Ｔ２３になるとクロック制御回路２２からラッチクロッ
クＲＣＫが立上り、シリアル／パラレル変換回路２３は
取り込んだデータを時間を後の時刻Ｔ２４に１６ビツト
パラレルのデータＤｎ＋３に変換して出力する。時刻Ｔ
２３のラッチクロックＲＣＫの立上りでＤ−ＦＦ３０〜
３３はシリアル／パラレル変換回路２３の出力端子○〜
０４の各状態を取り込み、各ＦＦのＱ出力は時間を後の
時刻Ｔ２４に夫々ＬＬ ＨＩＩ ＩＩ Ｌ ＩＩ
ＬＬ Ｌ ＩＩＩＩ ＨＩＩとなる。また、シリアル／
パラレル変換回路２３からデータＤｎ＋３が出力される
と、Ｅ−ＯＲ３４〜３７の出力が全て”Ｌ” 、ＮＡＮ
Ｄ３９の出力がＩＩＨＩＩ 、 Ｅ−ＯＲ４２の出力が
ＩＩＨ”となり、時間を後の時刻Ｔ２４にＡＮＤ４０．
ＡＮＤ４１の出力は共に“Ｌ ＴＴとなる。またＤ−Ｆ
Ｆ４４．４５は、ラッチクロックＲＣＫの立上りでＡＮ
Ｄ４０．４１の各出力状態を取り込み、そのＱ出力は夫
々ｕ Ｌ ＩＩ 、 Ｌｒ ＨＩＩとなる。しかしな
がら、ラッチイネーブルＬＥがＩＩＬ”であるため、Ｎ
ＡＮＤ４６とＡＮＤ４７の出力（ＩＩ ＨＩＩ Ｉ
Ｉ Ｌ ＩＩ）は変化することなく、相変わらず抵抗Ｒ
４ｓを介して一定の電流がＯＰアンプ２６に供給される
。
２の立ち下がりで、データＤ ｎ ＋ ２を順次ＭＳＢ
から取り込む。一方、シリアル／パラレル変換回路２３
に１６ビツトのデータＤｎ＋３が全て取り込まれ、時刻
Ｔ２３になるとクロック制御回路２２からラッチクロッ
クＲＣＫが立上り、シリアル／パラレル変換回路２３は
取り込んだデータを時間を後の時刻Ｔ２４に１６ビツト
パラレルのデータＤｎ＋３に変換して出力する。時刻Ｔ
２３のラッチクロックＲＣＫの立上りでＤ−ＦＦ３０〜
３３はシリアル／パラレル変換回路２３の出力端子○〜
０４の各状態を取り込み、各ＦＦのＱ出力は時間を後の
時刻Ｔ２４に夫々ＬＬ ＨＩＩ ＩＩ Ｌ ＩＩ
ＬＬ Ｌ ＩＩＩＩ ＨＩＩとなる。また、シリアル／
パラレル変換回路２３からデータＤｎ＋３が出力される
と、Ｅ−ＯＲ３４〜３７の出力が全て”Ｌ” 、ＮＡＮ
Ｄ３９の出力がＩＩＨＩＩ 、 Ｅ−ＯＲ４２の出力が
ＩＩＨ”となり、時間を後の時刻Ｔ２４にＡＮＤ４０．
ＡＮＤ４１の出力は共に“Ｌ ＴＴとなる。またＤ−Ｆ
Ｆ４４．４５は、ラッチクロックＲＣＫの立上りでＡＮ
Ｄ４０．４１の各出力状態を取り込み、そのＱ出力は夫
々ｕ Ｌ ＩＩ 、 Ｌｒ ＨＩＩとなる。しかしな
がら、ラッチイネーブルＬＥがＩＩＬ”であるため、Ｎ
ＡＮＤ４６とＡＮＤ４７の出力（ＩＩ ＨＩＩ Ｉ
Ｉ Ｌ ＩＩ）は変化することなく、相変わらず抵抗Ｒ
４ｓを介して一定の電流がＯＰアンプ２６に供給される
。
時刻Ｔ２５になるとモード信号ＭＯＤＥが所定時間ＬＬ
ＨＩＩとなり、パラレル／シリアル変換回路２４はデ
ータＤｎ＋３を取り込む。パラレル／シリアル変換回路
２４は、時刻Ｔ２６以降のシフトクロック５ＣＫ２の立
ち下がりに基づき、このデータＤｎ＋３を時間を後に順
次ＭＳＢから出力する。
ＨＩＩとなり、パラレル／シリアル変換回路２４はデ
ータＤｎ＋３を取り込む。パラレル／シリアル変換回路
２４は、時刻Ｔ２６以降のシフトクロック５ＣＫ２の立
ち下がりに基づき、このデータＤｎ＋３を時間を後に順
次ＭＳＢから出力する。
時刻Ｔ２□以後、再びシフトクロック５ＣＫＩが１６回
立上り、シリアル／パラレル変換回路２３はシフトクロ
ックＳＣ：に１の立上りに基づき、■ＮＶ２１を介した
ディジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢ
まで取り込む。時刻Ｔ２８になるとラッチイネーブルＬ
Ｅが立上り、ＤＡＣ２５は既に取り込んだデータＤｎ＋
２を変換出力する。ＤＡＣ２５は変換データが“１０１
０”から“１００１ ”に変化することで、その出力に
はマイナス方向にグリッチが発生する。しかしながら、
Ｄ−ＦＦ４４，４５のＱ出力が夫々ｔａＬ”“ＨＩＩと
なっているので、ラッチイネーブルＬＥが“Ｈ”の間、
ＮＡＮＤ４６．ＡＮＤ４７の出力は共にｔｚ Ｈｔｔと
なり、抵抗Ｒ４５を介してＯＰアンプ２６に供給する電
流が増大し、ＤＡＣ２５の出力電流に発生したグリッチ
が打ち消される。
立上り、シリアル／パラレル変換回路２３はシフトクロ
ックＳＣ：に１の立上りに基づき、■ＮＶ２１を介した
ディジタルフィルタ２０の出力をＭＳＢから順次ＬＳＢ
まで取り込む。時刻Ｔ２８になるとラッチイネーブルＬ
Ｅが立上り、ＤＡＣ２５は既に取り込んだデータＤｎ＋
２を変換出力する。ＤＡＣ２５は変換データが“１０１
０”から“１００１ ”に変化することで、その出力に
はマイナス方向にグリッチが発生する。しかしながら、
Ｄ−ＦＦ４４，４５のＱ出力が夫々ｔａＬ”“ＨＩＩと
なっているので、ラッチイネーブルＬＥが“Ｈ”の間、
ＮＡＮＤ４６．ＡＮＤ４７の出力は共にｔｚ Ｈｔｔと
なり、抵抗Ｒ４５を介してＯＰアンプ２６に供給する電
流が増大し、ＤＡＣ２５の出力電流に発生したグリッチ
が打ち消される。
以下、上記同様の動作が続けられる。なお、ＭＳＢが変
化することなく２８Ｂが変化したときは、ＮＡＮＤ３９
の出力が“Ｌ”となるので、４８Ｂが変化してＥ−ＯＲ
３７が“Ｈ”となっても、ＡＮＤ４０．４１は何れも”
Ｌ”となり、デグリッチ動作が行なわれない。
化することなく２８Ｂが変化したときは、ＮＡＮＤ３９
の出力が“Ｌ”となるので、４８Ｂが変化してＥ−ＯＲ
３７が“Ｈ”となっても、ＡＮＤ４０．４１は何れも”
Ｌ”となり、デグリッチ動作が行なわれない。
次に本願出願人によって昭和６３年１０月２７日に出願
された「ディジタル／アナログ変換装置」に本発明デグ
リッチ回路を適用した例を第４図を参照しながら説明す
る。なお、第１図と同一の構成部分には同一の符号が符
されその詳細な説明が省略され、またディジタル／アナ
ログ変換装置の部分は上述した出願が参考とされる。
された「ディジタル／アナログ変換装置」に本発明デグ
リッチ回路を適用した例を第４図を参照しながら説明す
る。なお、第１図と同一の構成部分には同一の符号が符
されその詳細な説明が省略され、またディジタル／アナ
ログ変換装置の部分は上述した出願が参考とされる。
先ず、第４図のディジタル／アナログ変換装置を簡単に
説明すると、上位ビット用のＤＡＣ５８と、下位ビット
用兼上位ビット用のＤＡＣ５８の出力誤差補正用のＤＡ
Ｃ５９とを用いて、高精度、高ビット（２０ビツト）の
ディジタル／アナログ変換を達成するもので、上位ビッ
トデータに夫々対応して、ＤＡＣ５８の出力誤差及びＤ
ＡＣ５８゜５９の出力加算比の誤差を補正するための上
位ビット出力補正データと、下位ビットデータに夫々対
応してＤＡＣ５８，５９の出力加算比の誤差を補正する
ための下位ビット出力近似データを予め記憶させたＲＯ
Ｍ５４と、上位ビットデータ及び下位ビットデータに対
応して夫々読み出された各データを加算する論理加算回
路５６と、ＤＡＣ５８，５９の出力を所定の比で加算す
るアナログ加算回路（２７，６１）とから主に構成され
ている。
説明すると、上位ビット用のＤＡＣ５８と、下位ビット
用兼上位ビット用のＤＡＣ５８の出力誤差補正用のＤＡ
Ｃ５９とを用いて、高精度、高ビット（２０ビツト）の
ディジタル／アナログ変換を達成するもので、上位ビッ
トデータに夫々対応して、ＤＡＣ５８の出力誤差及びＤ
ＡＣ５８゜５９の出力加算比の誤差を補正するための上
位ビット出力補正データと、下位ビットデータに夫々対
応してＤＡＣ５８，５９の出力加算比の誤差を補正する
ための下位ビット出力近似データを予め記憶させたＲＯ
Ｍ５４と、上位ビットデータ及び下位ビットデータに対
応して夫々読み出された各データを加算する論理加算回
路５６と、ＤＡＣ５８，５９の出力を所定の比で加算す
るアナログ加算回路（２７，６１）とから主に構成され
ている。
これによれば、上位ビットのデータがＤＡＣ５８によっ
て変換されたアナログ出力には１６ビツトＤＡＣにおけ
る±１／２ＬＳＢの範囲内の出力誤差が含まれるが、こ
の出力誤差はＤＡＣ５９からのアナログ出力で補正され
る。
て変換されたアナログ出力には１６ビツトＤＡＣにおけ
る±１／２ＬＳＢの範囲内の出力誤差が含まれるが、こ
の出力誤差はＤＡＣ５９からのアナログ出力で補正され
る。
以下、その構成を更に詳細に説明する。
８倍オーバーサンプリングを行なうディジタルフィルタ
５０は、所定のクロックに基づき２０ビツトのシリアル
データをＩＮＶ２１を介してシリアル／パラレル変換回
路２３に出力する。シリアル／パラレル変換回路２３は
、クロック制御回路５０のシフトクロック５ＣＫＩの立
上りに基づき入力されたデータを順次取り込み、ラッチ
クロックＲ（、Ｋｌの立ち上がりに基づきパラレル変換
して出力する。シリアル／パラレル変換回路２３の出力
端子Ｏ□〜０よ、は、ラッチ回路５２の入力端子Ｐ□〜
Ｐ１４とＲＯＭ５４のアドレス端子Ａ２〜Ａ１、に接続
され、またＲＯＭ５４のアドレス端子Ａ１にはクロック
制御回路５１から出力される領域信号Ｓ１が供給される
。またクロック制御回路５１はシリアル／パラレル変換
回路２３が上位ビットデータを出力する時にその領域信
号Ｓ□をＩＩＬ″′、下位ビットデータを出力するとき
に“Ｈ”とする。よって、ＲＯＭ５４は、アドレス端子
Ａ□がパＬ″′の領域に上位ビット出力補正データが、
アドレス端子Ａ１が“Ｈ”の領域に下位ビット出力近似
データが記憶される。またラッチ回路５２の出力はパラ
レル／シリアル変換回路５３の入力端子■、〜１１４に
接続され、パラレル／シリアル変換回路５３の入力端子
Ｉ ＬＥ Ｉ Ｉ ＩＧは常にＩＩ Ｌ ＩＩとされる
。更にラッチ回路５２の出力のＭＳＢ〜４ＳＢはデグリ
ッチ回路部の入力であるＤ−ＦＦ３０〜３３のデータ端
子りに接続されている。またＤ−ＦＦ３０〜３３のクロ
ック端子ＧＫには後述されるラッチクロックＲＣＫ２が
供給される。以下デグリッチ回路部の詳細な構成は第１
図と同一であり、その説明を省略する。
５０は、所定のクロックに基づき２０ビツトのシリアル
データをＩＮＶ２１を介してシリアル／パラレル変換回
路２３に出力する。シリアル／パラレル変換回路２３は
、クロック制御回路５０のシフトクロック５ＣＫＩの立
上りに基づき入力されたデータを順次取り込み、ラッチ
クロックＲ（、Ｋｌの立ち上がりに基づきパラレル変換
して出力する。シリアル／パラレル変換回路２３の出力
端子Ｏ□〜０よ、は、ラッチ回路５２の入力端子Ｐ□〜
Ｐ１４とＲＯＭ５４のアドレス端子Ａ２〜Ａ１、に接続
され、またＲＯＭ５４のアドレス端子Ａ１にはクロック
制御回路５１から出力される領域信号Ｓ１が供給される
。またクロック制御回路５１はシリアル／パラレル変換
回路２３が上位ビットデータを出力する時にその領域信
号Ｓ□をＩＩＬ″′、下位ビットデータを出力するとき
に“Ｈ”とする。よって、ＲＯＭ５４は、アドレス端子
Ａ□がパＬ″′の領域に上位ビット出力補正データが、
アドレス端子Ａ１が“Ｈ”の領域に下位ビット出力近似
データが記憶される。またラッチ回路５２の出力はパラ
レル／シリアル変換回路５３の入力端子■、〜１１４に
接続され、パラレル／シリアル変換回路５３の入力端子
Ｉ ＬＥ Ｉ Ｉ ＩＧは常にＩＩ Ｌ ＩＩとされる
。更にラッチ回路５２の出力のＭＳＢ〜４ＳＢはデグリ
ッチ回路部の入力であるＤ−ＦＦ３０〜３３のデータ端
子りに接続されている。またＤ−ＦＦ３０〜３３のクロ
ック端子ＧＫには後述されるラッチクロックＲＣＫ２が
供給される。以下デグリッチ回路部の詳細な構成は第１
図と同一であり、その説明を省略する。
一方、ＲＯＭ５４の出力（８ビツト）は、ラッチ回路５
５の入力端子Ｐ□〜Ｐ、と論理演算回路５６の一方の入
力端子Ｂ□〜Ｂｌ、に接続され、ラッチ回路５５の出力
が論理演算回路５６の他方の入力端子Ａ１〜Ａ３に接続
される。またラッチ回路５２゜５５のクロック端子ＣＫ
にはクロック制御回路５１のラッチクロックＲＣＫ２が
供給される。論理演算回路５６の出力（９ビツト）はパ
ラレル／シリアル変換回路５７の入力端子■□〜Ｉ、に
接続され、シリアル／パラレル変換回路５７の入力端子
■、。〜Ｉ ［は常に“Ｌ”とされる。またパラレル／
シリアル変換回路５３．５７は、クロック制御回路５１
のモード信号ＭＯＤＥが“Ｈ”になると入力されたデー
タを取り込み、シフトクロック５ＣＫ２の立ち下がりに
基づきＤＡＣ５８，５９に順次ＭＳＢからシリアル出力
する。ＤＡＣ５８゜５９は、シフトクロック５ＣＫ２の
立ち下がりに基づき、パラレル／シリアル変換回路５３
．５７から出力されたシリアルデータを取り込み、ラッ
チイネーブルＬＥの立上りに基づき取り込んだデタをＤ
／Ａ変換して、夫々Ｉ／Ｖ変換回路２７゜６１に出力す
る。Ｉ／Ｖ変換回路６１は、○Ｐアンプ６０の出力と反
転入力端子間に抵抗Ｒ４３が接続されることで構成され
、その出力が抵抗Ｒ４４を介してＯＰアンプ２６の反転
入力端子に接続されている。以下、Ｉ／Ｖ変換回路２７
以降は第１図と同様に構成される。なお、上記抵抗Ｒ４
ｏ、Ｒ４３及びＲ４４は夫々１．８２にΩ、１０Ω及び
７５にΩとされ、ＤＡＣ５８，５９の出力を１ ： １
／７５００の比で加算するよう設定されている。よって
ＤＡＣ５９の出力に発生するグリッチは全体的に見れば
非常に低いレベルであるため無視できる。
５の入力端子Ｐ□〜Ｐ、と論理演算回路５６の一方の入
力端子Ｂ□〜Ｂｌ、に接続され、ラッチ回路５５の出力
が論理演算回路５６の他方の入力端子Ａ１〜Ａ３に接続
される。またラッチ回路５２゜５５のクロック端子ＣＫ
にはクロック制御回路５１のラッチクロックＲＣＫ２が
供給される。論理演算回路５６の出力（９ビツト）はパ
ラレル／シリアル変換回路５７の入力端子■□〜Ｉ、に
接続され、シリアル／パラレル変換回路５７の入力端子
■、。〜Ｉ ［は常に“Ｌ”とされる。またパラレル／
シリアル変換回路５３．５７は、クロック制御回路５１
のモード信号ＭＯＤＥが“Ｈ”になると入力されたデー
タを取り込み、シフトクロック５ＣＫ２の立ち下がりに
基づきＤＡＣ５８，５９に順次ＭＳＢからシリアル出力
する。ＤＡＣ５８゜５９は、シフトクロック５ＣＫ２の
立ち下がりに基づき、パラレル／シリアル変換回路５３
．５７から出力されたシリアルデータを取り込み、ラッ
チイネーブルＬＥの立上りに基づき取り込んだデタをＤ
／Ａ変換して、夫々Ｉ／Ｖ変換回路２７゜６１に出力す
る。Ｉ／Ｖ変換回路６１は、○Ｐアンプ６０の出力と反
転入力端子間に抵抗Ｒ４３が接続されることで構成され
、その出力が抵抗Ｒ４４を介してＯＰアンプ２６の反転
入力端子に接続されている。以下、Ｉ／Ｖ変換回路２７
以降は第１図と同様に構成される。なお、上記抵抗Ｒ４
ｏ、Ｒ４３及びＲ４４は夫々１．８２にΩ、１０Ω及び
７５にΩとされ、ＤＡＣ５８，５９の出力を１ ： １
／７５００の比で加算するよう設定されている。よって
ＤＡＣ５９の出力に発生するグリッチは全体的に見れば
非常に低いレベルであるため無視できる。
またＤＡＣ２６，６０は同一の温度特性を得る点から、
１６ビツｈＤＡｃが２ｃｈワンパーケージとされたもの
が望ましく、ここではフィリップス社製ＤＡＣ（ＴＤＡ
１５４１Ｓ１）が使用されている。
１６ビツｈＤＡｃが２ｃｈワンパーケージとされたもの
が望ましく、ここではフィリップス社製ＤＡＣ（ＴＤＡ
１５４１Ｓ１）が使用されている。
次に上記ＲＯＭ５４に書き込まれる上位ビット出力誤差
補正データと下位ビット出力近似データの求め方の一例
を説明する。
補正データと下位ビット出力近似データの求め方の一例
を説明する。
■ 上位ビット出力補正データ
パラレル／シリアル変換回路５７の入力端子■〜ＩＩＧ
を全てｒｒＬ”にした後、パラレル／シリアル変換回路
５３の各入力端子工□〜１１４を１つずつ順次ｔｔ Ｈ
＋＋にしく入力端子Ｉ １５ ＋ Ｉ ＩＧはＬＬ Ｌ
＋＋）、このときのＩ／Ｖ変換回路２７の出力を順次
高精度に測定する。この測定結果と対応する理論出力と
の差がＤＡＣ５８の各ビット毎の出力誤差となり、この
出力誤差を基に上位１４ビツト（ＭＳＢ〜１４８Ｂ）の
各入力データに対するＤＡＣ５８の出力誤差を求める。
を全てｒｒＬ”にした後、パラレル／シリアル変換回路
５３の各入力端子工□〜１１４を１つずつ順次ｔｔ Ｈ
＋＋にしく入力端子Ｉ １５ ＋ Ｉ ＩＧはＬＬ Ｌ
＋＋）、このときのＩ／Ｖ変換回路２７の出力を順次
高精度に測定する。この測定結果と対応する理論出力と
の差がＤＡＣ５８の各ビット毎の出力誤差となり、この
出力誤差を基に上位１４ビツト（ＭＳＢ〜１４８Ｂ）の
各入力データに対するＤＡＣ５８の出力誤差を求める。
このＤＡＣ５８の出力誤差をＤＡＣ，５９の出力により
補正を行うべく、ＤＡＣ５９に入力されるデータが上位
ビット出力補正データとなり、ｒｔ Ｌ Ｉ＋状態の領
域信号Ｓ、と２０ビツト入力データの上位１４ビツトに
よって指定されるＲＯＭ１６の各アドレスに書き込まれ
る。
補正を行うべく、ＤＡＣ５９に入力されるデータが上位
ビット出力補正データとなり、ｒｔ Ｌ Ｉ＋状態の領
域信号Ｓ、と２０ビツト入力データの上位１４ビツトに
よって指定されるＲＯＭ１６の各アドレスに書き込まれ
る。
■ 下位ビット出力近似データ
パラレル／シリアル変換回路５８の入カ端子工〜Ｉ ｌ
ｌ＋を全て“Ｌ Ｉ）にした後、パラレル／シリアル変
換回路５７の入力端子■、のみをｒｒ Ｈ＋＋にしたテ
ストデータ” １００００００００”に対するＤＡＣ５
９の出力に対応するＩ／Ｖ変換回路２７の出力ｖｂを高
精度に測定する。この時の出力ｖｂからＤＡＣ５９が、
理論出力Ｖａを出力するときの上位９ビツトの入力換算
データを求めると、テストデータ“１００００００００
” １．−Ｖａ／Ｖｂを掛けたデータに相当する。従っ
て、ＤＡＣ５９は各出力ステップの間隔が非常に均一な
ことがら、この入力換算データを２６で分割した各ブタ
が夫々下位６ビツト（１５８Ｂ−ＬＳＢ）の各入力デー
タに近似する下位ビット出力近似データとなり、７１Ｈ
”状態の領域信号Ｓ□と２０ビツト入カデータの下位６
ビツトによって指定されるＲＯＭ５４の各アドレスに書
き込まれる。なお、シリアル／パラレル変換回路２３が
入力する下位６ビツトのデータを１４ビツトにパラレル
変換する際に下位８ビツトの状態を確定しないため、Ｒ
ＯＭ５４には上位６ビツトのアドレスデータが同じ場合
、下位８ビツトのアドレスデータが異なっても同一下位
ビット出力近似データが出力されるように書き込まれて
いる。
ｌ＋を全て“Ｌ Ｉ）にした後、パラレル／シリアル変
換回路５７の入力端子■、のみをｒｒ Ｈ＋＋にしたテ
ストデータ” １００００００００”に対するＤＡＣ５
９の出力に対応するＩ／Ｖ変換回路２７の出力ｖｂを高
精度に測定する。この時の出力ｖｂからＤＡＣ５９が、
理論出力Ｖａを出力するときの上位９ビツトの入力換算
データを求めると、テストデータ“１００００００００
” １．−Ｖａ／Ｖｂを掛けたデータに相当する。従っ
て、ＤＡＣ５９は各出力ステップの間隔が非常に均一な
ことがら、この入力換算データを２６で分割した各ブタ
が夫々下位６ビツト（１５８Ｂ−ＬＳＢ）の各入力デー
タに近似する下位ビット出力近似データとなり、７１Ｈ
”状態の領域信号Ｓ□と２０ビツト入カデータの下位６
ビツトによって指定されるＲＯＭ５４の各アドレスに書
き込まれる。なお、シリアル／パラレル変換回路２３が
入力する下位６ビツトのデータを１４ビツトにパラレル
変換する際に下位８ビツトの状態を確定しないため、Ｒ
ＯＭ５４には上位６ビツトのアドレスデータが同じ場合
、下位８ビツトのアドレスデータが異なっても同一下位
ビット出力近似データが出力されるように書き込まれて
いる。
以上のようにして、上位ビット出力補正データ。
下位ビット出力近似データが求められ、ＲＯＭ５４の所
定のアドレスに各データが書き込まれると、ディジタル
／アナログ変換装置が実用状態となる。
定のアドレスに各データが書き込まれると、ディジタル
／アナログ変換装置が実用状態となる。
以下、上記回路構成の動作を第５図に示されるタイミン
グチャートを参照しながら説明する。
グチャートを参照しながら説明する。
時刻Ｔ１以降所定の周期でシフトクロック５ＣＫ１が立
上り、シリアル／パラレル変換回路２３はＩＮＶ２１を
介したディジタルフィルタ５０の出力をＭＳＢから順次
取り込む。上位１４ビツトのデータが取り込まれ、時刻
Ｔ２になるとラッチクロックＲＣＫＩが立上り、シリア
ル／パラレル変換回路２３は取り込んだデータを時間ｔ
１後に１４ビツトパラレルの上位ビットデータＤＮに変
換して出力する。なお、シリアル／パラレル変換回路２
３から出力される上位ビットのデータのＭＳＢ〜４ＳＢ
は、ＤＮ−４の時に“１０００ ”ＤＮ−２の時に１０
００”、ＤＮの時に１１１０−３５＝ ０１”、ＤＮ＋２の時に“１０１０”に変化すると仮定
する。上位ビットデータＤＮが出力されると、ＲＯＭ５
４は領域信号Ｓ□が１１Ｌ”なことから、データＤＮに
対応する上位ビット出力補正データＤｎを所定の読み出
し時間ｔ２後に出力する。
上り、シリアル／パラレル変換回路２３はＩＮＶ２１を
介したディジタルフィルタ５０の出力をＭＳＢから順次
取り込む。上位１４ビツトのデータが取り込まれ、時刻
Ｔ２になるとラッチクロックＲＣＫＩが立上り、シリア
ル／パラレル変換回路２３は取り込んだデータを時間ｔ
１後に１４ビツトパラレルの上位ビットデータＤＮに変
換して出力する。なお、シリアル／パラレル変換回路２
３から出力される上位ビットのデータのＭＳＢ〜４ＳＢ
は、ＤＮ−４の時に“１０００ ”ＤＮ−２の時に１０
００”、ＤＮの時に１１１０−３５＝ ０１”、ＤＮ＋２の時に“１０１０”に変化すると仮定
する。上位ビットデータＤＮが出力されると、ＲＯＭ５
４は領域信号Ｓ□が１１Ｌ”なことから、データＤＮに
対応する上位ビット出力補正データＤｎを所定の読み出
し時間ｔ２後に出力する。
時刻Ｔ３になるとラッチクロックＲＣＫ２が立上り、ラ
ッチ回路５２．５５は夫々上位ビットデータＤＮ、上位
ビット出力補正データＤｎを保持し、所定の時間ｔ３後
に出力する。またラッチクロックＲＣＫ２が立上ること
で、Ｄ−ＦＦ３０〜３３はラッチ回路５２の出力を取り
込むが、ラッチ回路５２がその出力に時間ｔ３を必要と
することから、１つ前の上位ビットデータＤＮ−２を取
り込むことになり、各ＦＦの出力は夫々ＩＬＨ”、Ｌ”
ｚｔＬ”、“Ｌ”となる。一方ラッチ回路５２から上位
ビットデータＤＮが出力されると、Ｅ−ＯＲ３４〜３６
の出力が（ＩＬ”、Ｅ−ＯＲ３７の出力が”Ｈ”、ＮＡ
ＮＤ３９．Ｅ−ＯＲ４２（７）出力が“Ｈ”となり、Ａ
ＮＤ４ ｏの出力は“Ｈ”、ＡＮＤ４１の出力はＩＩＬ
”となる。またラッチクロツクＲＣＫ２が出力されると
、Ｄ−ＦＦ４４，４５は、ＡＮＤ４０．４１の各出力状
態を取り込み。
ッチ回路５２．５５は夫々上位ビットデータＤＮ、上位
ビット出力補正データＤｎを保持し、所定の時間ｔ３後
に出力する。またラッチクロックＲＣＫ２が立上ること
で、Ｄ−ＦＦ３０〜３３はラッチ回路５２の出力を取り
込むが、ラッチ回路５２がその出力に時間ｔ３を必要と
することから、１つ前の上位ビットデータＤＮ−２を取
り込むことになり、各ＦＦの出力は夫々ＩＬＨ”、Ｌ”
ｚｔＬ”、“Ｌ”となる。一方ラッチ回路５２から上位
ビットデータＤＮが出力されると、Ｅ−ＯＲ３４〜３６
の出力が（ＩＬ”、Ｅ−ＯＲ３７の出力が”Ｈ”、ＮＡ
ＮＤ３９．Ｅ−ＯＲ４２（７）出力が“Ｈ”となり、Ａ
ＮＤ４ ｏの出力は“Ｈ”、ＡＮＤ４１の出力はＩＩＬ
”となる。またラッチクロツクＲＣＫ２が出力されると
、Ｄ−ＦＦ４４，４５は、ＡＮＤ４０．４１の各出力状
態を取り込み。
そのＱ出力が共にｔｒＬ”となる。ここで、Ｄ−ＦＦ４
４，４５の出力が共に“Ｌ”、ラッチイネーブルＬＥが
ＩＩＬ”なことから、ＮＡＮＤ４６とＡＮＤ４７の出力
は夫々“Ｈ” ＩＩ Ｌ ＩＩとなり、抵抗Ｒ４５を
介して一定の電流がｏＰアンプ２６に供給される。時刻
Ｔ４になるとラッチクロックＲＣＫ１が再び立上り、シ
リアル／パラレル変換回路２３は残る下位４ビツトのデ
ータを時間ｔ□後に１４ビツトパラレルの下位ビットデ
ータＤＮ＋１に変換して出力する。下位ビットデータＤ
Ｎ＋１が出力されると、ＲＯＭ５４は領域信号Ｓ１がＨ
ＩＩなことから、下位ビットデータＤＮ＋１に対応する
下位ビット出力近似データＤｎ＋１を所定の読み出し時
間ｔ２後に出力する。またＲＯＭ５４から下位ビット出
力近似データＤ ｎ ＋ １が出力されると、論理演算
回路５６は所定の演算時間ｔ４後に、演算結果、上位ビ
ット出力補正データＤｎ 十 下位ビット出力近似デー
タＤｎ＋１を出力する。時刻Ｔ５になるとモード信号Ｍ
ＯＤＥが所定時間ｒｔＨ”となり、パラレル／シリアル
変換回路５３．５７は夫々上位ビットデータＤＮ、上位
ビット出力補正データＤｎ 十 下位ビット出力近似
データＤｎ＋１を取り込む。パラレル／シリアル変換回
路５３．５７は時刻Ｔ６以降のシフトクロック５ＣＫ２
の立ち下がりに基づき、取り込んだデータを時間ｔ５後
に順次ＭＳＢから出力する。
４，４５の出力が共に“Ｌ”、ラッチイネーブルＬＥが
ＩＩＬ”なことから、ＮＡＮＤ４６とＡＮＤ４７の出力
は夫々“Ｈ” ＩＩ Ｌ ＩＩとなり、抵抗Ｒ４５を
介して一定の電流がｏＰアンプ２６に供給される。時刻
Ｔ４になるとラッチクロックＲＣＫ１が再び立上り、シ
リアル／パラレル変換回路２３は残る下位４ビツトのデ
ータを時間ｔ□後に１４ビツトパラレルの下位ビットデ
ータＤＮ＋１に変換して出力する。下位ビットデータＤ
Ｎ＋１が出力されると、ＲＯＭ５４は領域信号Ｓ１がＨ
ＩＩなことから、下位ビットデータＤＮ＋１に対応する
下位ビット出力近似データＤｎ＋１を所定の読み出し時
間ｔ２後に出力する。またＲＯＭ５４から下位ビット出
力近似データＤ ｎ ＋ １が出力されると、論理演算
回路５６は所定の演算時間ｔ４後に、演算結果、上位ビ
ット出力補正データＤｎ 十 下位ビット出力近似デー
タＤｎ＋１を出力する。時刻Ｔ５になるとモード信号Ｍ
ＯＤＥが所定時間ｒｔＨ”となり、パラレル／シリアル
変換回路５３．５７は夫々上位ビットデータＤＮ、上位
ビット出力補正データＤｎ 十 下位ビット出力近似
データＤｎ＋１を取り込む。パラレル／シリアル変換回
路５３．５７は時刻Ｔ６以降のシフトクロック５ＣＫ２
の立ち下がりに基づき、取り込んだデータを時間ｔ５後
に順次ＭＳＢから出力する。
時刻Ｔ７以降所定の周期でシフトクロック５ｃＫ１が立
上り、シリアル／パラレル変換回路２３は再度ＩＮＶ２
１を介したディジタルフィルタ５０の出力をＭＳＢから
順次取り込む。時刻Ｔ８になるとラッチイネーブルＬＥ
が立上り、ＤＡＣ５８，５９は既に取り込んだデータＤ
Ｎ−２，Ｄｎ−１＋Ｄｎ−２を夫々Ｄ／Ａ変換する。こ
こでＤＡＣ５８は前の変換データＤＮ−４に対して変換
データＤＮ−２のＭＳＢ〜４８Ｂが変化していないので
、その出力にはグリッチが発生しない。
上り、シリアル／パラレル変換回路２３は再度ＩＮＶ２
１を介したディジタルフィルタ５０の出力をＭＳＢから
順次取り込む。時刻Ｔ８になるとラッチイネーブルＬＥ
が立上り、ＤＡＣ５８，５９は既に取り込んだデータＤ
Ｎ−２，Ｄｎ−１＋Ｄｎ−２を夫々Ｄ／Ａ変換する。こ
こでＤＡＣ５８は前の変換データＤＮ−４に対して変換
データＤＮ−２のＭＳＢ〜４８Ｂが変化していないので
、その出力にはグリッチが発生しない。
よって、ＮＡＮＤ４６，４７の出力は、Ｄ−ＦＦ４．４
．４５のＱ出力が共にｒｒ Ｌ ＩＩであるため、ラッ
チイネーブルＬＥが“Ｈ”に変化しても夫々１１ＨＩＩ
、 ＩＩＬＩ＋が保持され、相変わらず抵抗Ｒ４５
を介して一定の電流がＯＰアンプ２６に供給される。Ｄ
ＡＣ５８，５９は時刻Ｔ９以降のシフトクロック５ＣＫ
２の立ち下がりで、夫々データＤＮ２、Ｄｎ−１＋ Ｄ
ｎ−２を順次ＭＳＢから取り込む。時刻Ｔ１ｏになると
ラッチクロックＲＣＫ１が立上り、シリアル／パラレル
変換回路２３は取り込んだデータを時間ｔ１後に１４ビ
ツトパラレルの上位ビットデータＤＮ＋２に変換して出
力する。上位ビットデータＤＮ＋２が出方されると、Ｒ
ＯＭ５４は領域信号Ｓ工がＬＬ Ｌ ＩＩなことがら、
データＤＮ＋２に対応する上位ビット出方補正データＤ
ｎ ＋ ２を所定の読み出し時間ｔ２後に出力する。
．４５のＱ出力が共にｒｒ Ｌ ＩＩであるため、ラッ
チイネーブルＬＥが“Ｈ”に変化しても夫々１１ＨＩＩ
、 ＩＩＬＩ＋が保持され、相変わらず抵抗Ｒ４５
を介して一定の電流がＯＰアンプ２６に供給される。Ｄ
ＡＣ５８，５９は時刻Ｔ９以降のシフトクロック５ＣＫ
２の立ち下がりで、夫々データＤＮ２、Ｄｎ−１＋ Ｄ
ｎ−２を順次ＭＳＢから取り込む。時刻Ｔ１ｏになると
ラッチクロックＲＣＫ１が立上り、シリアル／パラレル
変換回路２３は取り込んだデータを時間ｔ１後に１４ビ
ツトパラレルの上位ビットデータＤＮ＋２に変換して出
力する。上位ビットデータＤＮ＋２が出方されると、Ｒ
ＯＭ５４は領域信号Ｓ工がＬＬ Ｌ ＩＩなことがら、
データＤＮ＋２に対応する上位ビット出方補正データＤ
ｎ ＋ ２を所定の読み出し時間ｔ２後に出力する。
時刻Ｔ□１になるとラッチクロックＲＣＫ２が立上り、
ラッチ回路５２．５５は夫々上位ビットデータＤＮ＋２
、上位ビット出力補正データＤｎ＋２を保持し、所定の
時間ｔ３後に出力する。またラッチクロックＲＣＫ２が
立上ることで、Ｄ−ＦＦ３０〜３３はラッチ回路５２の
出力を取り込み、各ＦＦの出力は夫々ｒｒＨ” ＬＬ
Ｌ ＩＩＬＬ Ｌ ＩＩ、“ＨＩＩとなる。一方ラッ
チ回路５２から上位ビットデータＤＮ＋２が出力される
と、Ｅ○Ｒ３４，３５の出力がＬＬ Ｌ ＩＩ、Ｅ−Ｏ
Ｒ３６゜３７の出力が１１ ＨＩＩ、ＮＡＮＤ３９．Ｅ
−ＯＲ４２の出力が“Ｈ”となり、ＡＮＤ４０の出力は
ｉｉＨ”、ＡＮＤ４１の出力は１１ Ｌ ＩＩとなる。
ラッチ回路５２．５５は夫々上位ビットデータＤＮ＋２
、上位ビット出力補正データＤｎ＋２を保持し、所定の
時間ｔ３後に出力する。またラッチクロックＲＣＫ２が
立上ることで、Ｄ−ＦＦ３０〜３３はラッチ回路５２の
出力を取り込み、各ＦＦの出力は夫々ｒｒＨ” ＬＬ
Ｌ ＩＩＬＬ Ｌ ＩＩ、“ＨＩＩとなる。一方ラッ
チ回路５２から上位ビットデータＤＮ＋２が出力される
と、Ｅ○Ｒ３４，３５の出力がＬＬ Ｌ ＩＩ、Ｅ−Ｏ
Ｒ３６゜３７の出力が１１ ＨＩＩ、ＮＡＮＤ３９．Ｅ
−ＯＲ４２の出力が“Ｈ”となり、ＡＮＤ４０の出力は
ｉｉＨ”、ＡＮＤ４１の出力は１１ Ｌ ＩＩとなる。
またラッチクロックＲＣＫ２が出力されると、Ｄ−ＦＦ
４４，４５は、ＡＮＤ４．０．４１の各出力状態を取り
込み、時間ｔ３後にＱ出力が夫々ｒｒ ＨｕＬＬ Ｌ
ＩＩとなる。しかしながら、ラッチイネーブルＬＥが“
Ｌ”であるため、ＮＡＮＤ４６とＡＮＤ４７の出力（Ｉ
Ｉ ＨＩＩ 、 ｌｌ Ｌ ｌｌ ）は変化すること
なく、相変わらず抵抗Ｒ４Ｓを介して一定の電流がＯＰ
アンプ２６に供給される。時刻Ｔ１２になるとラッチク
ロックＲＣＫ１が再び立上り、シリアル／パラレル変換
回路２３は残る下位４ビツトのブタを時間ｔ１後に１４
ビツトパラレルの下位ビットデータＤＮ＋３に変換して
出力する。下位ピッ４〇− トデータＤＮ＋３が出力されると、ＲＯＭ５４は領域信
号Ｓ１がＩＩ ＨＩＩなことから、下位ビットブタＤＮ
＋３に対応する下位ビット出力近似ブタＤｎ＋３を所定
の読み出し時間ｔ２後に出力する。またＲＯＭ５４から
下位ビット出力近似ブタＤｎ＋３が出力されると、論理
演算回路５６は所定の演算時間ｔ４後に、演算結果、上
位ビット出力補正データＤｎ＋２ ＋ 下位ビット出
力近似データＤｎ＋３を出力する。時刻Ｔユ３になると
モード信号ＭＯＤＥが所定時間Ｎ ＨＩＩとなり、パラ
レル／シリアル変換回路５３．５７は夫々上位ビットデ
ータＤＮ＋２．上位ビット出力補正デタＤ ｎ ＋ ２
＋ 下位ビット出力近似データＤｎ＋３を取り込む
。パラレル／シリアル変換回路５３．５７は時刻Ｔ、４
以降のシフトクロック５ＣＫ２の立ち下がりに基づき、
取り込んだデータを時間ｔ、後に順次ＭＳＢから出力す
る。
４４，４５は、ＡＮＤ４．０．４１の各出力状態を取り
込み、時間ｔ３後にＱ出力が夫々ｒｒ ＨｕＬＬ Ｌ
ＩＩとなる。しかしながら、ラッチイネーブルＬＥが“
Ｌ”であるため、ＮＡＮＤ４６とＡＮＤ４７の出力（Ｉ
Ｉ ＨＩＩ 、 ｌｌ Ｌ ｌｌ ）は変化すること
なく、相変わらず抵抗Ｒ４Ｓを介して一定の電流がＯＰ
アンプ２６に供給される。時刻Ｔ１２になるとラッチク
ロックＲＣＫ１が再び立上り、シリアル／パラレル変換
回路２３は残る下位４ビツトのブタを時間ｔ１後に１４
ビツトパラレルの下位ビットデータＤＮ＋３に変換して
出力する。下位ピッ４〇− トデータＤＮ＋３が出力されると、ＲＯＭ５４は領域信
号Ｓ１がＩＩ ＨＩＩなことから、下位ビットブタＤＮ
＋３に対応する下位ビット出力近似ブタＤｎ＋３を所定
の読み出し時間ｔ２後に出力する。またＲＯＭ５４から
下位ビット出力近似ブタＤｎ＋３が出力されると、論理
演算回路５６は所定の演算時間ｔ４後に、演算結果、上
位ビット出力補正データＤｎ＋２ ＋ 下位ビット出
力近似データＤｎ＋３を出力する。時刻Ｔユ３になると
モード信号ＭＯＤＥが所定時間Ｎ ＨＩＩとなり、パラ
レル／シリアル変換回路５３．５７は夫々上位ビットデ
ータＤＮ＋２．上位ビット出力補正デタＤ ｎ ＋ ２
＋ 下位ビット出力近似データＤｎ＋３を取り込む
。パラレル／シリアル変換回路５３．５７は時刻Ｔ、４
以降のシフトクロック５ＣＫ２の立ち下がりに基づき、
取り込んだデータを時間ｔ、後に順次ＭＳＢから出力す
る。
時刻Ｔ、５以降所定の周期でシフトクロック５ＣＫ１が
立上り、シリアル／パラレル変換回路２３は再度ＩＮＶ
２］を介したディジタルフィルタ５０の出力をＭＳＢか
ら順次取り込む。時刻Ｔ□６になるとラッチイネーブル
ＬＥが立上り、ＤＡＣ５８，５９は既に取り込んだデー
タＤＮ、Ｄｎ＋Ｄｎ＋１を夫々Ｄ／Ａ変換する。ここで
ＤＡＣ５８は変換データＭＳＢ〜４ＳＢが” １０００
”から“１００１’″に変化するので、その出力には
プラス方向にグリッチが発生する。しかしながら、Ｄ−
ＦＦ４４．４５（７）Ｑ出力が夫）、 １１ ＨＩＴ
ＩＩ Ｌ ＩＩとなっているので、ラッチイネーブル
ＬＥがｕ Ｈ１１の間、ＮＡＮＤ４６．ＡＮＤ４７の出
力が共に１１Ｌ”になり、抵抗Ｒ４５を介してＯＰアン
プ２６に電流が供給されなくなり、ＤＡＣ５８の出力電
流に発生したグリッチが打ち消される。以下、上記同様
の動作が続けられる。
立上り、シリアル／パラレル変換回路２３は再度ＩＮＶ
２］を介したディジタルフィルタ５０の出力をＭＳＢか
ら順次取り込む。時刻Ｔ□６になるとラッチイネーブル
ＬＥが立上り、ＤＡＣ５８，５９は既に取り込んだデー
タＤＮ、Ｄｎ＋Ｄｎ＋１を夫々Ｄ／Ａ変換する。ここで
ＤＡＣ５８は変換データＭＳＢ〜４ＳＢが” １０００
”から“１００１’″に変化するので、その出力には
プラス方向にグリッチが発生する。しかしながら、Ｄ−
ＦＦ４４．４５（７）Ｑ出力が夫）、 １１ ＨＩＴ
ＩＩ Ｌ ＩＩとなっているので、ラッチイネーブル
ＬＥがｕ Ｈ１１の間、ＮＡＮＤ４６．ＡＮＤ４７の出
力が共に１１Ｌ”になり、抵抗Ｒ４５を介してＯＰアン
プ２６に電流が供給されなくなり、ＤＡＣ５８の出力電
流に発生したグリッチが打ち消される。以下、上記同様
の動作が続けられる。
なお、上記した実施例において、本発明デグリッチ回路
がシリアル入力のＤＡＣに適用した構成例で説明されて
いるが、勿論パラレル入力のＤＡＣにも適用できる。そ
の−例が第６図に示されている。なお、第１図と同一の
構成部分には同一の符号が符されその詳細な説明が省略
される。
がシリアル入力のＤＡＣに適用した構成例で説明されて
いるが、勿論パラレル入力のＤＡＣにも適用できる。そ
の−例が第６図に示されている。なお、第１図と同一の
構成部分には同一の符号が符されその詳細な説明が省略
される。
８倍オーバーサンプリングを行なうディジタルフィルタ
２０は、所定のクロックに基づき１６ビツトのシリアル
データをＩＮＶ２１を介してシリアル／パラレル変換回
路２３に出力する。シリアル／パラレル変換回路２３は
、クロック制御回路６２から出力されるシフトクロック
５ＣＫＩの立上りに基づき入力されたデータを順次取り
込み、ラッチクロックＲＣＫの立上りに基づきパラレル
変換して出力する。シリアル／パラレル変換回路２３の
出力端子０１〜０１６は夫々ラッチ回路６３の入力端子
Ｐ１〜Ｐ□６に接続され、ラッチ回路６３は、ラッチク
ロックＲＣ：に２の立上りに基づき入力されたデータを
取り込み、そのデータをＤＡＣ６４の入力端子ＭＳＢ−
ＬＳＢに出力する。ＤＡＣ６４は各入力端子に入力され
たデータを常にＤ／Ａ変換して、Ｉ／Ｖ変換回路２７に
出力する。
２０は、所定のクロックに基づき１６ビツトのシリアル
データをＩＮＶ２１を介してシリアル／パラレル変換回
路２３に出力する。シリアル／パラレル変換回路２３は
、クロック制御回路６２から出力されるシフトクロック
５ＣＫＩの立上りに基づき入力されたデータを順次取り
込み、ラッチクロックＲＣＫの立上りに基づきパラレル
変換して出力する。シリアル／パラレル変換回路２３の
出力端子０１〜０１６は夫々ラッチ回路６３の入力端子
Ｐ１〜Ｐ□６に接続され、ラッチ回路６３は、ラッチク
ロックＲＣ：に２の立上りに基づき入力されたデータを
取り込み、そのデータをＤＡＣ６４の入力端子ＭＳＢ−
ＬＳＢに出力する。ＤＡＣ６４は各入力端子に入力され
たデータを常にＤ／Ａ変換して、Ｉ／Ｖ変換回路２７に
出力する。
Ｉ／Ｖ変換器以降の構成は第１図と同一のためその説明
を省略する。一方、シリアル／パラレル変換回路２３の
出力端子０１〜０４は夫々デグリッチ回路部の入力であ
るＤ−ＦＦ３．Ｏ〜３３のデータ端子りに接続され、各
ＦＦのクロック端子ＧＫにはラッチクロックＲＣ：に１
が供給される。以下デグリッチ回路部は第１図同様に構
成され、相違点として、ＡＮＤ４０の出力とラッチクロ
ックＲＣＫ２がＮＡＮＤ４６に接続され、ＡＮＤ４１の
出力とラッチクロックＲＣＫ２がＡＮＤ４７に接続され
ている。この動作を簡単に説明すると、ラッチクロック
ＲＣＫＩの立上りに基づき、シリアル／パラレル変換回
路２３から新しいデータが出力されると、デグリッチ回
路部で前のデータとの比較により、デグリッチパルスの
必要性の有無、デグリッチパルスの極性が検出され、対
応してＡＮＤ４０．４１の出力状態が変化する。次にラ
ッチクロックＲＣＫ２が立上り、シリアル／パラレル変
換回路２３から出力されたデータを取り込み、そのデー
タをＤＡＣ６４に出力する。ＤＡＣ６４は、ラッチ回路
６３からデータが出力されると直ちにＤ／Ａ変換し、変
換データによってはその出力にグリッチが発生する。例
えば、ＤＡＣ６４の出力にプラス方向にグリッチが発生
すると仮定す−羽− る。この場合、ＡＮＤ４０．４１の出力が、夫々“Ｈ”
、“Ｌ”になっているので、ラッチクロックＲＣＫ２が
“ＨＩ＋の間、ＮＡＮＤ４６．ＡＮＤ４７の出力が夫々
“Ｈ” ｉｔＬ″′から“Ｌ ＩＩｒｒＬ”に変化し
、抵抗Ｒ４，を介してＯＰアンプ２６に電流が供給され
なくなり、ＤＡＣ６４の出力電流に発生したグリッチが
打ち消される。
を省略する。一方、シリアル／パラレル変換回路２３の
出力端子０１〜０４は夫々デグリッチ回路部の入力であ
るＤ−ＦＦ３．Ｏ〜３３のデータ端子りに接続され、各
ＦＦのクロック端子ＧＫにはラッチクロックＲＣ：に１
が供給される。以下デグリッチ回路部は第１図同様に構
成され、相違点として、ＡＮＤ４０の出力とラッチクロ
ックＲＣＫ２がＮＡＮＤ４６に接続され、ＡＮＤ４１の
出力とラッチクロックＲＣＫ２がＡＮＤ４７に接続され
ている。この動作を簡単に説明すると、ラッチクロック
ＲＣＫＩの立上りに基づき、シリアル／パラレル変換回
路２３から新しいデータが出力されると、デグリッチ回
路部で前のデータとの比較により、デグリッチパルスの
必要性の有無、デグリッチパルスの極性が検出され、対
応してＡＮＤ４０．４１の出力状態が変化する。次にラ
ッチクロックＲＣＫ２が立上り、シリアル／パラレル変
換回路２３から出力されたデータを取り込み、そのデー
タをＤＡＣ６４に出力する。ＤＡＣ６４は、ラッチ回路
６３からデータが出力されると直ちにＤ／Ａ変換し、変
換データによってはその出力にグリッチが発生する。例
えば、ＤＡＣ６４の出力にプラス方向にグリッチが発生
すると仮定す−羽− る。この場合、ＡＮＤ４０．４１の出力が、夫々“Ｈ”
、“Ｌ”になっているので、ラッチクロックＲＣＫ２が
“ＨＩ＋の間、ＮＡＮＤ４６．ＡＮＤ４７の出力が夫々
“Ｈ” ｉｔＬ″′から“Ｌ ＩＩｒｒＬ”に変化し
、抵抗Ｒ４，を介してＯＰアンプ２６に電流が供給され
なくなり、ＤＡＣ６４の出力電流に発生したグリッチが
打ち消される。
なお、本発明は上記実施例に限定されることなく、種々
の態様を取りえる。
の態様を取りえる。
例えば第１図において、デグリッチパルスは、ＤＡＣに
供給されるラッチイネーブルＬＥの幅と路間−なことか
ら、ラッチイネーブルＬＥのｉｔ Ｈ３１の時間によっ
てその幅が決定されているが、遅延回路等を用いること
によりその幅を調整可能にしたり、抵抗Ｒ４５を半固定
抵抗として調整可能にその振幅を調整可能にしたり、ま
た抵抗Ｒ４３，Ｒ４４を半固定抵抗としてプラス、マイ
ナス方向で夫々振幅を調整可能にすることもできる。
供給されるラッチイネーブルＬＥの幅と路間−なことか
ら、ラッチイネーブルＬＥのｉｔ Ｈ３１の時間によっ
てその幅が決定されているが、遅延回路等を用いること
によりその幅を調整可能にしたり、抵抗Ｒ４５を半固定
抵抗として調整可能にその振幅を調整可能にしたり、ま
た抵抗Ｒ４３，Ｒ４４を半固定抵抗としてプラス、マイ
ナス方向で夫々振幅を調整可能にすることもできる。
またコンデンサＣ１３によってＤＣオフセットの除去を
行なっているが、これに限定されることなく、例えばＤ
Ｃサーボ回路を設けることでＤＣオフセットの除去を行
なうこともできる。
行なっているが、これに限定されることなく、例えばＤ
Ｃサーボ回路を設けることでＤＣオフセットの除去を行
なうこともできる。
［発明の効果］
本発明のデグリッチ回路は上記のように構成されている
ので、従来例（１）示されるデグリッチ回路のように、
出力信号へアナログスイッチ８によるスイッチングノイ
ズの混入、またコンデンサＣ１による音質の劣化等の問
題点がなく、従来例（２）に示されるデグリッチ回路の
ように、パラレル入力のＤＡＣにその構成が限定される
ことなく、ＤＡＣの出力に発生したグリッチを抑制する
ことができる。
ので、従来例（１）示されるデグリッチ回路のように、
出力信号へアナログスイッチ８によるスイッチングノイ
ズの混入、またコンデンサＣ１による音質の劣化等の問
題点がなく、従来例（２）に示されるデグリッチ回路の
ように、パラレル入力のＤＡＣにその構成が限定される
ことなく、ＤＡＣの出力に発生したグリッチを抑制する
ことができる。
第１図は本発明によるデグリッチ回路をシリアル入力の
ＤＡＣに適用した一実施例を示すブロック図、第２図（
ａ）、（ｂ）は第１図の動作説明に供するタイミングチ
ャート、第３図は第１図において使用されるＤＡＣの入
力データの変化に対応して出力されるグリッチの発生状
態を表す図、第４図は本発明によるデグリッチ回路を上
位ビット用ＤＡＣと下位ビット用兼上位ビット用ＤＡＣ
の出力誤差補正用のＤＡＣから構成されたディジタル／
アナログ変換装置に適用した一実施例を示すブロック図
、第５図は第４図の動作説明に供するタイミングチャー
ト、第６図は本発明によるデグリッチ回路をパラレル入
力のＤＡＣに適用した一実施例を示すブロック図、第７
図、第８図は従来のデグリッチ回路を示すブロック図で
ある。 符号の説明 ２２．５１．６２・・・クロック制御回路 ２３・シリ
アル／パラレル変換回路 ２４，５３．５７・パラレル
／シリアル変換回路 ２５．５８，５９．６４−ＤＡＣ
２７，６０−Ｉ／Ｖ変換回路３０〜３３，４．４．４５
・・Ｄ−ＦＦ３４〜３７．４２・Ｅ−ＯＲ３８，４３−
ＩＮＶ ３９゜４６・・・ＮＡＮＤ ４０，４１．
４７・・・ＡＮＤ ５４・・・ＲＯＭ ５２，５５
．６３・・・ラッチ回路手糸売ネ甫正書 （自発） 平成２年２月６日 １゜ 事件の表示 昭和６３年 特許願 第２８２８４５号 ２゜ 発明の名称 デグリッチ回路 ３゜ 補正をする者 事件との関係
ＤＡＣに適用した一実施例を示すブロック図、第２図（
ａ）、（ｂ）は第１図の動作説明に供するタイミングチ
ャート、第３図は第１図において使用されるＤＡＣの入
力データの変化に対応して出力されるグリッチの発生状
態を表す図、第４図は本発明によるデグリッチ回路を上
位ビット用ＤＡＣと下位ビット用兼上位ビット用ＤＡＣ
の出力誤差補正用のＤＡＣから構成されたディジタル／
アナログ変換装置に適用した一実施例を示すブロック図
、第５図は第４図の動作説明に供するタイミングチャー
ト、第６図は本発明によるデグリッチ回路をパラレル入
力のＤＡＣに適用した一実施例を示すブロック図、第７
図、第８図は従来のデグリッチ回路を示すブロック図で
ある。 符号の説明 ２２．５１．６２・・・クロック制御回路 ２３・シリ
アル／パラレル変換回路 ２４，５３．５７・パラレル
／シリアル変換回路 ２５．５８，５９．６４−ＤＡＣ
２７，６０−Ｉ／Ｖ変換回路３０〜３３，４．４．４５
・・Ｄ−ＦＦ３４〜３７．４２・Ｅ−ＯＲ３８，４３−
ＩＮＶ ３９゜４６・・・ＮＡＮＤ ４０，４１．
４７・・・ＡＮＤ ５４・・・ＲＯＭ ５２，５５
．６３・・・ラッチ回路手糸売ネ甫正書 （自発） 平成２年２月６日 １゜ 事件の表示 昭和６３年 特許願 第２８２８４５号 ２゜ 発明の名称 デグリッチ回路 ３゜ 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 ディジタル／アナログ変換器の出力に発生するグリッチ
を抑止するためのデグリッチ回路であり、該デグリッチ
回路は、前記ディジタル／アナログ変換器に入力される
前記ディジタルデータの前記グリッチが発生する状態変
化を検出する検出回路と、 前記検出回路の出力に基づき、前記グリッチを抑止する
デグリッチパルスを出力する生成回路と、前記デグリッ
チパルスを前記ディジタル／アナログ変換器による前記
ディジタルデータの変換出力に加算する加算回路とから
なることを特徴とするデグリッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282845A JPH02128522A (ja) | 1988-11-09 | 1988-11-09 | デグリッチ回路 |
| US07/433,504 US5034744A (en) | 1988-11-09 | 1989-11-08 | Deglitching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282845A JPH02128522A (ja) | 1988-11-09 | 1988-11-09 | デグリッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128522A true JPH02128522A (ja) | 1990-05-16 |
Family
ID=17657819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282845A Pending JPH02128522A (ja) | 1988-11-09 | 1988-11-09 | デグリッチ回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JPH02128522A (ja) |
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