KR100426246B1 - 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치 및방법 - Google Patents

교환기에서의 하이웨이 변환에 따른 글리치 제거 장치 및방법 Download PDF

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Abstract

본 발명은 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치 및 방법에 관한 것으로, 특히 PBX의 국간 신호 보드에 적용되는 하이웨이 변환에 따라 발생하는 글리치를 제거하고 비트 손실을 보상하여 하이웨이를 안정되게 변환할 수 있는 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치 및 방법에 관한 것이다.
종래의 변환 모듈에서 RAM을 통해 2M 하이웨이의 데이터를 4M 하이웨이의 데이터로 변환할 때 주클럭에 따라 2M 하이웨이의 데이터를 RAM에 기록하여 부클럭에 따라 RAM으로부터 4M 하이웨이의 데이터를 판독하는 과정에서 주클럭과 부클럭이 동기화되지 않으면 데이터에 글리치가 발생하여 하이웨이를 통해 전송되는 데이터의 비트 손실 및 왜곡이 발생하는 문제점이 있다.
본 발명은 하이웨이 변환시 잡음이나 불완전한 전압에 기인하여 부클럭이 손상되어도 글리치 제거 장치에 의해 주클럭에 부클럭이 정확히 동기화됨으로써 변환 모듈에서 하이웨이 변환을 하기 위한 메모리 억세스에는 영향을 미치지 못하므로 하이웨이를 통해 전송되는 데이터의 왜곡 및 비트 손실이 발생되지 않는 장점이 있다.

Description

교환기에서의 하이웨이 변환에 따른 글리치 제거 장치 및 방법{A Glitch Exclusion Device according to A Highway Conversion in A Switching System and Method thereof}
본 발명은 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치 및 방법에 관한 것으로, 특히 PBX의 국간 신호 보드에 적용되는 하이웨이 변환에 따라 발생하는 글리치(Glitch)를 제거하고 비트 손실을 보상하여 하이웨이를 안정되게 변환할 수 있는 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치 및 방법에 관한 것이다.
일반적인 2M 하이웨이(Highway)는 사설 교환기(Private Branch Exchange, 이하, 'PBX'라 함) 시스템에서 음성 데이터(Voice Data)를 64Kbps로 부호화하고 해당 부호화한 음성 데이터 32개를 TDM(Time Division Multiplying) 방식으로 다중화하여 생성되는 2.048Mbps의 직렬 데이터(Serial Data)를 전송하는 전송로이다. 그리고, 2개의 2M 하이웨이를 통해 전송되는 데이터를 TDM 방식으로 다중화되는 경우에 4.096Mbps의 직렬 데이터 형태가 되는데, 이와 같은 4.096Mbps의 직렬 데이터는 4M 하이웨이를 통해 전송된다.
상술한 PBX 시스템의 MFC 보드(Multi-Frequency Circuit Board)에서 16채널인 2M 하이웨이의 데이터를 32 채널인 4M 하이웨이의 데이터로 전송할 수 있도록 변환하는 변환 모듈은, 도 1 에 도시된 바와 같이, 직/병렬 변환부(11)와, 디멀티플렉서(Demultiplexer)(12)와, RAM(13)과, 멀티플렉서(multiplexer)(14)와, 병/직렬 변환부(15)로 이루어져 있다.
직/병렬 변환부(11)는 2Mbps 하이웨이를 통해 입력되는 직렬 데이터를 입력받아 병렬 데이터로 변환하여 디멀티플렉서(12)에 출력하고, 디멀티플렉서(12)는 직/병렬 변환부(11)에 의해 변환된 병렬 데이터를 입력받아 역다중화시켜 RAM(13)의 제 1 메모리(16)와 제 2 메모리(17)에 교대로 출력한다.
RAM(13)은 제 1 메모리(16)와 제 2 메모리(17)로 이루어지는데, 디멀티플렉서(12)로부터 교대로 출력하는 데이터는 제 1 메모리(16)와 제 2 메모리(17)에 번갈아가며 입력받아 기록되고, 제 1 메모리(16)와 제 2 메모리(17)에 기록된 데이터는 교대로 판독되어 멀티플렉서(14)에 출력된다. 또한, 멀티플렉서(14)는 RAM(13)의 제 1 메모리(16)와 제 2 메모리(17)로부터 교대로 출력되는 해당 데이터를 다중화시켜 병/직렬 변환부(15)에 출력하며, 병/직렬 변환부(15)는 해당 멀티플렉서(14)로부터 출력되는 병렬 데이터를 직렬 데이터로 변환하여 4M 하이웨이에 출력한다.
상술한 바와 같이 구성을 가지는 변환 모듈(18)에서의 동작은 다음과 같다.
2M 하이웨이로부터 인가되는 데이터와, 클럭 신호 입력선으로부터 인가되는 2M 클럭인 주클럭과 4M 클럭인 부클럭이 변환 모듈(18)의 직/병렬 변환부(11)에 입력되는데, 해당 데이터는 직렬 데이터이고, 주클럭은 2M인 메인 CPU 클럭이고, 부클럭은 4M인 외부 입력 클럭이고, 주클럭 및 부클럭은 RAM(13)의 제 1 및 제 2 메모리(16),(17)에 데이터를 기록하거나 해당 제 1 및 제 2 메모리(16),(17)의 데이터를 판독할 수 있도록 제어하기 위한 기록 제어부(도시않됨)와 판독 제어부(도시않됨)에 입력되며, 해당 기록 제어부는 2M 주클럭에 동기되어 제 1 및 제 2 메모리(16),(17)의 데이터 기록 동작을 제어하고, 해당 판독 제어부는 4M 부클럭에 의해 동기되어 제 1 및 제 2 메모리(16),(17)의 데이터 출력 동작을 제어한다. 데이터를 입력받은 변환 모듈(18)의 해당 직/병렬 변환부(11)에서는 주클럭 및 부클럭에 따라 해당 직렬 데이터를 병렬 데이터로 변환하여 디멀티플렉서(12)에 출력하고, 직/병렬 변환부(11)로부터 병렬 데이터를 입력받은 디멀티플렉서(12)에서는 해당 데이터를 역다중화시켜 RAM(13)의 제 1 및 제 2 메모리(16),(17)에 교대로 기록(Write)되도록 출력한다.
즉, 디멀티플렉서(12)로부터 입력된 해당 데이터를 기록 제어부가 2M 주클럭에 따라 RAM(13)의 제 1 메모리(16)에 기록하는 경우, 그와 동시에 제 2 메모리(17)에 기록된 데이터를 판독 제어부가 4M 부클럭에 따라 판독하여 멀티플렉서(14)에 출력한다.
반대로 2M 하이웨이의 데이터가 디멀티플렉서(12)로부터 RAM(13)의 제 2 메모리(17)에 입력되어 주클럭에 의해 기록되는 경우에는, 그와 동시에 제 1메모리(16)의 데이터가 판독되어 멀티플렉서(14)에 출력된다.
RAM(13)에서의 기록 및 판독 과정을 도 2 를 참조하여 상세히 설명하면 다음과 같다.
제 1 메모리(16)에 2M 하이웨이의 데이터가 입력되어 기록되는 동안 제 2 메모리(17)가 자체에 기록된 데이터를 멀티플렉서(14)에 출력하는 경우, 기록 제어부가 2M 주클럭에 동기되어 제 1 메모리(16)의 데이터 기록 동작을 제어하고, 판독 제어부가 4M 부클럭에 동기되어 제 2 메모리(17)의 데이터 출력 동작을 제어한다.
이와 같이 제 1 메모리(16)에 2M 하이웨이의 데이터를 기록되는 경우는 기록 제어부가 2M 주클럭에 동기되어 기록 제어하는데 데이터 기록 과정을 도 2에 의거하여 설명한다.
즉, 주클럭이 2M 아이들 상태, 즉, 상태 S0에서 리셋이 0에서 1로 변화할 때, 상태 S1로 천이되는데, 상태 S1은 2M 클럭인 주클럭이 라이징(rising) 상태를 나타낸다. 상태 S1에서 기록부에서 생성된 기록 클럭의 상태가 라이트 인에이블(Write Enable, 이하, 'WR_EN'이라 함)이 0이면(즉, 대기 상태이면), 상태 S1을 계속 유지하고, WR_EN이 1이면(즉, WR_EN이 기록상태이면), 다음 단계인 상태 S2로 넘어간다. 상태 S2는 주클럭이 하이(high)인 부분을 나타내고, 상태 S3는 클럭의 폴링(Falling) 상태을 나타낸다. 이때, 상태 S2 및 상태 S3에서 2M 하이웨이의 데이터를 RAM(13)의 제 1 메모리(16)에 저장한다. 그리고, 상태 S2와 상태 S3에서 제 1 메모리(16)에 데이터 기록이 완료되면(즉, 데이터 기록 신호의 상태가WR_EN=1 에서 WR_EN=0으로 천이되면), 다시 상태 S1으로 되돌아 간다. 상술한 과정은 주클럭의 한 주기 동안 기록되는 과정이다.
한편, 제 2 메모리(17)의 데이터를 4M 하이웨이 데이터로서 출력하는 경우는 판독 제어부가 4M 부클럭에 동기되어 판독 제어하는데 데이터 판독 과정을 도 2에 의거하여 설명한다.
즉, 4M 클럭인 부클럭의 아이들 상태(상태 ST0)에서 리셋이 0에서 1로 변화하면, 상태 ST1으로 천이하고, 리셋이 계속 0이면 상태 ST0을 유지한다. 그리고, 상태 ST1은 부클럭의 라이징 상태를 나타낸다. 상태 ST1에서는 판독부에서 발생된 판독 클럭의 리드 인에이블(Read Enable, 이하, 'RD_EN'이라 함)이 대기 상태를 나타내는 1이면 상태 ST1을 계속 유지하고, RD_EN이 판독 상태를 나타내는 0이면 판독 단계인 상태 ST2로 넘어간다. 상태 ST2와 상태 ST3 동안 제 2 메모리(17)에 기록된 데이터를 4M 데이터로 판독한다. 해당 데이터를 판독하고 나면, 다음 클럭 이벤트인 상태 ST4로 천이되고, 이때 판독 클럭의 RD_EN은 1인 상태로 된다. 상태 ST1에서 상태 ST4까지 오는 과정은 부클럭의 한 주기이고, RAM(13)의 제 1 메모리(16)에 주클럭의 한 주기는 제 2 메모리(17)에서는 부클럭의 두 주기와 일치한다.
이때, 주클럭과 부클럭이 동기화되어야지만 글리치가 발생하지 않으며, 만약 주클럭과 부클럭이 동기되지 않으면 글리치가 발생하여 RAM(13)을 통해 전달되는 해당 데이터의 비트(bit) 손실이 발생한다.
한편, 해당 제 2 메모리(17)에 2M 하이웨이의 데이터가 기록되는 과정은 상술한 제 1 메모리(16)에 2M 하이웨이의 데이터가 기록되는 과정과 동일하고, 제 1 메모리(16)의 데이터가 4M 하이웨이의 데이터로 판독되어 출력되는 과정은 상술한 제 2 메모리(17)의 데이터가 4M 하이웨이의 데이터로 판독되어 출력되는 과정과 동일하다.
RAM(13)으로부터 4M 하이웨이의 데이터를 입력받은 멀티플렉서(14)에서는 해당 데이터를 다중화시켜 병/직렬 변환부(15)에 출력한다. 병/직렬 변환부(15)에서 출력되는 해당 데이터는 직/병렬 변환부(11)에서 병렬로 변환되었던 데이터로써 4M 하이웨이를 통하여 전달하기 위해서는 직렬 데이터로 변환해야 하므로 병/직렬 변환부(15)에서는 멀티플렉서(14)로부터 출력되는 병렬 데이터를 직렬 데이터로 변환하여 4M 하이웨이에 출력한다.
상술한 바와 같이, 종래의 변환 모듈에서 RAM을 통해 2M 하이웨이의 데이터를 4M 하이웨이의 데이터로 변환할 때, 주클럭에 따라 2M 하이웨이의 데이터를 RAM에 기록하여 부클럭에 따라 RAM으로부터 4M 하이웨이의 데이터를 판독하는 과정에서 주클럭과 부클럭이 동기화되지 않으면 데이터에 글리치가 발생하여 하이웨이를 통해 전송되는 데이터의 비트 손실 및 왜곡이 발생하는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 하이웨이 변환시 부클럭을 주클럭에 정확히 동기화시킴으로써 변환 모듈을 통해 2M하이웨이의 데이터를 4M 하이웨이의 데이터로 변환하는 경우에 발생되는 글리치를 배제하여 하이웨이를 통해 전송되는 데이터의 왜곡 및 비트 손실을 방지하는데 있다.
도 1 은 종래 기술에 따른 변환 모듈에서의 하이웨이 변환시 데이터의 흐름을 나타내는 구성 블럭도이다.
도 2 는 종래 기술에 따른 변환 모듈 내의 입력되는 RAM 동작 상태를 설명하기 위한 2M 주클럭 및 4M 부클럭을 나타내는 타이밍도이다.
도 3 는 본 발명의 바람직한 실시예에 따른 글리치 제거 장치 및 변환 모듈을 나타내는 구성 블럭도이다.
도 4 은 도 3 에 나타낸 글리치 제거 장치의 구성을 나타내는 구성 블럭도이다.
* 도명의 주요 부분에 대한 부호의 설명 *
11 : 직/병렬 변환부 12 : 디멀티플렉서(Demultiplexer)
13 : RAM 14 : 멀티플렉서(Multiplexer)
15 : 병/직렬 변환부 16 : 제 1 메모리
17 : 제 2 메모리 18 : 변환 모듈
30 : 글리치 제거 장치 41-1 ~ 41-N : 신호 지연/동기화부
42 : 상태 결정부 43 : 상태 발생부
상술한 목적을 달성하기 위한 본 발명의 특징은, 주클럭 및 부클럭에 동기하여 하이웨이 변환 모듈에 의해 제1 하이웨이의 데이터를 제2 하이웨이의 데이터로 변환하는 경우에 상기 주클럭 및 부클럭의 동기화 불량에 기인하여 상기 하이웨이 변환 모듈에서 발생되는 글리치(Glitch)를 제거하기 위한 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치에 있어서, 부클럭을 주클럭에 대하여 소정 시간만큼 지연시킨 지연 클럭을 생성하여 전달하고, 상기 지연 클럭의 지연 시간값을 전달하는 다수 개의 신호 지연/동기화부와; 상기 신호 지연/동기화부에서 각각 출력되는 지연 시간값을 입력받아 상기 각 신호 지연/동기화부의 지연 시간 기준값과 비교하여, 상태 제어 신호를 발생하는 상태 결정부와; 상기 상태 결정부로부터 입력되는 상태 제어 신호를 받아 상기 신호 지연/동기화부로부터의 지연 클럭을 주클럭에 동기시켜 상기 하이웨이 변환 모듈에 부클럭으로서 인가하는 상태 발생부를 구비하는데 있다.
한편, 본 발명의 또 다른 특징은, 주클럭 및 부클럭에 동기하여 하이웨이 변환 모듈에 의해 제1 하이웨이의 데이터를 제2 하이웨이의 데이터로 변환하는 경우에 상기 주클럭 및 부클럭의 동기화 불량에 기인하여 상기 하이웨이 변환 모듈에서 발생되는 글리치(Glitch)를 제거하기 위한 교환기에서의 하이웨이 변환에 따른 글리치 제거 방법에 있어서, 주클럭 및 부클럭을 입력받아 부클럭을 주클럭에 대하여 소정 지연 시간만큼 지연시킨 지연 클럭을 생성함과 동시에 해당 지연 클럭의 지연 시간값을 생성하는 과정과; 상기 지연 클럭의 지연 시간값과 지연 시간 기준값을 비교하여 일치하는 지를 판단하는 과정과; 상기 지연 클럭의 지연 시간값과 지연 시간 기준값이 일치하는 경우에 상기 지연 클럭을 주클럭에 동기시켜 상기 하이웨이 변환 모듈에 부클럭으로서 인가하는 과정을 포함하는데 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
본 발명에 따른 교환기에서의 하이웨이 변환 장치는 도 3에 도시된 바와 같이 글리치 제거 장치(30)와 변환 모듈(18)로 이루어져 있다.
글리치 제거 장치(30)는, 도 4에 도시된 바와 같이, 다수개의 신호 지연/동기화부(41-1 ~ 41-N)와, 상태 결정부(42)와, 상태 발생부(43)로 이루어져 있다.
신호 지연/동기화부(41-1 ~ 41-N)는 부클럭을 주클럭에 동기화하도록 지연시킨다. 상기 상태 결정부(42)는 다수개의 신호 지연/동기화부(41-1 ~ 41-N)에서 출력되는 각 신호 지연 시간을 입력받아 내부에 저장된 각 기준값과 비교하여 일치하면 주클럭과 지연 클럭을 동기화하라는 상태 제어 신호를 발생하여 상태 발생부(43)에 인가한다. 또한, 상태 발생부(43)는 최종단의 신호 지연/동기화부로부터 출력되는 클럭과 주클럭을 입력받아 상태 결정부(42)로부터 상태 제어 신호가 인가되면 두 클럭을 동기시킨 동기 클럭을 생성하여 변환 모듈(18)에 출력한다.
그리고, 변환 모듈(18)은 주클럭과, 2M 하이웨이의 데이터와, 글리치 제거 장치(30)로부터 부클럭 대신에 동기 클럭을 입력받아 4M 하이웨이 데이터로 변환하여 출력한다. 해당 변환 모듈(18)의 구성은 종래 기술에서 설명했으므로 그 설명을 생략한다.
변환 모듈(18)에 동기 클럭을 전달하는 글리치 제거 장치(30)에서의 동작을 상세히 설명하면 다음과 같다.
만약 외부 입력 클럭인 부클럭이 CPU 클럭인 주클럭에 비교하여 늦거나 빠른 경우, 하이웨이 변환시 글리치가 발생하여 하이웨이의 데이터 왜곡 및 비트 손실이 발생한다. 그러나, 부클럭을 주클럭에 정확히 동기화시켜 변환 모듈(18)에 입력함으로써, 변환 모듈(18)의 RAM을 통해 데이터를 변환하는 경우에 기록, 판독 타이밍에 기인하여 발생되는 글리치를 제거한다.
이와 같이 주클럭과 부클럭을 동기화시키는 과정을 설명하면, 다음과 같다. 먼저, 주클럭 및 부클럭이 제 1 신호 지연/동기화부(41-1)에 입력되면, 제 1 신호 지연/동기화부(41-1)는 부클럭을 주클럭에 대하여 소정 시간 만큼 지연시켜 제 1 지연 클럭을 생성하여 출력하고, 제 1 지연 클럭에 대한 지연 시간을 상태 결정부(42)에 인가한다. 즉, 제 1 지연 클럭은 제 2 신호 지연/동기화부(41-2)에 입력되고, 제 1 지연 클럭의 지연 시간값을 나타내는 제 1 지연 시간은 상태 결정부(42)에 입력된다. 상태 결정부(42)에서는 제 1 지연 시간을 입력받아 해당 지연 시간과 미리 저장된 각 신호 지연/동기화부(41-1 ~ 41-N)에 대한 지연 시간 기준값 중 제 1 신호 지연/동기화부(41-1)에 대한 지연 시간 기준값과 비교하여 일치하면, 상태 발생부(43)부로 상태 제어 신호를 출력하여 상태 발생부에 의해 제 1 신호 지연/동기화부(41-1)에서 출력되는 제 1 지연 클럭을 주클럭에 동기화시켜 변환 모듈(18)에 출력시킨다.
그러나, 상태 결정부(42)에서 제 1 지연 시간이 지연 시간 기준값과 비교하여 일치하지 않으면, 제 1 지연 클럭은 제 2 신호 지연/동기화부(41-2)에 입력된다. 제 2 신호 지연/동기화부(41-2)에서는 또한 제 1 지연 클럭을 주클럭의 소정의 지연 시간만큼 지연시켜 생성되는 제 2 지연 클럭을 제 3 신호 지연/동기화부(도시않됨)에 출력한다. 또한 제 2 지연 클럭의 제 2 지연 시간은 상태 결정부(42)에 입력되어 상태 결정부(42)에 저장된 제 2 신호 지연/동기화부(41-2)의 지연 시간 기준값과 비교하여 일치하면 상태 제어 신호를 발생시켜 상태 발생부(43)로 출력한다. 일치하지 않으면 제 3 신호 지연/동기화부(도시않됨)에 출력된다.
따라서, 상술한 바와 같이 지연 시간만큼 각 신호 지연/동기화부(41-1 ~ 41-N)에서 소정 지연 시간에 대하여 시간을 보상하고, 지연 시간이 지연 시간 기준값과 일치하면 상태 결정부(42)에서 상태 제어 신호를 출력하며, 상태 발생부(43)에서는 상태 결정부(42)에서 출력된 상태 제어 신호를 입력받아 해당 상태 제어 신호의 제어를 받아 소정 지연 시간만큼 시간을 보상한 신호 지연/동기화부에서 출력되는 지연 클럭과 주클럭을 동기화시켜 동기 클럭을 생성하여 변환 모듈(18)에 입력한다.
예를 들어, 부클럭이 주클럭에 비하여 2개의 신호 지연/동기화부를 거치는 지연 시간, 즉 제 2 지연 시간만큼 가지는 경우를 설명하면 다음과 같다.
제 2 지연 시간만큼 지연 시간을 가지므로 신호 지연/동기화부(41-1 ~ 41-N)는 2개가 필요하다. 제 1 신호 지연/동기화부(41-1)에서 주클럭과 부클럭을 입력받고, 부클럭을 소정 지연 시간만큼 지연시켜 제 1 지연 클럭를 출력한다. 제 1 지연 클럭은 제 2 신호 지연/동기화부에 입력되고, 제 1 지연 클럭의 제 1 지연 시간은상기 상태 결정부(42)에 입력된다. 이때, 상기 상태 결정부(42)에서는 미리 저장된 지연 시간에 대한 기준값과 지연 시간을 비교한다. 그런데, 제 1 신호 지연/동기화부(41-1)에서 1개의 지연 시간에 대한 지연을 하므로 1개의 지연 시간만큼 지연된다. 그러므로, 상기 상태 결정부(42)는 기준값과 제 1 신호 지연/동기화부(41-1)에서 동기시킨 제 1 지연 클럭의 제 1 지연 시간이 일치하지 않으므로 상태 발생부(43)에 상태 제어 신호를 생성시키지 않는다.
해당 제 1 지연 클럭은 제 2 신호 지연/동기화부(41-2)에 입력되고, 해당 제 2 신호 지연/동기화부(41-2)에서는 입력받은 제 1 지연 클럭를 주클럭에 한번 더 소정 시간만큼 지연시켜 제 2 지연 클럭을 출력하며, 해당 제 2 지연 클럭은 상태 발생부(43)로 입력된다. 해당 제 2 지연 클럭의 지연 시간은 상태 결정부(42)에 입력되어 미리 저장된 제 2 신호 지연/동기화부(41-2)에 대한 지연 시간 기준값과 비교를 한다. 이때 지연 시간 기준값과 제 2 신호 지연/동기화부(41-2)에서 출력된 제 2 지연 클럭의 제 2 지연 시간이 일치하므로 상태 결정부(42)에서는 상태 제어 신호를 발생시켜 상태 발생부(43)에 출력한다.
상태 결정부(42)로부터 상태 제어 신호를 입력받은 상태 발생부(43)는 제 2 신호 지연/동기화부(41-2)에서 출력된 제 2 지연 클럭을 주클럭과 동기시킨 동기 클럭을 변환모듈(18)의 부클럭 입력단으로 출력한다.
변환 모듈(18)에서는 주클럭에 정확히 동기화된 동기 클럭을 부클럭으로써 입력하므로 변환 모듈(18)의 RAM에서 데이터를 기록하고 판독하는 동작이 타이밍적으로 주클럭과 부클럭에 일치하여 RAM을 통해 2M 하이웨이의 데이터를 4M 하이웨이의 데이터로 변환하는 경우에 글리치를 제거할 수 있게 된다. 여기서, 변환 모듈(18)에서의 동작은 종래 기술과 동일하므로 설명을 생략한다.
이상으로 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 사람이라면 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
상술한 바와 같이, 본 발명은 하이웨이 변환시 잡음이나 불완전한 전압에 기인하여 부클럭이 손상되어도 글리치 제거 장치에 의해 주클럭에 부클럭이 정확히 동기화됨으로써 변환 모듈에서 하이웨이 변환을 하기 위한 메모리 억세스에는 영향을 미치지 못하므로 하이웨이를 통해 전송되는 데이터의 왜곡 및 비트 손실이 발생되지 않는 장점이 있다.

Claims (3)

  1. 주클럭 및 부클럭에 동기하여 하이웨이 변환 모듈에 의해 제1 하이웨이의 데이터를 제2 하이웨이의 데이터로 변환하는 경우에 상기 주클럭 및 부클럭의 동기화 불량에 기인하여 상기 하이웨이 변환 모듈에서 발생되는 글리치(Glitch)를 제거하기 위한 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치에 있어서,
    부클럭을 주클럭에 대하여 소정 시간만큼 지연시킨 지연 클럭을 생성하여 전달하고, 상기 지연 클럭의 지연 시간값을 전달하는 다수 개의 신호 지연/동기화부와;
    상기 신호 지연/동기화부에서 각각 출력되는 지연 시간값을 입력받아 상기 각 신호 지연/동기화부의 지연 시간 기준값과 비교하여, 상태 제어 신호를 발생하는 상태 결정부와;
    상기 상태 결정부로부터 입력되는 상태 제어 신호를 받아 상기 신호 지연/동기화부로부터의 지연 클럭을 주클럭에 동기시켜 상기 하이웨이 변환 모듈에 부클럭으로서 인가하는 상태 발생부를 구비하는 것을 특징으로 하는 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치.
  2. 제 1 항에 있어서, 상기 상태 결정부는,
    상기 신호 지연/동기화부로부터 입력되는 지연 시간값과 미리 저장된 상기 신호 지연/동기화부의 지연 시간 기준값을 비교하여 일치하면 주클럭과 지연 클럭을 동기화시키도록 제어하는 상태 제어 신호를 발생하여 상기 상태 발생부에 출력하는 것을 특징으로 하는 교환기에서의 하이웨이 변환에 따른 글리치 제거 장치.
  3. 주클럭 및 부클럭에 동기하여 하이웨이 변환 모듈에 의해 제1 하이웨이의 데이터를 제2 하이웨이의 데이터로 변환하는 경우에 상기 주클럭 및 부클럭의 동기화 불량에 기인하여 상기 하이웨이 변환 모듈에서 발생되는 글리치(Glitch)를 제거하기 위한 교환기에서의 하이웨이 변환에 따른 글리치 제거 방법에 있어서,
    주클럭 및 부클럭을 입력받아 부클럭을 주클럭에 대하여 소정 지연 시간만큼 지연시킨 지연 클럭을 생성함과 동시에 해당 지연 클럭의 지연 시간값을 생성하는 과정과;
    상기 지연 클럭의 지연 시간값과 지연 시간 기준값을 비교하여 일치하는 지를 판단하는 과정과;
    상기 지연 클럭의 지연 시간값과 지연 시간 기준값이 일치하는 경우에 상기 지연 클럭을 주클럭에 동기시켜 상기 하이웨이 변환 모듈에 부클럭으로서 인가하는 과정을 포함하는 것을 특징으로 하는 교환기에서의 하이웨이 변환에 따른 글리치 제거 방법.
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