KR0162211B1 - 의사동기신호제거장치 및 이를 이용한 디지탈재생시스템 - Google Patents

Abstract

본 발명은 디지탈재생시스템에서의 의사동기신호제거장치에 관한 것이다. 본 발명의 장치는 재생시 헤드절환신호와 클럭신호를 공급받아 각 블럭의 선단에 위치한 동기부분만을 통과시키고 나머지 부분은 차단시킬 수 있는 윈도우신호를 발생하는 윈도우신호발생부, 및 윈도우신호발생부에서 윈도우신호가 발생되는 동안만 입력되는 데이타를 출력시키는 래치로 구성된다.

따라서, 본 발명은 각 블럭의 데이타부분에 삽입될 수 있는 의사동기 신호를 제거하여 안정된 데이타를 복조할 수 있는 효과를 제공한다.

Description

의사동기신호제거장치 및 이를 이용한 디지탈재생시스템

제1도는 본 발명의 의사동기신호제거장치를 구비한 디지탈재생시스템의 일예를 나타내는 블럭도.

제2도는 본 발명에 의한 의사동기신호제거장치의 동작을 설명하기 위한 타이밍도.

제3도는 본 발명의 의사동기신호제거장치를 구비한 디지탈재생시스템의 다른 예를 나타내는 블럭도.

제4도는 본 발명의 의사동기신호제거장치를 구비한 디지탈재생시스템의 또 다른 예를 나타내는 블럭도.

제5도는 본 발명의 의사동기신호제거장치를 구비한 디지탈재생시스템의 또 다른 예를 나타내는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

20 : 의사동기신호제거장치 21 : 래치

25 : 윈도우신호발생부

본 발명은 디지탈 영상신호 기록재생시스템의 데이타변환장치에 관한 것으로서, 특히 직렬형태의 디지탈 재생데이타를 병렬로 변환하여 출력시 영상신호 데이타에 삽입되어 있는 의사동기신호를 제거하여 정확하게 신호처리할 수 있도록 한 의사동기신호제거장치 및 이를 이용한 디지탈재생시스템에 관한 것이다.

일반적으로 디지탈-VCR과 같은 디지탈방식의 신호처리시스템에서 재생시 기록매체로부터 읽혀지는 데이타들은 직렬(serial)형태를 갖는다. 이 직렬 디지탈 재생데이타는 다수의 블럭(block)단위로 구성되며, 블럭단위마다 동기(Sync)부분과 몇번째 블럭인지를 나타내는 식별(ID)부분 및 데이타(data)부분으로 이루어진 포맷을 갖는다. 이런 포맷의 직렬데이타는 일반적으로 데이타처리시간을 줄이기 위해 병렬(parallel)로 변환하여 처리된다. 이때, 동기신호검출기는 디지탈 직렬데이타에서 클럭에 따라 동기신호의 비트수에 해당하는 비트의 데이타를 동기신호와 비교하여 동기신호의 여부를 검출한다. m비트 직병렬변환기는 동기신호검출기의 동기신호의 검출에 따라 발생하는 병렬로드(Parallel Load) 신호에 응답하여 입력되는 직렬데이타를 m비트의 병렬데이타로 변환하여 출력한다. 여기서, m은 일반적으로 8비트로 이루어진 영상신호의 데이타 비트수이다. 출력된 m비트 병렬데이타는 채널디코더에 의하여 디지탈신호처리된 다음 재생화면을 발생한다.

하지만, 입력되는 직렬데이타의 각 블럭중 동기부분 이외의 영상데이타부분에 동기신호를 나타내는 패턴과 동일한 패턴을 갖는 데이타가 존재할 수 있다. 이를 일반적으로 의사동기신호(Pseudo Sync)라고 한다. 이 의사동기신호를 동기신호검출기에서 유효동기신호로 인식하는 경우 의사동기신호에 따라 직렬데이타가 병렬데이타로 변환한다. 그러면, 동기가 맞지 않는 병렬데이타가 발생하여 정상적인 데이타복원이 어려운 문제점이 있었다.

따라서, 본 발명의 목적은 전술한 문제점을 해결할 수 있도록 재생시 의사동기신호를 사전에 제거하여 올바른 데이타복원이 이루어질 수 있도록 한 의사동기신호제거장치를 제공함에 있다.

본 발명의 다른 목적은 전술한 의사동기신호제거장치를 이용하여 비동기적으로 직렬형태에서 병렬형태로 변환된 데이타에 삽입될 수 있는 의사동기신호를 제거하여 올바른 데이타복원이 이루어질 수 있도록 한 디지탈재생시스템을 제공함에 있다.

본 발명의 또 다른 목적은 전술한 의사동기신호제거장치를 이용하여 의사동기신호가 제거된 유효동기신호에 동기되어 직렬데이타를 병렬데이타로 변환하여 올바른 데이타복원이 이루어질 수 있도록 한 디지탈재생시스템을 제공함에 있다.

이와 같은 목적들을 달성하기 위한 본 발명의 의사동기신호제거장치는, 동기신호와 블럭식별신호 및 영상신호로 이루어지는 블럭단위 데이타의 영상신호부분에 삽입될 수 있는 의사동기신호를 제거하기 위한 장치에 있어서, 윈도우신호발생부로부터 인가되는 윈도우신호구간동안 입력되는 데이타를 출력하고, 그 이외에는 입력되는 데이타의 출력을 차단하기 위한 래치, 및 재생헤드절환신호를 공급받아 재생헤드절환신호의 엣지가 검출될 때 마다 동작개시신호로 인식하며, 동작개시시점부터 기설정한 제1시간이 경과하면 기설정한 제2시간동안 상기 블럭단위 데아타의 동기신호 위치에 대응하는 윈도우구간을 갖는 윈도우신호를 발생하는 윈도우신호발생부를 포함한다.

본 발명의 다른 목적을 달성하기 위한 디지탈재생시스템은, 기록매체로부터 독출된 디지탈 직렬데이타를 병렬로 변환하여 디지탈신호처리하기 위한 디지탈재생시스템에 있어서, 상기 디지탈 직렬데이타를 n비트의 병렬 데이타로 변환하여 출력하기 위한 비동기식 S-P변환기와, 상기 디지탈 직렬 데이타상에 삽입되어 있는 의사동기신호를 제거하고, 상기 n비트 병렬데이타를 순차적으로 입력받아 n의 정수배에 해당하는 비트로 이루어진 동기신호를 포함하는 정수배의 n비트데이타를 출력하기 위한 의사동기신호제거장치와, 상기 의사동기신호제거장치와 병렬로 연결되며, 연속되는 상기 n비트 병렬데이타를 일정시간 지연하기 위한 지연기와, 상기 의사동기신호제거장치로부터 인가되는 N비트 병렬데이타중에서 동기신호가 있는지의 여부를 판단하고, 동기신호가 시작되는 비트위치에 대한 제어신호를 발생하기 위한 동기신호검출수단, 및 상기 지연기에서 연속적으로 인가되는 n비트 병렬데이타들을 상기 제어신호에 따라 데이타의 위치를 정정하고, 상기 정정된 데이타를 영상신호의 데이타비트수로 변환하기 위한 비트시프트정정기를 포함한다.

본 발명의 또 다른 목적을 달성하기 위한 디지탈재생시스템은, 기록매체로부터 독출된 디지탈 직렬데이타를 병렬로 변환하여 디지탈신호처리하기 위한 디지탈재생시스템에 있어서, 상기 디지탈 직렬데이타상에 삽입되어 있는 의사동기신호를 제거하고, 상기 직렬데이타를 동기신호의 비트수를 포함하는 N비트데이타를 출력하기 위한 의사동기신호제거장치와, 상기 의사동기신호제거장치와 병렬로 연결되며, 상기 직렬데이타를 일정시간 지연하기 위한 지연기와, 상기 의사동기신호제거장치로부터 인가되는 N비트 단위의 직렬데이타가 동기신호인지를 검출하고, 그 검출된 동기신호가 유효동기신호인지를 판단하여 유효동기신호일 때 마다 병렬로드신호를 발생하기 위한 동기신호검출수단, 및 소정의 클럭(CLK)에 따라 상기 지연기로부터 입력되는 직렬데이타를 상기 병렬로드신호에 동기시켜 영상신호의 데이타비트단위의 병렬데이타로 변환하여 출력하는 동기식S-P변환기를 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.

제1도는 본 발명의 의사동기신호제거장치를 구비한 디지탈재생시스템의 일예를 나타내는 블럭도이다. 제1도에 나타낸 디지탈재생시스템은 입력되는 직렬데이타(Dsi)를 일정비트의 병렬데이타로 변환하기 위한 S-P변환기(11)와, 그 병렬데이타로부터 의사동기신호를 제거하기 위한 의사동기신호제거장치(20)를 구비한다. S-P변환기(11)는 출력단에는 의사동기신호제거장치(20)와 병렬로 연결되고, 병렬데이타를 일정시간 지연하기 위한 지연기(15)가 연결된다. 의사동기신호제거장치(20)는 미도시된 재생헤드를 절환하는 재생헤드절환신호(HD-SW)와 클럭신호(CLK)를 인가받아 출력인에블신호(OEN)를 출력하는 윈도우신호발생부(25)와, 윈도우신호발생부(25)의 출력인에블신호(OEN)가 인가될 때 병렬데이타를 출력하기 위한 래치(21)로 이루어진다. 윈도우신호발생부(25)는 재생헤드절환신호(HD-SW)를 동작개시신호로 인식하고, 클럭신호(CLK)를 카운트하여 기설정값에 도달한 시점부터 일정구간의 윈도우신호를 래치(21)의 출력인에블신호(OEN)로 공급한다. 여기서, 윈도우(window)신호는 각 블럭의 선단에 위치한 동기부분은 통과시키고 나머지부분은 차단시키는 역할을 수행한다. 제1도 시스템은 또한, 래치(21)의 출력으로부터 동기신호를 검출 및 판단하기 위한 동기검출/판단부(13)를 구비한다. 동기검출/판단부(13)와 지연기(15) 사이에는 일정시간 지연된 병렬데이타를 동기신호에 동기시켜 정위치에 위치하도록 비트시프트하여 채널디코더로 출력하는 비트시프트정정기(17)가 연결되도록 구성된다. 이러한 구성을 갖는 본 발명의 의사동기신호제거장치를 구비한 제1도 디지탈재생시스템에 대한 동작을 설명한다.

제1도에서, 테이프(tape) 등의 기록매체로부터 재생헤드(미도시)를 통해 읽혀진 신호는 재생등화기(Playback Equalizer)를 통해서 S-P변환기(11)로 공급된다. S-P변환기(11)는 입력되는 직렬데이타(Dsi)를 미도시한 n분주 클럭에 따라 n비트의 병렬데이타로 변환하여 출력한다. 이 S-P변환기(11)는 비동기식이다. 변환된 n비트의 병렬데이타는 의사동기신호제거장치(20)내의 래치(21)와 지연기(15)로 각 입력된다. 의사동기신호제거장치(20)에 대한 동작은 제2도에 도시된 타이밍도를 참조하여 구체적으로 설명한다.

의사동기신호제거장치(20)에서, 래치(21)는 입력되는 n비트의 병렬데이타(제2(d)도에 도시됨)를 윈도우신호발생부(25)로부터 발생되는 윈도우신호가 출력인에블단자(OEN)로 공급될 때까지 출력동작을 수행하지 않는다. 윈도우신호발생부(25)는 미도시된 재생헤드를 절환하는 재생헤드절환신호(제2(a)도에 도시된 HD-SW신호)와 제2(c)도에 도시한 바와 같은 소정의 클럭신호(CLK)를 공급받는다. 여기서, 클럭신호(CLK)는 직렬데이타(Dsi)의 전송클럭을 n분주한 클럭이다. 윈도우신호발생부(25)는 재생헤드절환신호의 상승엣지(rising edge) 및 하강엣지(falling edge)가 검출될 때 마다 동작개시신호로 인식한다. 윈도우신호발생부(25)는 동작개시시점부터 첫 번째 블럭의 동기부분이 재생될 때 까지의 시간(이하, 제1시간이라 함)(Δt₁) 동안은 하이(High) 레벨의 신호를 출력한다. 여기서, 제1시간(Δt₁)은 각 시스템마다 고유시간이 설정된다. 하지만 기구적인 오차로 항상 일정하지 않으므로 시뮬레이션결과 가장 최소의 시간으로 정한다. 윈도우신호발생부(Δt₁₂₅)는 제1시간(Δt₁)이 지난 시점부터 기구적인 오차시간(Δt)과 각 블럭의 선단에 위치하는 동기신호의 길이(α)를 더한 제2시간(이하, 윈도우구간이라 함)(Δt₂=Δt + α) 동안 로우(Low) 레벨의 윈도우신호를 출력한다. 윈도우신호발생부(25)는 윈도우구간(Δt₂) 내의 동기신호 길이(α)를 포함하는 각 블럭 길이의 제3시간(Δt₃)이 지난 시점부터 다음 윈도우신호를 개시한다. 래치(21)는 윈도우신호발생부(25)로부터 로우(Low) 레벨의 윈도우신호(제2(b)도에 도시됨)가 출력인에이블단자(OEN)로 인가되면 그 윈도우구간(Δt₂) 동안 입력되는 n분주 클럭에 따라 S-P변환기(11)로부터의 n비트 병렬데이타들을 출력한다(제2(e)도에 도시됨). 제2(c)도 및 (e)도에 나타낸 바와 같이, 윈도우구간(Δt₂)중의 클럭갯수(k)가 3개이므로 래치(21)를 통과한 n비트데이타는 3개가 된다. 래치(21)는 출력인에이블단자(OEN)로 하이(High)레벨의 신호가 인가되는 동안은 입력되는 n비트데이타의 출력을 그대로 차단한다. 그래서, 래치(21)는 윈도우신호발생부(25)에서 발생되는 윈도우신호에 의해 n의 정수배(n×ℓ, 여기서 ℓ≥1)에 해당한 비트(bit)로 이루어진 동기신호가 존재하는 각 블럭의 선단에 위치한 부분만이 통과되고 나머지 부분은 차단된다. 따라서, 각 블럭의 데이타부분에 삽입될 수 있는 의사동기부분을 제거하게 된다. 동기검출/판단부(13)는 래치(21)를 통과한 k개의 n비트데이타를 ℓ개의 n비트데이타로 이루어진 동기신호와 비교하여 동기신호가 있는지의 여부를 검출한다. 여기서, k≥ℓ이다. 동기검출/판단부(13)는 검출된 동기신호가 의사동기신호가 아닌 유효동기신호인지를 판단한다. 즉, 윈도우신호발생부(25)에서 발생된 윈도우신호는 각 블럭의 동기 신호가 차지하는 구간보다 기구적오차를 고려한 구간을 더 포함하므로 의사동기부분이 존재할 수도 있다. 그래서, 동기검출/판단부(13)는 검출된 동기신호사이의 구간을 체크하여 유효동기신호인지를 판단하여 유효동기신호일때 마다 몇번째 비트부터 시작하는 일정비트에 동기신호가 위치하는가를 검출한다.

한편, 지연기(15)는 S-P변환기(11)로부터 인가받은 n비트의 병렬데이타를 의사동기신호제거장치(20)와 동기검출/판단부(13)의 동작에 소요되는 시간동안 지연한다. 지연기(15)는 동기검출/판단부(13)에서 몇 개의 블럭을 체크하는지에 따라서 그 지연량이 결정된다. 비트시프트정정기(17)는 지연기(15)로부터 인가되는 n비트 단위의 병렬데이타들을 동기검출/판단부(13)에서 검출한 동기신호의 위치에 대한 정정인에이블신호(Correction Enable ; C-EN)에 따라 비트이동(bit shift)시켜, 영상신호의 데이타비트수(일반적으로 8비트)로 변환하여 채널디코더로 출력한다.

동기검출/판단부(13)와 비트시프트정정기(17)에 대한 구체적인 기술은 국내턱허출원번호 제94-4832호에 언급되었으며, 여기서는 생략한다.

제3도 내지 제5도는 본 발명의 의사동기신호제거장치를 구비한 디지탈재생시스템의 다른 예들을 나타내는 블럭도이다.

제3도는 의사동기신호제거장치(40)를 동기검출기(33) 후단에 장착하였다. 의사동기신호제거장치(40)는 제1도에 나타난 의사동기신호제거장치(20)와 동일한 구성을 갖으며, 동일한 동작을 수행한다. S-P변환기(31)는 기록매체로부터 독출된 디지탈 직렬데이타(Dsi)를 동기신호의 비트수에 해당하는 비트의 병렬데이타로 변환하여 출력한다. 동기검출기(33)는 병렬데이타를 동기신호와 비교하여 동기신호의 여부를 검출한다. 래치(41)는 윈도우신호발생부(45)에서 인가되는 윈도우신호에 응답하여 검출된 동기신호를 출력한다. 래치(41)는 제2(b)도에 도시된 바와 같은 윈도우구간(Δt₂) 동안에 입력되는 동기신호만을 출력한다. 이 윈도우신호는 각 블럭의 선단에 위치한 동기부분을 포함하는 구간을 가지므로 래치(41)에서 의사동기신호가 차단된 유효동기신호만이 출력되도록 한다.

제4도는 2개의 S-P변환기(61, 67)중 하나의 S-P변환기 전단에 의사동기신호제거장치(50)를 장착하였다. 이 의사동기신호제거장치(50)도 제1도에 나타낸 의사동기신호제거장치(20)와 동일한 구성을 가지며, 동일한 동작을 수행한다.

기록매체로부터 독출된 디지탈 직렬데이타(Dsi)는 의사동기신호제거장치(50)의 래치(51)에 입력된다. 이 직렬데이타(Dsi)는 지연기(65)로도 입력된다. 래치(51)는 출력인에이블단자(OEN)로 입력되는 윈도우신호발생부(55)의 윈도우신호에 따라 제2(b)도에 도시된 바와 같은 윈도우구간(Δt₂)에 포함되는 직렬데이타만을 출력한다. 이 윈도우신호는 각 블럭의 선단에 위치한 동기부분을 포함하는 구간을 가지므로 래치(51)에서 의사동기부분이 존재할 수 있는 데이타부분은 차단되고 각 블럭의 동기부분이 위치하는 선단부분만이 출력되도록 한다. 제 1S-P변환기(61)는 래치(51)에서 출력되는 직렬데이타를 병렬형태로 변환한다. 동기검출/판단부(63)는 제1S-P변환기(61)로부터 인가되는 병렬데이타중 동기신호를 검출 및 판단한다. 동기검출/판단부(63)는 유효동기신호가 검출될 때마다 제 2S-P변환기(67)로 병렬로드신호(Load)를 공급한다. 제2S-P변환기(67)는 지연기(65)로부터 인가되는 직렬데이타들을 동기검출/판단부(63)에서 인가되는 병렬로드신호(Load)에 따라 m비트의 병렬데이타로 변환하여 채널디코더로 출력한다. 여기서, m은 일반적으로 8비트로 이루어진 영상신호의 데이타 비트수이다.

제5도는 제4도의 장치와 유사한 구성요소로 이루어지나, 제4도의 장치에서 제1S-P변환기(61)가 제거된 형태로 구성된다. 기록매체로부터 독출된 디지탈 직렬데이타(Dsi)는 의사동기신호제거장치(70)의 래치(71)에 입력된다. 이 직렬데이타(Dsi)는 지연기(83)로도 입력된다. 의사동기신호제거장치(70)는 전술한 동작을 통해 래치(71)에 입력된 직렬데이타중 의사동기 신호를 제거하여 출력한다. 의사동기신호가 제거된 신호는 동기검출/판단부(81)에서 동기가 검출된다. 동기검출/판단부(81)는 동기가 검출될 때 마다 병렬로드신호(Load)를 동기식 S-P변환기(85)로 공급한다. S-P변환기(85)는 소정의 클럭(CLK)에 따라 지연기(83)로부터 입력되는 직렬데이타를 병렬로드신호(Load)에 동기시켜 병렬형태로 변환하여 채널디코더로 출력한다.

상술한 바와 같이, 본 발명의 의사동기신호제거장치 및 이를 이용한 디지탈재생시스템은 각 블럭의 선단에 위치하는 동기부분만을 검출할 수 있도록 윈도우신호를 발생하므로 의사동기신호로 인하여 병렬데이타가 동기 신호와 비동기관계를 유지할 때의 오류를 줄일 수 있어 안정된 데이타를 복조할 수 있는 효과를 갖는다.

Claims (10)

1. 동기신호와 블럭식별신호 및 영상신호로 이루어지는 블럭단위 데이타의 영상신호부분에 삽입될 수 있는 의사동기신호를 제거하기 위한 장치에 있어서, 윈도우신호발생부로부터 인가되는 윈도우신호구간동안 입력되는 데이타를 출력하고, 그 이외에는 입력되는 데이타의 출력을 차단하기 위한 래치 ; 및 재생헤드절환신호를 공급받아 재생헤드절환신호의 엣지가 검출될 때마다 동작개시신호로 인식하며, 동작개시시점부터 기설정한 제1시간이 경과하면 기설정한 제2시간동안 상기 블럭단위 데이타의 동기신호 위치에 대응하는 윈도우구간을 갖는 윈도우신호를 발생하는 윈도우신호발생부를 포함하는 의사동기신호제거장치.
2. 제1항에 있어서, 상기 윈도우신호발생부는 동작개시시점부터 첫 번째 블럭의 동기부분이 재생될 때 까지의 시간을 제1시간으로 설정하는 것을 특징으로 하는 의사동기신호제거장치.
3. 제2항에 있어서, 상기 윈도우신호발생부는 상기 제1시간을 시뮬레이션결과 가장 최소의 시간으로 정하는 것을 특징으로 하는 의사동기신호제거장치.
4. 제3항에 있어서, 상기 윈도우신호발생부는 상기 제1시간이 지난 시점부터 기구적인 오차시간과 각 블럭의 선단에 위치하는 동기부분의 길이를 더한 제2시간을 윈도우구간으로 하여 윈도우신호를 출력하는 것을 특징으로 하는 의사동기신호제거장치.
5. 제4항에 있어서, 상기 래치는 상기 윈도우신호발생부에서 발생되는 윈도우신호에 의해 동기부분이 존재하는 각 블럭의 선단에 위치한 부분만을 통과시키고, 나머지 부분은 차단시켜 영상신호부분에 삽입될 수 있는 의사 동기부분을 제거하는 것을 특징으로 하는 의사동기신호제거장치.
6. 제4항에 있어서, 상기 윈도우신호발생부는 각 블럭의 길이에 따라 상기 윈도우신호의 종료점으로부터 다음 윈도우신호개시점까지의 시간이 결정되는 것을 특징으로 하는 의사동기신호제거장치.
7. 기록매체로부터 독출된 디지탈 직렬데이타를 병렬로 변환하여 디지탈신호처리하기 위한 디지탈재생시스템에 있어서, 상기 디지탈 직렬데이타를 n비트의 병렬데이타로 변환하여 출력하기 위한 비동기식 S-P변환기 ; 상기 디지탈 직렬데이타상에 삽입되어 있는 의사동기신호를 제거하고, 상기 n비트 병렬데이타를 순차적으로 입력받아 n의 정수배에 해당하는 비트로 이루어진 동기신호를 포함하는 정수배의 n비트데이타를 출력하기 위한 상기 제1항 내지 제6항중 어느 한 항에 따른 의사동기신호제거장치 ; 상기 의사동기신호제거장치와 병렬로 연결되며, 연속되는 상기 n비트 병렬데이타를 일정시간 지연하기 위한 지연기 ; 상기 의사동기신호제거장치로부터 인가되는 N비트 병렬데이타중에서 동기 신호가 있는지의 여부를 판단하고, 동기신호가 시작되는 비트위치에 대한 제어신호를 발생하기 위한 동기신호검출수단 ; 및 상기 지연기에서 연속적으로 인가되는 n비트 병렬데이타들을 상기 제어신호에 따라 데이타의 위치를 정정하고, 상기 정정된 데이타를 영상신호의 데이타비트수로 변환하기 위한 비트시프트정정기를 포함하는 디지탈재생시스템.
8. 제7항에 있어서, 상기동기신호검출수단은 상기 비동기식 S-P변환기의 n비트 병렬데이타들을 동기신호의 비트수로 결합하여, 결합된 데이타가 동기신호인지의 여부를 판단하고 동기신호이면 상기 의사동기신호제거장치로 공급하며, 상기 의사동기신호제거장치로부터 인가되는 동기신호가 유효동기신호인지를 판단하여 유효동기신호로 판단될 때마다 유효동기신호가 시작되는 비트위치에 대한 제어신호를 발생하는 것을 특징으로 하는 디지탈재생시스템.
9. 기록매체로부터 독출된 디지탈 직렬데이타를 병렬로 변환하여 디지탈신호처리하기 위한 디지탈재생시스템에 있어서, 상기 디지탈 직렬데이타상에 삽입되어 있는 의사동기신호를 제거하고, 상기 직렬데이타를 동기신호의 비트수를 포함하는 N비트데이타를 출력하기 위한 상기 제1항 내지 제6항 중 어느 한 항에 따른 의사동기신호제거장치 ; 상기 의사동기신호제거장치와 병렬로 연결되며, 상기 직렬데이타를 일정시간 지연하기 위한 지연기 ; 상기 의사동기신호제거장치로부터 인가되는 N비트 단위의 직렬데이타가 동기신호인지를 검출하고, 그 검출된 동기신호가 유효동기신호인지를 판단하여 동기신호일 때 마다 병렬로드신호를 발생하기 위한 동기신호검출 수단 ; 및 소정의 클럭(CLK)에 따라 상기 지연기로부터 입력되는 직렬데이타를 상기 병렬로드신호에 동기시켜 영상신호의 데이타비트단위의 병렬데이타로 변환하여 출력하는 동기식 S-P변환기를 포함하는 디지탈재생시스템.
10. 제9항에 있어서, 상기 의사동기신호제거장치와 동기신호검출수단 사이에 연결되어 의사동기신호제거장치에서 인가되는 직렬데이타를 동기신호의 비트수에 해당하는 비트의 병렬데이타로 변환하여 동기신호검출수단으로 공급하는 비동기식 S-P변환기를 더 포함하는 것을 특징으로 하는 디지탈재생시스템.