JP3186556B2 - 映像信号多重伝送装置 - Google Patents
映像信号多重伝送装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、放送機器などに用
いられ、同期していない複数チャンネルのデジタル映像
信号を時分割多重して伝送する映像信号多重伝送装置に
関する。
いられ、同期していない複数チャンネルのデジタル映像
信号を時分割多重して伝送する映像信号多重伝送装置に
関する。
【０００２】
【従来の技術】従来映像信号をシリアルで伝送する方式
としては、ＳＭＰＴＥ（Ｓｏｃｉｅｔｙ ｏｆ Ｍｏｔ
ｉｏｎ Ｐｉｃｔｕｒｅ ａｎｄ Ｔｅｌｅｖｉｓｉｏ
ｎ Ｅｎｇｉｎｅｅｒｓ）規格２５９Ｍに記載されたも
のが知られている。このＳＭＰＴＥ規格２５９Ｍの多重
方式を利用した映像信号伝送装置の一例を図３に示す。
図３は従来の映像信号伝送装置を示すブロック図であ
る。図３において、２０１は映像信号の水平同期信号入
力端子、２０２は映像信号アナログ入力端子、２０３は
１４．３ＭＨｚでサンプリングし、１０ビットで量子化
するアナログ／デジタル変換器（図中では、Ａ／Ｄと記
す）、２０４は入力１０ビット信号に対し、上限を３Ｆ
Ｂ（ｈ）（ｈは１６進数表現を示す）、下限を００４
（ｈ）に制限するリミッタ、２０５は３ＦＦ（ｈ）、０
００（ｈ）、０００（ｈ）、０００（ｈ）の４ワードの
コードからなるタイミング基準信号を、入力１０ビット
データの水平同期期間内の４ワードと置換し、ＬＳＢ
（最下位ビット）より順次出力し、シリアル信号に変換
する多重回路、２０６はＧ（ｘ）＝（Ｘ9＋Ｘ4＋１）
（Ｘ＋１）なる生成多項式のスクランブル回路、２０７
はシリアルの電気信号を光信号に変換する電気／光変換
回路、２０８は伝送路となる光ファイバ、２０９は光信
号を電気信号に変換する光／電気変換回路、２１０はＧ
（ｘ）＝（Ｘ9＋Ｘ4＋１）（Ｘ＋１）なる生成多項式の
スクランブルを解くデスクランブル回路、２１１は３Ｆ
Ｆ（ｈ）、０００（ｈ）、０００（ｈ）、０００（ｈ）
の４ワードのコードからなるタイミング基準信号を検出
してワード同期を取り、１０ビットのパラレルデータを
出力する分離回路、２１２はデジタル信号をアナログ信
号に変換しアナログ映像信号を復元するデジタル／アナ
ログ変換器（図中では、Ｄ／Ａと記す）、２１３は映像
信号アナログ出力端子である。
としては、ＳＭＰＴＥ（Ｓｏｃｉｅｔｙ ｏｆ Ｍｏｔ
ｉｏｎ Ｐｉｃｔｕｒｅ ａｎｄ Ｔｅｌｅｖｉｓｉｏ
ｎ Ｅｎｇｉｎｅｅｒｓ）規格２５９Ｍに記載されたも
のが知られている。このＳＭＰＴＥ規格２５９Ｍの多重
方式を利用した映像信号伝送装置の一例を図３に示す。
図３は従来の映像信号伝送装置を示すブロック図であ
る。図３において、２０１は映像信号の水平同期信号入
力端子、２０２は映像信号アナログ入力端子、２０３は
１４．３ＭＨｚでサンプリングし、１０ビットで量子化
するアナログ／デジタル変換器（図中では、Ａ／Ｄと記
す）、２０４は入力１０ビット信号に対し、上限を３Ｆ
Ｂ（ｈ）（ｈは１６進数表現を示す）、下限を００４
（ｈ）に制限するリミッタ、２０５は３ＦＦ（ｈ）、０
００（ｈ）、０００（ｈ）、０００（ｈ）の４ワードの
コードからなるタイミング基準信号を、入力１０ビット
データの水平同期期間内の４ワードと置換し、ＬＳＢ
（最下位ビット）より順次出力し、シリアル信号に変換
する多重回路、２０６はＧ（ｘ）＝（Ｘ9＋Ｘ4＋１）
（Ｘ＋１）なる生成多項式のスクランブル回路、２０７
はシリアルの電気信号を光信号に変換する電気／光変換
回路、２０８は伝送路となる光ファイバ、２０９は光信
号を電気信号に変換する光／電気変換回路、２１０はＧ
（ｘ）＝（Ｘ9＋Ｘ4＋１）（Ｘ＋１）なる生成多項式の
スクランブルを解くデスクランブル回路、２１１は３Ｆ
Ｆ（ｈ）、０００（ｈ）、０００（ｈ）、０００（ｈ）
の４ワードのコードからなるタイミング基準信号を検出
してワード同期を取り、１０ビットのパラレルデータを
出力する分離回路、２１２はデジタル信号をアナログ信
号に変換しアナログ映像信号を復元するデジタル／アナ
ログ変換器（図中では、Ｄ／Ａと記す）、２１３は映像
信号アナログ出力端子である。
【０００３】また、スクランブル回路２０６を具体的に
実現した回路図を図５（ａ）に、デスクランブル回路２
１０を具体的に実現した回路図を図５（ｂ）に示す。図
５において、５０１，５１７はシリアルクロック入力端
子、５０２，５１８はシリアルデータ入力端子、５１
６，５３２はシリアルデータ出力端子、５１３〜５１５
と５２９〜５３１は排他的論理和素子、５０３〜５１２
と５１９〜５２８はＤフリップフロップである。
実現した回路図を図５（ａ）に、デスクランブル回路２
１０を具体的に実現した回路図を図５（ｂ）に示す。図
５において、５０１，５１７はシリアルクロック入力端
子、５０２，５１８はシリアルデータ入力端子、５１
６，５３２はシリアルデータ出力端子、５１３〜５１５
と５２９〜５３１は排他的論理和素子、５０３〜５１２
と５１９〜５２８はＤフリップフロップである。
【０００４】さらに、タイミング基準信号の置換挿入の
タイミングについて図４（ａ）に示す。上記した従来の
映像信号伝送装置は、リミッタ２０４で１０ビットのコ
ードを００４（ｈ）〜３ＦＢ（ｈ）の間に制限している
ため、タイミング基準信号に用いている３ＦＦ（ｈ）や
０００（ｈ）は存在しないコード、すなわちユニークワ
ードとなっている。また、シリアル状態の信号について
考えると、タイミング基準信号以外の部分で１が１０ビ
ット連続することは有り得る。例えば、映像信号が２０
０（ｈ）、１ＦＦ（ｈ）というコードになった場合シリ
アル化すれば１が１０ビット連続する。しかし、データ
に誤りが発生しない限り０が３０ビット連続することは
有り得ない。よって、分離回路２１１ではこのタイミン
グ基準信号を検出することによって、確実にワードの境
界（ＬＳＢの位置）を認識することができる。すなわち
ワード同期を取ることができ、パラレルのデータを再生
することができるようになっている。
タイミングについて図４（ａ）に示す。上記した従来の
映像信号伝送装置は、リミッタ２０４で１０ビットのコ
ードを００４（ｈ）〜３ＦＢ（ｈ）の間に制限している
ため、タイミング基準信号に用いている３ＦＦ（ｈ）や
０００（ｈ）は存在しないコード、すなわちユニークワ
ードとなっている。また、シリアル状態の信号について
考えると、タイミング基準信号以外の部分で１が１０ビ
ット連続することは有り得る。例えば、映像信号が２０
０（ｈ）、１ＦＦ（ｈ）というコードになった場合シリ
アル化すれば１が１０ビット連続する。しかし、データ
に誤りが発生しない限り０が３０ビット連続することは
有り得ない。よって、分離回路２１１ではこのタイミン
グ基準信号を検出することによって、確実にワードの境
界（ＬＳＢの位置）を認識することができる。すなわち
ワード同期を取ることができ、パラレルのデータを再生
することができるようになっている。
【０００５】
【発明が解決しようとする課題】映像信号の伝送装置と
しては、しばしば同期していない複数チャンネルの映像
信号を伝送することが要求される。前述した従来の方式
の映像信号伝送装置で、複数チャンネルの映像信号を多
重してタイミング基準信号を置換挿入して送出し、一本
の伝送路を用いてシリアル伝送しようとした場合、いく
つかの問題が発生する。
しては、しばしば同期していない複数チャンネルの映像
信号を伝送することが要求される。前述した従来の方式
の映像信号伝送装置で、複数チャンネルの映像信号を多
重してタイミング基準信号を置換挿入して送出し、一本
の伝送路を用いてシリアル伝送しようとした場合、いく
つかの問題が発生する。
【０００６】（問題点１）非同期な複数チャンネルのデ
ジタル映像信号を時分割多重した場合には、全チャンネ
ルにまたがるタイミング基準信号を用いることができな
い。例えば２チャンネル各１０ビットのデジタル映像信
号を時分割多重した場合、シリアル状態では１０ビット
毎に別々のチャンネルのデータが配列される。このとき
４０ビット連続したタイミング基準信号を置換挿入して
しまうと、一方の映像信号の有効な映像データが壊され
てしまうという問題点がある。
ジタル映像信号を時分割多重した場合には、全チャンネ
ルにまたがるタイミング基準信号を用いることができな
い。例えば２チャンネル各１０ビットのデジタル映像信
号を時分割多重した場合、シリアル状態では１０ビット
毎に別々のチャンネルのデータが配列される。このとき
４０ビット連続したタイミング基準信号を置換挿入して
しまうと、一方の映像信号の有効な映像データが壊され
てしまうという問題点がある。
【０００７】２チャンネルの映像信号のうち主チャンネ
ルの水平同期期間内にタイミング基準信号を置換挿入し
ても、もう一方のチャンネルの映像信号は同期していな
いためタイミング基準信号を置換しているタイミング
が、有効な映像データが存在しているタイミングになる
場合があるからである。よって、このままでは複数チャ
ンネルにまたがるタイミング基準信号を用いることはで
きない。
ルの水平同期期間内にタイミング基準信号を置換挿入し
ても、もう一方のチャンネルの映像信号は同期していな
いためタイミング基準信号を置換しているタイミング
が、有効な映像データが存在しているタイミングになる
場合があるからである。よって、このままでは複数チャ
ンネルにまたがるタイミング基準信号を用いることはで
きない。
【０００８】（問題点２）タイミング基準信号を複数チ
ャンネルにまたがらないように置換挿入しようとした場
合には、分離回路でワード同期が取れず誤動作する可能
性がある。例えば２チャンネル各１０ビットのデジタル
映像信号を時分割多重し、一方のチャンネルのみに３Ｆ
Ｆ（ｈ）、０００（ｈ）、０００（ｈ）、０００（ｈ）
なるタイミング基準信号を置換挿入して分離回路でワー
ド同期をとる構成にした場合、一方のチャンネルのデー
タが２００（ｈ）、１ＦＦ（ｈ）、１ＦＦ（ｈ）、１Ｆ
Ｆ（ｈ）、もう一方のチャンネルのデータが１ＦＦ
（ｈ）、２００（ｈ）、２００（ｈ）、２００（ｈ）
で、時分割多重した後のデータが２００（ｈ）、１ＦＦ
（ｈ）、１ＦＦ（ｈ）、２００（ｈ）、１ＦＦ（ｈ）、
２００（ｈ）、１ＦＦ（ｈ）、２００（ｈ）となるとす
ると、シリアル状態では最上位ビットと第２位ビットの
間を境としてタイミング基準信号のパターンが発生して
しまう。これにより、分離回路では正常な位置でワード
同期が取れなくなってしまう問題が発生する。
ャンネルにまたがらないように置換挿入しようとした場
合には、分離回路でワード同期が取れず誤動作する可能
性がある。例えば２チャンネル各１０ビットのデジタル
映像信号を時分割多重し、一方のチャンネルのみに３Ｆ
Ｆ（ｈ）、０００（ｈ）、０００（ｈ）、０００（ｈ）
なるタイミング基準信号を置換挿入して分離回路でワー
ド同期をとる構成にした場合、一方のチャンネルのデー
タが２００（ｈ）、１ＦＦ（ｈ）、１ＦＦ（ｈ）、１Ｆ
Ｆ（ｈ）、もう一方のチャンネルのデータが１ＦＦ
（ｈ）、２００（ｈ）、２００（ｈ）、２００（ｈ）
で、時分割多重した後のデータが２００（ｈ）、１ＦＦ
（ｈ）、１ＦＦ（ｈ）、２００（ｈ）、１ＦＦ（ｈ）、
２００（ｈ）、１ＦＦ（ｈ）、２００（ｈ）となるとす
ると、シリアル状態では最上位ビットと第２位ビットの
間を境としてタイミング基準信号のパターンが発生して
しまう。これにより、分離回路では正常な位置でワード
同期が取れなくなってしまう問題が発生する。
【０００９】（問題点３）また、複数チャンネルの映像
信号をサンプル単位で時分割多重するのではなく、各々
のチャンネルの映像信号の１水平走査周期分のデータが
連続するように多重しようとした場合には、上述２点の
問題は回避できるが、多重回路の前段と分離回路の後段
に水平走査周期分のワード数のメモリが必要となり、回
路規模が大きくなる。
信号をサンプル単位で時分割多重するのではなく、各々
のチャンネルの映像信号の１水平走査周期分のデータが
連続するように多重しようとした場合には、上述２点の
問題は回避できるが、多重回路の前段と分離回路の後段
に水平走査周期分のワード数のメモリが必要となり、回
路規模が大きくなる。
【００１０】本発明は上記問題点を解決するものであ
り、分離回路側で水平走査周期分のワード数のメモリを
用いることなく、正確にワード同期が取れ、かつ非同期
な複数チャンネルのデジタル映像信号を伝送可能な映像
信号多重伝送装置を提供することを目的とする。
り、分離回路側で水平走査周期分のワード数のメモリを
用いることなく、正確にワード同期が取れ、かつ非同期
な複数チャンネルのデジタル映像信号を伝送可能な映像
信号多重伝送装置を提供することを目的とする。
【００１１】この課題を解決するために本発明は、従チ
ャンネルデジタル映像信号のデータを各々書き込み記憶
するメモリと、従チャンネルデジタル映像信号各々の水
平同期信号でメモリ各々に従チャンネル映像信号のデー
タ各々の書き込みタイミングを制御する書き込み制御回
路と、主チャンネルデジタル映像信号の水平同期信号で
メモリ各々から記憶された従チャンネル映像信号のデー
タ各々の読み出しタイミングを制御する読み出し制御回
路と、メモリ出力の従チャンネルデジタル映像信号と主
チャンネルデジタル映像信号をワード単位で時分割多重
し、時分割多重し、多重された後の全チャンネル分の映
像信号にまたがるユニークワードのタイミング基準信号
を主チャンネル映像信号の水平同期期間に置換挿入して
シリアル信号を出力する多重回路と、シリアル信号から
多重回路で用いたタイミング基準信号を検出してワード
同期を取り、全チャンネルの映像信号を分離出力する分
離回路とを有する構成にしている。
ャンネルデジタル映像信号のデータを各々書き込み記憶
するメモリと、従チャンネルデジタル映像信号各々の水
平同期信号でメモリ各々に従チャンネル映像信号のデー
タ各々の書き込みタイミングを制御する書き込み制御回
路と、主チャンネルデジタル映像信号の水平同期信号で
メモリ各々から記憶された従チャンネル映像信号のデー
タ各々の読み出しタイミングを制御する読み出し制御回
路と、メモリ出力の従チャンネルデジタル映像信号と主
チャンネルデジタル映像信号をワード単位で時分割多重
し、時分割多重し、多重された後の全チャンネル分の映
像信号にまたがるユニークワードのタイミング基準信号
を主チャンネル映像信号の水平同期期間に置換挿入して
シリアル信号を出力する多重回路と、シリアル信号から
多重回路で用いたタイミング基準信号を検出してワード
同期を取り、全チャンネルの映像信号を分離出力する分
離回路とを有する構成にしている。
【００１２】これにより、分離回路後段にメモリを用い
ることなく、正確にワード同期を取って、非同期な複数
チャンネルのデジタル映像信号を伝送できるようにな
る。
ることなく、正確にワード同期を取って、非同期な複数
チャンネルのデジタル映像信号を伝送できるようにな
る。
【００１３】
【発明の実施の形態】本発明の第１の発明は、ｎチャン
ネル（ｎは２以上の整数）のデジタル映像信号のうち、
１つのチャンネルのデジタル映像信号を主チャンネルデ
ジタル映像信号とし、他のｎ−１チャンネルのデジタル
映像信号を従チャンネルデジタル映像信号としたとき、
ｎ−１チャンネルの従チャンネルデジタル映像信号のデ
ータを各々書き込み記憶するｎ−１個のメモリと、前記
従チャンネルデジタル映像信号各々の水平同期信号で前
記ｎ−１個のメモリ各々に前記従チャンネル映像信号の
データ各々の書き込みタイミングを制御するｎ−１個の
書き込み制御回路と、前記主チャンネルデジタル映像信
号の水平同期信号で前記ｎ−１個のメモリ各々から記憶
された前記従チャンネル映像信号のデータ各々の読み出
しタイミングを制御する読み出し制御回路と、前記ｎ−
１個のメモリ出力のｎ−１チャンネルの従チャンネルデ
ジタル映像信号と主チャンネルデジタル映像信号をワー
ド単位で時分割多重し、多重された後のｎチャンネル分
の映像信号にまたがるユニークワードのタイミング基準
信号を主チャンネルデジタル映像信号の水平同期期間に
置換挿入してシリアル信号を出力する多重回路と、シリ
アル信号から前記多重回路で用いたタイミング基準信号
を検出してワード同期を取り、ｎチャンネルの映像信号
を分離出力する分離回路とを有する映像信号多重伝送装
置としたものであり、メモリを用いて従チャンネルの水
平同期の位相を主チャンネルの水平同期の位相に合わす
ことができ、全チャンネルにまたがるユニークワードの
タイミング基準信号を用いてもこの信号によって有効な
映像データを壊すことはない。よって、本発明は分離回
路後段にメモリを用いることなく、正確にワード同期を
取って、非同期なデジタル映像信号を伝送できるように
なるという作用を有する。
ネル（ｎは２以上の整数）のデジタル映像信号のうち、
１つのチャンネルのデジタル映像信号を主チャンネルデ
ジタル映像信号とし、他のｎ−１チャンネルのデジタル
映像信号を従チャンネルデジタル映像信号としたとき、
ｎ−１チャンネルの従チャンネルデジタル映像信号のデ
ータを各々書き込み記憶するｎ−１個のメモリと、前記
従チャンネルデジタル映像信号各々の水平同期信号で前
記ｎ−１個のメモリ各々に前記従チャンネル映像信号の
データ各々の書き込みタイミングを制御するｎ−１個の
書き込み制御回路と、前記主チャンネルデジタル映像信
号の水平同期信号で前記ｎ−１個のメモリ各々から記憶
された前記従チャンネル映像信号のデータ各々の読み出
しタイミングを制御する読み出し制御回路と、前記ｎ−
１個のメモリ出力のｎ−１チャンネルの従チャンネルデ
ジタル映像信号と主チャンネルデジタル映像信号をワー
ド単位で時分割多重し、多重された後のｎチャンネル分
の映像信号にまたがるユニークワードのタイミング基準
信号を主チャンネルデジタル映像信号の水平同期期間に
置換挿入してシリアル信号を出力する多重回路と、シリ
アル信号から前記多重回路で用いたタイミング基準信号
を検出してワード同期を取り、ｎチャンネルの映像信号
を分離出力する分離回路とを有する映像信号多重伝送装
置としたものであり、メモリを用いて従チャンネルの水
平同期の位相を主チャンネルの水平同期の位相に合わす
ことができ、全チャンネルにまたがるユニークワードの
タイミング基準信号を用いてもこの信号によって有効な
映像データを壊すことはない。よって、本発明は分離回
路後段にメモリを用いることなく、正確にワード同期を
取って、非同期なデジタル映像信号を伝送できるように
なるという作用を有する。
【００１４】また、第２の発明は、上記発明に加えて、
ｎ−１チャンネルの従チャンネルデジタル映像信号各々
の垂直同期信号のタイミングでリセットをかけ、主チャ
ンネルデジタル映像信号の水平同期周期と同じ時間毎に
変化する２値信号を出力するｎ−１個の水平カウンタを
有し、従チャンネルデジタル映像信号の水平同期信号の
代わりに前記水平カウンタ出力を書き込み制御回路に入
力した映像信号多重伝送装置としたものであり、メモリ
を用いて従チャンネルの水平同期の位相を主チャンネル
の水平同期の位相に合わすことができ、全チャンネルに
またがるユニークワードのタイミング基準信号を用いて
もこの信号によって有効な映像データを壊すことはな
い。また、第１の発明の構成のみでは、メモリの構成、
書き込み／読み出しの制御によっては、メモリの書き込
みアドレスと読み出しアドレスが交錯し、同じラインの
映像データを繰り返し読み出したり、あるラインの映像
データを読みとばしてしまう可能性があるが、本発明で
は垂直同期信号のタイミングでリセットをかける水平カ
ウンタを用いたことにより通常の有効な映像データが存
在しているラインではメモリの書き込みアドレスと読み
出しアドレスが交錯しないようにしており、非同期映像
信号の水平走査周期のずれは有効な映像データが存在し
ていない垂直ブランキング期間内に修正するようにして
いる。よって、本発明は分離回路後段にメモリを用いる
ことなく、正確にワード同期を取って、非同期なデジタ
ル映像信号を伝送できるようになり、かつ有効な映像デ
ータのラインとびや重複表示を防ぐという作用を有す
る。
ｎ−１チャンネルの従チャンネルデジタル映像信号各々
の垂直同期信号のタイミングでリセットをかけ、主チャ
ンネルデジタル映像信号の水平同期周期と同じ時間毎に
変化する２値信号を出力するｎ−１個の水平カウンタを
有し、従チャンネルデジタル映像信号の水平同期信号の
代わりに前記水平カウンタ出力を書き込み制御回路に入
力した映像信号多重伝送装置としたものであり、メモリ
を用いて従チャンネルの水平同期の位相を主チャンネル
の水平同期の位相に合わすことができ、全チャンネルに
またがるユニークワードのタイミング基準信号を用いて
もこの信号によって有効な映像データを壊すことはな
い。また、第１の発明の構成のみでは、メモリの構成、
書き込み／読み出しの制御によっては、メモリの書き込
みアドレスと読み出しアドレスが交錯し、同じラインの
映像データを繰り返し読み出したり、あるラインの映像
データを読みとばしてしまう可能性があるが、本発明で
は垂直同期信号のタイミングでリセットをかける水平カ
ウンタを用いたことにより通常の有効な映像データが存
在しているラインではメモリの書き込みアドレスと読み
出しアドレスが交錯しないようにしており、非同期映像
信号の水平走査周期のずれは有効な映像データが存在し
ていない垂直ブランキング期間内に修正するようにして
いる。よって、本発明は分離回路後段にメモリを用いる
ことなく、正確にワード同期を取って、非同期なデジタ
ル映像信号を伝送できるようになり、かつ有効な映像デ
ータのラインとびや重複表示を防ぐという作用を有す
る。
【００１５】以下、本発明の実施の形態について、図面
を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１による映
像信号多重伝送装置の構成の一例を示すブロック図であ
る。図１において、１０１は主チャンネル映像信号の水
平同期信号入力端子、１０２は主チャンネル映像信号ア
ナログ入力端子、１０３は従チャンネル映像信号の水平
同期信号入力端子、１０４は従チャンネル映像信号アナ
ログ入力端子、１０５，１０６は１４．３ＭＨｚでサン
プリングし、１０ビットで量子化するアナログ／デジタ
ル変換器（図中では、Ａ／Ｄと記す）、１０７は従チャ
ンネル映像信号の水平同期信号入力端子１０３より入力
される水平同期信号により従チャンネル映像信号の水平
同期期間に書き込みアドレスをリセットし、サンプリン
グクロック毎にアドレスを１づつ増しデジタルの従チャ
ンネル映像信号を順次書き込むように動作する書き込み
制御回路、１０８は主チャンネル映像信号の水平同期信
号入力端子１０１より入力される水平同期信号により主
チャンネル映像信号の水平同期期間に読み出しアドレス
をリセットし、サンプリングクロック毎にアドレスを１
づつ増しデジタルの従チャンネル映像信号を順次読み出
すように動作する読み出し制御回路、１０９は従チャン
ネル映像信号のデジタルのデータを書き込んで記憶し、
読み出すＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）式のメモリ（図中では、ＦＩＦＯメモリと記
す）、１１０，１１１は入力される１０ビットのデジタ
ル映像信号に対し、上限を３ＦＢ（ｈ）（ｈは１６進数
表現を示す）、下限を００４（ｈ）に制限するリミッ
タ、１１２は３ＦＦ（ｈ），３ＦＦ（ｈ），０００
（ｈ），０００（ｈ），０００（ｈ），０００（ｈ），
０００（ｈ），０００（ｈ）の８ワードのコードからな
るタイミング基準信号を、図４（ｂ）のタイミング図に
示すように置換挿入し、主チャンネル映像信号の水平同
期期間内タイミング基準信号がくるように配置し、ＬＳ
Ｂより順次出力し、シリアル信号に変換する多重回路、
１１３はＧ（ｘ）＝（ｘ9＋ｘ4＋１）（ｘ＋１）なる生
成多項式のスクランブル回路、１１４はシリアルの電気
信号を光信号に変換する電気／光変換回路、１１５は伝
送路となる光ファイバ、１１６は光信号を電気信号に変
換する光／電気変換回路、１１７はＧ（ｘ）＝（ｘ 9＋
ｘ4＋１）（ｘ＋１）なる生成多項式のスクランブルを
解くデスクランブル回路、１１８は３ＦＦ（ｈ），３Ｆ
Ｆ（ｈ），０００（ｈ），０００（ｈ），０００
（ｈ），０００（ｈ），０００（ｈ），０００（ｈ）の
８ワードのコードからなるタイミング基準信号を検出し
てワード同期を取り、主チャンネル映像信号と従チャン
ネル映像信号それぞれ１０ビットのパラレルデータを出
力する分離回路、１１９・１２０はデジタル信号をアナ
ログ信号に変換しアナログ映像信号を復元するデジタル
／アナログ変換器（図中では、Ｄ／Ａと記す）、１２１
は主チャンネル映像信号アナログ出力端子、１２２は従
チャンネル映像信号アナログ出力端子である。
を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１による映
像信号多重伝送装置の構成の一例を示すブロック図であ
る。図１において、１０１は主チャンネル映像信号の水
平同期信号入力端子、１０２は主チャンネル映像信号ア
ナログ入力端子、１０３は従チャンネル映像信号の水平
同期信号入力端子、１０４は従チャンネル映像信号アナ
ログ入力端子、１０５，１０６は１４．３ＭＨｚでサン
プリングし、１０ビットで量子化するアナログ／デジタ
ル変換器（図中では、Ａ／Ｄと記す）、１０７は従チャ
ンネル映像信号の水平同期信号入力端子１０３より入力
される水平同期信号により従チャンネル映像信号の水平
同期期間に書き込みアドレスをリセットし、サンプリン
グクロック毎にアドレスを１づつ増しデジタルの従チャ
ンネル映像信号を順次書き込むように動作する書き込み
制御回路、１０８は主チャンネル映像信号の水平同期信
号入力端子１０１より入力される水平同期信号により主
チャンネル映像信号の水平同期期間に読み出しアドレス
をリセットし、サンプリングクロック毎にアドレスを１
づつ増しデジタルの従チャンネル映像信号を順次読み出
すように動作する読み出し制御回路、１０９は従チャン
ネル映像信号のデジタルのデータを書き込んで記憶し、
読み出すＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）式のメモリ（図中では、ＦＩＦＯメモリと記
す）、１１０，１１１は入力される１０ビットのデジタ
ル映像信号に対し、上限を３ＦＢ（ｈ）（ｈは１６進数
表現を示す）、下限を００４（ｈ）に制限するリミッ
タ、１１２は３ＦＦ（ｈ），３ＦＦ（ｈ），０００
（ｈ），０００（ｈ），０００（ｈ），０００（ｈ），
０００（ｈ），０００（ｈ）の８ワードのコードからな
るタイミング基準信号を、図４（ｂ）のタイミング図に
示すように置換挿入し、主チャンネル映像信号の水平同
期期間内タイミング基準信号がくるように配置し、ＬＳ
Ｂより順次出力し、シリアル信号に変換する多重回路、
１１３はＧ（ｘ）＝（ｘ9＋ｘ4＋１）（ｘ＋１）なる生
成多項式のスクランブル回路、１１４はシリアルの電気
信号を光信号に変換する電気／光変換回路、１１５は伝
送路となる光ファイバ、１１６は光信号を電気信号に変
換する光／電気変換回路、１１７はＧ（ｘ）＝（ｘ 9＋
ｘ4＋１）（ｘ＋１）なる生成多項式のスクランブルを
解くデスクランブル回路、１１８は３ＦＦ（ｈ），３Ｆ
Ｆ（ｈ），０００（ｈ），０００（ｈ），０００
（ｈ），０００（ｈ），０００（ｈ），０００（ｈ）の
８ワードのコードからなるタイミング基準信号を検出し
てワード同期を取り、主チャンネル映像信号と従チャン
ネル映像信号それぞれ１０ビットのパラレルデータを出
力する分離回路、１１９・１２０はデジタル信号をアナ
ログ信号に変換しアナログ映像信号を復元するデジタル
／アナログ変換器（図中では、Ｄ／Ａと記す）、１２１
は主チャンネル映像信号アナログ出力端子、１２２は従
チャンネル映像信号アナログ出力端子である。
【００１６】また、スクランブル回路１１３およびデス
クランブル回路１１７は、従来の映像信号伝送装置と同
様に図５に示した構成の回路で実現している。以上のよ
うに構成した本実施の形態は、主チャンネル映像信号と
従チャンネル映像信号の２チャンネルの映像信号を多重
伝送するもので、チャンネル数ｎをｎ＝２としたもので
ある。
クランブル回路１１７は、従来の映像信号伝送装置と同
様に図５に示した構成の回路で実現している。以上のよ
うに構成した本実施の形態は、主チャンネル映像信号と
従チャンネル映像信号の２チャンネルの映像信号を多重
伝送するもので、チャンネル数ｎをｎ＝２としたもので
ある。
【００１７】上記した本実施の形態では書き込み制御回
路１０７、読み出し制御回路１０８とメモリ１０９を用
いたことにより、主チャンネル映像信号の水平同期期間
とメモリ１０９出力の従チャンネル映像信号の水平同期
期間を一致させることができ、多重回路１１２におい
て、図４（ｂ）に示すごとく２チャンネルの信号にまた
がるタイミング基準信号を置換挿入しても有効な映像デ
ータが欠落されることはなくなる。かつ、このタイミン
グ基準信号はリミッタ１１０，１１１で禁止しているユ
ニークワード（０００（ｈ）〜００３（ｈ）および３Ｆ
Ｃ（ｈ）〜３ＦＦ（ｈ）のコード）で構成されており、
伝送誤りが発生しない限りシリアル状態でこのビットパ
ターンは出現しない。すなわち分離回路１１８において
正確にワード同期が取れるようになっている。さらに、
メモリは多重回路１１２の前段にのみ用いており、分離
回路１１８側では不要である。
路１０７、読み出し制御回路１０８とメモリ１０９を用
いたことにより、主チャンネル映像信号の水平同期期間
とメモリ１０９出力の従チャンネル映像信号の水平同期
期間を一致させることができ、多重回路１１２におい
て、図４（ｂ）に示すごとく２チャンネルの信号にまた
がるタイミング基準信号を置換挿入しても有効な映像デ
ータが欠落されることはなくなる。かつ、このタイミン
グ基準信号はリミッタ１１０，１１１で禁止しているユ
ニークワード（０００（ｈ）〜００３（ｈ）および３Ｆ
Ｃ（ｈ）〜３ＦＦ（ｈ）のコード）で構成されており、
伝送誤りが発生しない限りシリアル状態でこのビットパ
ターンは出現しない。すなわち分離回路１１８において
正確にワード同期が取れるようになっている。さらに、
メモリは多重回路１１２の前段にのみ用いており、分離
回路１１８側では不要である。
【００１８】（実施の形態２）図２は本発明の実施の形
態２による映像信号多重伝送装置の構成の一例を示すブ
ロック図である。図２において、構成の大部分は図１の
映像信号多重伝送装置と同様であるので、同じ動作をす
るものには同じ符号を付け、詳細な説明は省略する。１
２３は従チャンネル映像信号の垂直同期信号入力端子、
１２４は従チャンネルデジタル映像信号の垂直同期信号
のタイミングでリセットをかけ、主チャンネルデジタル
映像信号の水平同期周期と同じ時間毎に変化する２値信
号を出力する水平カウンタである。
態２による映像信号多重伝送装置の構成の一例を示すブ
ロック図である。図２において、構成の大部分は図１の
映像信号多重伝送装置と同様であるので、同じ動作をす
るものには同じ符号を付け、詳細な説明は省略する。１
２３は従チャンネル映像信号の垂直同期信号入力端子、
１２４は従チャンネルデジタル映像信号の垂直同期信号
のタイミングでリセットをかけ、主チャンネルデジタル
映像信号の水平同期周期と同じ時間毎に変化する２値信
号を出力する水平カウンタである。
【００１９】上記した本実施の形態おいては、主チャン
ネル映像信号の水平走査周期と従チャンネル映像信号の
水平走査周期が異なっていても、通常の有効な映像信号
が存在しているラインでは、メモリ１０９の書き込みア
ドレスと読み出しアドレスがリセットされる時間間隔は
一定であり、書き込みアドレスと読み出しアドレスが交
錯することはなくなり、従チャンネル映像信号のデータ
をメモリ１０９から読み出す際に同じラインのデータを
繰り返して読み出したり、１ラインとばして読み出す現
象はなくなる。
ネル映像信号の水平走査周期と従チャンネル映像信号の
水平走査周期が異なっていても、通常の有効な映像信号
が存在しているラインでは、メモリ１０９の書き込みア
ドレスと読み出しアドレスがリセットされる時間間隔は
一定であり、書き込みアドレスと読み出しアドレスが交
錯することはなくなり、従チャンネル映像信号のデータ
をメモリ１０９から読み出す際に同じラインのデータを
繰り返して読み出したり、１ラインとばして読み出す現
象はなくなる。
【００２０】よって上記した実施の形態では、書き込み
制御回路１０７、読み出し制御回路１０８とメモリ１０
９を用いたことにより、主チャンネル映像信号の水平同
期期間とメモリ１０８出力の従チャンネル映像信号の水
平同期期間を一致させることができ、多重回路１１２に
おいて、図４（ｂ）に示すごとく２チャンネルの信号に
またがるタイミング基準信号を置換挿入しても有効な映
像データが欠落されることはなくなる。かつ、このタイ
ミング基準信号はリミッタ１１０，１１１で禁止してい
るユニークワードで構成されており、伝送誤りが発生し
ない限りシリアル状態でこのビットパターンは出現しな
い。すなわち分離回路１１８において正確にワード同期
が取れるようになっている。さらに、メモリは多重回路
１１２の前段にのみ用いており、分離回路１１８側では
不要である。これに加え、水平カウンタ１２４を用いた
ことにより、水平走査周期の異なる映像信号であっても
ライン単位での有効映像データの欠落や重複出力を防ぐ
ことができる。
制御回路１０７、読み出し制御回路１０８とメモリ１０
９を用いたことにより、主チャンネル映像信号の水平同
期期間とメモリ１０８出力の従チャンネル映像信号の水
平同期期間を一致させることができ、多重回路１１２に
おいて、図４（ｂ）に示すごとく２チャンネルの信号に
またがるタイミング基準信号を置換挿入しても有効な映
像データが欠落されることはなくなる。かつ、このタイ
ミング基準信号はリミッタ１１０，１１１で禁止してい
るユニークワードで構成されており、伝送誤りが発生し
ない限りシリアル状態でこのビットパターンは出現しな
い。すなわち分離回路１１８において正確にワード同期
が取れるようになっている。さらに、メモリは多重回路
１１２の前段にのみ用いており、分離回路１１８側では
不要である。これに加え、水平カウンタ１２４を用いた
ことにより、水平走査周期の異なる映像信号であっても
ライン単位での有効映像データの欠落や重複出力を防ぐ
ことができる。
【００２１】なお、以上の説明では、ｎ＝２とした例で
説明したが、ｎが３以上であっても同様に実施可能であ
る。
説明したが、ｎが３以上であっても同様に実施可能であ
る。
【００２２】
【発明の効果】以上のように本発明によれば、書き込み
制御回路と読み出し制御回路とメモリとを用いたことに
より、主チャンネル映像信号の水平同期期間とメモリの
出力の従チャンネル映像信号の水平同期期間とを一致さ
せることができ、多重回路において、全チャンネルの信
号にまたがるタイミング基準信号を置換挿入しても、有
効な映像データが欠落や重複出力されることはなくな
る。かつ、このタイミング基準信号は伝送するコードと
して禁止しているユニークワードで構成されており、伝
送誤りが発生しない限りシリアル状態でこのビットパタ
ーンは出現しない。すなわち分離回路において正確にワ
ード同期が取れるようになっている。さらに、メモリは
多重回路の前段にのみ用いており、分離回路側では不要
であり、小さな回路規模で実現できる。
制御回路と読み出し制御回路とメモリとを用いたことに
より、主チャンネル映像信号の水平同期期間とメモリの
出力の従チャンネル映像信号の水平同期期間とを一致さ
せることができ、多重回路において、全チャンネルの信
号にまたがるタイミング基準信号を置換挿入しても、有
効な映像データが欠落や重複出力されることはなくな
る。かつ、このタイミング基準信号は伝送するコードと
して禁止しているユニークワードで構成されており、伝
送誤りが発生しない限りシリアル状態でこのビットパタ
ーンは出現しない。すなわち分離回路において正確にワ
ード同期が取れるようになっている。さらに、メモリは
多重回路の前段にのみ用いており、分離回路側では不要
であり、小さな回路規模で実現できる。
【００２３】上記効果は、水平同期期間の位相が一致し
ていない複数の映像信号を多重伝送する場合に非常に有
効である。さらに、水平走査周期も一致していない場合
は、水平カウンタを用いることにより、ライン単位での
有効映像データの欠落や重複出力を防ぐこともできる。
ていない複数の映像信号を多重伝送する場合に非常に有
効である。さらに、水平走査周期も一致していない場合
は、水平カウンタを用いることにより、ライン単位での
有効映像データの欠落や重複出力を防ぐこともできる。
【図１】本発明の実施形態１による映像信号多重伝送装
置を示すブロック図
置を示すブロック図
【図２】本発明の実施形態２による映像信号多重伝送装
置を示すブロック図
置を示すブロック図
【図３】従来の映像信号伝送装置を示すブロック図
【図４】タイミング基準信号の置換挿入位置を示すタイ
ミング図
ミング図
【図５】スクランブル回路およびデスクランブル回路の
一例を示す回路図
一例を示す回路図
１０５、１０６、２０３ アナログ／デジタル変換器 １０７ 書き込み制御回路 １０８ 読み出し制御回路 １０９ メモリ １１０、１１１、２０４ リミッタ １１２、２０５ 多重回路 １１３、２０６ スクランブル回路 １１４、２０７ 電気／光変換回路 １１５、２０８ 光ファイバ １１６、２０９ 光／電気変換回路 １１７、２１０ デスクランブル回路 １１８、２１１ 分離回路 １１９、１２０、２１２ デジタル／アナログ変換回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−18843（ＪＰ，Ａ) 特開 平８−265657（ＪＰ，Ａ) 特開 平６−22287（ＪＰ，Ａ) 特開 平５−64171（ＪＰ，Ａ) 特開 平６−29945（ＪＰ，Ａ) 特開 平５−260012（ＪＰ，Ａ) 特開 平５−176307（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 H04N 7/08
Claims (2)
- 【請求項１】 ｎチャンネル（ｎは２以上の整数）のデ
ジタル映像信号のうち、１つのチャンネルのデジタル映
像信号を主チャンネルデジタル映像信号とし、他のｎ−
１チャンネルのデジタル映像信号を従チャンネルデジタ
ル映像信号としたとき、ｎ−１チャンネルの前記従チャ
ンネルデジタル映像信号のデータを各々書き込み記憶す
るｎ−１個のメモリと、前記従チャンネルデジタル映像
信号各々の水平同期信号で前記ｎ−１個のメモリ各々に
前記従チャンネル映像信号のデータ各々の書き込みタイ
ミングを制御するｎ−１個の書き込み制御回路と、前記
主チャンネルデジタル映像信号の水平同期信号で前記ｎ
−１個のメモリ各々から記憶された前記従チャンネル映
像信号のデータ各々の読み出しタイミングを制御する読
み出し制御回路と、前記ｎ−１個のメモリ出力のｎ−１
チャンネルの従チャンネルデジタル映像信号と主チャン
ネルデジタル映像信号をワード単位で時分割多重し、多
重された後のｎチャンネル分の映像信号にまたがるユニ
ークワードのタイミング基準信号を主チャンネルデジタ
ル映像信号の水平同期期間に置換挿入してシリアル信号
を出力する多重回路と、前記シリアル信号から前記多重
回路で用いたタイミング基準信号を検出してワード同期
を取り、ｎチャンネルの映像信号を分離出力する分離回
路とを有する映像信号多重伝送装置。 - 【請求項２】 ｎ−１チャンネルの従チャンネルデジタ
ル映像信号各々の垂直同期信号のタイミングでリセット
をかけ、主チャンネルデジタル映像信号の水平同期周期
と同じ時間毎に変化する２値信号を出力するｎ−１個の
水平カウンタを有し、従チャンネルデジタル映像信号の
水平同期信号の代わりに前記水平カウンタ出力を書き込
み制御回路に入力した請求項１記載の映像信号多重伝送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31626095A JP3186556B2 (ja) | 1995-12-05 | 1995-12-05 | 映像信号多重伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31626095A JP3186556B2 (ja) | 1995-12-05 | 1995-12-05 | 映像信号多重伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162828A JPH09162828A (ja) | 1997-06-20 |
| JP3186556B2 true JP3186556B2 (ja) | 2001-07-11 |
Family
ID=18075125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31626095A Expired - Fee Related JP3186556B2 (ja) | 1995-12-05 | 1995-12-05 | 映像信号多重伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186556B2 (ja) |
-
1995
- 1995-12-05 JP JP31626095A patent/JP3186556B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162828A (ja) | 1997-06-20 |
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