JP2001168827A - データ送受信システム、データ受信装置およびデータ送信装置 - Google Patents

Abstract

(57)【要約】 【課題】 送信側において各トリビュタリ間のフレーム
位相を揃えることなく、高速なトリビュタリ同期をおこ
なうデータ送受信システムを得ること。 【解決手段】 データ送信装置１０が、直並列変換回路
１０１により多重分離された複数のトリビュタリ信号を
符号化回路１０２によりフレーム化し、遅延回路１０３
によりトリビュタリ信号間の同期としてビット同期のみ
をおこなった信号を並直列変換回路１０４により多重化
して伝送路１１０上に送信する。そして、データ受信装
置２０が、その伝送路１１０上の信号を受信し、直並列
変換回路１０５により多重分離したトリビュタリ信号毎
に、トリビュタリ同期回路１０６によって、そのトリビ
ュタリ信号の示すデータが蓄えられ、各トリビュタリ信
号のフレームビットの検出と基準フレームパルスとに基
づいたタイミングで、上記データを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、伝送するデータ
を多重分離して符号化および復号化処理をおこなうデー
タ通信方式において、伝送するデータを伝送前後におい
て一致させるためにトリビュタリ信号間を同期させるデ
ータ送受信システム、データ受信装置およびデータ送信
装置に関するものである。

【０００２】

【従来の技術】国際的なデジタル通信網の拡大にともな
い、ＣＣＩＴＴ（国際電信電話諮問委員会）では、デジ
タル通信の信号多重化に際して階層的にチャネルを多重
化する規則としてＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄ
ｉｇｉｔａｌ Ｈｉｅｒａｒｃｙ：同期ディジタルハイ
アラーキ）を勧告し、デジタル通信の相互接続を目指し
ている。

【０００３】このＳＤＨはＳＴＭ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｕｌｅ：同期伝送モジ
ュール）と呼ばれるモジュールを多重化してデジタル通
信をおこなうものであり、ＣＣＩＴＴでは、ＳＴＭ−１
（同期伝送モジュールレベル１、ビットレート１５５．
５２Ｍｂ／ｓ）、ＳＴＭ−４（同期伝送モジュールレベ
ル４、ビットレート６２２．０８Ｍｂ／ｓ）、ＳＴＭ−
１６（同期伝送モジュールレベル１６、ビットレート
２．４８８３２Ｇｂ／ｓ）等のＳＴＭに関して勧告して
いる。

【０００４】特に、ＳＤＨは、近年の広帯域通信ネット
ワークの構築において重要な技術の一つであるＡＴＭ
（Ａｓｙｍｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏ
ｄｅ：非同期転送モード）を導入する上での基盤となる
多重通信方式である。

【０００５】このような通信方式に対応した従来の同期
多重変換装置として、たとえば特開平５―１７５９５３
号の公報に「同期検出回路」が開示されている。図８
は、この従来の同期検出回路の概略構成を示すブロック
図であり、特に、上記したＳＴＭ―４多重信号に対して
同期検出をおこなう回路を示している。

【０００６】図８において、従来の同期検出回路は、直
列ＳＴＭ−４多重信号７０５を８ビット並列のＳＴＭ−
４多重信号７０６に変換するビット直並列変換回路７０
１と、この多重信号７０６を８ビット並列の４つのＳＴ
Ｍ−１信号７０７ａ、７０７ｂ、７０７ｃおよび７０７
ｄに変換するバイト直並列変換回路７０２と、各トリビ
ュタリのＳＴＭ−１信号７０７ａ、７０７ｂ、７０７ｃ
および７０７ｄのフレームパタンを検出してビットシフ
ト信号７０１ａ、７０２ａ、７０３ａおよび７０４ａと
フレームパタン検出信号７０１ｂ、７０２ｂ、７０３ｂ
および７０４ｂを出力する第１〜第４フレームパタン検
出回路７３１〜７３４と、各フレームパタン検出回路７
３１〜７３４から入力したビットシフト信号７０１ａ〜
７０４ａに基づいてビット直並列変換回路７０１にビッ
トシフト命令７０９ａを出力するビットシフト制御回路
７０８と、各フレームパタン検出回路７３１〜７３４か
ら入力したフレームパタン検出信号７０１ｂ〜７０４ｂ
に基づいてバイト直並列変換回路７０２にトリビュタリ
シフト命令７０４ｊを出力する同期制御回路７０４と、
ビットシフト制御回路７０８および同期制御回路７０４
の出力を入力する論理積回路７０９とを備えている。

【０００７】つぎに、この同期検出回路の動作について
説明する。まず、各フレームパタン検出回路７３１〜７
３４が、バイト直並列変換回路７０２によって多重分離
された各ＳＴＭ−１信号７０７ａ〜７０７ｄ毎に、すな
わち各トリビュタリ毎にそのＳＴＭ−１信号のビットず
れを検出し、ビットシフト制御回路７０８にビットシフ
ト信号７０１ａ〜７０４ａを出力する。

【０００８】ビットシフト制御回路７０８では、これら
ビットシフト信号７０１ａ〜７０４ａの値が互いに一致
するかを判定し、０意外の値で一致する場合に、ビット
進み判定信号７０８ｂを同期制御回路７０４に送信し、
同時にその値に相当するパルス７０８ａを論理積回路７
０９に送信する。

【０００９】一方、同期制御回路７０４には、各フレー
ムパタン検出回路７３１〜７３４の出力するフレームパ
タン検出信号７０１ｂ〜７０４ｂが入力される。同期制
御回路７０４は、これらフレームパタン検出信号７０１
ｂ〜７０４ｂに基づいてトリビュタリ同期のずれを判定
し、そのずれに相当するパルスをトリビュタリシフト命
令７０４ｊとしてバイト直並列変換回路７０２へと出力
する。

【００１０】また、同期制御回路７０４では、これらフ
レームパタン検出信号７０１ｂ〜７０４ｂとビットシフ
ト制御回路７０８から出力されたビット進み判定信号７
０８ｂとに基づいて同期外れ状態を検出し、同期外れ信
号７０４ｋを論理積回路７０９に送信する。よって、論
理積回路７０９は、ビット進み値を示すパルス７０８ａ
と同期外れ信号７０４ｋとを入力し、これら信号の論理
積演算の結果をビット直並列変換回路７０１へと出力す
ることになる。これは、ビット直並列変換回路７０１
が、同期外れの状態においてビットシフト命令７０９ａ
を入力することを意味する。

【００１１】よって、ビット直並列変換回路７０１およ
びバイト直並列変換回路７０２が、それぞれ上記したビ
ットシフト命令７０９ａおよびトリビュタリシフト命令
７０４ｊを入力し、各信号に応じて同期引き込み動作を
おこなうことによって、トリビュタリ同期が確立され
る。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た従来の同期検出回路によれば、フレームパタン検出信
号７０１ｂ〜７０４ｂの発生タイミングによってトリビ
ュタリずれの量を検出し、この量に相当するパルスをト
リビュタリシフト命令７０４ｊとしてバイト直並列変換
回路７０２に入力することにより、トリビュタリずれの
補正を実現しており、前提として、直列ＳＴＭ−４多重
信号７０５を受信する際に、各トリビュタリのフレーム
ビットが揃っている必要がある。

【００１３】図９は、従来の同期検出回路の動作におい
て、データに含まれるフレームビット位置を説明するた
めの説明図である。図９に示すように、上述した同期検
出回路を搭載した受信装置とともにデータ送受信システ
ムを構築する送信装置側において、各トリビュタリ信号
８０１ａ、８０１ｂ、８０１ｃおよび８０１ｄに、同時
刻にフレームビット８０２が挿入される。よって、並直
列変換により多重化された信号８０３内では各トリビュ
タリ信号のフレームビットは所定の位置に配置される。

【００１４】そして、受信装置側において直並列変換さ
れる際、その変換のタイミングにより各トリビュタリ信
号のフレームビット位置にずれが生じる。上述した同期
検出回路は、これら各トリビュタリ信号のビットずれを
検出することによって、本来分配されるトリビュタリ信
号を判別しており、この情報をもとに直並列変換回路の
タイミングを調整してトリビュタリ同期を実現してい
る。

【００１５】従って、従来の同期検出回路によりトリビ
ュタリ同期を実現するためには、送信装置側において各
トリビュタリ信号のフレームビットの位相を揃えて出力
する必要がある。

【００１６】ところが、通信の高速化が進むにつれ、デ
バイスの位相ばらつきや製造、実装のばらつきによる並
列信号の位相スキューが無視できなくなり、更に通信の
高速化が進めば各トリビュタリ信号間のフレームの位相
ばらつきが１ビット以上の位相差を持つような場合に
は、送信装置内の並直列変換回路においてトリビュタリ
信号のフレーム位相を揃えて並直列変換することが困難
になるという問題が生じる。

【００１７】一方、上述した同期検出回路を受信装置に
導入したデータ送受信システムでは、送信装置側で各ト
リビュタリ信号間のフレーム位相がずれた状態で並直列
変換し伝送してしまうと、受信装置において正常なトリ
ビュタリ同期が取れず、元の信号を再生することはでき
ない。

【００１８】この発明は上記のような問題点を解決する
ためになされたもので、データ送信側において各トリビ
ュタリ間のフレーム位相を揃えることなく、高速なトリ
ビュタリ同期を実現することが可能なデータ送受信シス
テム、データ受信装置およびデータ送信装置を得ること
を目的とする。

【００１９】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかるデータ送受信シ
ステムにあっては、伝送信号を低速な複数のトリビュタ
リ信号に多重分離し、該トリビュタリ信号毎にフレーム
を形成した後、高速の直列信号に多重化して伝送路に送
信するデータ送信装置と、該伝送路から受信した信号を
低速な複数のトリビュタリ信号に多重分離し、該トリビ
ュタリ信号に対してトリビュタリ同期をおこなった後、
高速な直列信号に多重化して、前記伝送信号を再生する
データ受信装置と、から構成されるデータ送受信システ
ムにおいて、前記データ送信装置が、前記フレームを形
成する際に、前記フレームに該フレームの境界を示すフ
レームビットを挿入し、フレームを形成した後に、前記
トリビュタリ信号間においてビット同期のみをおこな
い、前記データ受信装置が、前記トリビュタリ信号毎
に、該トリビュタリ信号により示されるデータを蓄える
とともに、該トリビュタリ信号の前記フレームビットの
検出とトリビュタリ信号間に対して共通に発せられる基
準フレームパルスとに基づいたタイミングで前記蓄えら
れたデータを出力することにより、前記トリビュタリ同
期をおこなうことを特徴とする。

【００２０】この発明によれば、データ送信装置が、フ
レーム形成されたトリビュタリ信号間の同期としてビッ
ト同期のみをおこなった信号を伝送路上に送信し、デー
タ受信装置が、その信号を受信して多重分離したトリビ
ュタリ信号毎に、そのトリビュタリ信号により示される
データを蓄え、各トリビュタリ信号のフレームビットの
検出と基準フレームパルスとに基づいたタイミングで、
上記したデータを出力することによりトリビュタリ同期
を達成するので、送信側においてフレーム同期をおこな
わずとも、受信側においてフレームの位相を揃えること
ができる。

【００２１】つぎの発明にかかるデータ送受信システム
にあっては、前記データ送信装置が、前記伝送信号を複
数のトリビュタリ信号に多重分離する第１の直並列変換
回路と、前記トリビュタリ信号毎に、当該トリビュタリ
信号を識別するトリビュタリＩＤ情報と前記フレームビ
ットとを含むフレームを形成する符号化回路と、前記符
号化回路によりフレーム形成された各トリビュタリ信号
毎に、前記ビット同期をおこなう遅延回路と、前記遅延
回路によりビット同期のおこなわれた各トリビュタリ信
号を高速の直列信号に多重化して伝送路に送信する第１
の並直列変換回路と、を備え、前記データ受信装置が、
前記伝送路に送信された高速の直列信号を複数のトリビ
ュタリ信号に多重分離する第２の直並列変換回路と、前
記トリビュタリ信号毎に、該トリビュタリ信号により示
されるデータを蓄えるとともに、該トリビュタリ信号の
前記フレームビットおよび前記トリビュタリＩＤ情報を
検出し、当該フレームビットの検出と前記トリビュタリ
信号間に対して共通して発せられる基準フレームパルス
とに基づいて前記蓄えられたデータを出力するトリビュ
タリ同期回路と、前記トリビュタリ同期回路によりトリ
ビュタリ同期のおこなわれた各トリビュタリ信号の示す
データを、前記トリビュタリＩＤ情報に基づいて入れ替
えるデータ入替回路と、前記データ入替回路により入れ
替えられた前記トリビュタリ信号に対し、前記符号化回
路による符号化に対応した復号化をおこなう復号化回路
と、前記復号化回路により復号化された各トリビュタリ
信号を高速な直列信号に多重化し、前記伝送信号を再生
する第２の並直列変換回路と、を備えたことを特徴とす
る。

【００２２】この発明によれば、データ送信装置が、第
１の直並列変換回路、符号化回路、遅延回路および第１
の並直列変換回路により、順に伝送信号のトリビュタリ
信号への多重分離、フレーム形成、ビット同期および多
重化送信をおこない、データ受信装置が、第２の直並列
変換回路、トリビュタリ同期回路、データ入替回路、復
号化回路および第２の並直列変換回路により、順に伝送
信号のトリビュタリ信号への多重分離、フレームビット
の検出と基準フレームパルスとに基づいたタイミングに
よる各トリビュタリ信号の出力、トリビュタリＩＤ情報
に基づくデータの入れ替え、フレーム形成に対する復号
化および再度の多重化による伝送信号の再生をおこなう
ことで、受信側でトリビュタリ同期を達成するので、デ
ータ送信装置においてフレーム同期をおこなわずとも、
データ受信装置のトリビュタリ同期回路においてフレー
ムの位相を揃え、伝送信号を再生することができる。

【００２３】つぎの発明にかかるデータ送受信システム
にあっては、前記トリビュタリ同期回路が、前記トリビ
ュタリ信号毎に前記フレームビットを検出してフレーム
パルスを出力するフレームビット検出部と、前記基準フ
レームパルスを生成する基準フレームパルス生成部と、
前記トリビュタリ信号毎に、該トリビュタリ信号の示す
データを蓄えるとともに、前記データを、前記基準フレ
ームパルスおよび前記フレームパルスに基づくタイミン
グにより前記トリビュタリ信号間のフレームビットの位
相が揃った状態で出力するバッファと、を備えたことを
特徴とする。

【００２４】この発明によれば、トリビュタリ同期回路
が、トリビュタリ信号の示すデータをバッファに蓄積
し、フレームビット検出部により出力されるフレームパ
ルスと、基準フレームパルス生成部により生成される基
準フレームパルスと、に定まるタイミングによって、上
記したバッファに蓄えられたデータを取り出すことで、
各トリビュタリ信号をトリビュタリ信号間のフレームビ
ットの位相が揃った状態で出力させることができる。

【００２５】つぎの発明にかかるデータ送受信システム
にあっては、前記データ送信装置が、前記伝送信号を複
数のトリビュタリ信号に多重分離する第１の直並列変換
回路と、前記トリビュタリ信号毎に、当該トリビュタリ
信号を識別するトリビュタリＩＤ情報と前記フレームビ
ットとを含むフレームを形成する符号化回路と、前記符
号化回路によりフレーム形成された各トリビュタリ信号
毎に、前記ビット同期をおこなう遅延回路と、前記遅延
回路によりビット同期のおこなわれた各トリビュタリ信
号を高速の直列信号に多重化して前記伝送路に送信する
第１の並直列変換回路と、を備え、前記データ受信装置
が、前記伝送路に送信された高速の直列信号を複数のト
リビュタリ信号に多重分離する第２の直並列変換回路
と、前記複数のトリビュタリ信号の示すデータ間を、デ
ータ入替制御信号に基づいて入れ替えるデータ入替回路
と、前記データ入替回路により入れ替えられた前記トリ
ビュタリ信号毎に、該トリビュタリ信号の前記フレーム
ビットを検出してフレームパルスを出力し前記トリビュ
タリＩＤ情報を検出してトリビュタリＩＤ信号を出力す
るとともに、該トリビュタリ信号に対して前記符号化回
路による符号化に対応した復号化をおこなう復号化回路
と、前記トリビュタリＩＤ信号の示すトリビュタリＩＤ
情報が所定のＩＤ情報と一致するか否かを判定し、一致
しない場合に前記データ入替制御信号を出力するデータ
入替制御回路と、前記トリビュタリ信号毎に、該トリビ
ュタリ信号により示されるデータを一時的に蓄えるとと
もに、前記フレームパルスと前記トリビュタリ信号間に
対して共通して発せられる基準フレームパルスとに基づ
いて前記蓄えられたデータを出力するトリビュタリ同期
回路と、前記トリビュタリ同期回路によりトリビュタリ
同期のおこなわれた各トリビュタリ信号を高速な直列信
号に多重化し、前記伝送信号を再生する第２の並直列変
換回路と、を備えたことを特徴とする。

【００２６】この発明によれば、データ送信装置が、第
１の直並列変換回路、符号化回路、遅延回路および第１
の並直列変換回路により、順に伝送信号のトリビュタリ
信号への多重分離、フレーム形成、ビット同期および多
重化送信をおこない、データ受信装置が、第２の直並列
変換回路、データ入替回路、復号化回路、データ入替制
御回路、トリビュタリ同期回路および第２の並直列変換
回路により、順に伝送信号のトリビュタリ信号への多重
分離、データ入替制御信号に基づくデータの入れ替え、
フレームビットの検出によるフレームパルスの出力とト
リビュタリＩＤ情報の検出によるトリビュタリＩＤ信号
の出力とフレーム形成に対する復号化、上記したフレー
ムパルスと基準フレームパルスとに基づいたタイミング
による各トリビュタリ信号の出力、トリビュタリＩＤ情
報に基づくデータの入れ替え、上記したトリビュタリＩ
Ｄ信号に基づく上記データ入替制御信号の出力、上記し
たフレームパルスと基準フレームパルスとに基づいたタ
イミングによる各トリビュタリ信号の出力および再度の
多重化による伝送信号の再生をおこなうことで、受信側
でトリビュタリ同期を達成するので、データ送信装置に
おいてフレーム同期をおこなわずとも、データ受信装置
のトリビュタリ同期回路においてフレームの位相を揃
え、伝送信号を再生することができる。

【００２７】つぎの発明にかかるデータ送受信システム
にあっては、前記復号化回路が、前記データ入替回路に
より入れ替えられた前記トリビュタリ信号毎に、該トリ
ビュタリ信号の前記フレームビットを検出してフレーム
パルスを生成するフレームビット検出部と、前記フレー
ムパルスに基づいたタイミングで、前記トリビュタリ信
号の前記トリビュタリＩＤ情報を検出してトリビュタリ
ＩＤ信号を生成するトリビュタリＩＤ情報検出部と、前
記フレームパルスに基づいたタイミングで、前記トリビ
ュタリ信号に対して前記符号化回路による符号化に対応
した復号化をおこなう復号化部と、を備え、前記フレー
ムパルス、前記トリビュタリＩＤ信号および前記復号化
のおこなわれたトリビュタリ信号を出力することを特徴
とする。

【００２８】この発明によれば、復号化回路が、フレー
ムビット検出部によりフレームビットを検出してフレー
ムパルスを出力し、そのフレームパルスに基づいたタイ
ミングで、トリビュタリＩＤ情報検出部によりトリビュ
タリＩＤ情報を検出してトリビュタリＩＤ信号を生成す
るととともに復号化部によりフレーム形成に対する復号
化をおこなうので、次段のトリビュタリ同期回路へ復号
化後のトリビュタリ信号とともに上記フレームパルスを
供給することが可能となる。

【００２９】つぎの発明にかかるデータ送受信システム
にあっては、前記トリビュタリ同期回路が、前記基準フ
レームパルスを生成する基準フレームパルス生成部と、
前記トリビュタリ信号毎に、前記フレームビットを書き
込むための所定のアドレスと前記フレームパルスとに基
づいて定まるアドレスに順に該トリビュタリ信号の示す
データを蓄えるとともに、前記データを、前記基準フレ
ームパルスに基づくタイミングにより前記所定のアドレ
スから出力するバッファと、を備えたことを特徴とす
る。

【００３０】この発明によれば、トリビュタリ同期回路
が、バッファ中のフレームパルスにより定まるアドレス
から順に、トリビュタリ信号の示すデータを蓄え、基準
フレームパルス生成部により生成される基準フレームパ
ルスに基づくタイミングで、そのデータを上記したアド
レスから順に取り出すので、そのアドレスを、たとえば
フレームビットが書き込まれる番地とすることで、各ト
リビュタリ信号をトリビュタリ信号間のフレームビット
の位相が揃った状態で出力させることができる。

【００３１】つぎの発明にかかるデータ送受信システム
にあっては、前記データ送信装置が、前記遅延回路に代
えて、前記符号化回路によりフレーム形成された各トリ
ビュタリ信号毎に、前記トリビュタリ信号間において共
通のクロック信号に対する該トリビュタリ信号の位相ず
れを検出し、検出した位相ずれに応じて前記トリビュタ
リ信号を遅延させることでビット同期をおこなうビット
同期回路を、備えたことを特徴とする。

【００３２】この発明によれば、データ送信装置が、ビ
ット同期をおこなう回路として、トリビュタリ信号間に
おいて共通なクロック信号に対する位相ずれを検出し、
検出した位相ずれに応じて各トリビュタリ信号を遅延さ
せるビット同期回路を用いることができる。

【００３３】つぎの発明にかかるデータ受信装置にあっ
ては、伝送信号を低速な複数のトリビュタリ信号に多重
分離し、該トリビュタリ信号毎にフレームを形成した
後、高速の直列信号に多重化して伝送路に送信するデー
タ送信装置とともにデータ送受信システムを構成し、か
つ前記高速の直列信号を低速な複数のトリビュタリ信号
に多重分離し、該トリビュタリ信号に対してトリビュタ
リ同期をおこなった後、高速な直列信号に多重化して、
前記伝送信号を再生するデータ受信装置において、前記
トリビュタリ信号毎に、該トリビュタリ信号により示さ
れるデータを蓄えるとともに、該トリビュタリ信号から
前記フレームの境界を示すフレームビットを検出し、検
出したフレームビットとトリビュタリ信号間に対して共
通に発せられる基準フレームパルスとに基づいたタイミ
ングで前記蓄えられたデータを出力することにより、前
記トリビュタリ同期をおこなうことを特徴とする。

【００３４】この発明によれば、伝送路から受信した信
号を複数のトリビュタリ信号に多重分離し、各トリビュ
タリ信号毎に、そのトリビュタリ信号により示されるデ
ータを蓄え、各トリビュタリ信号のフレームビットの検
出と基準フレームパルスとに基づいたタイミングで、上
記したデータを出力することによりトリビュタリ同期を
達成するので、送信側においてフレーム同期をおこなわ
れていない信号に対してもフレームの位相を揃えること
ができる。

【００３５】つぎの発明にかかるデータ受信装置にあっ
ては、前記伝送路に送信された高速な信号を複数のトリ
ビュタリ信号に多重分離する直並列変換回路と、前記ト
リビュタリ信号毎に、該トリビュタリ信号により示され
るデータを蓄えるとともに、該トリビュタリ信号の前記
フレームビットおよび該トリビュタリ信号を識別するト
リビュタリＩＤ情報を検出し、当該フレームビットの検
出と前記トリビュタリ信号間に対して共通して発せられ
る基準フレームパルスとに基づいて前記蓄えられたデー
タを出力するトリビュタリ同期回路と、前記トリビュタ
リ同期回路によりトリビュタリ同期のおこなわれた各ト
リビュタリ信号の示すデータを、前記トリビュタリＩＤ
情報に基づいて入れ替えるデータ入替回路と、前記デー
タ入替回路により入れ替えられた前記トリビュタリ信号
に対し、前記符号化回路による符号化に対応した復号化
をおこなう復号化回路と、前記復号化回路により復号化
された各トリビュタリ信号を高速な直列信号に多重化
し、前記伝送信号を再生する並直列変換回路と、を備え
たことを特徴とする。

【００３６】この発明によれば、直並列変換回路、トリ
ビュタリ同期回路、データ入替回路、復号化回路および
並直列変換回路により、順に伝送信号のトリビュタリ信
号への多重分離、フレームビットの検出と基準フレーム
パルスとに基づいたタイミングによる各トリビュタリ信
号の出力、トリビュタリＩＤ情報に基づくデータの入れ
替え、フレーム形成に対する復号化および再度の多重化
による伝送信号の再生をおこなうことで、受信側でトリ
ビュタリ同期を達成するので、データ送信装置において
フレーム同期がおこなわれていない信号に対しても、デ
ータ受信装置のトリビュタリ同期回路においてフレーム
の位相を揃え、伝送信号を再生することができる。

【００３７】つぎの発明にかかるデータ受信装置にあっ
ては、前記トリビュタリ同期回路が、前記トリビュタリ
信号毎に前記フレームビットを検出してフレームパルス
を出力するフレームビット検出部と、前記基準フレーム
パルスを生成する基準フレームパルス生成部と、前記ト
リビュタリ信号毎に、該トリビュタリ信号の示すデータ
を蓄えるとともに、前記データを、前記基準フレームパ
ルスおよび前記フレームパルスに基づくタイミングによ
り前記トリビュタリ信号間のフレームビットの位相が揃
った状態で出力するバッファと、を備えたことを特徴と
する。

【００３８】この発明によれば、トリビュタリ同期回路
が、トリビュタリ信号の示すデータをバッファに蓄積
し、フレームビット検出部により出力されるフレームパ
ルスと、基準フレームパルス生成部により生成される基
準フレームパルスと、に定まるタイミングによって、上
記したバッファに蓄えられたデータを取り出すことで、
各トリビュタリ信号をトリビュタリ信号間のフレームビ
ットの位相が揃った状態で出力させることができる。

【００３９】つぎの発明にかかるデータ受信装置にあっ
ては、前記伝送路に送信された高速の直列信号を複数の
トリビュタリ信号に多重分離する直並列変換回路と、前
記複数のトリビュタリ信号の示すデータ間を、データ入
替制御信号に基づいて入れ替えるデータ入替回路と、前
記データ入替回路により入れ替えられた前記トリビュタ
リ信号毎に、該トリビュタリ信号の前記フレームビット
を検出してフレームパルスを出力し前記トリビュタリＩ
Ｄ情報を検出してトリビュタリＩＤ信号を出力するとと
もに、該トリビュタリ信号に対して前記符号化回路によ
る符号化に対応した復号化をおこなう復号化回路と、前
記トリビュタリＩＤ信号の示すトリビュタリＩＤ情報が
所定のＩＤ情報と一致するか否かを判定し、一致しない
場合に前記データ入替制御信号を出力するデータ入替制
御回路と、前記トリビュタリ信号毎に、該トリビュタリ
信号により示されるデータを一時的に蓄えるとともに、
前記フレームパルスと前記トリビュタリ信号間に対して
共通して発せられる基準フレームパルスとに基づいて前
記蓄えられたデータを出力するトリビュタリ同期回路
と、前記トリビュタリ同期回路によりトリビュタリ同期
のおこなわれた各トリビュタリ信号を高速な直列信号に
多重化し、前記伝送信号を再生する並直列変換回路と、
を備えたことを特徴とする。

【００４０】この発明によれば、直並列変換回路、デー
タ入替回路、復号化回路、データ入替制御回路、トリビ
ュタリ同期回路および並直列変換回路により、順に伝送
信号のトリビュタリ信号への多重分離、データ入替制御
信号に基づくデータの入れ替え、フレームビットの検出
によるフレームパルスの出力とトリビュタリＩＤ情報の
検出によるトリビュタリＩＤ信号の出力とフレーム形成
に対する復号化、上記したフレームパルスと基準フレー
ムパルスとに基づいたタイミングによる各トリビュタリ
信号の出力、トリビュタリＩＤ情報に基づくデータの入
れ替え、上記したトリビュタリＩＤ信号に基づく上記デ
ータ入替制御信号の出力、上記したフレームパルスと基
準フレームパルスとに基づいたタイミングによる各トリ
ビュタリ信号の出力および再度の多重化による伝送信号
の再生をおこなうことで、受信側でトリビュタリ同期を
達成するので、データ送信装置においてフレーム同期を
おこなわれてない信号に対しても、データ受信装置のト
リビュタリ同期回路においてフレームの位相を揃え、伝
送信号を再生することができる。

【００４１】つぎの発明にかかるデータ受信装置にあっ
ては、前記復号化回路が、前記データ入替回路により入
れ替えられた前記トリビュタリ信号毎に、該トリビュタ
リ信号の前記フレームビットを検出してフレームパルス
を生成するフレームビット検出部と、前記フレームパル
スに基づいたタイミングで、前記トリビュタリ信号の前
記トリビュタリＩＤ情報を検出してトリビュタリＩＤ信
号を生成するトリビュタリＩＤ情報検出部と、前記フレ
ームパルスに基づいたタイミングで、前記トリビュタリ
信号に対して前記符号化回路による符号化に対応した復
号化をおこなう復号化部と、を備え、前記フレームパル
ス、前記トリビュタリＩＤ信号および前記復号化のおこ
なわれたトリビュタリ信号を出力することを特徴とす
る。

【００４２】この発明によれば、復号化回路が、フレー
ムビット検出部によりフレームビットを検出してフレー
ムパルスを出力し、そのフレームパルスに基づいたタイ
ミングで、トリビュタリＩＤ情報検出部によりトリビュ
タリＩＤ情報を検出してトリビュタリＩＤ信号を生成す
るととともに復号化部によりフレーム形成に対する復号
化をおこなうので、次段のトリビュタリ同期回路へ復号
化後のトリビュタリ信号とともに上記フレームパルスを
供給することが可能となる。

【００４３】つぎの発明にかかるデータ受信装置にあっ
ては、前記トリビュタリ同期回路が、前記基準フレーム
パルスを生成する基準フレームパルス生成部と、前記ト
リビュタリ信号毎に、前記フレームビットを書き込むた
めの所定のアドレスと前記フレームパルスとに基づいて
定まるアドレスに順に該トリビュタリ信号の示すデータ
を蓄えるとともに、前記データを、前記基準フレームパ
ルスに基づくタイミングにより前記所定のアドレスから
出力するバッファと、を備えたことを特徴とする。

【００４４】この発明によれば、トリビュタリ同期回路
が、バッファ中のフレームパルスにより定まるアドレス
から順に、トリビュタリ信号の示すデータを蓄え、基準
フレームパルス生成部により生成される基準フレームパ
ルスに基づくタイミングで、そのデータを上記したアド
レスから順に取り出すので、そのアドレスを、たとえば
フレームビットが書き込まれる番地とすることで、各ト
リビュタリ信号をトリビュタリ信号間のフレームビット
の位相が揃った状態で出力させることができる。

【００４５】つぎの発明にかかるデータ送信装置にあっ
ては、伝送信号を低速な複数のトリビュタリ信号に多重
分離し、該トリビュタリ信号毎にフレームを形成した
後、高速の直列信号に多重化して伝送路に送信するデー
タ送信装置において、前記伝送信号を複数のトリビュタ
リ信号に多重分離する直並列変換回路と、前記トリビュ
タリ信号毎に、当該トリビュタリ信号を識別するトリビ
ュタリＩＤ情報と前記フレームビットとを含むフレーム
を形成する符号化回路と、前記符号化回路によりフレー
ム形成された各トリビュタリ信号毎に、前記トリビュタ
リ信号間において共通のクロック信号に対する該トリビ
ュタリ信号の位相ずれを検出し、検出した位相ずれに応
じて前記トリビュタリ信号を遅延させることでビット同
期をおこなうビット同期回路と、前記ビット同期回路に
よりビット同期のおこなわれた各トリビュタリ信号を高
速の直列信号に多重化して伝送路に送信する並直列変換
回路と、を備えたことを特徴とする。

【００４６】この発明によれば、ビット同期をおこなう
回路として、トリビュタリ信号間において共通なクロッ
ク信号に対する位相ずれを検出し、検出した位相ずれに
応じて各トリビュタリ信号を遅延させるビット同期回路
を用いることができる。

【００４７】

【発明の実施の形態】以下に、この発明にかかるデータ
送受信システム、データ受信装置およびデータ送信装置
の実施の形態を図面に基づいて詳細に説明する。なお、
この実施の形態によりこの発明が限定されるものではな
い。

【００４８】実施の形態１．まず、実施の形態１にかか
るデータ送受信システム、データ受信装置およびデータ
送信装置について説明する。実施の形態１にかかるデー
タ送受信システムは、データ送信装置において複数のト
リビュタリ信号毎にフレームビットを挿入するとともに
各フレームビット間の位相を揃えることなくトリビュタ
リ信号間のビット同期のみをおこなった後に多重化して
データを送信し、データ受信装置においてその多重化さ
れたデータをトリビュタリ信号毎に分離し、各トリビュ
タリ信号をフレームビットの検出とともに共通のフレー
ムパルスの生成タイミングで取り出すことによって、ト
リビュタリ同期をおこなうことを特徴としている。

【００４９】図１は、実施の形態１にかかるデータ送受
信システムの概略構成を示すブロック図である。図１に
示すデータ送受信システムは、複数のトリビュタリの多
重化によって構成された高速信号を伝送路１１０に送信
するデータ送信装置１０と、その高速信号を受信して元
のデータに再生するデータ受信装置２０と、から構成さ
れる。

【００５０】図１において、データ送信装置１０は、信
号１１１を複数のトリビュタリ信号１１２ａ〜１１２ｎ
に分配する直並列変換回路１０１と、各トリビュタリ信
号毎にフレームビットとトリビュタリＩＤ情報とを含ん
だフレームを形成する符号化回路１０２と、符号化回路
１０２によりフレーム化された各トリビュタリ信号のビ
ット位相を揃える遅延回路１０３と、遅延回路１０３に
よりビット位相が揃った各トリビュタリ信号を直列の高
速信号１１３に変換する並直列変換回路１０４と、を備
えて構成される。

【００５１】また、データ受信装置２０は、直列の高速
信号１１３を各トリビュタリ信号１１４ａ〜１１４ｎに
分配する直並列変換回路１０５と、直並列変換回路１０
５により分配された各トリビュタリ信号１１４ａ〜１１
４ｎ間の信号のフレーム位相を揃えるトリビュタリ同期
回路１０６と、トリビュタリ同期回路１０６によりフレ
ーム位相が揃った各トリビュタリ信号１１４ａ〜１１４
ｎ間でデータの入れ替えをおこなうデータ入替回路１０
７と、データ入替回路１０７から出力された各トリビュ
タリ信号１１４ａ〜１１４ｎ毎に、データの復号化をお
こなう復号化回路１０８と、復号化回路１０８で復号化
された各トリビュタリ信号１１４ａ〜１１４ｎを並直列
変換し元のデータ信号１１５に再生する並直列変換回路
１０９と、を備えて構成される。

【００５２】図２は、上記したトリビュタリ同期回路１
０６の概略構成を示すブロック図である。図２におい
て、トリビュタリ同期回路１０６は、各トリビュタリ信
号１１４ａ〜１１４ｎにおいて挿入されているフレーム
ビットの位置を検出するフレームビット検出部２０２
と、各トリビュタリ信号を蓄えるバッファ２０１と、バ
ッファ２０１に蓄えられたトリビュタリ信号を出力する
タイミングとなる基準フレームパルス２１１を生成する
基準フレームパルス生成部２０３と、を備えて構成され
ている。

【００５３】つぎに、上記したデータ送信装置１０とデ
ータ受信装置２０とから構成されるデータ送受信システ
ムの動作について説明する。まず、データ伝送の対象と
なる信号１１１が、データ送信装置１０の直並列変換回
路１０１に入力され、より低速の並列信号に変換され
て、複数のトリビュタリ信号１１２ａ〜１１２ｎとして
出力される。

【００５４】符号化回路１０２では、上記した各トリビ
ュタリ信号から、フレームビットとトリビュタリＩＤ情
報を含んだオーバヘッドとともに、規定されたバイト数
のフレームを構成する。

【００５５】符号化回路１０２によりフレーム化された
各トリビュタリ信号は、それぞれ遅延回路１０３に入力
される。遅延回路１０３は、次段の並直列変換回路１０
４に入力される並列信号のビットの位相を揃えるための
回路、換言すればビットクロックの同期をおこなう回路
である。すなわち、この遅延回路１０３により、各トリ
ビュタリ信号により示されるデータは、所定のパルス幅
を有するビット単位での比較または調整を容易にする。

【００５６】そして、遅延回路１０３によりビット位相
が揃った各トリビュタリ信号は、並直列変換回路１０４
によって並直列変換され、高速信号１１３として伝送路
１１０に送信される。すなわち、データ送信装置１０に
おいては、ビット位相同期のみをおこない、上述した従
来の送信装置のようにフレームビットに基づくフレーム
位相同期をおこなわない。

【００５７】一方、データ受信装置２０では、伝送路１
１０から受信した高速信号１１３を、直並列変換回路１
０５に入力する。直並列変換回路１０５では、高速信号
１１３を各トリビュタリ信号１１４ａ〜１１４ｎに並列
変換することで多重分離する。そして、直並列変換回路
１０５により並列変換された各トリビュタリ信号は、ト
リビュタリ同期回路１０６に入力される。

【００５８】トリビュタリ同期回路１０６では、図２に
示すように、各トリビュタリ信号の示すデータをバッフ
ァ２０１に随時書き込むとともに、それらトリビュタリ
信号をそれぞれフレームビット検出部２０２に入力す
る。フレームビット検出部２０２では、入力されたトリ
ビュタリ信号からフレームビットの位置を検出し、その
検出結果と、基準フレームパルス生成部２０３から出力
される基準フレームパルス２１１と、に基づいたタイミ
ングを示す信号をバッファ２０１に入力する。

【００５９】ここで、基準フレームパルス生成部２０３
により生成される基準フレームパルス２１１は、各バッ
ファ２０１に書き込まれたデータをトリビュタリ同期回
路１０６から同時に出力させるためのタイミングを示す
信号である。各フレームビット検出部２０２間において
検出されるフレームビットのタイミングは、通常互いに
異なっているが、各トリビュタリ信号を示すデータはそ
れぞれバッファ２０１に蓄えられているため、そのバッ
ファ２０１からのデータの出力タイミングを調整するこ
とにより、各トリビュタリ信号を、フレームビットの位
相を揃えて出力させることができる。

【００６０】その出力タイミングを決定する基準となる
ものが、上記した基準フレームパルス２１１である。よ
って、基準フレームパルス２１１の発生タイミングから
所定数経たビットパルスの位置に、バッファ２０１中の
データのフレームビットが位置するようなタイミング
で、そのバッファ２０１のデータを取り出すことによ
り、トリビュタリ信号のフレーム位相同期、すなわちト
リビュタリ同期が達成される。

【００６１】なお、各フレームビット検出部２０２によ
って検出されたフレームビット位置を示す信号は、後段
のデータ入替回路１０７および復号化回路１０８にも入
力される。

【００６２】そして、トリビュタリ同期回路１０６によ
りフレーム位相同期が確立された各トリビュタリ信号
は、データ入替回路１０７に入力される。データ入替回
路１０７では、各トリビュタリ信号からトリビュタリＩ
Ｄ情報を検出し、検出したトリビュタリＩＤ情報に従っ
た順に各トリビュタリ信号を入れ替える。

【００６３】図３は、実施の形態１にかかるデータ送受
信システムの動作において、データに含まれるフレーム
ビット位置を説明するための説明図である。図３に示す
ように、データ送信装置１０側において、各トリビュタ
リ信号８０１ａ、８０１ｂ、８０１ｃおよび８０１ｄ
は、それぞれフレームビット８０２が挿入されるが、フ
レーム位相同期はおこなわれずに上述したビット同期の
みがおこなわれた状態で多重化信号８０３として送信さ
れる。

【００６４】データ受信装置２０側においては、この多
重化信号８０３が多重分離される際、その変換のタイミ
ングにより各トリビュタリ信号のフレームビット位置に
ずれが生じるが、もともとトリビュタリ信号間のフレー
ムビット位置は一致していないため、ここでは問題とな
らない。そして、この状態において、上述したトリビュ
タリ同期回路１０６によって、フレームビットの位相が
揃えられ、つづいてデータ入替回路１０７によるデータ
入れ替えがおこなわれる。

【００６５】データ入替回路１０７により正しい順に入
れ替えられた各トリビュタリ信号は、復号化回路１０８
に入力される。復号化回路１０８では、入力した各トリ
ビュタリ信号を、データ送信装置１０においておこなわ
れた符号化に対して復号化した後、並直列変換回路１０
９に入力する。並直列変換回路１０９では、復号化され
た各トリビュタリ信号を再度多重化して元のデータ信号
１１５に戻す。

【００６６】以上に説明したとおり、実施の形態１にか
かるデータ送受信システムによれば、伝送させる信号を
複数のトリビュタリ信号に多重分離して符号化した後に
再び多重化し、高速信号１１３として送信する際に、遅
延回路１０３によるビット同期のみをおこなう送信装置
１０と、伝送路１１０から受信した上記高速信号１１３
を複数のトリビュタリ信号に多重分離し、各トリビュタ
リ信号のフレームビットを検出するとともに基準フレー
ムパルスに基づいて各トリビュタリ信号のフレーム位相
を揃え、データ入替回路１０７および復号化回路１０８
を介して元の伝送信号を再生するデータ受信装置２０
と、から構成されるので、データ送信装置１０側におい
て並直列変換回路１０４への入力位相調整が任意のビッ
トでおこなうことが可能となり、デバイスのばらつきに
よる位相差が１ビット以上であっても正常なデータ伝送
をおこなえ、高速な通信にも対応できる。

【００６７】実施の形態２．つぎに、実施の形態２にか
かるデータ送受信システム、データ受信装置およびデー
タ送信装置について説明する。図４は、実施の形態２に
かかるデータ送受信システムの概略構成を示すブロック
図である。

【００６８】実施の形態２にかかるデータ送受信システ
ムは、図１に示したデータ受信装置２０に代えて、直並
列変換回路１０５の後段に順に、データ入替回路３０
７、復号化回路３０８、トリビュタリ同期回路３０６が
設けられたデータ受信装置３０を備え、データ入替回路
３０７およびトリビュタリ同期回路３０６が、復号化回
路３０８において検出される各トリビュタリ信号のフレ
ームビットおよびトリビュタリＩＤ情報に基づいて動作
することを特徴としている。

【００６９】よって、図４においては、データ受信装置
３０のみが、実施の形態１にかかるデータ送受信システ
ムを構成するデータ受信装置２０と異なり、データ送信
装置１０については同構成および同動作であるため、こ
こではその説明を省略する。

【００７０】図４においてデータ受信装置３０は、直列
の高速信号１１３を各トリビュタリ信号１１４ａ〜１１
４ｎに多重分離する直並列変換回路１０５と、直並列変
換回路１０５により多重分離された各トリビュタリ信号
１１４ａ〜１１４ｎ間のデータの入れ替えを、後述する
データ入替制御信号３２２に基づいておこなうデータ入
替回路３０７と、データ入替回路３０７から出力された
各トリビュタリ信号のフレームビットを検出してフレー
ムパルスを出力するとともに、各トリビュタリ信号毎に
トリビュタリＩＤ情報の検出および復号化をおこなう復
号化回路３０８と、上記したフレームパルスに基づいて
復号化回路３０８から出力された各トリビュタリ信号の
フレーム位相を揃えるトリビュタリ同期回路３０６と、
各トリビュタリ信号を並直列変換し元のデータ信号１１
５に再生する並直列変換回路１０９と、を備えて構成さ
れる。

【００７１】図５は、上記した復号化回路３０８の概略
構成を示すブロック図である。図５において、復号化回
路３０８は、各トリビュタリ信号１１４ａ〜１１４ｎに
おいて挿入されているフレームビットの位置を検出して
フレームパルスを出力するフレームビット検出部４０１
と、上記したフレームパルスに基づくタイミングで各ト
リビュタリ信号からトリビュタリＩＤ情報を検出するト
リビュタリＩＤ情報検出部４０２と、上記したフレーム
パルスに基づくタイミングで各トリビュタリ信号１１４
ａ〜１１４ｎを復号化し、それぞれトリビュタリ信号１
１４ａ’〜１１４ｎ’として出力する復号化部４０３
と、を備えて構成されている。

【００７２】また、図６は、上記したトリビュタリ同期
回路３０６の概略構成を示すブロック図である。図６に
おいて、トリビュタリ同期回路３０６は、復号化回路３
０８から出力されたトリビュタリ信号１１４ａ’〜１１
４ｎ’を各信号毎に蓄えるバッファ５０１と、バッファ
５０１に蓄えられたトリビュタリ信号を出力するタイミ
ングとなる基準フレームパルス５２１を生成する基準フ
レームパルス生成部５０２と、を備えて構成されてい
る。

【００７３】つぎに、上記したデータ受信装置３０の動
作について説明する。データ受信装置３０では、まず、
伝送路１１０から受信した高速信号１１３を、直並列変
換回路１０５に入力する。直並列変換回路１０５では、
高速信号１１３を各トリビュタリ信号１１４ａ〜１１４
ｎに並列変換することで多重分離する。そして、直並列
変換回路１０５により並列変換された各トリビュタリ信
号は、データ入替回路３０７に入力される。

【００７４】データ入替回路３０７では、後述するデー
タ入替制御回路３０９から出力されるデータ入替制御信
号３２２を入力し、そのデータ入替制御信号３２２が示
すトリビュタリＩＤ情報に従った順に各トリビュタリ信
号を入れ替える。

【００７５】復号化回路３０８では、図５に示すよう
に、入力した各トリビュタリ信号をそれぞれフレームビ
ット検出部４０１に入力する。フレームビット検出部４
０１では、入力されたトリビュタリ信号からフレームビ
ットの位置を検出し、その検出結果としてフレームパル
ス４１４ａ〜４１４ｎを出力する。各フレームパルス４
１４ａ〜４１４ｎは、トリビュタリＩＤ情報検出部４０
２、復号化部４０３、および、次段のトリビュタリ同期
回路３０６に入力される。

【００７６】トリビュタリＩＤ情報検出部４０２では、
フレームビット検出部を通過した各トリビュタリ信号か
ら上記したフレームパルスに基づいてトリビュタリＩＤ
情報を検出し、トリビュタリＩＤ信号３２１として出力
する。このトリビュタリＩＤ信号３２１は、図４に示す
ように、データ入替制御回路３０９に入力される。デー
タ入替制御回路３０９では、トリビュタリＩＤ信号３２
１によって示されるトリビュタリＩＤ情報が、所定のＩ
Ｄと一致するか否かを判定し、一致しない場合には、デ
ータ入替制御信号３２２をデータ入替回路３０７へと出
力する。

【００７７】トリビュタリＩＤ情報検出部４０２を通過
した各トリビュタリ信号は、復号化部４０３に入力され
る。復号化部４０３では、入力したトリビュタリ信号
を、データ送信装置１０においておこなわれた符号化に
対して復号化した後、次段のトリビュタリ同期回路３０
６へと出力する。

【００７８】そして、トリビュタリ同期回路３０６で
は、図６に示すように、復号化回路３０８から出力され
た各トリビュタリ信号１１４ａ’〜１１４ｎ’の示すデ
ータを、各バッファ５０１に随時書き込む。また、基準
フレームパルス生成部５０２は、基準フレームパルス５
２１を各バッファ５０１に入力する。

【００７９】ここで、基準フレームパルス生成部５０２
により生成される基準フレームパルス５２１は、実施の
形態１において説明した基準フレームパルス２１１と同
様に、各バッファ５０１に書き込まれたデータをトリビ
ュタリ同期回路３０６から同時に出力させるためのタイ
ミングを示す信号である。

【００８０】トリビュタリ同期回路３０６において特徴
となる点は、各バッファ５０１が、フレームパルスをも
入力し、入力されたトリビュタリ信号を示すデータの書
き込み先となる同バッファ内のアドレスを、上記フレー
ムパルスを基準に決定していることである。たとえば、
トリビュタリ信号を示すデータのうち、フレームパルス
とともに入力された部分については、特定のアドレス
（たとえば、フレームビットを書き込むためのアドレ
ス）に書き込むようにし、その後続くデータを、その特
定のアドレスから連続したアドレスまたは所定関係にあ
るアドレスに書き込むようにする。

【００８１】そして、各バッファ５０１は、基準フレー
ムパルス生成部５０２から出力された基準フレームパル
ス５２１を入力した際に、上記した特定アドレスから順
にデータを読み出すことにより、フレームビットの位相
が揃ったトリビュタリ信号１１４ａ”〜１１４ｎ”を出
力することができる。すなわち、バッファ５０１によっ
てフレームビットの位置ずれを吸収することができ、こ
れによりトリビュタリ同期が実現される。

【００８２】つづいて、フレーム位相が揃えられた各信
号１１４ａ”〜１１４ｎ”信号は、並直列変換回路１０
９に入力され、再度多重化されて元のデータ信号１１５
に戻される。

【００８３】以上に説明したとおり、実施の形態２にか
かるデータ送受信システムによれば、データ受信装置３
０が、伝送路１１０から受信した上記高速信号１１３を
複数のトリビュタリ信号に多重分離し、各トリビュタリ
信号のフレームビットを検出するとともにトリビュタリ
ＩＤ情報を検出して、検出したトリビュタリＩＤ情報の
フィードバック入力に基づいてデータ入れ替えをおこな
い、検出したフレームビットにより定まるアドレスを先
頭にトリビュタリ信号を書き込むバッファ５０１から、
基準フレームパルスに基づいて各トリビュタリ信号を読
み出すことでフレーム位相を揃え、その後、元の伝送信
号を再生するので、バッファ５０１においてトリビュタ
リ信号間のフレーム位相差を吸収することができ、実施
の形態１と同様に、デバイスのばらつきによる位相差が
１ビット以上であっても正常なデータ伝送をおこなえ、
高速な通信にも対応することができる。

【００８４】実施の形態３．つぎに、実施の形態３にか
かるデータ送受信システム、データ受信装置およびデー
タ送信装置について説明する。実施の形態３にかかるデ
ータ送受信システムは、データ送信装置において、実施
の形態１に示した遅延回路１０３に代えて、後述するビ
ット同期回路を用いた点が、上述した実施の形態１およ
び２と異なる。よって、実施の形態３にかかるデータ送
受信システムを構成するデータ受信装置は、実施の形態
１または２に示したデータ受信装置２０または３０によ
って置換され、ここではそれらの説明を省略する。

【００８５】図７は、実施の形態３にかかるビット同期
回路の概略構成を示すブロック図である。図７におい
て、ビット同期回路６０１は、符号化回路１０２から出
力されたトリビュタリ信号１１２の位相を監視する位相
監視部６０３と、位相監視部６０３から出力される位相
ずれ信号６１１に基づいてトリビュタリ信号１１２の遅
延時間を制御する可変遅延部６０２と、を備えて構成さ
れる。

【００８６】つぎに、このビット同期回路６０１の動作
について説明する。図７において、符号化回路１０２に
より符号化されたトリビュタリ信号１１２は、位相監視
部６０３および可変遅延部６０２に入力される。位相監
視部６０３では、ビット同期回路６０１に入力されるク
ロック６１２に対してのトリビュタリ信号１１２の位相
ずれを監視し、その位相ずれを示す位相ずれ信号６１１
を出力する。

【００８７】一方、可変遅延部６０２では、トリビュタ
リ信号１１２を入力するとともに、位相監視部６０３か
ら出力された位相ずれ信号を入力し、その位相ずれ信号
が示す位相ずれが解消される時間だけ、トリビュタリ信
号１１２を遅延させて出力する。

【００８８】このビット同期回路６０１は、実施の形態
１に示した遅延回路１０３と同様に、各トリビュタリ信
号１１２ａ〜１１２ｎ毎に設けられるため、結局、上記
した共通のクロックに基づいた位相ずれの補正により、
複数のトリビュタリ信号１１２ａ〜１１２ｎ間のビット
位相が揃えられる。

【００８９】なお、このビット同期回路６０１を設けた
データ送信装置においても、実施の形態１に示したデー
タ送信装置１０と同様に、ビット同期回路６０１による
ビット位相同期だけをおこない、フレーム位相同期をお
こなう必要はない。

【００９０】以上に説明したとおり、実施の形態３にか
かるデータ送受信システムによれば、データ送信装置に
おいて、複数のトリビュタリ信号のビット同期位相をお
こなうのに、共通のクロック６１２に基づいて検出した
トリビュタリ信号１１２の位相ずれに基づいて、トリビ
ュタリ信号１１２の遅延時間を制御するビット同期回路
を備えているので、熱やノイズ等の混入または高速信号
から低速信号への変換タイミングのずれ等により変動し
た複数のトリビュタリ間の位相ずれに対しても、即座に
補正をおこなうことができ、データ送信において安定し
たビット同期を実現することができる。

【００９１】

【発明の効果】以上、説明したとおり、この発明によれ
ば、データ送信装置が、フレーム形成されたトリビュタ
リ信号間の同期としてビット同期のみをおこなった信号
を伝送路上に送信し、データ受信装置が、その信号を受
信して多重分離したトリビュタリ信号毎に、そのトリビ
ュタリ信号により示されるデータを蓄え、各トリビュタ
リ信号のフレームビットの検出と基準フレームパルスと
に基づいたタイミングで、上記したデータを出力するこ
とによりトリビュタリ同期を達成するので、送信側にお
いてフレーム同期をおこなわずとも、受信側においてフ
レームの位相を揃えることができ、通信システムの高速
化に対してデバイスのばらつきや設計のばらつきによる
１ビット以上の位相ずれが発生しても柔軟に対応するこ
とが可能となるという効果を奏する。

【００９２】つぎの発明によれば、データ送信装置が、
第１の直並列変換回路、符号化回路、遅延回路および第
１の並直列変換回路により、順に伝送信号のトリビュタ
リ信号への多重分離、フレーム形成、ビット同期および
多重化送信をおこない、データ受信装置が、第２の直並
列変換回路、トリビュタリ同期回路、データ入替回路、
復号化回路および第２の並直列変換回路により、順に伝
送信号のトリビュタリ信号への多重分離、フレームビッ
トの検出と基準フレームパルスとに基づいたタイミング
による各トリビュタリ信号の出力、トリビュタリＩＤ情
報に基づくデータの入れ替え、フレーム形成に対する復
号化および再度の多重化による伝送信号の再生をおこな
うことで、受信側でトリビュタリ同期を達成するので、
データ送信装置においてフレーム同期をおこなわずと
も、データ受信装置のトリビュタリ同期回路においてフ
レームの位相を揃え、伝送信号を再生することができ、
通信システムの高速化により各トリビュタリ間のフレー
ムの位相ばらつきが１ビット以上の位相差を持つような
場合にも、トリビュタリ同期をおこなうことができると
いう効果を奏する。

【００９３】つぎの発明によれば、トリビュタリ同期回
路が、トリビュタリ信号の示すデータをバッファに蓄積
し、フレームビット検出部により出力されるフレームパ
ルスと、基準フレームパルス生成部により生成される基
準フレームパルスと、に定まるタイミングによって、上
記したバッファに蓄えられたデータを取り出すことで、
各トリビュタリ信号をトリビュタリ信号間のフレームビ
ットの位相が揃った状態で出力させることができ、高速
なトリビュタリ同期を実現することが可能となるという
効果を奏する。

【００９４】つぎの発明によれば、データ送信装置が、
第１の直並列変換回路、符号化回路、遅延回路および第
１の並直列変換回路により、順に伝送信号のトリビュタ
リ信号への多重分離、フレーム形成、ビット同期および
多重化送信をおこない、データ受信装置が、第２の直並
列変換回路、データ入替回路、復号化回路、データ入替
制御回路、トリビュタリ同期回路および第２の並直列変
換回路により、順に伝送信号のトリビュタリ信号への多
重分離、データ入替制御信号に基づくデータの入れ替
え、フレームビットの検出によるフレームパルスの出力
とトリビュタリＩＤ情報の検出によるトリビュタリＩＤ
信号の出力とフレーム形成に対する復号化、上記したフ
レームパルスと基準フレームパルスとに基づいたタイミ
ングによる各トリビュタリ信号の出力、トリビュタリＩ
Ｄ情報に基づくデータの入れ替え、上記したトリビュタ
リＩＤ信号に基づく上記データ入替制御信号の出力、上
記したフレームパルスと基準フレームパルスとに基づい
たタイミングによる各トリビュタリ信号の出力および再
度の多重化による伝送信号の再生をおこなうことで、受
信側でトリビュタリ同期を達成するので、このように復
号化後のトリビュタリ信号に対しても高速なトリビュタ
リ同期をおこなうことができるという効果を奏する。

【００９５】つぎの発明によれば、復号化回路が、フレ
ームビット検出部によりフレームビットを検出してフレ
ームパルスを出力し、そのフレームパルスに基づいたタ
イミングで、トリビュタリＩＤ情報検出部によりトリビ
ュタリＩＤ情報を検出してトリビュタリＩＤ信号を生成
するととともに復号化部によりフレーム形成に対する復
号化をおこなうので、次段のトリビュタリ同期回路へ復
号化後のトリビュタリ信号とともに上記フレームパルス
を供給することが可能となり、トリビュタリ同期回路の
同期動作においてトリビュタリＩＤ情報の検出によって
生じる遅延の影響を与えることがなくなるという効果を
奏する。

【００９６】つぎの発明によれば、トリビュタリ同期回
路が、バッファ中のフレームパルスにより定まるアドレ
スから順に、トリビュタリ信号の示すデータを蓄え、基
準フレームパルス生成部により生成される基準フレーム
パルスに基づくタイミングで、そのデータを上記したア
ドレスから順に取り出すので、そのアドレスを、たとえ
ばフレームビットが書き込まれる番地とすることで、各
トリビュタリ信号をトリビュタリ信号間のフレームビッ
トの位相が揃った状態で出力させることができ、受信側
においてフレーム同期がおこなわれていない信号に対し
てもトリビュタリ同期が可能となるという効果を奏す
る。

【００９７】つぎの発明によれば、データ送信装置が、
トリビュタリ信号間において共通なクロック信号に対す
る位相ずれを検出し、検出した位相ずれに応じて各トリ
ビュタリ信号を遅延させるビット同期回路によって、ビ
ット同期をおこなうので、設計の段階で送信時に生じる
遅延量の調整範囲を考慮する必要がなくなり、ビット位
相のずれの変動に対しても柔軟に対応できるという効果
を奏する。

【００９８】つぎの発明によれば、伝送路から受信した
信号を複数のトリビュタリ信号に多重分離し、各トリビ
ュタリ信号毎に、そのトリビュタリ信号により示される
データを蓄え、各トリビュタリ信号のフレームビットの
検出と基準フレームパルスとに基づいたタイミングで、
上記したデータを出力することによりトリビュタリ同期
を達成するので、送信側においてフレーム同期をおこな
われていない信号に対してもフレームの位相を揃えるこ
とができ、通信システムの高速化に対してデバイスのば
らつきや設計のばらつきによる１ビット以上の位相ずれ
が発生しても柔軟に対応することが可能となるという効
果を奏する。

【００９９】つぎの発明によれば、直並列変換回路、ト
リビュタリ同期回路、データ入替回路、復号化回路およ
び並直列変換回路により、順に伝送信号のトリビュタリ
信号への多重分離、フレームビットの検出と基準フレー
ムパルスとに基づいたタイミングによる各トリビュタリ
信号の出力、トリビュタリＩＤ情報に基づくデータの入
れ替え、フレーム形成に対する復号化および再度の多重
化による伝送信号の再生をおこなうことで、受信側でト
リビュタリ同期を達成するので、データ送信装置におい
てフレーム同期がおこなわれていない信号に対しても、
データ受信装置のトリビュタリ同期回路においてフレー
ムの位相を揃え、伝送信号を再生することができ、通信
システムの高速化により各トリビュタリ間のフレームの
位相ばらつきが１ビット以上の位相差を持つような場合
にも、トリビュタリ同期をおこなうことができるという
効果を奏する。

【０１００】つぎの発明によれば、トリビュタリ同期回
路が、トリビュタリ信号の示すデータをバッファに蓄積
し、フレームビット検出部により出力されるフレームパ
ルスと、基準フレームパルス生成部により生成される基
準フレームパルスと、に定まるタイミングによって、上
記したバッファに蓄えられたデータを取り出すことで、
各トリビュタリ信号をトリビュタリ信号間のフレームビ
ットの位相が揃った状態で出力させることができ、高速
なトリビュタリ同期を実現することが可能になるという
効果を奏する。

【０１０１】つぎの発明によれば、直並列変換回路、デ
ータ入替回路、復号化回路、データ入替制御回路、トリ
ビュタリ同期回路および並直列変換回路により、順に伝
送信号のトリビュタリ信号への多重分離、データ入替制
御信号に基づくデータの入れ替え、フレームビットの検
出によるフレームパルスの出力とトリビュタリＩＤ情報
の検出によるトリビュタリＩＤ信号の出力とフレーム形
成に対する復号化、上記したフレームパルスと基準フレ
ームパルスとに基づいたタイミングによる各トリビュタ
リ信号の出力、トリビュタリＩＤ情報に基づくデータの
入れ替え、上記したトリビュタリＩＤ信号に基づく上記
データ入替制御信号の出力、上記したフレームパルスと
基準フレームパルスとに基づいたタイミングによる各ト
リビュタリ信号の出力および再度の多重化による伝送信
号の再生をおこなうことで、受信側でトリビュタリ同期
を達成するので、このように復号化後のトリビュタリ信
号に対しても高速なトリビュタリ同期をおこなうことが
できるという効果を奏する。

【０１０２】つぎの発明によれば、復号化回路が、フレ
ームビット検出部によりフレームビットを検出してフレ
ームパルスを出力し、そのフレームパルスに基づいたタ
イミングで、トリビュタリＩＤ情報検出部によりトリビ
ュタリＩＤ情報を検出してトリビュタリＩＤ信号を生成
するととともに復号化部によりフレーム形成に対する復
号化をおこなうので、次段のトリビュタリ同期回路へ復
号化後のトリビュタリ信号とともに上記フレームパルス
を供給することが可能になり、トリビュタリ同期回路の
同期動作においてトリビュタリＩＤ情報の検出によって
生じる遅延の影響を与えることがなくなるという効果を
奏する。

【０１０３】つぎの発明によれば、トリビュタリ同期回
路が、バッファ中のフレームパルスにより定まるアドレ
スから順に、トリビュタリ信号の示すデータを蓄え、基
準フレームパルス生成部により生成される基準フレーム
パルスに基づくタイミングで、そのデータを上記したア
ドレスから順に取り出すので、そのアドレスを、たとえ
ばフレームビットが書き込まれる番地とすることで、各
トリビュタリ信号をトリビュタリ信号間のフレームビッ
トの位相が揃った状態で出力させることができ、受信側
においてフレーム同期がおこなわれていない信号に対し
てもトリビュタリ同期が可能になるという効果を奏す
る。

【０１０４】つぎの発明によれば、トリビュタリ信号間
において共通なクロック信号に対する位相ずれを検出
し、検出した位相ずれに応じて各トリビュタリ信号を遅
延させるビット同期回路によって、ビット同期をおこな
うので、設計の段階で送信時に生じる遅延量の調整範囲
を考慮する必要がなくなり、ビット位相のずれの変動に
対しても柔軟に対応できるという効果を奏する。

【図面の簡単な説明】

【図１】 実施の形態１にかかるデータ送受信システム
の概略構成を示すブロック図である。

【図２】 実施の形態１にかかるデータ送受信システム
のトリビュタリ同期回路の概略構成を示すブロック図で
ある。

【図３】 実施の形態１にかかるデータ送受信システム
の動作において、データに含まれるフレームビット位置
を説明するための説明図である。

【図４】 実施の形態２にかかるデータ送受信システム
の概略構成を示すブロック図である。

【図５】 実施の形態２にかかるデータ送受信システム
の復号化回路の概略構成を示すブロック図である。

【図６】 実施の形態２にかかるデータ送受信システム
のトリビュタリ同期回路の概略構成を示すブロック図で
ある。

【図７】 実施の形態３にかかるビット同期回路の概略
構成を示すブロック図である。

【図８】 従来における同期検出回路の概略構成を示す
ブロック図である。

【図９】 従来における同期検出回路の動作において、
データに含まれるフレームビット位置を説明するための
説明図である。

【符号の説明】

１０ データ送信装置、２０，３０ データ受信装置、
１０１，１０５ 直並列変換回路、１０２ 符号化回
路、１０３ 遅延回路、１０４，１０９ 並直列変換回
路、１０６，３０６ トリビュタリ同期回路、１０７，
３０７ データ入替回路、１０８，３０８ 復号化回
路、１１０ 伝送路、２０１，５０１ バッファ、２０
２，４０１ フレームビット検出部、２０３，５０２
基準フレームパルス生成部、３０９ データ入替制御回
路、４０２ トリビュタリＩＤ情報検出部、４０３ 復
号化部、６０１ ビット同期回路、６０２ 可変遅延
部、６０３ 位相監視部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 一番ヶ瀬 広 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5K028 AA01 KK03 KK12 MM04 MM08 MM12 MM16 NN23 SS04 SS06 SS14 SS16 SS24 5K047 AA01 CC02 GG23 HH13 JJ06 MM03 MM13 MM24

Claims (14)

【特許請求の範囲】
1. 【請求項１】 伝送信号を低速な複数のトリビュタリ信
   号に多重分離し、該トリビュタリ信号毎にフレームを形
   成した後、高速の直列信号に多重化して伝送路に送信す
   るデータ送信装置と、該伝送路から受信した信号を低速
   な複数のトリビュタリ信号に多重分離し、該トリビュタ
   リ信号に対してトリビュタリ同期をおこなった後、高速
   な直列信号に多重化して、前記伝送信号を再生するデー
   タ受信装置と、から構成されるデータ送受信システムに
   おいて、 前記データ送信装置は、前記フレームを形成する際に、
   前記フレームに該フレームの境界を示すフレームビット
   を挿入し、フレームを形成した後に、前記トリビュタリ
   信号間においてビット同期のみをおこない、 前記データ受信装置は、前記トリビュタリ信号毎に、該
   トリビュタリ信号により示されるデータを蓄えるととも
   に、該トリビュタリ信号の前記フレームビットの検出と
   トリビュタリ信号間に対して共通に発せられる基準フレ
   ームパルスとに基づいたタイミングで前記蓄えられたデ
   ータを出力することにより、前記トリビュタリ同期をお
   こなうことを特徴とするデータ送受信システム。
2. 【請求項２】 前記データ送信装置は、 前記伝送信号を複数のトリビュタリ信号に多重分離する
   第１の直並列変換回路と、 前記トリビュタリ信号毎に、当該トリビュタリ信号を識
   別するトリビュタリＩＤ情報と前記フレームビットとを
   含むフレームを形成する符号化回路と、 前記符号化回路によりフレーム形成された各トリビュタ
   リ信号毎に、前記ビット同期をおこなう遅延回路と、 前記遅延回路によりビット同期のおこなわれた各トリビ
   ュタリ信号を高速の直列信号に多重化して伝送路に送信
   する第１の並直列変換回路と、 を備え、 前記データ受信装置は、 前記伝送路に送信された高速の直列信号を複数のトリビ
   ュタリ信号に多重分離する第２の直並列変換回路と、 前記トリビュタリ信号毎に、該トリビュタリ信号により
   示されるデータを蓄えるとともに、該トリビュタリ信号
   の前記フレームビットおよび前記トリビュタリＩＤ情報
   を検出し、当該フレームビットの検出と前記トリビュタ
   リ信号間に対して共通して発せられる基準フレームパル
   スとに基づいて前記蓄えられたデータを出力するトリビ
   ュタリ同期回路と、 前記トリビュタリ同期回路によりトリビュタリ同期のお
   こなわれた各トリビュタリ信号の示すデータを、前記ト
   リビュタリＩＤ情報に基づいて入れ替えるデータ入替回
   路と、 前記データ入替回路により入れ替えられた前記トリビュ
   タリ信号に対し、前記符号化回路による符号化に対応し
   た復号化をおこなう復号化回路と、 前記復号化回路により復号化された各トリビュタリ信号
   を高速な直列信号に多重化し、前記伝送信号を再生する
   第２の並直列変換回路と、 を備えたことを特徴とする請求項１に記載のデータ送受
   信システム。
3. 【請求項３】 前記トリビュタリ同期回路は、 前記トリビュタリ信号毎に前記フレームビットを検出し
   てフレームパルスを出力するフレームビット検出部と、 前記基準フレームパルスを生成する基準フレームパルス
   生成部と、 前記トリビュタリ信号毎に、該トリビュタリ信号の示す
   データを蓄えるとともに、前記データを、前記基準フレ
   ームパルスおよび前記フレームパルスに基づくタイミン
   グにより前記トリビュタリ信号間のフレームビットの位
   相が揃った状態で出力するバッファと、 を備えたことを特徴とする請求項２に記載のデータ送受
   信システム。
4. 【請求項４】 前記データ送信装置は、 前記伝送信号を複数のトリビュタリ信号に多重分離する
   第１の直並列変換回路と、 前記トリビュタリ信号毎に、当該トリビュタリ信号を識
   別するトリビュタリＩＤ情報と前記フレームビットとを
   含むフレームを形成する符号化回路と、 前記符号化回路によりフレーム形成された各トリビュタ
   リ信号毎に、前記ビット同期をおこなう遅延回路と、 前記遅延回路によりビット同期のおこなわれた各トリビ
   ュタリ信号を高速の直列信号に多重化して前記伝送路に
   送信する第１の並直列変換回路と、 を備え、 前記データ受信装置は、 前記伝送路に送信された高速の直列信号を複数のトリビ
   ュタリ信号に多重分離する第２の直並列変換回路と、 前記複数のトリビュタリ信号の示すデータ間を、データ
   入替制御信号に基づいて入れ替えるデータ入替回路と、 前記データ入替回路により入れ替えられた前記トリビュ
   タリ信号毎に、該トリビュタリ信号の前記フレームビッ
   トを検出してフレームパルスを出力し前記トリビュタリ
   ＩＤ情報を検出してトリビュタリＩＤ信号を出力すると
   ともに、該トリビュタリ信号に対して前記符号化回路に
   よる符号化に対応した復号化をおこなう復号化回路と、 前記トリビュタリＩＤ信号の示すトリビュタリＩＤ情報
   が所定のＩＤ情報と一致するか否かを判定し、一致しな
   い場合に前記データ入替制御信号を出力するデータ入替
   制御回路と、 前記トリビュタリ信号毎に、該トリビュタリ信号により
   示されるデータを一時的に蓄えるとともに、前記フレー
   ムパルスと前記トリビュタリ信号間に対して共通して発
   せられる基準フレームパルスとに基づいて前記蓄えられ
   たデータを出力するトリビュタリ同期回路と、 前記トリビュタリ同期回路によりトリビュタリ同期のお
   こなわれた各トリビュタリ信号を高速な直列信号に多重
   化し、前記伝送信号を再生する第２の並直列変換回路
   と、 を備えたことを特徴とする請求項１に記載のデータ送受
   信システム。
5. 【請求項５】 前記復号化回路は、前記データ入替回路
   により入れ替えられた前記トリビュタリ信号毎に、 該トリビュタリ信号の前記フレームビットを検出してフ
   レームパルスを生成するフレームビット検出部と、 前記フレームパルスに基づいたタイミングで、前記トリ
   ビュタリ信号の前記トリビュタリＩＤ情報を検出してト
   リビュタリＩＤ信号を生成するトリビュタリＩＤ情報検
   出部と、 前記フレームパルスに基づいたタイミングで、前記トリ
   ビュタリ信号に対して前記符号化回路による符号化に対
   応した復号化をおこなう復号化部と、 を備え、 前記フレームパルス、前記トリビュタリＩＤ信号および
   前記復号化のおこなわれたトリビュタリ信号を出力する
   ことを特徴とする請求項４に記載のデータ送受信システ
   ム。
6. 【請求項６】 前記トリビュタリ同期回路は、 前記基準フレームパルスを生成する基準フレームパルス
   生成部と、 前記トリビュタリ信号毎に、前記フレームビットを書き
   込むための所定のアドレスと前記フレームパルスとに基
   づいて定まるアドレスに順に該トリビュタリ信号の示す
   データを蓄えるとともに、前記データを、前記基準フレ
   ームパルスに基づくタイミングにより前記所定のアドレ
   スから出力するバッファと、 を備えたことを特徴とする請求項４または５に記載のデ
   ータ送受信システム。
7. 【請求項７】 前記データ送信装置は、前記遅延回路に
   代えて、 前記符号化回路によりフレーム形成された各トリビュタ
   リ信号毎に、前記トリビュタリ信号間において共通のク
   ロック信号に対する該トリビュタリ信号の位相ずれを検
   出し、検出した位相ずれに応じて前記トリビュタリ信号
   を遅延させることでビット同期をおこなうビット同期回
   路を、備えたことを特徴とする請求項１〜６のいずれか
   一つに記載のデータ送受信システム。
8. 【請求項８】 伝送信号を低速な複数のトリビュタリ信
   号に多重分離し、該トリビュタリ信号毎にフレームを形
   成した後、高速の直列信号に多重化して伝送路に送信す
   るデータ送信装置とともにデータ送受信システムを構成
   し、かつ前記高速の直列信号を低速な複数のトリビュタ
   リ信号に多重分離し、該トリビュタリ信号に対してトリ
   ビュタリ同期をおこなった後、高速な直列信号に多重化
   して、前記伝送信号を再生するデータ受信装置におい
   て、 前記トリビュタリ信号毎に、該トリビュタリ信号により
   示されるデータを蓄えるとともに、該トリビュタリ信号
   から前記フレームの境界を示すフレームビットを検出
   し、検出したフレームビットとトリビュタリ信号間に対
   して共通に発せられる基準フレームパルスとに基づいた
   タイミングで前記蓄えられたデータを出力することによ
   り、前記トリビュタリ同期をおこなうことを特徴とする
   データ受信装置。
9. 【請求項９】 前記伝送路に送信された高速な信号を複
   数のトリビュタリ信号に多重分離する直並列変換回路
   と、 前記トリビュタリ信号毎に、該トリビュタリ信号により
   示されるデータを蓄えるとともに、該トリビュタリ信号
   の前記フレームビットおよび該トリビュタリ信号を識別
   するトリビュタリＩＤ情報を検出し、当該フレームビッ
   トの検出と前記トリビュタリ信号間に対して共通して発
   せられる基準フレームパルスとに基づいて前記蓄えられ
   たデータを出力するトリビュタリ同期回路と、 前記トリビュタリ同期回路によりトリビュタリ同期のお
   こなわれた各トリビュタリ信号の示すデータを、前記ト
   リビュタリＩＤ情報に基づいて入れ替えるデータ入替回
   路と、 前記データ入替回路により入れ替えられた前記トリビュ
   タリ信号に対し、前記符号化回路による符号化に対応し
   た復号化をおこなう復号化回路と、 前記復号化回路により復号化された各トリビュタリ信号
   を高速な直列信号に多重化し、前記伝送信号を再生する
   並直列変換回路と、 を備えたことを特徴とする請求項８に記載のデータ受信
   装置。
10. 【請求項１０】 前記トリビュタリ同期回路は、 前記トリビュタリ信号毎に前記フレームビットを検出し
    てフレームパルスを出力するフレームビット検出部と、 前記基準フレームパルスを生成する基準フレームパルス
    生成部と、 前記トリビュタリ信号毎に、該トリビュタリ信号の示す
    データを蓄えるとともに、前記データを、前記基準フレ
    ームパルスおよび前記フレームパルスに基づくタイミン
    グにより前記トリビュタリ信号間のフレームビットの位
    相が揃った状態で出力するバッファと、 を備えたことを特徴とする請求項９に記載のデータ受信
    装置。
11. 【請求項１１】 前記伝送路に送信された高速の直列信
    号を複数のトリビュタリ信号に多重分離する直並列変換
    回路と、 前記複数のトリビュタリ信号の示すデータ間を、データ
    入替制御信号に基づいて入れ替えるデータ入替回路と、 前記データ入替回路により入れ替えられた前記トリビュ
    タリ信号毎に、該トリビュタリ信号の前記フレームビッ
    トを検出してフレームパルスを出力し前記トリビュタリ
    ＩＤ情報を検出してトリビュタリＩＤ信号を出力すると
    ともに、該トリビュタリ信号に対して前記符号化回路に
    よる符号化に対応した復号化をおこなう復号化回路と、 前記トリビュタリＩＤ信号の示すトリビュタリＩＤ情報
    が所定のＩＤ情報と一致するか否かを判定し、一致しな
    い場合に前記データ入替制御信号を出力するデータ入替
    制御回路と、 前記トリビュタリ信号毎に、該トリビュタリ信号により
    示されるデータを一時的に蓄えるとともに、前記フレー
    ムパルスと前記トリビュタリ信号間に対して共通して発
    せられる基準フレームパルスとに基づいて前記蓄えられ
    たデータを出力するトリビュタリ同期回路と、 前記トリビュタリ同期回路によりトリビュタリ同期のお
    こなわれた各トリビュタリ信号を高速な直列信号に多重
    化し、前記伝送信号を再生する並直列変換回路と、 を備えたことを特徴とする請求項８に記載のデータ受信
    装置。
12. 【請求項１２】 前記復号化回路は、前記データ入替回
    路により入れ替えられた前記トリビュタリ信号毎に、該
    トリビュタリ信号の前記フレームビットを検出してフレ
    ームパルスを生成するフレームビット検出部と、 前記フレームパルスに基づいたタイミングで、前記トリ
    ビュタリ信号の前記トリビュタリＩＤ情報を検出してト
    リビュタリＩＤ信号を生成するトリビュタリＩＤ情報検
    出部と、 前記フレームパルスに基づいたタイミングで、前記トリ
    ビュタリ信号に対して前記符号化回路による符号化に対
    応した復号化をおこなう復号化部と、 を備え、 前記フレームパルス、前記トリビュタリＩＤ信号および
    前記復号化のおこなわれたトリビュタリ信号を出力する
    ことを特徴とする請求項１１に記載のデータ受信装置。
13. 【請求項１３】 前記トリビュタリ同期回路は、 前記基準フレームパルスを生成する基準フレームパルス
    生成部と、 前記トリビュタリ信号毎に、前記フレームビットを書き
    込むための所定のアドレスと前記フレームパルスとに基
    づいて定まるアドレスに順に該トリビュタリ信号の示す
    データを蓄えるとともに、前記データを、前記基準フレ
    ームパルスに基づくタイミングにより前記所定のアドレ
    スから出力するバッファと、 を備えたことを特徴とする請求項１１または１２に記載
    のデータ受信装置。
14. 【請求項１４】 伝送信号を低速な複数のトリビュタリ
    信号に多重分離し、該トリビュタリ信号毎にフレームを
    形成した後、高速の直列信号に多重化して伝送路に送信
    するデータ送信装置において、 前記伝送信号を複数のトリビュタリ信号に多重分離する
    直並列変換回路と、 前記トリビュタリ信号毎に、当該トリビュタリ信号を識
    別するトリビュタリＩＤ情報と前記フレームビットとを
    含むフレームを形成する符号化回路と、 前記符号化回路によりフレーム形成された各トリビュタ
    リ信号毎に、前記トリビュタリ信号間において共通のク
    ロック信号に対する該トリビュタリ信号の位相ずれを検
    出し、検出した位相ずれに応じて前記トリビュタリ信号
    を遅延させることでビット同期をおこなうビット同期回
    路と、 前記ビット同期回路によりビット同期のおこなわれた各
    トリビュタリ信号を高速の直列信号に多重化して伝送路
    に送信する並直列変換回路と、 を備えたことを特徴とするデータ送信装置。