JP2007235213A

JP2007235213A - フレーム送受信方法及び装置

Info

Publication number: JP2007235213A
Application number: JP2006050735A
Authority: JP
Inventors: Yukio Yamazaki; 幸男山崎; Masato Hori; 正人堀; Kazuyoshi Iwata; 和喜岩田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-09-13
Anticipated expiration: 2026-02-27
Also published as: JP5205697B2; US20070201507A1

Abstract

【課題】異なるフレーム同士間の位相差を吸収するための位相調整を必要としないフレーム送受信方法及び装置を提供する。
【解決手段】送信側では、互いに位相が異なるパラレルチャネル信号の所定空きバイトに位相調整せずにチャネル識別子を挿入し、該パラレルチャネル信号をシリアル信号に変換してフレームを送信する。受信側では、送信側で位相調整されていないシリアル信号をパラレルチャネル信号に変換し、該パラレルチャネル信号の内の一つのチャネル信号からフレームパターンを検出することにより、該一つのチャネル信号の所定空きバイトに挿入されているチャネル識別子を検出し、さらに該チャネル識別子に基づいて全ての該パラレルチャネル信号間のチャネル並び換えを位相調整せずに行う。
【選択図】図1

Description

本発明は、フレームの送受信方法及び装置に関し、特に位相が異なるSTS-N又はSTM-Nフレームを送受信する方法及び装置に関するものである。

図17は、位相が異なる複数のパラレルSTS-N（SONET（Synchronous Optical Network）系：N=1,3…）信号又はSTM-N（SDH（Synchronous Digital Hierarchy）系：N=0,1,…）信号（以下、STS-N信号で代表する。）をシリアルSTS-N信号に変換して伝送する場合のフレーム送信装置の従来例を示しており、図18は、このフレーム送信装置に対応して該シリアルSTS-N信号から該パラレルSTS-N信号に変換する従来のフレーム受信装置を示したものである。

図17に示すフレーム送信装置においては、N=1で、２グループ（この例では2チャネル）のSTS-1フレーム、すなわち、STS1-CH1フレーム及びSTS1-CH2フレーム（それぞれ並列8ビット）を位相調整回路21に入力する。この位相調整回路21では、1フレーム分の容量を持つRAMなどを用いてチャネルCH1-CH2間の位相差を吸収し、フレームの先頭位置を合わせた16ビットのパラレルSTS1フレームをフレームパターン・CH識別子挿入回路22へ送る。

このフレームパターン・CH識別子挿入回路22では、位相調整回路21によって位相の合わせ込みが行なわれた16ビットのパラレルSTS1フレームを、より大きな（上位レイヤの）STSフレームへ組み込む（マッピング）。

図19は、このときの上位レイヤへのマッピングイメージを示しており、同図(1)に網掛で示すSTS1-CH1及びSTS1-CH2は、例えば同図(2)に網掛で示すSTS3フレーム部分へマッピングされる。このSTS3フレームには、各チャネルに対応したCH識別子が所定の空きバイトに挿入されると共にSOHやLOHなどのオーバーヘッドバイトが付加されてスクランブラ23へ送られる。

スクランブラ23においては、受信したSTS3フレームを、オーバヘッドバイトを除いてスクランブルし、P/S（並直列）変換回路24へ送る。このP/S変換回路24では、チャネルCH1及びチャネルCH2の2グループに渡るパラレル16ビットのSTS3フレームをチャネル多重且つビット多重したシリアルデータに変換して送信する。

図18に示すフレーム受信装置においては、図17に示したフレーム送信装置から送られて来た、2チャネル分をビット多重したSTS3フレームのシリアルデータをS/P（直並列）変換回路31で16ビットのパラレルデータ信号に変換する。この16ビットのパラレルデータ信号はフレーム同期回路32に送られ、フレームパターンFPが検出されると共に、図17に示したフレームパターン・CH識別子挿入回路22で所定空きバイトに挿入されたCH（チャネル）識別子が検出される。このCH識別子はCH合わせ回路33に送られる。

CH合わせ回路33では、S/P変換回路31からの16ビットのパラレル信号が、STS3フレームからSTS1フレームへ変換されると共にチャネル間の順序がずれている可能性があることを考慮して、フレーム同期回路32で検出したCH識別子に基づき送信側に対応するチャネルに並び換えをチャネル単位（各チャネル内のビットの順序は伝送路等で乱れないものとする。以下同様。）で行なう。

この結果、CH合わせ回路33からは、8ビットパラレルのSTS1-CH1フレーム信号とSTS1-CH2フレーム信号とが出力される（例えば、特許文献1参照。）。
2001-197031号公報

上記の従来技術おいては、フレーム受信装置の構成を簡単にするため、フレーム送信装置においては、STS-N信号をより上位のレイヤであるフレームに乗せ換えるために、位相調整回路を設け、この位相調整回路において異なるSTS-Nフレーム同士間の位相差を吸収している。

しかしながら、このような位相調整回路は、例えば1フレーム×多重チャネル数分のフレームメモリが必要となり、一方、受け側ではSTS-N信号を分離する前に上位レイヤのSTSサイズのフレームを受信するフレーム同期回路が必要になってしまう。

また、上位レイヤのフレームに多重するためには、オーバーヘッドバイトを付加する必要があり、これによってSTSフレームのサイズが大きくなり、以てフレーム内の速度が速くなる。このため、伝送速度を上げるためにPLL発振器やその周辺回路が必要になり、部品点数や消費電力の増加に繋がるという問題点があった。

加えて、伝送速度が速くなると使用デバイスの動作速度の制約によって、受信側ではパラレル処理数の増加が強いられることにもなり、パラレル信号のフレーム同期回路ではフレーム先頭位置がN通り存在することとなるため、フレーム同期回路の複雑化及び大規模化を招く原因になる。

従って本発明は、異なるフレーム同士間の位相差を吸収するための位相調整を必要としないフレーム送受信方法及び装置を提供することを目的とする。

[1]上記の目的を達成するため、本発明の一態様に係るフレーム送信方法（装置）は、互いに位相が異なるパラレルチャネル信号の所定空きバイトに位相調整せずにチャネル識別子を挿入する第1ステップ（手段）と、該パラレルチャネル信号をシリアル信号に変換する第2ステップ（手段）と、を備えたことを特徴とする。

すなわち、本発明の一態様においては、それぞれ位相が異なるパラレルチャネル信号をシリアル信号に変換して送信する際、該パラレルチャネル信号の所定の空きバイトに、位相を調整せずにチャネル(CH)識別子を挿入する。従って、入力するパラレルチャネル信号の位相差を持ったままシリアル信号に変換されて送信されることになる。

従って、パラレルチャネル信号の位相を合わせるための位相調整は必要なく、且つより大きな（上位レイヤ）フレームサイズに多重することも無くシリアル信号に変換して送信でき、簡易なフレーム送信方法を実現することが可能となる。

[2]また、本発明の一態様に係るフレーム受信方法（装置）においては、送信側で位相調整されていないシリアル信号をパラレルチャネル信号に変換する第1ステップ（手段）と、該パラレルチャネル信号の内の一つのチャネル信号からフレームパターンを検出することにより、該一つのチャネル信号の所定空きバイトに挿入されているチャネル識別子を検出する第2ステップ（手段）と、該チャネル識別子に基づいて全ての該パラレルチャネル信号間のチャネル並び換えを位相調整せずに行う第3ステップ（手段）と、を備えたことを特徴とする。

すなわち本発明の一態様では、受信したシリアル信号をパラレルチャネル信号に変換する際、このシリアル信号は送信側で位相調整されていない。このパラレルチャネル信号の内の1つのチャネル信号からフレームパターン（フレーム同期信号）を検出し、このフレームパターン検出に伴って、該1つのチャネル信号の所定の空きバイトに送信側で挿入されたチャネル識別子を検出する。そして、このチャネル識別子に基づいて上記第1ステップ（手段）で得た全パラレルチャネル信号間のチャネル並び換えを行なう。

このようにして、本発明の一態様に係るフレーム受信方法（装置）では、パラレルチャネル信号についてフレームパターンによるフレーム同期を取った後、チャネル識別子を抽出してチャネル情報を認識することにより、多重されていた全ての信号の分離が可能となる。

[3]また、本発明の一態様に係るフレーム送信方法（装置）では、該第2ステップ（手段）が、該パラレルチャネル信号の内、奇数チャネル又は偶数チャネルの信号を反転してから該シリアル信号に変換するステップ（手段）を含むことができる。

このように、奇数チャネル又は偶数チャネルの信号反転により、同一パターンであり、スクランブル処理が施されないフレーム情報が連続した場合でも、信号のマーク率の低下を防止することが可能となる。

[4]また、本発明の一態様に係るフレーム受信方法（装置）では、該第3ステップ（手段）が、該並び換えた全てのチャネル信号の内、奇数チャネル又は偶数チャネルの信号をさらに反転させるステップ（手段）を含むことができる。

すなわち、上記[3]のように、奇数チャネル又は偶数チャネルの信号を反転して送られて来るシリアル信号の場合には、受信側においても同様に奇数チャネル又は偶数チャネルの信号を同様に反転させる。これにより、パラレルデータに変換する際、送信側においてデータ反転処理を行なった場合に対応して、1チャネル置きにデータを反転し、送信側のデータをマーク率の低下無く受信することができる。

[5]また、本発明の一態様に係るフレーム受信方法（装置）は、該パラレルチャネル信号を構成する互いに位相が異なる所定のm(m≧2)個のグループの内、該一つのチャネル信号が属するグループ以外のグループ内の一つのチャネル信号から、対応する別のフレームパターンを検出する第4ステップ（手段）と、該第2及び第4ステップ（手段）でそれぞれ検出されたフレームパターンを、該チャネル識別子に基づいて並び換える第5ステップ（手段）と、をさらに備えることができる。

すなわち本発明の一態様に係るフレーム受信方法（装置）においては、上記[2]で1つのチャネル信号からフレームパターンを検出したが、受信したパラレルチャネル信号が互いに位相が異なる所定のｍ(m≧2)個のグループから成る場合、上記1つのチャネル信号が属するグループ以外のグループ内の1つのチャネル信号から後者のグループに対応する別のフレームパターンを検出する。そして、このように第2ステップ（手段）及び第4ステップ（手段）でそれぞれ検出されたフレームパターンを、既に検出しているチャネル識別子に基づいて並べ換える。

このようにして、互いに位相が異なるm個のグループの内の1つのチャネル信号から各グループのフレームパターンを簡易に検出することができ、このフレームパターンをチャネル識別子に基づいて並べ換えて出力することが可能となる。

[6]また本発明の一態様に係るフレーム受信方法（装置）は、該第2ステップ（手段）で検出されたフレームパターンに基づきMSBタイミングを発生する第6ステップ（手段）と、該第3ステップ（手段）によるチャネル並び換えの前に、該MSBタイミングに基づき該パラレルチャネル信号のMSB合わせを行う第7ステップ（手段）と、をさらに備えることができる。

すなわち、上記[5]で検出したフレームパターンを利用して、MSB（最上位ビット)タイミングを発生させることができ、このMSBタイミングに基づき、上記のチャネル並び換えの前に該パラレルチャネル信号のMSB合わせを行うことが可能となる。

[7]尚、上記のパラレルチャネル信号及びシリアル信号には、STS-N信号又はSTM-N信号を用いることができる。

本発明によれば、位相の異なる複数のグループのパラレルチャネル信号をシリアル伝送する場合、各グループのパラレルチャネル信号の位相を合わせることなく、尚且つ、回路の増大を招く、より大きなフレームサイズに変換すること無くシリアルデータに変換でき、また、チャネル多重されている信号を受信側でも、回路の増大を招くこと無く容易に分離することが可能となる。

また、送信側で特定のパラレル信号の極性を反転してからシリアルデータにビット多重することで、入力されるパラレル信号同士の符号がたまたま一致していた場合に発生する伝送路での信号マーク率の低下を防ぐことができる。

以下に、本発明に係るフレーム送信方法及び受信方法を実現するためのフレーム送信装置及びフレーム受信装置の各実施例を図面を参照して説明する。この際、信号として、STS-N(N=1,3,…)フレームを使用するものとし、特に以下の実施例ではN=1又は3の場合のSTSフレームについて説明するが、これらに限定されるものでないことは言うまでも無い。

フレーム送信装置の実施例[1]：図1
図1は、本発明の一態様に係るフレーム送信方法を実現するフレーム送信装置を示し、特に図17の従来例と同様に2チャネル多重（2グループ（系統）多重）の場合の実施例を示している。すなわち、一方のグループのSTS1-CH1フレーム（パラレル8ビット）及び他方のグループのSTS1-CH2フレーム（パラレル8ビット）が互いに異位相で入力されている。なお、このフレーム送信装置のSTS1-CH1及びSTS1-CH2フレームの各8ビットパラレルデータはそれぞれ正常な順番に入力されるものとする。

STS1-CH1フレーム及びSTS1-CH2フレームは、それぞれCH識別子挿入回路1_1及び1_2（以下、符号「1」で総称することがある。）と、スクランブラ2_1及び2_2（以下、符号「2」で総称することがある。）と、P/S変換回路3_1及び3_2（以下、符号「3」で総称することがある。）とをそれぞれ経由して共通のP/S回路4に入力されてシリアルデータとして出力されるように構成されている。なお、この実施例では、上記のようにチャネル＝グループになっている。

CH識別子挿入回路1においては、入力して来た8ビットパラレルSTS1フレームデータに対して、所定の空きバイトである、図2(1)に示すSTS1フレーム中のオーバヘッド中のJ0バイトの下位4ビットを用いて、ここにCH識別子を挿入する。

このときのCH識別パターンの一例を下記の表1に示す。

このCH識別子挿入回路1から出力された8ビットパラレル信号は、スクランブラ2及びP/S変換回路3を経由して図17に示した従来のフレーム送信装置と同様の処理を受けた後、P/S変換回路4において、STS1フレームを2チャネル（グループ）分ビット多重したシリアルデータが送信される。

フレーム受信装置の実施例[1]：図3及び図4
このフレーム受信装置の構成は、図1に示すフレーム送信装置から送信された2チャネル（m=2グループ）のSTS1信号がビット多重されたシリアルデータを受信して各8ビットのチャネル（グループ）毎のパラレルデータに変換するS/P変換回路11と、このS/P変換回路11からの出力パラレル信号に基づいてフレームパターンを検出して出力し且つこのフレームパターンに基づいてCH識別子及びMSBタイミング信号を発生するフレーム同期・CH識別回路12_1と、S/P変換回路11からの各8ビットパラレルチャネル信号を、フレーム同期・CH識別回路12_1からのMSBタイミング信号に基づいてそれぞれのMSBを合わせるためのMSB合わせ回路13_1, 13_2と、フレーム同期・CH識別回路12_1からのCH識別子（4ビット）に基づき、MSB合わせ回路13_1及び13_2から出力される8ビットパラレルチャネル（グループ）信号のチャネル（グループ）合わせ（並び換え）を行ってパラレル出力するCH合わせ回路14と、このCH合わせ回路14から出力されたパラレル8ビットのSTS1-CH1フレーム及びSTS1-CH2フレームを入力し、上記のCH識別子に基づき、一方を選択するセレクタ(SEL)15と、このセレクタ15からのパラレル8ビットチャネル信号に基づき、対応するチャネル（グループ）のフレームパターンFPのみを発生する（CH識別子やMSBタイミング信号は発生しない）フレーム同期回路12_2と、フレーム同期・CH識別回路12_1からのフレームパターンFP及びフレーム同期回路12_2からのフレームパターンFPを、やはり上記のCH識別子に基づきチャネルCH1又はCH2に対応して選択して出力するスイッチ回路(SW)16とで構成されている。

フレーム同期・CH識別回路12_1は、さらに、S/P変換回路11から出力される2チャネル（グループ）の8ビットパラレルデータの内の一方を入力するフレームパターン検出部12_1a及びCH識別子検出部12_1bと、フレームパターン検出部12_1aで検出されたフレームパターンを、前回検出されたフレームパターンと一致するか否かを比較する比較部12_1cと、この比較部12_1cの比較結果を複数フレーム分監視してその連続性をチェックするための保護部12_1dと、この保護部12_1dが所定の複数フレーム分（保護段数）分だけフレームパターン検出の連続性をチェックするまでは、その出力を比較部12_1cに与えると共に保護部12_1dが該フレームパターン検出の連続性を確認したときには、フレームパターンFP信号を発生するフレームカウンタ12_1eと、フレームカウンタ12_1eからのフレームパターンFP信号に基づきMSBタイミング信号を発生するMSBタイミング発生部12_1fとを含んでいる。

また、このフレーム同期・CH識別回路12_1は、CH識別子に対しても同様の構成を有し、フレームカウンタ12_1eがフレームパターンを検出したときを契機として、CH識別子検出部12_1bで検出されたCH識別子を所定の保護段数分検出するための比較部12_1g、保護部12_1h、及びCH保持部12_1iを含んでいる。

そして、フレームカウンタ12_1eからのフレームパターンFPはスイッチ回路16に送られ、CH保持部12_1iからのCH識別子（4ビット）はCH合わせ回路14とセレクタ15とスイッチ回路16に送られるようになっている。また、
MSBタイミング発生部12_1fで発生されたMSBタイミング信号はMSB合わせ回路13_1, 13_2に共通に送られる。

また、フレーム同期回路12_2は、その内部構成が図示されていないが、フレーム同期・CH識別回路12_1におけるフレームパターン検出部分のみを備えたものであり、フレーム同期・CH識別回路12_1におけるフレームパターン検出部12_1aと比較部12_1cと保護部12_1dとフレームカウンタ12_1eと同様のものを備えており、フレームカウンタからスイッチ回路16に対してフレームパターンFPが与えられるように構成されている。

尚、フレーム同期回路12_2では、すでにMSB合わせ回路13_1または13_2によって先頭がMSBに合わされた後の信号が入力されるため、8通りの同期パターンを検出する必要がなく、１通りのフレームパターンのみ検出する構成でよい。

図4は、図3に示したフレーム受信装置の実施例[1]における特にS/P変換回路11及びMSB合わせ回路13_1, 13_2をより詳しく示したものである。

すなわち、図4に示すように、S/P変換回路11は、2チャネル（グループ）分のビット多重されたSTS1シリアルデータを1ビット毎に分離するためのS/P変換回路11_1と、このS/P変換回路11_1でビット分離された各チャネルの信号をそれぞれ8ビットのパラレルチャネル信号に変換するS/P変換回路11_21及び11_22とで構成されている。

また、MSB合わせ回路13_1は、S/P変換回路11におけるS/P変換回路11_21からの8ビットパラレルチャネル信号を2回分蓄えて16ビットのパラレルデータに変換するシフトレジスタ13_1aと、このシフトレジスタ13_1aからの16ビットのパラレルデータをフレーム同期・CH識別回路12_1からのMSBタイミング信号(A)に基づいてMSB合わせをするためのセレクタ13_1bとで構成されている。同様に、MSB合わせ回路13_2は、S/P変換回路11_22からの8ビットのパラレル信号を上記のMSB合わせ回路13_1と同様にしてMSB合わせを行うためのシフトレジスタ13_2a及びセレクタ13_2bを備えている。

このようなフレーム受信装置の動作においては、送られて来た2チャネル（グループ）分のSTS1シリアルデータがS/P変換回路11において各チャネルの8ビットパラレルデータに変換される。この後、一方のチャネルの8ビットパラレルデータがフレーム同期・CH識別回路12_1におけるフレームパターン検出部12_1a及びCH識別子検出部12_1bに与えられる。

このフレームパターン検出部12_1aにおけるフレーム同期条件の一例は下記の表2に示す通りである。

すなわち、フレーム同期パターンは、STS1フレームにおけるA1バイト＝“11110110”であり、A2バイト＝“00101000”の計16ビットである。このときのパターン検索法は、1ビット即時シフト方式であり、同時照合方式である。

また、フレームパターン検出部12_1aで検出されたフレームパターンは、上記の通り、比較部12_1cと保護部12_1dとフレームカウンタ12_1eとで所定の保護段数だけ連続して検出されたか否かが監視されるが、この場合の同期保護は、上記の表2に示す如く、前方5段、後方2段であり、J0バイトの下位4ビットの一致も保護に含めている。

図5は、このような同期保護状態の遷移図を示しており、同期状態Sから、前方1段状態B1と、前方2段状態B2と、前方3段状態B3と、前方4段状態B4とを経て同期状態Sに至る前方5段構成を辿るか、或いはハンチング状態Hに進み、後方1段状態A1を経由して同期状態に戻るか或いはハンチング状態Hに戻る後方2段構成を辿るかを示している。

このようにしてフレームカウンタ12_1からはフレームパターンFPが出力されてスイッチ回路16に送られると同時に、このフレームパターンFPの検出時にMSBタイミング発生部12_1fからMSBタイミング信号が発生されてMSB合わせ回路13_1, 13_2に共通に与えられる。

また、CH識別子に関しては、CH識別子検出部12_1bが、図2(1)に示したSTS1フレームにおけるJ0バイト中の下位4ビットからCH識別子を検出する。この検出したCH識別子（表1の4ビット）は、比較部12_1gと保護部12_1hとCH保護部12_1iとで所定の保護段数だけその連続性を監視し、所定の保護段数だけCH識別子の検出が一致した場合、そのCH識別子（表1の4ビット）がCH合わせ回路14とセレクタ15とスイッチ回路16とに与えられる。

このCH識別子が、CH合わせ回路14に送られたとき、このCH合わせ回路14はMSB合わせ回路13_1, 13_2からの各チャネル（グループ）のパラレル8ビット信号が正常に出力されるように、すなわち、上側がチャネルCH1に該当し、下側がチャネルCH2に該当するようにチャネル合わせ（並び換え）を行う。

尚、CH合わせ回路14の前段においてMSB合わせ回路13_1, 13_2によってMSB合わせ動作が行われているが、このMSB合わせ動作とチャネル合わせ動作とは直接関係が無いので、これらのMSB合わせ回路13_1, 13_2が無くても、CH合わせ回路14は、S/P変換回路11からの各チャネルの8ビット系列データを正確にチャネル合わせすることが可能である。

このようにしてCH合わせ回路14から正確に出力されたチャネルCH1のSTS1フレーム及びチャネルCH2のSTS1フレームはセレクタ15にも同時に送られる。このセレクタ15においては、メモリ15aがCH識別子に対してどちらのチャネルが今選択されているのかが認識できるので、既にフレームパターンFPを検出したチャネル（この例ではCH1）の方のデータではない方を選択するため、セレクタ15はチャネルCH2のSTS1フレームを選択してフレーム同期回路12_2に送る。尚、本発明の実施例のようにS/P変換回路11が2グループに分離する場合には、特にこのセレクタ15を用いなくてもよく、CH合わせ回路14の下側の8ビットパラレル出力をそのままフレーム同期回路12_2に与えてもよい。

これによりフレーム同期回路12_2は、フレーム同期・CH識別回路12_1と同様に、フレームパターン検出部と比較部と保護部とフレームカウンタ（図示せず）とによりフレームパターンFPを検出してスイッチ回路16に送る。

このスイッチ回路16は、CH識別子に基づいて、どちらのフレームパターンがチャネルCH1であるか否かを判別し、送信側と対応するように、チャネルCH1のフレームパターンFPを上側に出力し、チャネルCH2のフレームパターンFPを下側から出力する。

また、MSB合わせ回路13_1, 13_2は、図6に示すような動作を行う。

すなわち、MSB合わせ回路13_1, 13_2は、図4に示したように、それぞれシフトレジスタ13_1a, 13_2aとセレクタ13_1b, 13_2bとで構成されているため、図6(a)に示すS/P変換回路11のS/P変換後、シフトレジスタ13_1a, 13_2aに送られると、同図(b)に示すような16ビットのデータに積み重ねられる。このとき、MSBタイミング発生部12_1fからのMSBタイミング信号を受けることにより、今受信したチャネル信号が何ビットずれているが分るので、同図[1]のシフト量＝3の場合には、同図(c)に示すように、LSB（最下位ビット）の下の3ビット分ずらした形のMSB合わせを行ったデータが得られることとなる。これは、同図[2]及び[3]のシフト量＝4及びシフト量＝6の場合も同様にして実行される。

フレーム送信装置の実施例[2]：図7
このフレーム送信装置の基本的な構成は図1に示したフレーム送信装置の実施例[1]と同様であるが、一方のチャネルCH2におけるP/S変換回路3_2の出力側に反転部5を設けた点が異なっている。

すなわち、P/S変換回路4において2チャネル分のSTS1シリアルデータに変換する前に、一方のチャネルCH2のSTS1フレームの極性を反転させ、同一符号の連続を避けるように多重化している。

これは、A1バイト, A2バイト, 及びJ0バイト等のフレーム情報にはスクランブラ2でスクランブルが掛けられない為、STS1-CH1及びSTS1-CH2フレーム信号同士の位相がたまたま一致していた場合に、P/S変換回路4においてビット多重すると、同一パターンであるフレーム情報がチャネル数分だけ連続してしまい、信号のマーク率が下がる可能性がある。そこでこれを回避するため、反転部5を設けてデータ反転処理を行うことによりマーク率の低下を防止している。

フレーム受信装置の実施例[2]：図8
このフレーム受信装置は、上記の図7のフレーム送信装置に対応するもので、従ってフレーム受信装置の実施例[1]において、CH合わせ回路14の一方のチャネルCH2の出力側に反転部17を設けた点が異なっている。

すなわち、送信側においては、上記の表2に示したフレームパターンである、A1バイト＝“11110110”(F6)及びA2＝“00101000”(28)と共に、これらを反転したA1バイト＝“00001001”(09)及びA2バイト＝“11010111”(D7)もフレームパターンとして送信する。

これに対応するため、このフレーム受信装置では、フレーム同期・CH識別回路12_1でA1A2=F628をフレームパターンとして検出し、上記のようにチャネルの識別を行う。そして、このCH識別子によりCH合わせ回路14がチャネル合わせをすることにより、一方のチャネルCH1のSTS1フレーム信号がCH合わせ回路14の上側から出力される。

CH合わせ回路14の下側から出力されるチャネルCH2のSTS1フレーム信号は、反転部17において反転処理されて出力されるので、これがセレクタ15に与えられると、セレクタ15はCH識別子に基づき、このSTS1-CH2フレーム信号を選択してフレーム同期回路12_2に与える。フレーム同期回路12_2はA1A2=09D7をフレームパターンとして検出してスイッチ回路16に出力し、以って送信側と同様のSTS1フレーム信号が得られることとなる。

フレーム送信装置の実施例[3]：図9
この実施例は、図1に示した実施例[1]がSTS1フレームを扱っているのに対し、150Mb/sの擬似STS3フレームを扱ったものである。すなわち、この実施例の場合は、8チャネル分ビット多重されるパラレルデータが2グループあり、これらのグループΙ及びIIを位相差があるままビット多重して送信し2.4Gb/sシリアルデータとして送出しようとするものである。

この図9に示すフレーム送信装置の入力信号であるSTS3-CH1〜CH16のフレームは、図10に示すように、9row×270バイトを1チャネル分とするSTS3フレームが16チャネル分並列入力されたものである。

まず、互いに同位相のグループΙにおいては、STS3-CH1~CH8フレームがそれぞれ8ビットパラレルデータとして、CH識別子挿入回路1_1〜1_8（図1におけるCH識別子挿入回路1_1にそれぞれが相当する。）に入力され、下記の表3に示すように、J0バイトの下位4ビットにCH識別子が挿入される。

一方、グループIとは位相が異なるグループIIにおいても同様にSTS3-CH9~CH16フレームがCH識別子挿入回路1_9〜1_16に入力され、J0バイトの下位4ビットにやはり上記の表3に示すようにCH識別子が挿入される。

これらのCH識別子挿入回路1_1〜1_16（以下、符号「1」で総称することがある。）の出力はスクランブラ2に送られる。スクランブラ2は、図示していないが、図1におけるスクランブラ2と同様にチャネル毎に設けられており、各CH識別子挿入回路1から出力される各チャネルにおけるSTS3フレーム中の網掛けで示すスクランブラ領域SCRに対してスクランブル処理を施し、それぞれ8ビットパラレルCHデータとしてP/S変換回路3_1〜3_16へ送る。

スクランブラ2の各8ビットパラレルデータ出力は、P/S変換回路3_1〜3_16（以下、符号「3」で総称することがある。）でシリアルデータに変換され、さらに、P/S変換回路4においてビット多重され、2.4Gb/sシリアルデータとして送信される。

次に、図9に示したフレーム送信装置の動作を図11及び図12を参照してより詳しく説明する。

まず、図11(1)に示すSTS3-CH1〜CH16の入力データはグループ（系統）ΙとグループIIにおいて位相にずれが在る状態が示されている。このようなグループΙ及びグループIIの入力データが共に、同図(2)に示すように、CH識別子挿入回路1において、図10に示したSTS3各チャネルにおけるJ0バイトの下位4ビットに上記の表3に示す如くCH識別子が挿入される。この状態が同図(2)の太枠で示されている。

この後、各CH1〜CH16のCH識別子挿入回路1から出力された8ビットパラレルデータはスクランブラ2及びP/S変換回路3を経由してP/S変換回路4に送られる。このP/S変換回路4においては、P/S変換回路3で変換されたシリアルデータをさらにチャネルCH1からチャネルCH16の順にビット多重し、同図(3)に示すように2.4Gb/sのシリアルデータとして出力する。

このP/S変換回路4における直並列変換動作例が図12に示されている。すなわち、P/S変換回路3からの各チャネルCH1〜CH16のシリアルデータは、同図(1)に示すような形でJ0バイトの下位4ビットにCH識別子が挿入されている（同図(2)に拡大して示す。）が、このようなSTS1-CH1〜CH16データを入力したP/S変換回路4は、チャネルCH1からチャネルCH16の順にビット多重すると、同図(3)に示す2.4Gb/sシリアルデータとして出力する。

尚、この図12は、J0バイトの下位4ビット（5ビット目〜8ビット目）部分のみを示しており、その他の部分は省略してある。また、図11(1)では位相ずれを含んだ形で、STS1-CH1〜CH16が示されているが、図12では図を簡略化するため、位相ずれを省略して示している。これは、本発明において位相ずれの調整は行わないので位相ずれを省略しても発明の本質には影響しないためである。

フレーム受信装置の実施例[3]：図13
このフレーム受信装置の実施例は、図9に示したフレーム送信装置の実施例[3]に対応するものである。すなわち、フレーム送信装置から送られて来た2.4Gb/sシリアルデータを、S/P変換回路11_1によりビット多重（チャネル多重）されているチャネル数と同じ16本のパラレルデータに分離する。これらの16本のパラレルデータにはグループΙ及びグループIIが含まれている。

これらの16本のパラレルデータをそれぞれ処理し易い速度にするため、更にS/P変換回路11_2_1〜11_2_16を用いて8ビットにパラレル化する。

このように8ビットパラレル化されたS/P変換回路11_2_1〜11_2_16からの出力データはそれぞれ、MSB合わせ回路13を構成するシフトレジスタ13_1a〜13_16aにおいて16ビットのデータに積み重ねられ、更にやはりMSB合わせ回路13を構成するセレクタ13_1b〜13_16bにおいてフレーム同期・CH識別回路12_1からのMSBタイミング信号(A)に基づいてMSB合わせを行ってCH合わせ回路14に送られる。

尚、フレーム同期・CH識別回路12_1は、図3に示したとおり、1つのチャネル信号（この例ではS/P変換回路11_2_1の8ビット出力データ）を入力データとして、フレームパターンFPとMSBタイミング信号(A)とCH識別子(B)とを出力するものである。このときのフレーム同期条件が下記の表4に示されており、この場合のフレームパターンはA1バイト及びA2バイトの32ビットである点が表2の場合と異なっている。

セレクタ13_1b〜13_16bからの各8ビットパラレルデータを受けたCH合わせ回路14は、フレーム同期・CH識別回路12_1からの4ビットCH識別子(B)に基づき、チャネルの並び換えを実行する。

この結果、CH合わせ回路14からは、STS3-CH1〜STS3-CH16が、図9及び図11(1)に示した送信用データと同じチャネル関係に並べ換えられて出力されることになる。

セレクタ15は、(B)CH識別子に基づき、現在入力しているチャネルSTS3-CH1とSTS3-CH9のいずれのグループに対応するチャネルが選択されているかをメモリ15aに基づき知ることができるので、このCH識別子(B)が現在選択しているチャネル信号とは別のグループのチャネル信号を選択してフレーム同期回路12_2に送る。

フレーム同期回路12_2は、セレクタ15からの8ビットパラレルデータに基づいて図3で説明したようにフレームパターンFPを検出し、スイッチ回路16に送る。このスイッチ回路16は、フレーム同期・CH識別回路12_1からのフレームパルスFPを入力しているが、現在選択されているフレームパターンFPは何れのグループであるかをメモリ16aがCH識別子(B)により知ることができるので、これを並べ換えて、上側をグループIの「チャネルCH1〜CH8のフレームパターンとし、下側をグループIIのチャネルCH9〜CH16のフレームパターンとして並べ換えて出力することとなる。

このようなフレーム受信装置の動作例が図14に詳しく示されている。すなわち、同図(1)に示すような2.4Gb/sシリアルデータ（これは図12(3)に示した送信側のシリアルデータに相当する。）が入力されると、これをS/P変換回路11で図14(2)に示すようにパラレルデータに変換する。この動作例では、伝送路においてチャネル関係がずれた結果、同図(2)に示すように、STS3-CH3フレームデータが最初のチャネルに現れたものと仮定して示されている。すなわち、同図(2)は、S/P変換回路11で直並列変換を行った後、フレーム同期・CH識別回路12_1で抽出したCH識別子が“0010”(CH3)であった場合を示している。そして、STS3-CH1及びSTS3-CH2フレームデータは、それぞれ下から2番目及び1番目のチャネルに現れたことを示している。

同図(3)はこれをまとめて示したものであり、特にJ0バイトの下位4ビット（CH識別子）のみを簡潔に示している。この同図(3)に示したSTS3-CH3〜CH2のパラレルデータは、図示のように、STS3-CH1及びSTS3-CH2のデータが1ビットずれた形でS/P変換されているので、これを等価的に示すと同図(4)に示すようなフレーム形状となり、J0バイトは、“x2”,“x3”,・・・“x9”,“xA”,“xB”,・・・“xF”,“x0”,“x1”となる。

そしてこれをCH合わせ回路14においてチャネル合わせを実行すると、同図(5)に示すように、STS3-CH1及びSTS3-CH2のフレームデータがSTS3-CH3のフレームデータの上側に並べ換えられ且つビット位置が揃えられ、以ってSTS3-CH1フレームからSTS3-CH16フレームまで送り側と同じフレームデータが得られることとなる。

尚、この図14の動作例においてはMSB合わせ及び図11(1)に示したグループI−II間の位相ずれについては図を簡略化するため、特に示していない。

フレーム送信装置の実施例[4]：図15
このフレーム送信装置は、図9に示したフレーム送信装置の実施例[3]において、STS3-CH1〜CH8及びSTS3-CH9〜CH16の2グループを、位相差をそのままにシリアルデータにビット多重する際、1チャネル置きに符号反転するため、P/S変換回路3における偶数チャネルのP/S変換回路3_2, 3_4, 3_6, 3_8, 3_10, 3_12, 3_14, 3_16の出力データを、反転部5_1〜5_8を設けることにより反転してP/S変換回路4に与えるようにしている点が異なっている。

これにより、図7の実施例[2]で説明したように、反転部5_1〜5_8を設けることによりSTS3フレーム信号同士の位相がたまたま一致していた場合の同一パターンであるフレームチャネルがチャネル数分だけ連続してしまい、マーク率が下がる状態を防止することが可能となる。

フレーム受信装置の実施例[4]：図16
このフレーム受信装置は、図15に示したフレーム送信装置に対応するものであり、且つ図13に示したフレーム受信装置の実施例[3]においてCH合わせ回路14の偶数チャネルの出力端子に反転部5_1〜5_8を設けたものである。

すなわち、上述したように、S/P変換回路11において、入力シリアルデータをS/P変換した後、フレーム同期・CH識別回路12_1においてフレームパターンの検出を行うとき、上記の表4に示したように、検出するフレームパターンがA1A2＝“F628”（正転）及び“09D7”（反転）の2通りが存在するが、検出したCH識別子(B)によって、上記の表3に基づきチャネルの識別を行い、さらにCH合わせ回路14でチャネル合わせを行った後、1チャネルおき（偶数チャネルおき）に反転部5_1〜5_8においてデータ反転処理を行ってSTS3-CH1〜STS3-CH16フレームデータを出力するようにしている。
なお、上記実施例によって本発明は限定されるものではなく、特許請求の範囲に記載に基づき、当業者によって種々の変更が可能なことは明らかである。

（付記１）
互いに位相が異なるパラレルチャネル信号の所定空きバイトに位相調整せずにチャネル識別子を挿入する第1ステップと、
該パラレルチャネル信号をシリアル信号に変換する第2ステップと、
を備えたことを特徴とするフレーム送信方法。
（付記２）
送信側で位相調整されていないシリアル信号をパラレルチャネル信号に変換する第1ステップと、
該パラレルチャネル信号の内の一つのチャネル信号からフレームパターンを検出することにより、該一つのチャネル信号の所定空きバイトに挿入されているチャネル識別子を検出する第2ステップと、
該チャネル識別子に基づいて全ての該パラレルチャネル信号間のチャネル並び換えを位相調整せずに行う第3ステップと、
を備えたことを特徴とするフレーム受信方法。
（付記３）付記１において、
該第2ステップが、該パラレルチャネル信号の内、奇数チャネル又は偶数チャネルの信号を反転してから該シリアル信号に変換するステップを含むことを特徴としたフレーム送信方法。
（付記４）付記２において、
該第3ステップが、該並び換えた全てのチャネル信号の内、奇数チャネル又は偶数チャネルの信号をさらに反転させるステップを含むことを特徴とするフレーム受信方法。
（付記５）付記２において、
該パラレルチャネル信号を構成する互いに位相が異なる所定のm(m≧2)個のグループの内、該一つのチャネル信号が属するグループ以外のグループ内の一つのチャネル信号から、対応する別のフレームパターンを検出する第4ステップと、
該第2及び第4ステップでそれぞれ検出されたフレームパターンを、該チャネル識別子に基づいて並び換える第5ステップと、
をさらに備えたことを特徴とするフレーム受信方法。
（付記６）付記２において、
該第2ステップで検出されたフレームパターンに基づきMSBタイミングを発生する第6ステップと、
該第3ステップによるチャネル並び換えの前に、該MSBタイミングに基づき該パラレルチャネル信号のMSB合わせを行う第7ステップと、
をさらに備えたことを特徴とするフレーム受信方法。
（付記７）付記１又は２において、
該パラレルチャネル信号及びシリアル信号が、STS-N（N=1,3,…）又はSTM-N（N=0,1,…）信号であることを特徴とするフレーム受信方法。
（付記８）
互いに位相が異なるパラレルチャネル信号の所定空きバイトに位相調整せずにチャネル識別子を挿入する第1手段と、
該パラレルチャネル信号をシリアル信号に変換する第2手段と、
を備えたことを特徴とするフレーム送信装置。
（付記９）
送信側で位相調整されていないシリアル信号をパラレルチャネル信号に変換する第1手段と、
該パラレルチャネル信号の内の一つのチャネル信号からフレームパターンを検出することにより、該一つのチャネル信号の所定空きバイトに挿入されているチャネル識別子を検出する第2手段と、
該チャネル識別子に基づいて全ての該パラレルチャネル信号間のチャネル並び換えを位相調整せずに行う第3手段と、
を備えたことを特徴とするフレーム受信装置。
（付記１０）付記８において、
該第2手段が、該パラレルチャネル信号の内、奇数チャネル又は偶数チャネルの信号を反転してから該シリアル信号に変換する手段を含むことを特徴としたフレーム送信装置。
（付記１１）付記９において、
該第3手段が、該並び換えた全てのチャネル信号の内、奇数チャネル又は偶数チャネルの信号をさらに反転させる手段を含むことを特徴とするフレーム受信装置。
（付記１２）付記９において、
該パラレルチャネル信号を構成する互いに位相が異なる所定のm(m≧2)個のグループの内、該一つのチャネル信号が属するグループ以外のグループ内の一つのチャネル信号から、対応する別のフレームパターンを検出する第4手段と、
該第2及び第4手段でそれぞれ検出されたフレームパターンを、該チャネル識別子に基づいて並び換える第5手段と、
をさらに備えたことを特徴とするフレーム受信装置。
（付記１３）付記９において、
該第2手段で検出されたフレームパターンに基づきMSBタイミングを発生する第6手段と、
該第3手段によるチャネル並び換えの前に、該MSBタイミングに基づき該パラレルチャネル信号のMSB合わせを行う第7手段と、
をさらに備えたことを特徴とするフレーム受信装置。
（付記１４）付記８又は９において、
該パラレルチャネル信号及びシリアル信号が、STS-N（N=1,3,…）又はSTM-N（N=0,1,…）信号であることを特徴とするフレーム受信装置。

本発明の一態様に係るフレーム送信方法を実現するフレーム送信装置の実施例[1]（2チャネル多重の場合）を示したブロック図である。 STS1フレーム及びSTS3フレームにおける照合ビット位置を示した図である。本発明の一態様に係るフレーム受信方法を実現するフレーム受信装置の実施例[1]（2チャネル多重の場合）（その1）を示したブロック図である。本発明の一態様に係るフレーム受信方法を実現するフレーム受信装置の実施例[1]（2チャネル多重の場合）（その2）を示したブロック図である。本発明の一態様におけるフレーム受信装置に用いられるフレーム同期・CH識別回路及びフレーム同期回路における同期保護状態の遷移図である。本発明の一態様に係るフレーム受信装置におけるバイトのMSB合わせ動作例を示した図である。本発明の一態様に係るフレーム送信方法を実現するフレーム送信装置の実施例[2]（2チャネル多重の場合）を示したブロック図である。本発明の一態様に係るフレーム受信方法を実現するフレーム受信装置の実施例[2]を示したブロック図である。本発明の一態様に係るフレーム送信方法を実現するフレーム送信装置の実施例[3]を示したブロック図である。本発明に用いるSTS3フレームと、そのスクランブル領域を示した図である。図9に示したフレーム送信装置の実施例[3]における動作例を示したシーケンス図である。図9に示したフレーム送信装置の実施例[3]におけるP/S変換動作例（位相ずれは図示せず。）を示したタイムチャート図である。本発明の一態様に係るフレーム受信方法を実現するフレーム受信装置の実施例[3]を示したブロック図である。図13に示したフレーム受信装置の実施例[3]の動作例を示したタイムチャート図（MSB合わせ及び位相ずれは図示せず。）である。本発明の一態様に係るフレーム送信方法を実現するフレーム送信装置の実施例[4]を示したブロック図である。本発明の一態様に係るフレーム受信方法を実現するフレーム受信装置の実施例[4]を示したブロック図である。従来のフレーム送信装置を示したブロック図である。従来のフレーム受信装置を示したブロック図である。従来例における上位レイヤへのマッピングイメージ図である。

符号の説明

1, 1_1〜1_16 CH識別子挿入回路
2, 2_1〜2_16 スクランブラ
3, 3_1〜3_16, 4 P/S変換回路
5, 5_1〜5_8 反転部
11, 11_2_1〜11_2_16,11_21, 11_22 S/P変換回路
12_1 フレーム同期・CH識別回路
12_2 フレーム同期回路
12_1a フレームパターン検出部
12_1b CH識別子検出部
12_1c, 12_1g 比較部
12_1d, 12_1h 保護部
12_1e フレームカウンタ
12_1f MSBタイミング発生部
12_1i 保持部
13, 13_1〜13_2 MSB合わせ回路
13_1a〜13_16a シフトレジスタ
13_1b〜13_16b, 15 セレクタ
14 CH合わせ回路
16 スイッチ回路
図中、同一符号は同一又は相当部分を示す。

Claims

互いに位相が異なるパラレルチャネル信号の所定空きバイトに位相調整せずにチャネル識別子を挿入する第1ステップと、
該パラレルチャネル信号をシリアル信号に変換する第2ステップと、
を備えたことを特徴とするフレーム送信方法。
送信側で位相調整されていないシリアル信号をパラレルチャネル信号に変換する第1ステップと、
該パラレルチャネル信号の内の一つのチャネル信号からフレームパターンを検出することにより、該一つのチャネル信号の所定空きバイトに挿入されているチャネル識別子を検出する第2ステップと、
該チャネル識別子に基づいて全ての該パラレルチャネル信号間のチャネル並び換えを位相調整せずに行う第3ステップと、
を備えたことを特徴とするフレーム受信方法。
請求項１において、
該第2ステップが、該パラレルチャネル信号の内、奇数チャネル又は偶数チャネルの信号を反転してから該シリアル信号に変換するステップを含むことを特徴としたフレーム送信方法。
互いに位相が異なるパラレルチャネル信号の所定空きバイトに位相調整せずにチャネル識別子を挿入する第1手段と、
該パラレルチャネル信号をシリアル信号に変換する第2手段と、
を備えたことを特徴とするフレーム送信装置。
送信側で位相調整されていないシリアル信号をパラレルチャネル信号に変換する第1手段と、
該パラレルチャネル信号の内の一つのチャネル信号からフレームパターンを検出することにより、該一つのチャネル信号の所定空きバイトに挿入されているチャネル識別子を検出する第2手段と、
該チャネル識別子に基づいて全ての該パラレルチャネル信号間のチャネル並び換えを位相調整せずに行う第3手段と、
を備えたことを特徴とするフレーム受信装置。