JP2609187B2 - 同期検出装置 - Google Patents

同期検出装置

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、同期多重伝送方式にお
いて使用する多重分離装置の同期検出装置に関し、特
に、フレーム同期およびチャネル同期の同期補正を即時
に行なえるようにしたものである。
【0002】
【従来の技術】近年、CCITT( International Tel
egraph and Telephone ConsultativeCommittee:国際電
信電話諮問委員会)において、SDH(Synchronous Di
gitalHierarchy)に基づいたSTM(Synchronous Tran
sport Module:同期多重伝送方式)が世界統一規格とし
て勧告された。これに対応した従来の同期多重変換装置
では、(1)高速処理部(シリアル信号処理部)におい
て同期検出およびチャネル検出を行なう方式、(2)チ
ャネル数に信号を分解した後、チャネル毎に同期検出お
よびチャネル検出を行なう方式、のいづれかによりシリ
アル多重信号の多重分離を行なっている。
【0003】前記(1)の方式を採るSTM−N同期多
重変換装置の多重分離部は、図5に示すように、シリア
ル多重信号5のフレーム同期を検出すると共に同期の保
持を図るSTM−Nフレーム同期検出・保護回路60と、
シリアル多重信号5を正規のNチャネルに分離するNチ
ャネル分離回路61と、それらの回路60、61を制御する制
御回路62とを備えている。
【0004】この同期多重変換装置の多重分離部では、
STM−Nフレーム同期検出・保護回路60において、入
力するシリアルSTM−N信号5のフレーム・パタンの
検出を通じて、信号5の同期検出が行なわれ、これに基
づく初期化信号65が制御回路62に送られる。初期化され
た制御回路62は、STM−Nフレーム同期検出・保護回
路60にフレーム周期で制御信号63を送って、同期を保持
させると共に、Nチャネル分離回路61に制御信号64を送
り、シリアル多重信号5の各チャネルへの分離のタイミ
ングを制御する。
【0005】これらの動作を通じて、シリアル多重信号
5は、正規のNチャネルに分離されるが、多重分離部を
構成する各回路は、この動作を600MHZ以上の高速で処理
することが要求される。
【0006】制御回路62では、フレーム周期の制御信号
63を送出するためにフレーム・カウンタを必要とするか
ら、回路規模が増大し、また、STM−Nフレーム同期
検出・保護回路60でも、完全なフレーム・パタンを検出
するために、やはり回路規模が大きくならざるを得な
い。しかし、高速処理回路では、回路規模が拡大すると
発熱量が急増し、信頼性が低下したり、集積化が困難と
なり装置の大型化、消費電力の増大等の弊害を招く。
【0007】回路規模を小さくするため、STM−Nフ
レーム同期検出・保護回路60でフレーム・パタンの一部
のパタンのみを検出して同期を求める方法も考案されて
いるが、この方法では、その一部のパタンと同じ偽フレ
ーム・パタンがフレーム周期内で発生したときに、それ
が原因となって誤同期を生むおそれがある。
【0008】高速処理を回避するために考案されたもの
が前記(2)の方式であり、それを採用したSTM−N
同期多重変換装置の多重分離部は、図6に示すように、
シリアルSTM−4多重信号5を8ビット・パラレルの
STM−4多重信号6に変換するビット直並列変換回路
1と、この多重信号6を8ビット・パラレルのSTM−
1信号7a、7b、7c、7dに変換するバイト直並列変換回路
2と、各チャネル毎に設けられた第1〜第4低速同期部
71、72、73、74とを備えている。
【0009】この低速同期部は、フレーム同期のずれを
検出するフレーム同期検出・保護回路81と、フレーム・
パタンを検出して初期化信号86とビット・シフト指令88
とを出力するフレーム・パタン検出回路82と、STM識
別子の検出を通じてチャネル同期のずれを検出するチャ
ネル同期検出・保護回路83と、チャネル・シフト指令89
を出力するチャネル位相ずれ算出回路84と、各回路を制
御する制御回路85とで構成されている。
【0010】この同期多重変換装置の多重分離部では、
各チャネル毎に分離して送り込まれた信号7a〜7dの同期
をフレーム同期検出・保護回路81で調べ、同期のずれを
検出すると、フレーム同期はずれ信号87を出力する。こ
の出力があると、フレーム・パタン検出回路82は、フレ
ーム・パタンを検出し、制御回路85に対して初期化信号
86を送出すると共にビット直並列変換回路1に対してビ
ット・シフト指令88を出力する。この指令88を受けたビ
ット直並列変換回路1では、同期の引き込みを行なって
ビットずれを除去する。
【0011】こうした一連の動作により、フレーム同期
確立が行なわれる。しかし、フレーム同期確立が実現し
てもチャネル同期が引き込まれるわけではない。そのた
め、チャネル同期確立を実行するために、フレーム同期
確立後、チャネル同期検出・保護回路83において、ST
M識別子によりチャネル検出を行ない、チャネル位相ず
れ算出回路84からバイト直並列変換回路2に対して、チ
ャネル・シフト指令89を出力する。この指令89を受けた
バイト直並列変換回路2では、チャネル同期の引き込み
を行なってチャネルずれを除く。フレーム同期およびチ
ャネル同期が確立すると、制御回路85からフレーム同期
検出・保護回路81およびチャネル同期検出・保護回路83
に対して制御信号91、90が送られ、同期の保持が行なわ
れる。
【0012】このように、この方式では、同期検出によ
ってフレーム同期が確立した後でなければ、STM識別
子によるチャネル検出を行なうことができない。したが
って、最悪チャネル復帰時間がτ+1フレームとなり、
前記(1)の方式のτに比べて長いという欠点がある
(τ:最悪フレーム同期時間)。
【0013】さらに、この方式では、STM識別子が挿
入されないとチャネル検出が不可能になる。
【0014】また、多重分離部を低速回路で構成する方
式として、特願平3−180084号や特願平3−18
0085号の方式が提案されているが、これらの方式で
は、各チャネル毎にフレーム同期回路を設ける必要があ
り、回路規模が増大する欠点がある。
【0015】
【発明が解決しようとする課題】本発明は、このような
従来装置の持つ問題点を解決するものであり、低速回路
を使用して多重分離を行なう方式において、STM識別
子を使用せずにフレーム同期とチャネル同期との確立を
同時に実現できる同期検出装置を提供することを目的と
している。
【0016】
【課題を解決するための手段】そこで、本発明では、ビ
ット直並列変換回路およびバイト直並列変換回路を通過
した信号のフレーム同期およびチャネル同期を検出し
て、ビット直並列変換回路およびバイト直並列変換回路
の動作を制御する同期検出装置において、各チャネルの
ビットずれのフレーム・パタンを検出してそのビットず
れの量を表わすビット・シフト信号とその検出のタイミ
ングを表わすフレーム・パタン検出信号とを出力するフ
レーム・パタン検出回路と、ビット・シフト信号に基づ
いてビット直並列変換回路に対するフレーム同期補正用
の制御信号を出力するビット・シフト制御回路と、フレ
ーム・パタン検出信号に基づいてバイト直並列変換回路
に対するチャネル同期補正用の制御信号を出力する同期
制御回路とを設けている。
【0017】
【作用】この同期制御回路では、ビット・シフト制御回
路において、各フレーム・パタン検出回路が出力するビ
ット・シフト信号からビットずれの量を判定し、また、
同期制御回路において、フレーム・パタン検出信号か
ら、チャネルずれの量を判定する。そして、この判定に
基づいて、各制御回路からビット直並列変換回路および
バイト直並列変換回路に対して、フレーム同期補正およ
びチャネル同期補正のための制御信号が同時に出力され
る。
【0018】
【実施例】本発明の実施例における同期検出装置は、図
1に示すように、シリアルSTM−4多重信号5を8ビ
ット・パラレルのSTM−4多重信号6に変換するビッ
ト直並列変換回路1と、この多重信号6を8ビット・パ
ラレルのSTM−1信号7a、7b、7c、7dに変換するバイ
ト直並列変換回路2と、各チャネルのSTM−1信号7a
〜7dのフレーム・パタンを検出してビット・シフト信号
1a、2a、3a、4aとフレーム・パタン検出信号1b、2b、3
b、4bとを出力する第1〜第4フレーム・パタン検出回
路31、32、33、34と、各フレーム・パタン検出回路31〜
34から入力したビット・シフト信号1a〜4aに基づいてビ
ット直並列変換回路1にビット・シフト命令9aを出力す
るビット・シフト制御回路8と、各フレーム・パタン検
出回路31〜34から入力したフレーム・パタン検出信号1b
〜4bに基づいてバイト直並列変換回路2にチャネル・シ
フト命令4jを出力する同期制御回路4と、ビット・シフ
ト制御回路8および同期制御回路4の出力が入力する論
理積回路9とを備えており、これらのフレーム・パタン
検出回路31〜34、ビット・シフト制御回路8および同期
制御回路4により低速同期部を構成している。
【0019】先ず、この同期検出装置における信号の流
れについて説明する。
【0020】シリアルのSTM−4多重信号5は、ビッ
ト直並列変換回路1において8ビットパラレルのSTM
−4多重信号6に変換される。さらに、この8ビットパ
ラレルのSTM−4多重信号6は、バイト直並列変換回
路2で4つの8ビットパラレルのSTM−1信号7a〜7d
に分割されて、4つのフレーム・パタン検出回路31〜34
に送出される。
【0021】フレーム・パタン検出回路31〜34では、S
TM−1信号のフレーム・パタンを検出する。このフレ
ーム・パタンは、図3に例示する配列を備えている。同
期のとれている状態(ビットの進み量が0)では、フレ
ーム・パタンに8ビットの正規の情報ビットが含まれて
いるが、同期が外れてビットの進みが生じると、その進
み量に応じて、情報ビットの一部が欠けてくる。フレー
ム・パタン検出回路31〜34では、ビットずれがあるフレ
ーム・パタンを検出すると、ビット進み値を表示するビ
ット・シフト信号1a〜4aを出力する。
【0022】同時に、フレーム・パタン検出回路31〜34
は、ビットずれのあるフレーム・パタンを検出したタイ
ミングを示すフレーム・パタン検出信号1b〜4bを出力す
る。
【0023】各フレーム・パタン検出回路31〜34が出力
するビット・シフト信号1a〜4aは、ビット・シフト制御
回路8に集められる。ビット・シフト制御回路8では、
これらビット・シフト信号1a〜4aの値が一致するかどう
かを調べ、その値が0以外で一致したときは、ビット進
み判定信号8bを同期制御回路4に送り、同時にその値に
相当するパルスを論理積回路9に出力する。
【0024】一方、同期制御回路4には、各フレーム・
パタン検出回路31〜34の出力するフレーム・パタン検出
信号1b〜4bが集められる。同期制御回路4は、フレーム
・パタン検出信号1b〜4bに基づいて、チャネル同期のず
れを判定し、そのずれの量に相当するパルスを、チャネ
ル・シフト命令4jとして、バイト直並列変換回路2に出
力する。
【0025】また、同期制御回路4では、このフレーム
・パターン検出信号1b〜4bと、ビット・シフト制御回路
8から出力されたビット進み判定信号8bとに基づいて同
期外れ状態(ハンチング状態)を検出し、ハンチング信
号4kを論理積回路9に出力する。したがって、論理積回
路9からは、同期外れの状態において、ビット・シフト
制御回路8から送られたパルスが、ビット・シフト命令
9aとして、ビット直並列変換回路1に出力される。
【0026】ビット・シフト命令9aおよびチャネル・シ
フト命令4jを受けたビット直並列変換回路1およびバイ
ト直並列変換回路2では、同期引き込み動作を行なって
同期を確立する。確立した同期は、同期制御回路4の動
作により保持される。
【0027】同期確立のために必要なチャネル・シフト
の量は、各フレーム・パタン検出回路31〜34の出力する
フレーム・パタン検出信号1b〜4bから求められるが、そ
の理由について説明する。
【0028】今、同期外れの状態として、STM−4多
重信号6のビットが1ビット進み、チャネルが1チャネ
ル進んでいる状態と仮定する。
【0029】バイト直並列変換回路1から信号の送られ
た第1のフレーム・パタン検出回路31では、図3の「進
み1」のフレーム・パタンを検出し、ビットずれ1を示
すビット・シフト信号1aをビット・シフト制御回路8に
出力する。同時に、第1のフレーム・パタン検出回路31
は、ビット・シフト信号1aの発生のタイミングを示すフ
レーム・パタン検出信号1bを同期制御回路4に出力す
る。
【0030】同様に、第2のフレーム・パタン検出回路
32、第3のフレーム・パタン検出回路33および第4のフ
レーム・パタン検出回路34も、それぞれ、1ビット進み
のフレーム・パタンを検出したタイミングを示すフレー
ム・パタン検出信号2b〜4bを同期制御回路4に出力す
る。
【0031】このとき、チャネル同期がとれている場合
には、バイト直並列変換回路2からチャネル1、チャネ
ル2、チャネル3、チャネル4の順に送られる信号が、
チャネルが1つ進んでいるため、図4の(a)に示すよ
うに、チャネル4、チャネル1、チャネル2、チャネル
3の順に信号1、2、3‥が送られる。フレーム先頭が
信号1〜4とすると、各フレーム・パタン検出信号1b〜
4bの発生のタイミングは、図4の(b)のようになり、
第4のフレーム・パタン検出回路34の出力するフレーム
・パタン検出信号4bのみが1クロック進んだ状態とな
る。
【0032】同様に、チャネルが2チャネル進んでいる
ときは、第1のフレーム・パタン検出回路31のフレーム
・パタン検出信号1bに対して、第3および第4のフレー
ム・パタン検出回路33、34が出力するフレーム・パタン
検出信号3b、4bが1クロック進み、また、チャネルが3
チャネル進んでいるときは、第2、第3および第4のフ
レーム・パタン検出回路32、33、34の出力するフレーム
・パタン検出信号2b〜4bが1クロック進むこととなる。
【0033】このように、同期制御回路4では、フレー
ム・パタン検出信号1b〜4bの発生タイミングによって、
チャネルずれの量を判定し、この量に相当するパルスを
チャネル・シフト命令としてバイト直並列変換回路2に
対して発する。
【0034】この同期制御回路4の具体的構成は、図2
に示すとおりであり、各フレーム・パターン検出信号1b
〜4bとビット・シフト制御回路8からのビット進み判定
信号8bの反転信号とが入力する論理積回路43と、フレー
ム・カウンタおよび競合カウンタよりなる同期検出・保
護部41と、各フレーム・パターン検出信号1b〜4bの入力
するチャネルずれ判定部42と、同期検出・保護部41およ
びチャネルずれ判定部42の各出力が入力する論理積回路
44とを備えている。
【0035】論理積回路43は、各フレーム・パターン検
出信号1b〜4bが同一のタイミングを示し、且つ、各ビッ
ト・シフト信号1a〜4aの値が不一致かまたはビットずれ
0を表示しているときに、パルスを同期検出・保護部41
に出力する。
【0036】同期検出・保護部41は、ハンチング状態の
ときに、ハンチング信号4kを出力する。このハンチング
信号4kは、論理積回路44に入力すると共に同期制御回路
4から出力されて論理積回路9に入力する。チャネルず
れ判定部42では、入力するフレーム・パターン検出信号
1b〜4bからチャネルずれの量を判定し、その量に相当す
るパルスを論理積回路44に送り出す。論理積回路44は、
ハンチング信号4kの存在しているときに送出されたパル
スをチャネル・シフト命令4jとして出力する。
【0037】チャネル・シフト命令4jに応じてバイト直
並列変換回路2でチャネルずれの補正が行なわれ、ま
た、論理積回路9から出力されるビット・シフト命令9a
に応じてビット直並列変換回路1でビットずれの補正が
行なわれると、各フレーム・パターン検出回路31〜34が
出力するフレーム・パターン検出信号1b〜4bのタイミン
グが一致し、且つ、ビット・シフト信号1a〜4aがビット
ずれ0を表示する。そのため、論理積回路43からパルス
が出力され、同期検出・保護部41に入力する。同期検出
・保護部41では、この信号により、出力信号をハンチン
グ信号から同期保護の信号に切り替える。
【0038】また、ビットの進みが2乃至7ビットであ
り、および/または、チャネルの進みが2または3チャ
ネルである場合にも、同様の動作により同期引き込みが
行なわれる。
【0039】なお、ここではSTM−4について説明を
したが、STM−N(N>2)に対しても同様の方式で
チャネル検出が可能であることは明らかである。
【0040】
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の同期検出装置では、チャネル毎に設けたフ
レーム・パタン検出回路31〜34と、この検出回路31〜34
の出力するビット・シフト信号1a〜4aを集めるビット・
シフト制御回路8と、前記検出回路31〜34の出力するフ
レーム・パタン検出信号1b〜4bを集める同期制御回路4
とにより低速同期部を構成し、ビット・シフト信号およ
びフレーム・パタン検出信号に基づいてビット位相の進
み量およびチャネル位相の進み量を検知して同期確立を
行なっている。そのため、この装置では、チャネル進み
をビット進みと同時に補正することが可能であり、最悪
チャネル復帰時間が短縮される。
【0041】また、チャネル位相の検出のためにSTM
識別子を参照することを必要としないので、実用的効果
が大きい。また、ビット位相の進み量およびチャネル位
相の進み量を別異の回路で判定しているため、これらの
判定回路の構成を簡単なものにすることができる。
【図面の簡単な説明】
【図1】本発明の同期検出装置の一実施例を示すブロッ
ク図、
【図2】図1に示す装置における同期制御回路の具体的
構成図、
【図3】図1に示す装置のフレーム・パタン検出回路で
検出するフレーム・パタンを示す図、
【図4】フレーム・パタン検出信号の発生タイミングを
説明する図、
【図5】従来の同期検出装置の一例を示すブロック図、
【図6】従来の同期検出装置の他の例を示すブロック図
である。
【符号の説明】
1 ビット直並列変換回路 2 バイト直並列変換回路 31〜34、82 フレーム・パタン検出回路 4 同期制御回路 5 シリアルSTM−4多重信号 6 パラレルSTM−4多重信号 8 ビット・シフト制御回路 9、43、44 論理積 41 同期検出・保護部 42 チャネルずれ判定部 60、81 フレーム同期検出・保護回路 61 Nチャネル分離回路 62、85 制御回路 63、64、90、91 制御信号 65、86 初期化信号 71〜74 低速同期部 83 チャネル同期検出・保護回路 84 チャネルずれ算出回路 87 フレーム同期外れ信号 1a、2a、3a、4a ビット・シフト信号 1b、2b、3b、4b フレーム・パタン検出信号 4j、89 チャネル・シフト命令 4k ハンチング信号 7a〜7d パラレルSTM−1信号 8b ビット進み判定信号 9a、88 ビット・シフト命令

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 ビット直並列変換回路およびバイト直並
    列変換回路を通過した信号のフレーム同期およびチャネ
    ル同期を検出して、前記ビット直並列変換回路およびバ
    イト直並列変換回路の動作を制御する同期検出装置にお
    いて、 各チャネルのビットずれのフレーム・パタンを検出して
    該ビットずれの量を表わすビット・シフト信号と該検出
    のタイミングを表わすフレーム・パタン検出信 号とを出力するフレーム・パタン検出回路と、前記ビッ
    ト・シフト信号に基づいて前記ビット直並列変換回路に
    対するフレーム同期補正用の制御信号を出力するビット
    ・シフト制御回路と、 前記フレーム・パタン検出信号に基づいて前記バイト直
    並列変換回路に対するチャネル同期補正用の制御信号を
    出力する同期制御回路とを具備することを特徴とする同
    期検出装置。
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