JPH1098457A - デジタル・オーディオ信号の同期化装置及び方法 - Google Patents
デジタル・オーディオ信号の同期化装置及び方法Info
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- JPH1098457A JPH1098457A JP9115704A JP11570497A JPH1098457A JP H1098457 A JPH1098457 A JP H1098457A JP 9115704 A JP9115704 A JP 9115704A JP 11570497 A JP11570497 A JP 11570497A JP H1098457 A JPH1098457 A JP H1098457A
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- H04H60/02—Arrangements for generating broadcast information; Arrangements for generating broadcast-related information with a direct linking to broadcast information or to broadcast space-time; Arrangements for simultaneous generation of broadcast information and broadcast-related information
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
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- H04J3/0602—Systems characterised by the synchronising information used
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 複数の非同期の入力シリアル・デジタル・オ
ーディオ・データAESをスイッチ20で切り替え選択する
際に生じる同期のずれによる悪影響を防止する。 【解決手段】 受信器10は、入力データAESからクロッ
クを再生し、同期検出回路12は、受信器の出力データか
ら同期符号を検出して入力イネーブルINENを発生する。
入力アンド・ゲート16は、INEN及び再生クロックを受
け、その出力に応じて、受信器からのデータをFIFO14に
入力する。同期検出回路は、共通システム同期信号を受
けて出力イネーブルOUTENを発生する。出力アンド・ゲ
ート18は、OUTEN及び共通出力クロックに応じて、複数
のFIFOから同期したデータを出力させる。
ーディオ・データAESをスイッチ20で切り替え選択する
際に生じる同期のずれによる悪影響を防止する。 【解決手段】 受信器10は、入力データAESからクロッ
クを再生し、同期検出回路12は、受信器の出力データか
ら同期符号を検出して入力イネーブルINENを発生する。
入力アンド・ゲート16は、INEN及び再生クロックを受
け、その出力に応じて、受信器からのデータをFIFO14に
入力する。同期検出回路は、共通システム同期信号を受
けて出力イネーブルOUTENを発生する。出力アンド・ゲ
ート18は、OUTEN及び共通出力クロックに応じて、複数
のFIFOから同期したデータを出力させる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル・オーデ
ィオ信号の処理、特に、これらデジタル・オーディオ信
号がスイッチ・マトリックス又はルータにより切り替え
られる前に、このスイッチ・マトリックス又はルータ内
でのデジタル・オーディオ信号を同期化して、切替結果
のデジタル・オーディオ出力信号の流れに生じる悪影響
を防止する装置及び方法に関する。
ィオ信号の処理、特に、これらデジタル・オーディオ信
号がスイッチ・マトリックス又はルータにより切り替え
られる前に、このスイッチ・マトリックス又はルータ内
でのデジタル・オーディオ信号を同期化して、切替結果
のデジタル・オーディオ出力信号の流れに生じる悪影響
を防止する装置及び方法に関する。
【０００２】
【従来の技術】デジタル・オーディオ信号の相互変換に
関して国際的に知られた標準規格は、ＡＥＳ３−１９９
２規格である。この標準規格により、オーディオの２チ
ャンネルをデジタル化した後、時間的にマルチプレック
スして、単一のシリアル・デジタル・データの流れ（ス
トリーム）にする。このデータの流れを受信する受信器
は、データの流れに含まれるある同期符号を用いて、２
つのデジタル・オーディオ信号チャンネルをデマルチプ
レックスして、非シリアル化する。
関して国際的に知られた標準規格は、ＡＥＳ３−１９９
２規格である。この標準規格により、オーディオの２チ
ャンネルをデジタル化した後、時間的にマルチプレック
スして、単一のシリアル・デジタル・データの流れ（ス
トリーム）にする。このデータの流れを受信する受信器
は、データの流れに含まれるある同期符号を用いて、２
つのデジタル・オーディオ信号チャンネルをデマルチプ
レックスして、非シリアル化する。
【０００３】
【発明が解決しようとする課題】互いに同期していない
複数のＡＥＳデータ（ＡＥＳ標準規格のデータ）の流れ
を切り替える必要がある際に、ある問題が生じる。すな
わち、この切り替えを行う際、通常、その結果の切り替
え出力データの流れに悪影響が生じる。これは、出力Ａ
ＥＳデータの流れ内のシリアル・ビットの順序が、切り
替え点において瞬間的に変化するためである。かかる信
号の受信器は、切り替えの時点から、その受信器自体が
新たな信号に再同期される時点まで、不正確な信号を出
力する。この現象は、通常、デコードしたオーディオ信
号内にて可聴「ポップ」として現れる。
複数のＡＥＳデータ（ＡＥＳ標準規格のデータ）の流れ
を切り替える必要がある際に、ある問題が生じる。すな
わち、この切り替えを行う際、通常、その結果の切り替
え出力データの流れに悪影響が生じる。これは、出力Ａ
ＥＳデータの流れ内のシリアル・ビットの順序が、切り
替え点において瞬間的に変化するためである。かかる信
号の受信器は、切り替えの時点から、その受信器自体が
新たな信号に再同期される時点まで、不正確な信号を出
力する。この現象は、通常、デコードしたオーディオ信
号内にて可聴「ポップ」として現れる。
【０００４】よって、オーディオ信号を切り替えたとき
に出力データの流れが悪影響を受けないように、オーデ
ィオ信号内の可聴「ポップ」を除去するために、複数の
デジタル・オーディオ信号の同期化が望まれている。
に出力データの流れが悪影響を受けないように、オーデ
ィオ信号内の可聴「ポップ」を除去するために、複数の
デジタル・オーディオ信号の同期化が望まれている。
【０００５】したがって、本発明の目的は、スイッチ・
マトリックス又はルータ内でデジタル・オーディオ信号
を切り替える前に、これらデジタル・オーディオ信号を
同期させて、切り替え結果の出力シリアル・デジタル・
データの流れの悪影響を防ぐ装置及び方法の提供にあ
る。
マトリックス又はルータ内でデジタル・オーディオ信号
を切り替える前に、これらデジタル・オーディオ信号を
同期させて、切り替え結果の出力シリアル・デジタル・
データの流れの悪影響を防ぐ装置及び方法の提供にあ
る。
【０００６】
【課題を解決するための手段】本発明は、切り替えを行
う前に複数の入力シリアル・デジタル・オーディオ・デ
ータの流れを同期させて、切り替えの後で出力シリアル
・デジタル・オーディオ・データの流れに生じる悪影響
を除去する装置及び方法である。本発明は、入力シリア
ル・デジタル・オーディオ・データの流れの各々から夫
々再生したクロック信号の制御により入力シリアル・デ
ジタル・オーディオ・データの流れの各々を各バッファ
に夫々入力する共に、共通システム・クロック信号の制
御によりバッファから入力シリアル・デジタル・オーデ
ィオ・データの流れを夫々出力する。また、入力シリア
ル・デジタル・オーディオ・データの流れの各々から同
期符号を検出し、シリアル・デジタル・オーディオ・デ
ータの流れをバッファに入力するのを選択的に阻止し
て、バッファに最初に書き込まれたシリアル・デジタル
・オーディオ・データの流れのデータが同期符号になる
ようにすると共に、バッファの各々からのシリアル・デ
ジタル・オーディオ・データの流れを同時に出力した際
に、出力されたシリアル・デジタル・オーディオ・デー
タを同期させる。
う前に複数の入力シリアル・デジタル・オーディオ・デ
ータの流れを同期させて、切り替えの後で出力シリアル
・デジタル・オーディオ・データの流れに生じる悪影響
を除去する装置及び方法である。本発明は、入力シリア
ル・デジタル・オーディオ・データの流れの各々から夫
々再生したクロック信号の制御により入力シリアル・デ
ジタル・オーディオ・データの流れの各々を各バッファ
に夫々入力する共に、共通システム・クロック信号の制
御によりバッファから入力シリアル・デジタル・オーデ
ィオ・データの流れを夫々出力する。また、入力シリア
ル・デジタル・オーディオ・データの流れの各々から同
期符号を検出し、シリアル・デジタル・オーディオ・デ
ータの流れをバッファに入力するのを選択的に阻止し
て、バッファに最初に書き込まれたシリアル・デジタル
・オーディオ・データの流れのデータが同期符号になる
ようにすると共に、バッファの各々からのシリアル・デ
ジタル・オーディオ・データの流れを同時に出力した際
に、出力されたシリアル・デジタル・オーディオ・デー
タを同期させる。
【０００７】本発明の好適な実施例によれば、各デジタ
ル・オーディオ（信号）データの流れを各受信器に入力
して、これらデータの流れからクロック信号を再生す
る。このクロック信号を用いて、データの流れを同期検
出回路（検出手段）に入力して、このデータの流れ内の
同期符号（シンボル）を識別する。次に、この同期検出
回路が、イネーブル（付勢）信号をアンド・ゲートに供
給すると、このアンド・ゲートは、クロック信号に応じ
て、データの流れをバッファに入力できるようにする。
共通システム同期信号を各同期検出回路に入力し、各同
期検出回路は、このシステム同期信号に応答して、出力
イネーブル信号を出力アンド・ゲートに供給する。共通
システム・クロック信号を総ての出力アンド・ゲートに
供給して、クロック信号に応じて各バッファが互いに同
期して同時にデータの流れを出力するようにする。これ
らバッファの出力信号をスイッチ／ルータ（スイッチ・
マトリックス又はルータ）に入力し、スイッチ／ルータ
は、入力選択命令に応じて選択（切り替え）を行う。選
択されたシリアル・デジタル・オーディオ（信号）デー
タの流れは、オーディオ送信器に入力され、出力シリア
ル・デジタル・オーディオ信号となる。
ル・オーディオ（信号）データの流れを各受信器に入力
して、これらデータの流れからクロック信号を再生す
る。このクロック信号を用いて、データの流れを同期検
出回路（検出手段）に入力して、このデータの流れ内の
同期符号（シンボル）を識別する。次に、この同期検出
回路が、イネーブル（付勢）信号をアンド・ゲートに供
給すると、このアンド・ゲートは、クロック信号に応じ
て、データの流れをバッファに入力できるようにする。
共通システム同期信号を各同期検出回路に入力し、各同
期検出回路は、このシステム同期信号に応答して、出力
イネーブル信号を出力アンド・ゲートに供給する。共通
システム・クロック信号を総ての出力アンド・ゲートに
供給して、クロック信号に応じて各バッファが互いに同
期して同時にデータの流れを出力するようにする。これ
らバッファの出力信号をスイッチ／ルータ（スイッチ・
マトリックス又はルータ）に入力し、スイッチ／ルータ
は、入力選択命令に応じて選択（切り替え）を行う。選
択されたシリアル・デジタル・オーディオ（信号）デー
タの流れは、オーディオ送信器に入力され、出力シリア
ル・デジタル・オーディオ信号となる。
【０００８】本発明の他の目的、利点及び新規な特徴
は、添付図を参照した以下の詳細説明から明らかになろ
う。
は、添付図を参照した以下の詳細説明から明らかになろ
う。
【０００９】
【発明の実施の形態】図１は、本発明により、切り替え
用のデジタル・オーディオ信号を同期させる装置のブロ
ック図である。この実施例では、ｎチャンネルのシリア
ル・デジタル・オーディオ・データの流れ（ＡＥＳ）を
受けるｎチャンネルの構成となっているが、各チャンネ
ルは、同じ構成であり、図において添え字で各チャンネ
ルを表す。なお、以下の説明では、添え字を省略し、各
チャンネルを共通に説明する。各シリアル・デジタル・
オーディオ・データの流れは、各受信器１０の入力端Ｉ
Ｎに入力する。この受信器１０は、１９９５年１１月７
日に発行されたジョウ・エル・レインボルトの米国特許
第５４６５２６８号「２相マーク・エンコードされたシ
リアル・デジタル信号のデジタル・デコーダ」に記載さ
れた受信器でもよいし、入力シリアル・デジタル・オー
ディオ（信号）データの流れから、埋め込まれたクロッ
ク信号を再生する任意の他の形式の受信器でもよい。受
信器１０は、出力端ＯＵＴ及びＣＬＫにシリアル・デジ
タル・オーディオ・データの流れと、再生したクロック
信号とを夫々発生する。デジタル・オーディオ・データ
の流れ及び再生したクロック信号は、同期検出回路（検
出手段）１２のデータ入力端ＩＮ及びクロック入力端
（＞）に夫々入力する。デジタル・オーディオ・データ
の流れを、１対ｎビットのファースト・イン・ファース
ト・アウト（最初に入力したものを最初に出力する機
能、即ち、ＦＩＦＯ）バッファ１４の入力端ＩＮにも入
力して、可変量だけ、このシリアル・デジタル・オーデ
ィオ・データの流れを遅延させる。再生したクロック信
号は、入力アンド・ゲート１６にも入力し、その出力信
号をＦＩＦＯバッファ１４のクロック入力端（＞）に供
給する。
用のデジタル・オーディオ信号を同期させる装置のブロ
ック図である。この実施例では、ｎチャンネルのシリア
ル・デジタル・オーディオ・データの流れ（ＡＥＳ）を
受けるｎチャンネルの構成となっているが、各チャンネ
ルは、同じ構成であり、図において添え字で各チャンネ
ルを表す。なお、以下の説明では、添え字を省略し、各
チャンネルを共通に説明する。各シリアル・デジタル・
オーディオ・データの流れは、各受信器１０の入力端Ｉ
Ｎに入力する。この受信器１０は、１９９５年１１月７
日に発行されたジョウ・エル・レインボルトの米国特許
第５４６５２６８号「２相マーク・エンコードされたシ
リアル・デジタル信号のデジタル・デコーダ」に記載さ
れた受信器でもよいし、入力シリアル・デジタル・オー
ディオ（信号）データの流れから、埋め込まれたクロッ
ク信号を再生する任意の他の形式の受信器でもよい。受
信器１０は、出力端ＯＵＴ及びＣＬＫにシリアル・デジ
タル・オーディオ・データの流れと、再生したクロック
信号とを夫々発生する。デジタル・オーディオ・データ
の流れ及び再生したクロック信号は、同期検出回路（検
出手段）１２のデータ入力端ＩＮ及びクロック入力端
（＞）に夫々入力する。デジタル・オーディオ・データ
の流れを、１対ｎビットのファースト・イン・ファース
ト・アウト（最初に入力したものを最初に出力する機
能、即ち、ＦＩＦＯ）バッファ１４の入力端ＩＮにも入
力して、可変量だけ、このシリアル・デジタル・オーデ
ィオ・データの流れを遅延させる。再生したクロック信
号は、入力アンド・ゲート１６にも入力し、その出力信
号をＦＩＦＯバッファ１４のクロック入力端（＞）に供
給する。
【００１０】同期検出回路１２は、その出力端ＩＮＥＮ
から入力イネーブル信号を入力アンド・ゲート１６の入
力端に供給し、出力端ＯＵＴＥＮからの出力イネーブル
信号を出力アンド・ゲート１８の入力端に供給し、出力
端ＲＳＴからのリセット信号をＦＩＦＯバッファ１４の
リセット端ＲＳＴに供給する。システム同期信号を各同
期検出回路１２の同期入力端ＳＹＮＣに供給し、出力ク
ロック信号（共通システム・クロック信号）を出力アン
ド・ゲート１８の第２入力端に供給する。入力アンド・
ゲート１６の出力信号をＦＩＦＯバッファ１４の入力ク
ロック端（＞）に供給し、この再生したクロック信号の
制御に応じて、シリアル・デジタル・オーディオ・デー
タの流れをＦＩＦＯバッファ１４に書き込む。出力アン
ド・ゲート１８からの出力信号をＦＩＦＯバッファ１４
の出力クロック端（＜）に供給して、共通システム・ク
ロック信号の制御に応じて、ＦＩＦＯバッファ１４から
シリアル・デジタル・オーディオ・データの流れを出力
する。なお、アンド・ゲート１６及び１８は、クロック
手段を構成する。
から入力イネーブル信号を入力アンド・ゲート１６の入
力端に供給し、出力端ＯＵＴＥＮからの出力イネーブル
信号を出力アンド・ゲート１８の入力端に供給し、出力
端ＲＳＴからのリセット信号をＦＩＦＯバッファ１４の
リセット端ＲＳＴに供給する。システム同期信号を各同
期検出回路１２の同期入力端ＳＹＮＣに供給し、出力ク
ロック信号（共通システム・クロック信号）を出力アン
ド・ゲート１８の第２入力端に供給する。入力アンド・
ゲート１６の出力信号をＦＩＦＯバッファ１４の入力ク
ロック端（＞）に供給し、この再生したクロック信号の
制御に応じて、シリアル・デジタル・オーディオ・デー
タの流れをＦＩＦＯバッファ１４に書き込む。出力アン
ド・ゲート１８からの出力信号をＦＩＦＯバッファ１４
の出力クロック端（＜）に供給して、共通システム・ク
ロック信号の制御に応じて、ＦＩＦＯバッファ１４から
シリアル・デジタル・オーディオ・データの流れを出力
する。なお、アンド・ゲート１６及び１８は、クロック
手段を構成する。
【００１１】ＦＩＦＯバッファ１４のレベル、即ち、生
じる遅延量は、同期検出回路１２が管理する。この同期
検出回路１２は、ＡＥＳ信号のフォーマットの一部であ
る所定の同期符号が検出されるまで、入力シリアル・デ
ジタル・オーディオ・データの流れがＦＩＦＯバッファ
１４に書込まれるのを禁止する。同期検出回路１２は、
ＦＩＦＯバッファ１４のリセットの後に、このＦＩＦＯ
バッファに最初に書き込まれたデータが、シリアル・デ
ジタル・オーディオ・データの流れに含まれた２チャン
ネルの内の１つのチャンネル（入力が２チャンネルの場
合）からの同期符号であることを確実にする。同期検出
回路１２からのリセット信号は、そのチャンネルにデー
タの流れの入力が存在しなければ、ＦＩＦＯバッファ１
４のリセットを維持する。システム同期信号は、同期検
出回路１２に必要なタイミング情報を与え、出力アンド
・ゲート１８への出力イネーブル信号を供給して、シリ
アル・デジタル・オーディオ・データの流れが以前に存
在しなかったチャンネルの動作を開始させる。このシス
テム同期信号により、丁度開始したシリアル・デジタル
・オーディオ・データの流れがＦＩＦＯバッファ１４か
らクロック信号により出力される。この出力は、他のＦ
ＩＦＯバッファ１４からのシリアル・デジタル・オーデ
ィオ・データの流れの各々と同期している。その結果、
各ＦＩＦＯバッファ１４にクロック信号で入力されたシ
リアル・デジタル・オーディオ・データの流れは、ある
角度で位相がずれているかもしれないが、出力されたシ
リアル・デジタル・オーディオ・データの流れは、同期
しており、同相である。
じる遅延量は、同期検出回路１２が管理する。この同期
検出回路１２は、ＡＥＳ信号のフォーマットの一部であ
る所定の同期符号が検出されるまで、入力シリアル・デ
ジタル・オーディオ・データの流れがＦＩＦＯバッファ
１４に書込まれるのを禁止する。同期検出回路１２は、
ＦＩＦＯバッファ１４のリセットの後に、このＦＩＦＯ
バッファに最初に書き込まれたデータが、シリアル・デ
ジタル・オーディオ・データの流れに含まれた２チャン
ネルの内の１つのチャンネル（入力が２チャンネルの場
合）からの同期符号であることを確実にする。同期検出
回路１２からのリセット信号は、そのチャンネルにデー
タの流れの入力が存在しなければ、ＦＩＦＯバッファ１
４のリセットを維持する。システム同期信号は、同期検
出回路１２に必要なタイミング情報を与え、出力アンド
・ゲート１８への出力イネーブル信号を供給して、シリ
アル・デジタル・オーディオ・データの流れが以前に存
在しなかったチャンネルの動作を開始させる。このシス
テム同期信号により、丁度開始したシリアル・デジタル
・オーディオ・データの流れがＦＩＦＯバッファ１４か
らクロック信号により出力される。この出力は、他のＦ
ＩＦＯバッファ１４からのシリアル・デジタル・オーデ
ィオ・データの流れの各々と同期している。その結果、
各ＦＩＦＯバッファ１４にクロック信号で入力されたシ
リアル・デジタル・オーディオ・データの流れは、ある
角度で位相がずれているかもしれないが、出力されたシ
リアル・デジタル・オーディオ・データの流れは、同期
しており、同相である。
【００１２】複数のＦＩＦＯバッファ１４からの出力シ
リアル・デジタル・オーディオ・データの流れを並列に
スイッチ・マトリックス（又はルータ）２０に入力す
る。このスイッチ・マトリックス２０は、簡単なｎ対１
デジタル・マルチプレクサでもよいし、より複雑なクロ
ス・ポイント技術を用いたものでもよい。入力選択信号
をスイッチ・マトリックス２０に供給して、送信器２２
の入力端に対して、シリアル・デジタル・オーディオ・
データの流れの特定の１つを選択（切り替え）する。デ
ータの流れの間での切り替えは、出力データの流れに悪
影響を与えることなく、シリアル・ビットの境界時点で
生じる。選択されたシリアル・デジタル・オーディオ・
データの流れをオーディオ送信器２２に入力し、この送
信器２２は、出力シリアル・デジタル・オーディオ・デ
ータの流れＡＥＳＯＵＴを発生する。
リアル・デジタル・オーディオ・データの流れを並列に
スイッチ・マトリックス（又はルータ）２０に入力す
る。このスイッチ・マトリックス２０は、簡単なｎ対１
デジタル・マルチプレクサでもよいし、より複雑なクロ
ス・ポイント技術を用いたものでもよい。入力選択信号
をスイッチ・マトリックス２０に供給して、送信器２２
の入力端に対して、シリアル・デジタル・オーディオ・
データの流れの特定の１つを選択（切り替え）する。デ
ータの流れの間での切り替えは、出力データの流れに悪
影響を与えることなく、シリアル・ビットの境界時点で
生じる。選択されたシリアル・デジタル・オーディオ・
データの流れをオーディオ送信器２２に入力し、この送
信器２２は、出力シリアル・デジタル・オーディオ・デ
ータの流れＡＥＳＯＵＴを発生する。
【００１３】ＦＩＦＯバッファ１４の深さ（容量）は、
６４ビットの最少のものでもよいが、それよりも大き
く、ＦＩＦＯバッファがオーバーフローするか、又はア
ンダーフローする前に、非同期データの流れの周波数の
より大きな変化を許容できるものでもよい。２相マーク
と呼ばれるマンチェスター・コードで、ＡＥＳデジタル
・オーディオ・データをエンコードしてもよい。このコ
ード化により、シリアル・データの流れから任意の直流
成分を除去する。簡単な受信器、即ち、デコードを行わ
ない受信器を用いた方が便利な場合、デコードされてい
ないデータの流れを切り替えることも可能である。しか
し、ＦＩＦＯバッファ１４は、２倍の大きさを必要と
し、同期検出回路１２は、デコードされていない同期符
号を認識できるように設計する必要がある。また、エン
コードされたデータの流れがいずれの極性でもよいの
で、これらデータの流れを切り替える前に総ての入力デ
ータの流れを同じ極性にするために、制御可能なインバ
ータ（極性反転器）のように各データの流れの極性を変
化させる回路が必要である。この技術により、入力シリ
アル・デジタル・オーディオ・データの流れに存在する
かもしれないジッタを除去してもよい。
６４ビットの最少のものでもよいが、それよりも大き
く、ＦＩＦＯバッファがオーバーフローするか、又はア
ンダーフローする前に、非同期データの流れの周波数の
より大きな変化を許容できるものでもよい。２相マーク
と呼ばれるマンチェスター・コードで、ＡＥＳデジタル
・オーディオ・データをエンコードしてもよい。このコ
ード化により、シリアル・データの流れから任意の直流
成分を除去する。簡単な受信器、即ち、デコードを行わ
ない受信器を用いた方が便利な場合、デコードされてい
ないデータの流れを切り替えることも可能である。しか
し、ＦＩＦＯバッファ１４は、２倍の大きさを必要と
し、同期検出回路１２は、デコードされていない同期符
号を認識できるように設計する必要がある。また、エン
コードされたデータの流れがいずれの極性でもよいの
で、これらデータの流れを切り替える前に総ての入力デ
ータの流れを同じ極性にするために、制御可能なインバ
ータ（極性反転器）のように各データの流れの極性を変
化させる回路が必要である。この技術により、入力シリ
アル・デジタル・オーディオ・データの流れに存在する
かもしれないジッタを除去してもよい。
【００１４】
【発明の効果】上述の如く、本発明は、再生したクロッ
ク信号の制御により、各シリアル・デジタル・オーディ
オ・データの流れをＦＩＦＯバッファに入力し（入力ク
ロック動作）、共通システム・クロック信号の制御によ
りＦＩＦＯバッファから各シリアル・デジタル・オーデ
ィオ・データの流れを出力させて（出力クロック動
作）、切り替えのためにデジタル・オーディオ・データ
の流れを同期させている。なお、同期検出回路を用い
て、これら入力クロック動作及び出力クロック動作をイ
ネーブルし、システム同期信号に応じてＦＩＦＯバッフ
ァを最初にリセットしている。よって、本発明は、切り
替えを行う前に複数の入力シリアル・デジタル・オーデ
ィオ・データの流れを同期させて、切り替えの後で生じ
る出力シリアル・デジタル・オーディオ・データの流れ
の悪影響を除去できる。
ク信号の制御により、各シリアル・デジタル・オーディ
オ・データの流れをＦＩＦＯバッファに入力し（入力ク
ロック動作）、共通システム・クロック信号の制御によ
りＦＩＦＯバッファから各シリアル・デジタル・オーデ
ィオ・データの流れを出力させて（出力クロック動
作）、切り替えのためにデジタル・オーディオ・データ
の流れを同期させている。なお、同期検出回路を用い
て、これら入力クロック動作及び出力クロック動作をイ
ネーブルし、システム同期信号に応じてＦＩＦＯバッフ
ァを最初にリセットしている。よって、本発明は、切り
替えを行う前に複数の入力シリアル・デジタル・オーデ
ィオ・データの流れを同期させて、切り替えの後で生じ
る出力シリアル・デジタル・オーディオ・データの流れ
の悪影響を除去できる。
【図１】本発明により、切り替えられるデジタル・オー
ディオ信号を同期させる装置のブロック図である。
ディオ信号を同期させる装置のブロック図である。
１０ 受信器 １２ 同期検出回路（検出手段） １４ ＦＩＦＯバッファ １６、１８ アンド・ゲート（クロック手段） ２０ スイッチ・マトリックス又はルータ ２２ 送信器
Claims (2)
- 【請求項１】 切り替えを行う前に複数の入力シリアル
・デジタル・オーディオ・データの流れを同期させて、
切り替えの後で出力シリアル・デジタル・オーディオ・
データの流れに生じる悪影響を除去する装置であって、 上記入力シリアル・デジタル・オーディオ・データの流
れの各々から夫々再生したクロック信号の制御により上
記入力シリアル・デジタル・オーディオ・データの流れ
の各々を各バッファに夫々入力する共に、共通システム
・クロック信号の制御により上記バッファから上記入力
シリアル・デジタル・オーディオ・データの流れを夫々
出力するクロック手段と、 上記入力シリアル・デジタル・オーディオ・データの流
れの各々から同期符号を検出し、上記クロック手段が上
記シリアル・デジタル・オーディオ・データの流れを上
記バッファに入力するのを選択的に阻止して、上記バッ
ファに最初に書き込まれた上記シリアル・デジタル・オ
ーディオ・データの流れのデータが上記同期符号になる
ようにすると共に、上記クロック手段が上記バッファの
各々からの上記シリアル・デジタル・オーディオ・デー
タの流れを同時に出力した際に、出力された上記シリア
ル・デジタル・オーディオ・データを同期させる検出手
段とを具えたデジタル・オーディオ信号の同期化装置。 - 【請求項２】 切り替えを行う前に複数の入力シリアル
・デジタル・オーディオ・データの流れを同期させて、
切り替えの後で出力シリアル・デジタル・オーディオ・
データの流れに生じる悪影響を除去する方法であって、 上記入力シリアル・デジタル・オーディオ・データの流
れの各々から夫々再生したクロック信号の制御により上
記入力シリアル・デジタル・オーディオ・データの流れ
の各々を各バッファに夫々入力する共に、共通システム
・クロック信号の制御により上記バッファから上記入力
シリアル・デジタル・オーディオ・データの流れを夫々
出力するクロック・ステップと、 上記入力シリアル・デジタル・オーディオ・データの流
れの各々から同期符号を検出し、上記クロック・ステッ
プが上記シリアル・デジタル・オーディオ・データの流
れを上記バッファに入力するのを選択的に阻止して、上
記バッファに最初に書き込まれた上記シリアル・デジタ
ル・オーディオ・データの流れのデータが上記同期符号
になるようにすると共に、上記クロック・ステップが上
記バッファの各々からの上記シリアル・デジタル・オー
ディオ・データの流れを同時に出力した際に、出力され
た上記シリアル・デジタル・オーディオ・データを同期
させる検出ステップとを具えたデジタル・オーディオ信
号の同期化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/644,560 | 1996-05-10 | ||
| US08/644,560 US5822326A (en) | 1996-05-10 | 1996-05-10 | Synchronizing digital audio signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098457A true JPH1098457A (ja) | 1998-04-14 |
Family
ID=24585426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9115704A Pending JPH1098457A (ja) | 1996-05-10 | 1997-05-06 | デジタル・オーディオ信号の同期化装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5822326A (ja) |
| JP (1) | JPH1098457A (ja) |
| GB (1) | GB2313024A (ja) |
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-
1997
- 1997-05-06 JP JP9115704A patent/JPH1098457A/ja active Pending
- 1997-05-08 GB GB9709373A patent/GB2313024A/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| GB9709373D0 (en) | 1997-07-02 |
| GB2313024A (en) | 1997-11-12 |
| US5822326A (en) | 1998-10-13 |
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