JPS62279748A - ビツトバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、デジタルデータ終端装置などにおいて入力
データの取シ込み用に用いられるピットバッファ回路に
関するものである。

〔従来の技術〕

近年、高品質のデータ伝送路が要求されることが多くな
シ、そのためデジタルデータ終端装置が普及しつつある
。これは、音声周波数のキャリアをデジタル信号で変調
していた従来のアナログモデムと異なり、正極性と負極
性の２値形式のデジタル信号をそのまま伝送するもので
ある。そして、送信側から伝送してくる信号をもとにし
て書込みのクロック信号を再生し、そのクロック信号に
よって伝送されてきたデータを取り込んだ後、その取り
込んだデータを受信側の読出し用クロック信号と同期さ
せたデータとして取シ出丁ようにしている。

〔発明が解決しようとする問題点〕

しかしながら従来の回路は、書込みクロック信号と読出
しクロック信号の同期をとっていないので、双方のクロ
ック信号の位相が接近するとジッタの影響により動作が
不安定になることがあるという欠点を有していた。この
欠点を除去するためには両信号の同期をとることも考え
られるが、伝送されてくる信号はジッタがあるために同
期を確保することは困難でおる。

〔問題点を解決するための手段〕

このような問題を解決するためにこの発明は、入力信号
がないときは両方のクロック信号の位相差を所定の値に
するようにしたものである。

〔作　用〕

安定にデータの取り込みが行われる。

〔実施例〕

第１図はこの発明の一実施例を示すブロック図である。

同図において、１は受信信号入力端子、４は読出し用ク
ロック入力端子、５はデータ出力端子、８．Ｔは４段リ
ングカウンタ、８は位相比較回路、９はクロック再生回
路、１０はクロック判定回路、１１ａ＝１１ｄ、１２ａ
〜１２ｄはレジスタ、１３はセレクタでちる。

りａツク再生回路９は入力信号が供給されるとその入力
信号からクロック信号を抽出して、その抽出したクロッ
ク信号を出力端子９ａ、９ｂから送出し、入力信号が供
給されなくなったときは湘子９ａからいままで発生して
いたクロック信号をフリーランニングによって継続して
発生する（以下、この回路で発生したクロック信号を再
生りαツク信号と称する）とともに、い′！まで端子９
ｂから送出していた再生クロック信号の送出を停止する
ようになっている。リングカウンタ６〜位相比較回路８
はクロック制御回路を構成している。

クロック判定回路１０は第２図に示すように、リトリガ
ラプル・モノマルチバイブレータ１０ａ。

抵抗ｉｏｂ、コンデンサＩＱｃから構成され、クロック
信号が供給されているときは「１」レベルの信号を出力
しておシ、クロック信号が所定時間以上にわたって供給
されなくなったときはｒＯＪレベルの信号を送出するよ
うになっている。

このように構成された装置の動作は次のとうシである。

入力信号が供給されると、クロック再生回路９によって
入力信号からクロック信号が抽出され、その再生クロッ
ク信号がリングカウンタ６に供給される。このためり／
グカウンタ６はその出力ＱＯ〜Ｑ３よシ屓次「１」レベ
ルの出力信号を送出し、その出力信号をレジスタ１１ａ
〜１１ｄのクロック入力端子に供給する。

一方、入力信号社レジスタ１１ａ〜１１ｄの入力端子に
も供給されているので、この入力信号はリングカウンタ
６から供給される再生りαツク信号が供給される度にレ
ジスタ１１１Ｌ〜１１ｄＫ＊次取シ込まれる。ここでレ
ジスタ１１ａ〜１１ｄによってとシこ１れるデータは、
再生クロック信号が４個発生すると１回内、容が更新さ
れるので、再生クロック信号の４倍の同期のデータ、即
ち入力信号のデータ長が４倍になったデータがレジスタ
から順次送出されている。

読出しクロック入力端子４には図示しない外部装置から
、受信側で発生している読出し用のりαツク信号が供給
されており、このため、リングカウンタＴはその出力Ｑ
６〜Ｑ３より１［次「１」レベルの出力信号を送出し、
その出力信号をレジスタ１２ａ〜１２ｄ　　のクロック
入力端子に供給している。そして、レジスタ１２ａ〜１
２ｄ　　のＤ入力端子には、レジスタ１１ａ〜１１ｄ　
の出力信号が供給されているので、レジスタｔ２ａ〜１
２ｄはそのクロック入力端子にリングカウンタ７で発生
したクロック信号が供給される度に入力信号を取シ込む
。レジスタ１２ａ〜１２ｄに取）込まれたデータはセレ
クタ１３によって順次選択され、データ出力端子５から
送出される。

デジタルデータ終端装置においては入力信号に含まれて
いるクロック信号と、受信側で発生しているクロック信
号の周波数は同一に設定されているので、レジスタ１２
ａ〜１２ｄ　の出力信号継続時間と、レジスタ１１ａ〜
１１ｄ　　の出力信号継続時間とは同一となっている。

そして、セレクタ１３は読出し用クロック入力端子４に
供給されるクロック信号４個毎に同一のレジスタを選択
するので、セレクタ１３から送出される信号の継続時間
はレジスタ１２ａ〜１２ｄ　の出力信号継続時間のｖ４
、すなわち入力信号のデータ継続時間と同一となってい
る。このことは、入力信号のデータが読出し用クロック
に同期して取）込まれ、それを読出したと等価な出力が
得られたことになる。

以上は入力信号が供給されている期間の動作であ・υ、
このときはクロック再生回路９の端子９ｂから再生クロ
ック信号が送出されていたので、クロック判定回路１０
は「ｌ」レベルの信号を送出していた。しかし、入力信
号が供給されなくなると、クロック再生回路９は「０」
レベルの信号を発生し、それをリングカウンタ６．７の
プリセット端子に供給するので、リングカウンタ６．７
はプリセットされる。このとき、リングカウンタ６は端
子ＱＯに出力が弗生じ、リングカウンタ７は端子Ｑ２に
出力が発生するように設定しておく。

この結果、入力信号の供給されないときレジスタは第３
図の状態遷移図に示すように常に最適タイミングとなっ
ている。第３図において、ＷＱＯ〜ＷＱ３　は書込み用
レジスタ、ＲＱＯ〜ＲＱ３　　は読出し用レジスタを表
している。

したがって、第４図（ａ）のような入力信号の供給され
ている期間、第４図（ｂ）に示すような再生クロックが
発生するとともに、第４図（ｃ）に示す信号がクロック
判定回路１０から発生している。このため、入力信号の
供給されなくなる第４図（ｃ）の記号Ｔで示した期間に
なる度に、リングカウンタ６Ｔのプリセットが行われ、
書込み用のりａツク１号と、読出し用のクロック信号は
その度に最適タイミングに設定され、受信入力信号の取
）込み開始時点においては両信号の位相が接近している
ことはなく、動作が不安定になることもない。筐た、書
込み用のクロック信号は入力信号をもとに発生している
ので、その信号によって行われる書込みはジッタが伴な
っても、書き込まれたデータの読出しは、書き込まれた
データが充分安定した後に行われるので、読出されたデ
ータにジッタ成分はふくまれていない。

データの取シ込みが継続して行われると曹込み用クロッ
ク信号と読出し用クロック信号の位相が接近してくるこ
とがある。このときは位相比較回路８がそのことを検出
し、検出した信号をリングカウンタＴに供給する公知の
技術によって、接近したクロック信号の位相が再び離さ
れるようになっている。

〔発明の効果〕

以上説明したようにこの発明は、入力信号が供給されて
い々い期間、読出し用のクロックと書込み用のクロック
に所定の位相差を与えるようにしたので、双方のクロッ
ク信号の位相が接近することがなくなυ、安定したデー
タの取シ込みを行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はクロック判定回路の一例を示す回路図、第３図はレジ
スタの状態遷移図、第４図はプリセット期間を説明する
ためのタイムチャートである。 ６．７・・１１争リングカウンタ、８・・・・位相比較
回路、９・・・・クロック再生回路、１０・・・φクロ
ックなｊ曳回路、１１．１２・・・・レジスタ、１３・
・・・セレクタ。

Claims (1)

【特許請求の範囲】
1. 送信側から伝送してくる信号をもとに書込み用のクロッ
   ク信号を再生し、そのクロック信号によつて、伝送され
   てきたデータを取り込んだ後、その取り込んだデータを
   受信側の読出し用クロック信号と同期させて出力するビ
   ットバッファ回路において、送信側から信号が伝送され
   てこないときは読出し用クロック信号と書込み用クロッ
   ク信号との位相差を所定の値にする位相差設定手段を設
   けたことを特徴とするビットバッファ回路。