JPH0376608B2

JPH0376608B2 -

Info

Publication number: JPH0376608B2
Application number: JP23679584A
Authority: JP
Inventors: Yukihiro Ozeki
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1984-11-12
Filing date: 1984-11-12
Publication date: 1991-12-06
Also published as: JPS61116424A

Description

【発明の詳細な説明】（技術分野）本発明はCMI復号器の高速化回路に関するも
のである。

（従来技術） CMI符号は第２図ａに示すように良く知られ
ている符号則によつて１ビツトの原信号NRZを
２ビツトにて表現する1B2B符号の一種であり、
第２図ｂのタイムチヤートにて示すように原信号
NRZをCMI符号化されるものである。そして伝
送路符号として用いた場合、信号のいかんにかか
わらずクロツク抽出が安定で、システムの簡単
化、高信頼化が図れる。又CMI符号則を破る
（CRV（Ccde Rule Violation）修飾）ことによ
り２次信号を伝送することができ、ライン監視等
も容易となるが、伝送処理速度が２倍となる為、
高速信号伝送では符号器、復号器の構成に工夫が
必要となる。一般に、CMI復号器は第３図に示
すように、CMI・CRV復号部８０とブロツク同
期回路８１により構成される。ブロツク同期回路
８１は、どの連続して２ビツトをCMI符号ブロ
ツクと見なすかを決定する回路で、CMI符号の
場合２通りの可能性がある。すなわち第２図ｂに
示すａとb2通りの区切り方である。このブロツ
ク同期が確立されて初めてCMI・CRV復号が可
能となる。第４図に2₀クロツク方式による従来
のブロツク同期回路を、第５図に同じく従来の
CMI・CRV復号回路を示す。回路３１はANDゲ
ートで次の1/2分周回路３２に接続されている。
１／２分周回路３２の出力₀クロツクは第５図の回
路４０，４１，４６，４７，４８，４９に接続さ
れる。回路３４の出力はOR回路３５を通してカ
ウンタ回路３３のリセツト端子に接続される。
OR回路３５の他の入力は第５図の回路４８の出
力が接続される。又回路３３の入力には第５図の
回路４９の出力が接続される。

次に第４図のブロツク同期回路の動作を説明す
る。カウンタ回路３３よりキヤリーCAが出力さ
れると、その値は回路３４により時間T₀／２＝
１／2₀（₀はデータ速度）だけ“Ｌ（Low）”となり、回路３１のゲート出力を止める。その結果1/
２分周回路３２の出力の分周クロツク₀は位相π
だけシフトする。又同時に回路３４の出力により
カウンタ回路３３をリセツトする。回路３３への
入力は非ブロツク同期検出パルスであり、CMI
符号の立下りと₀クロツクの位相比較により回路
４９で生成され。一方ブロツク同期検出パルスも
同様の方法で生成される。この回路の難点は全て
の回路が2₀クロツク速度で動作していることで
ある。これは符号則そのものが１ビツトの原信号
を２ビツトにて表現しているからであり、又回路
３１，３４のようなクロツク抜去回路を用いるた
めである。

次に第５図のCMI・CRV復号回路の動作を説
明する。入力CMIデータと回路３６出力がそれ
ぞれ回路３７，３８，３９に接続され、その各々
の出力のうち、回路３７，３８の出力はそれぞれ
回路４０，４１に入力され、1/2分周回路３２の
出力の₀クロツクと積をとられる。その出力はそ
れぞれＲ−ＳＦ／Ｆ回路４２に入力されるとと
もに、該Ｒ−ＳＦ／Ｆ回路４２に接続された回
路４３の出力と積をとられる。この回路４４，４
５の出力と回路３９の出力は回路４６において₀
クロツクで同期検出され、CRVとして取り出す
ことができる。又回路３７，３８の出力を回路４
７にて₀クロツクで同期検出してデータ（NRZ）
としてとり出すことができる。

（発明が解決しようとする問題点）しかしながら、上記構成による従来のCMI復
号器は全ての回路がデータ速度₀の２倍の2₀の
動作クロツクで動作している為、データ速度を高
くできず、高速CMI復号器としては不適当であ
るという欠点があつた。本発明は前記従来技術が
持つていた問題点を解決し、簡単な回路構成にて
高速CMI復号器を提供するものである。

（問題を解決する為の手段）本発明のCMI復号器は2₀クロツクを入力とし
て1/2の速度の₀クロツクを出力する1/2分周回路
と、この出力された₀クロツクにて動作しCMI入
力データのブロツク非同期を検出した場合にはそ
の動作₀クロツク自身を反転した第２の₀クロツ
クにより再同期化動作を行なつてCMI入力デー
タのブロツク同期をとるブロツク同期回路と、前
記2₀クロツクにてCMI入力データのシーケンス
の検出を行なうCMIシーケンス検出回路と、該
検出信号を前記第２の₀クロツクと前記2₀クロ
ツクの立上り遅延差分を補正する遅延回路と、該
遅延補正された信号から前記第２の₀クロツクに
同期してCMIデータとCRVをとり出すCMI・
CRV復号回路とから構成されるものである。

（作用）このような構成としたことにより、CMIシー
ケンス検出回路のみが2₀クロツクで動作し、ブ
ロツク同期回路とCMI・CRV復号回路が従来の
１／２の速度の₀クロツクで動作し、かつ2₀クロツ
クと₀クロツクの遅延差を遅延回路にて補正して
動作するため、安定した高速動作が可能となるの
である。

（実施例）第１図は本発明の実施例に係わるCMI復号器
のブロツク図であり、５０は2₀クロツクを入力
して₀クロツクを出力する1/2分周回路、９１は
₀クロツクにて動作するブロツク同期回路、９２
は同じく₀クロツクにて動作するCMI・CRV復
号回路、９３は入力インターフエースである。

第６図はブロツク同期回路９１の回路例を示す
ものであり、第７図はその動作タイムチヤートで
ある。カウンタ回路５２には第８図にて後述する
インターフエース回路の回路６８の出力である
「０」CMIに対するCRV（Code Rule Violation）
出力が入力される。カウンタ回路５２のキヤリー
出力は回路５３，５４に接続される。回路５７で
回路５４と回路５５の両出力のORをとり、回路
５８を通しててカウンタ回路５２のリセツト端子
に接続される。一方回路５３の出力は遅延回路５
６を通して回路５１の端子２に接続される。又回
路５８の入力端子１には第８図にて後述するイン
ターフエース回路の回路６９の出力に接続され
る。先ずカウンタ回路５２にパルスが入力される
と、同期カウンタとしてカウントアツプし、オー
バフローするとキヤリーをＱより出力する。回路
５３のトグルＦ／Ｆにより遅延回路５６の入力が
反転する。よつて遅延回路５６の出力は適当な遅
延時間後反転するため、回路５１の出力の₀クロ
ツクはπ相シフトしたものとなる。（第７図のタ
イムチヤート参照）これは１ビツト信号を２ビツ
トにて表現する1B2B符号の種であるためクロツ
クをπ相動かすのみで足りるのである。又カウン
タ回路５２がキヤリーを発生するとただちに該カ
ウンタ回路５２はリセツトされ、そのリセツト時
間は回路５４，５５の出力のORをとることで2T
クロツク時間（Ｔ＝１／₀）としている。これはクロツク反転時の同期回路の安定性を図るためであ
る。遅延回路５６の遅延量は回路５１の出力であ
るクロツクの反転時のクロツクパルス幅がクロツ
クとしての回路動作の条件を満足するように設定
される。

次に第８図にて入力インターフエース回路を説
明する。回路５９の入力１はCMI入力端子とな
る。回路６０，６１，６２の各入力は回路５９の
出力およびCMI入力が接続される。回路６６，
６７，６８，６９の入力端子１にはそれぞれ遅延
回路６３，６４，６５を通して回路６０，６１，
６２の出力が各々接続される。回路６６，６７，
６８の入力Ｃならびに回路６９の入力にはすべ
て回路５１の出力である₀クロツクが接続され
る。回路５９の入力Ｃには2₀クロツク入力端子
が接続される。この回路の動作は回路６０，６
１，６２までは従来回路と同じよう2₀クロツク
（２倍の₀クロツク）で動作するが、この出力を
ただちに回路６６，６７，６８，６９で₀クロツ
ク同期をとつている点が特長であり、後続回路を
全て₀クロツクで動作させることができるもので
ある。遅延回路６３，６４，６５は回路５９の入
力Ｃの2₀クロツク立上りと回路６６，６７，６
８，６９の入力Ｃの₀クロツク立上りの遅延差を
補正し、回路６６，６７，６８，６９の入力１で
のホールドセツトアツプタイムを補償するためで
ある。第９図はこのインターフエース回路の動作
タイムチヤートを示すものであり、各々の記号は
第８図の記号と一致するものである。又、回路６
８の出力は「０」CMIに対するCRV出力となる
ことがわかるが、これは同時に非同期検出パルス
として第６図のカウンタ回路５２の入力１に接続
させる。一方、回路６９の出力は同期検出パルス
として第６図の回路５８の入力１に接続されカウ
ンタ回路５２のリセツトに使用される。

次に第１０図にCMI・CRV復号回路を示す。
Ｊ−ＫＦ／Ｆ回路７０の入力Ｊ，Ｋ，Ｃにはそ
れぞれ第８図の回路６６，６７，６８の出力が接
続される。回路７１に回路６６の出力と回路７０
の出力が接続され、回路７２に回路６７の出力と
回路７０の出力が接続される。回路７１，７２，
６８の各出力は回路７３に接続される。又回路６
６，６７の出力は回路７４に接続される。回路７
３，７４の出力はCMI・CRV復号回路の出力と
して外部に取り出される。この回路の動作につい
て説明する。回路６６，６７の出力は第９図より
わかるようにそれぞれ“11”，“00”のCMIデー
タシーケンスに対応し、回路７４でＲをとると
DATA再生できることがわかる。回路６８の出
力は“10”のCMIデータシーケンスに対応し、
「０」のCMIに対するCRVであることがわかる。
一方、「１」のCMIに対するCRVを検出するに
は、最も近い「１」のCMIが“11”であるか
“00”であるかＪ−ＫＦ／Ｆ回路７０で記録し
ておき、もし“11”であつたとすると、次の
「１」のCMIで“11”ならばCRVを「１」とし、
“00”ならばCRVは「０」のままで次に備えて記
録を書き直す。Ｊ−ＫＦ／Ｆ回路７０に“11”
に対するパルスが入力されると、出口は「１」に
なり上述の記録がなされる。やがて“00”に対す
るパルスが入力されると、Ｊ−ＫＦ／Ｆ回路７
０の出力は「０」になるが、回路７１，７２の出
力は「０」のままである。もし、“00”でなく
“11”が続いて来ると回路７１の出力は「１」と
なりCRVが１となる。このように、回路７１の
出力は“11”CMIに対するCRV、回路７２は
“00”CMIに対するCRVであり、OR回路７３で
回路６８出力とともにORをとつて全てのCRVが
再生されることになる。

（発明の効果）以上説明したように、本発明によれば従来の構
成によるCMI復号器に比べて2₀クロツク動作部
が大幅に削減されたため、高速化（約1.5倍の高
速化が図れる。例えばCMOSゲートアレーで
20Mb／sCMI以上が可能である）、クリテイカパ
スの減少（1/10以下）が図れ、かつ回路が簡単と
なる利点を有する。又、入力インターフエース部
を変更することにより容易に₀クロツク方式CMI
復号器も構成できる利点を有する。

【図面の簡単な説明】

第１図は本発明の実施例に係わるCMI復号器
のブロツク図、第２図はCMI符号則を示す説明
図、第３図は従来における2₀クロツク入力方式
によるCMI復号器のブロツク図、第４図は従来
のブロツク同期回路図、第５図は従来のCMI・
CRV復号回路図、第６図は本発明の実施例によ
るブロツク同期回路、第７図は第６図のブロツク
同期回路の動作タイムチヤート、第８図は本発明
の実施例によるインターフエース回路、第９図は
第８図のインターフエース回路の動作タイムチヤ
ート、第１０図は本発明の実施例によるCMI・
CRV復号回路である。５０……1/2分周回路、９１……ブロツク同期
回路、９２……CMI・CRV復号回路、９３……
入力インターフエース、５２……カウンタ回路、
５３，５４，５５，５９，６６，６７，６８，６
９……Ｆ／Ｆ回路、７０……Ｊ−ＫＦ／Ｆ回
路、５６，６３．６４，６５……遅延回路。

Claims

【特許請求の範囲】１データ速度₀の２倍である2₀の動作クロツ
クを入力とするCMI復号器において、 2₀クロツクを入力として1/2の速度の第１の₀
クロツクを出力する1/2分周回路と、この第１の₀クロツクにて動作し、CMI入力デ
ータのブロツク非同期を検出した場合には第１の
₀クロツク自身を反転した第２の₀クロツクによ
り再同期化動作を行なつてCMI入力データのブ
ロツク同期をとるブロツク同期回路と、前記2₀クロツクにてCMI入力データのシーケ
ンスの検出を行なうCMIシーケンス検出回路と、このCMIシーケンス検出回路の2₀クロツク立
上りと前記第２の₀クロツク立上り遅延差分を補
正する遅延回路と、この遅延回路により遅延補正された信号から前
記第２の₀クロツクに同期してCMIデータと
CRVをとり出すCMI・CRV復号回路とから構成されることを特徴とするCMI復号器。