JPS61225918A - 非同期信号デ−タプリセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は非同期の２つの信号について、一方の信号の
立ち上がり及び立ち下がりエツジで表わされる各データ
を他方の信号の非同期クロックでプリセットする非同期
信号プリセット回路に関する。

［発明の技術的背景とのその問題点］ 近年、各種装置にデジタル制御方式が採用される傾向に
あるが、特に情報記録再生システムにおいては高密度記
録再生を実現するため、そのほとんどがデジタル記録再
生方式になりつつある。このような各種デジタル制御シ
ステムは、その特徴を最大限利用するためにＩＣ化が不
可欠である。

ところが、ＩＣ回路においては同期処理回路でなくては
ならず、非同期信号間のインターフェースが必要である
。しかしながら、特に処理分解能を高めるためにクロッ
クの立上がり及び立下がりの両エツジで処理されるデー
タとの非同期信号の同期化は困難な点が多く、性能向上
の上で問題となっている。

例えば、デジタル記録再生システムは、一般に第６図に
示すように、デジタル信号を変調して記録媒体１１に記
録し、この記録媒体からピックアップ１２等を用いて変
調信号ＲＦを読出し、データスライス回路１３で２１ｉ
ｌ化し、ＰＬＬ回路１４で２ｆｌｉ化信号ＤＲＦからデ
ータ信号［）ｏｕｔを取出すと共にデータ信号□ｏｕｔ
のチャンネルピットに同期したクロックＰＬＣＫを生成
し、復調回路１５でＰＬＣＫにＩｊいてデータ信号を復
調することにより、正しいデジタルデータが得られる。

ここで、上記ＰＬＬ回路１４はシステムのＩＣ化に伴っ
てデジタルロジックで構成されるようになった。その構
成を第７図に示す。

すなわち、このデジタル０′シツクＰＬＬ回路は、マス
タークロック発生ｉ！！！２１がらチャンネルピット周
波数の整数倍の周波数であるマスタークロックＣｐｓを
発生させ、そのクロックを可変分局器２２で分周してチ
ャンネルピットクロックＰＬＣＫを生成し、この分局器
２２がらのクロックＰＬＣＫと入力位相情報ＤＲＦとを
位相比較器２３で位相比較し、その位相差情報Ｄｏｕｔ
をタイミングコントロール回路２４に通して上記分周器
２２の分周比を制御することにより、クロックＰＬＧＫ
の位相を入力信号に同期させている。このとき、性能向
上の理由から分解能を上げるため、マスタークロックＣ
ｐｌＩｌの立上がりエツジと立下がりエツジを利用して
回路を動作させ、さらにデジタル方式の特徴である遅延
によって信号を処理することにより予測処理が可能とな
るため、信号遅延を行なうことが考えられる。

ところで、一般に信号遅延はシフトレジスタを用いて行
なっているが、この場合のデータの分解能はマスターク
ロツタの１クロック単位となる。

しかしながら、データのエツジ位相状態を用いてピット
分離を行なうためのピットクロックを生成するＰＬＬ回
路では、高分解能を得るためマスタークロックの半クロ
ツク処理を行なう場合があるが、この場合には直接シフ
トレジスタを用いて遅延処理することはできない。換言
すれば、マスタークロックの立上がり及び立下がりの両
エツジで処理したデータを、非同期信号を遅延してプリ
セットするような場合には分解能が悪化することになる
。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
、分解能を損うことな（マスタークロックの立上がり及
び立下がりの両エツジによって処理したデータを、遅延
された非同期信号でプリセットすることのできる非同期
信号プリセット回路を提供することを目的とする。

［発明の概要］ すなわち、この発明に係る非同期信号プリセット回路は
、非同期信号を基準クロックの立上がりエツジまで遅延
する第１の遅延回路と、前記非同期信号を前記基準クロ
ックの立下がりエツジまで遅延する第２の遅延回路と、
前記基準り０ツクの立上がりエツジ及び立下がりエツジ
をカウントする半クロックカウンタ回路と、この半クロ
ックカウンタ回路の前記基準クロックの立上がりエツジ
に対するカウントデータを前記第２の遅延回路の出力タ
イミングでプリセットし前記半クロックカウンタ回路の
前記基準クロックの立下がりエツジに対するカウントデ
ータを前記第１の遅延回路の出力タイミングでプリセッ
トするラッチ回路とを具備したことを特徴とするもので
ある。

［発明の実施例］ 以下、第１図乃至第５図を参照してこの発明の一実施例
を詳細に説明する。

第１図はその構成を示すもので、図中符号３１゜３２は
第１及び第２のシフトレジスタで、各シフトレジスタの
データ入力端りにはそれぞれ非同期信号ＤＲＦが供給さ
れる。そして、第１のシフトレジスタ３１のクロック入
力端ＣＫにはマスタークロックＣｐｓが供給され、第２
のシフトレジスタ３２のクロック入力端ＣＫにはマスタ
ークロックＣＤｌ１ｌをインバータ１ｎｖｌで反転した
クロックｊが供給される。

また、３３はカウンタ回路で、このカウンタ回路３４は
ラッチＬＨＩ　、ＬＨｌ　　”、ＬＨ２、ＬＨ２′及び
インバータＩｎＶ２で構成される。ＬＨｌ及びＬＨ２の
各クロック入力端ＣＫにはマスタークロックＣＤＩが供
給され、ＬＨｌ　′及びＬＨ２−の各クロック入力端Ｇ
Ｋには反転クロック−ご］ｉが供給される。ＬＨｌ　、
ＬＨＩ　Ｚ　ＬＨ２の各Ｑ出力は順次ＬＨＩ　Ｚ　ＬＨ
２、ＬＨ２”のデータ入力端りに供給され、ＬＨ２′の
Ｑ出力はインバータ１ｎｖ２を介してＬＨＩのデータ入
力端りに供給される。

ここで、Ｄ形フリップ７０ツブは、一般にマスター・ス
レーブ形であり、基本的にクロックのＨ（ハイ）レベル
でホールドするラッチ（マスターＭ）とＬ（ロー）レベ
ルでホールドするラッチ（スレーブＳ）を対にしたもの
である。つまり、第１図のＬＨＩ　、ＬＨ２はマスター
Ｍ、ＬＨ１−。

ＬＨ２−はスレーブＳに当たり、２つの７リツプ７０ツ
ブを構成し、いわゆる２ビツトのジョンソンカウンタと
なっている。

一方、３４はラッチ回路で、このラッチ回路３４はＤ形
フリップフロップＦＦ・１〜ＦＦ４で構成される。ＦＦ
Ｉ及びＦＦ３の各クロック入力端ＣＫには第２のシフト
レジスタ３２のＱｎ出力が供給され、ＦＦ２及びＦＦ４
の各クロック入力端ＧＫには第１のシフトレジスタ３１
のＱｎ出力が供給される。

ＦＦ１〜ＦＦ４の各データ入力端りにはＬＨｌ　。

ＬＨｌ　＋、ＬＨ２、ＬＨ２−の各Ｑ出力が供給される
。

すなわち、このデータプリセット回路は、まず非同期信
号ＳＲＦを第１及び第２のシフトレジスタ３１．３２に
供給する。このとき、第１のシフトレジスタ３１はマス
タークロックＣｐＩｌｌの立上がりエツジで入力データ
をシフトし、第２のシフトレジスタ３２はマスタークロ
ックＣＩ）ｌの立下がりエツジでシフトする。換言すれ
ば、第１のシフトレジスタ３１に供給された非同期信号
ＤＲＦはマスタークロックＣｐ■の立上がりエツジまで
遅延され、第２のシフトレジスタ３２に供給された非同
期信号ＤＲＦは立下がりエツジまで遅延される。このシ
フトレジスタ３１．３２でそれぞれ遅延されたデータは
共にラッチ回路３４に供給される。

一方、上記カウンタ回路３３ではＬＨｌ及びＬＨ２がマ
スタークロックＣｐｌの立上がりエツジで駆動され、Ｌ
Ｈｌ　−及びＬＨ２−が立下がりエツジで駆動されてい
る。このため、各ラッチＬＨＩ　、ＬＨＩ−、ＬＨ２、
ＬＨ２”のＱ出力はマスタークロックＣｐｓの半クロツ
ク毎に反転し、それぞれラッチ回路３４の各７リツプ７
０ツブＦＦ１〜ＦＦ４のデータ入力端りに供給される。

ここで、上記ラッチ回路３４のＦＦ１　、ＦＦ３は第２
のシフトレジスタ３２でマスタークロックＣｐｓの立下
がりエツジまで遅延されたデータに同期してラッチしＨ
ｌ　、１Ｈ３の出力データをプリセットし、同様にＦＦ
２．ＦＦ４は第１のシフトレジスタ３１でマスタークロ
ックＣｐｓの立下がりエツジまで遅延されたデータに同
期してラッチＬＨ１−。

ＬＨ２−の出力データをプリセットする。

つまり、このデータプリセット回路は、非同期信号をシ
フトレジスタ３１．３２によりマスタークロックＣｐ−
の立上がり及び立下がりエツジタイミングまで遅延させ
て２種類の遅延データを生成し、各遅延データによって
ラッチ回路３４の７リツプフロツプＦＦ１〜ＦＦ４を駆
動することにより、カウンタ回路３３で生成される半ク
ロツク毎のデータをプリセットするようになる。

このデータプリセット回路を利用したデジタルロジック
ＰＬＬ回路の構成を第２図に示す。但し、第２図におい
て第７図及び第１図と同一部分には同一符号を付して示
す。

すなわち、フリップ７０ツブＦＦ１１〜ＦＦ１５は前記
第１のシフトレジスタ３１を構成し、ＦＦ１６〜ＦＦ２
０は前記第２のシフトレジスタ３２を構成している。ま
た、フリップフロップＦＦ２１〜ＦＦ２５及びゲート０
１〜Ｇ１１よりなるゲート回路は前記可変分周器２２を
構成している。このうちＦＦ２１゜ＦＦ２３は前記２ビ
ツトジヨンソン形力ウンタ回路を構成している。また、
ＦＦ２２．　ＦＦ２４．　ＦＦ２５及びゲート０１〜Ｇ
８は上記カウンタ回路をマスタークロックＣｐ１１の１
／２クロック分進み遅れ制御するためのもので、Ｇ９〜
Ｇ１１はＦＦ２１で生成されるチャンネルピットクロッ
クＰＬＣＫの出力タイミングを設定するためのものであ
る。

フリップフロップＦＦ２６〜ＦＦ２９は前記ラッチ回路
３４を構成している。出力コントロール回路３５は上記
ラッチ回路３４にラッチされたデータａ−ｄを可変分周
器２２の分周比制御タイミングで出力するものである。

タイミングコントロール回路２４は第１及び第２のシフ
トレジスタ３１．３２の各出力及び上記ＰＬＣＫに基づ
いて可変分周器２２の分周比を可変する分局比制御信号
子Ｇ、　−Ｇを生成すると共に、上記出力コントロール
回路３５からのデータを前記復調回路へ出力するもので
ある。さらに、このタイミングコントロール回路２４は
ゲート回路Ｇ１２゜Ｇ１３を通じてラッチ回路３４に供
給される第１及び第２のシフトレジスタ３１．３２の出
力タイミングを制御している。

予測チェック回路３６は入力信号ＤＲＦに有害な信号成
分が含まれていないか、例えば前記データスライス回路
１３でのスライスレベルの変動によりその２値化された
信号ＤＲＦが誤った位相情報を持っているかどうかを判
別し、その可否に応じて上記タイミングコントロール回
路２４の処理を制御するものである。

尚、上記フリップフロップＦＦ２１．ＦＦ２３は第３図
（ａ）に示すようにゲートＧ３１〜Ｇ３５よりなるマス
ター形ラッチ回路Ｍとゲート３３６〜Ｇ４０よりなるス
レーブ形ラッチ回路Ｓとを有し、マスターＭ側出力をイ
ンバータＱ４１で反転したデータ出力をＱＦとしている
。つまり、このＱＦ比出力入力クロックＣＫの半クロツ
ク毎に生成されるものである。また、上記シフトレジス
タ３１．３２で用いられるフリップフロップＦＦ１５〜
ＦＦ１９は同図（ｂ）に示すような構成となっている。

すなわち、このデジタルロジックＰＬＬ回路は、外部か
らのデジタル信号ＤＲＦの立上がりエツジ情報によりビ
ット同期したチャンネルビットクロックＰＬＣＫを生成
し、上記デジタル信号ＤＲＦからビットクロック成分を
除去することにより、データ復調を行なうものである。

ここで、入力信号ＤＲＦには前述したような有害な信号
成分が含まれている。このため、ＰＬＬ回路として分解
能を損わず、有害成分をできる限り取除くことが望まれ
る。これを改善する手段として信号の予測チェック法が
優れていると言われている。この予測チェック法を行な
うには、信号を遅延させてから前後のデータをチェック
して利用してよいかどうか予めチェックする方法が一般
的である。このような処理については予測チェック回路
３６で行われている。しかしながら、上述のように信号
をシフトレジスタで遅延させると、その信号を取込むた
めのクロック周波数で分解能が決まってしまうため、こ
のＰＬＬ回路では上記データプリセット回路を用いて分
解能を損わないように構成されている。

実際の動作を第４図及び第５図のタイミングチャートを
参照して説明する。

上記可変分周器２２の分周比はタイミングコントロール
回路２４から出力される分周比制御信号子Ｇ。

−ＧによってマスタークロックＣｐｍの半クロツク単位
で制御される。この様子を第４図に示す。同図では、時
刻ｔ１．ｔ２で十ＧがＨレベル（このとき−Ｇはしレベ
ル）に設定され、時刻ｔ３゜ｔ４で−ＧがＨレベル（こ
のとき十ＧはＬレベル）に設定されたときの各部の出力
変化を示している。

同図かられかるように、この分局器２２は十Ｇを入力す
るとマスタークロックＣｐｓの半クロック分動作を遅ら
せることによりＰＬＣＫを０．５クロック位相を遅らせ
、−Ｇを入力するとマスタークロックＣＦＩｍの半クロ
ック分動作を速めることによりＰＬＣＫを０．５クロッ
ク位相を進めることができる。

上記分局比制御信号子Ｇ、−Ｇはタイミングコントロー
ル回路２４で生成されるが、この制御信号生成は分局器
２２の位相と入力信号ＤＲＦの位相との差を検出するこ
とによって行われる。このとき、入力信号ＤＲＦに前述
したような誤った位相成分があるとＰＬＬ回路の性能を
悪化するため、予測チェック回路３６で入力信号ＤＲＦ
のクロック幅が不当に広くなったり狭くなったりしてい
ないか検出し、検出したときにはタイミングコントロー
ル回路２４から分周比制御信号子Ｇ、−Ｇが出力されな
いように制御している。

まえ、上記位相差の検出はラッチ回ｌ　３４テ行われる
０ユ。場合、第５図に示すように、分局器２２からのデ
ータＡ−Ｄはそれぞれマスターフ。ツクＣｐｎ＋の立上
がりエツジと立下がりエツジとで変化するよめ、入力信
号ＤＲＦを第１及び第２のシフトレジスタ３１．３２に
よりマスタークロックＣＩ）ｌ（７）立上がりエツジま
で遅延させた信号と立下カリエツジまで遅延させた信号
とを生成し、これらの信号に基づいてフリップフロップ
ＦＦ２Ｂ〜ＦＦ２９に可変分周器２２からのデータＡ″
−Ｄをプリセットしている。そして、最終的に出力コン
トロール回路３５でラッチ回路３４から取込んだデータ
ａ−ｄをπだけずれたクロックＳＥＬでタイミングコン
トロール回路２４に出力することにより、遅延しても分
解能を損わずに位相差を検出することができる。

尚、ＳＥＬがＬレベルのときＡ−で、Ｂ−下。

Ｃ＝ａ、Ｄ＝ｄであり、ＳＥＬがＨレベルのときＡ＝ｂ
、Ｂ＝了、Ｃ＝丁、Ｄ＝Ｃとなっている。

したがって、上記のように構成した非同期信号データプ
リセット回路は非同期信号を遅延してデータをプリセッ
トする場合でも分解能を損わず、マスタークロツタの両
エツジでデータ処理することができるので、例えばデジ
タルロジックＰＬＬ回路に位相差検出手段として非常に
有効的に利用することができる。

［発明の効果］ 以上詳述したようにこの発明によれば、分解能を損うこ
となくマスタークロックの立上がり及び立下がりの両エ
ツジによって処理したデータを、遅延された非同期信号
でプリセットすることのできる非同期信号プリセット回
路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る非同期信号データプリセット回
路の一実施例を示すブロック回路図、第２図は上記非同
期信号データプリセット回路を用いて構成したデジタル
ロジックＰＬＬ回路の構成を示すブロック回路図、第３
図は上記ＰＬＬ回路で用いられるＤ形フリップフロップ
の構成を示す回路図、第４図及び第５図はそれぞれ上記
ＰＬＬ回路の動作を説明するためのタイミングチャート
、第６図はこの発明が適用されるデジタル記録再生シス
テムの構成を示すブロック回路図、第７図は従来のデジ
タルロジックＰＬＬ回路の構成を示すブロック回路図で
ある。 １３・・・データスライス回路、１４・・・ＰＬＬ回路
、１５・・・復調回路、２１・・・マスタークロック発
生器、２２・・・可変分周器、２３・・・位相比較器、
２４・・・タイミングコントロール回路、３１．３２・
・・シフトレジスタ、３３・・・カウンタ回路、３４・
・・ラッチ回路、３５・・・出力コントロール回路、３
６・・・予測チェック回路、ＤＲＦ・・・デジタル信号
、Ｃｐｎ＋・・・マスタークロック、ＰＬＣＫ・・・チ
ャンネルピットクロック。

Claims (1)

【特許請求の範囲】
1. 非同期信号を基準クロックの立上がりエッジまで遅延す
   る第１の遅延回路と、前記非周期信号を前記基準クロッ
   クの立下がりエッジまで遅延する第２の遅延回路と、前
   記基準クロックの立上がりエッジ及び立下がりエッジを
   カウントする半クロックカウンタ回路と、この半クロッ
   クカウンタ回路の前記基準クロックの立上がりエッジに
   対するカウントデータを前記第２の遅延回路の出力タイ
   ミングでプリセットし前記半クロックカウンタ回路の前
   記基準クロックの立下がりエッジに対するカウントデー
   タを前記第１の遅延回路の出力タイミングでプリセット
   するラッチ回路とを具備したことを特徴とする非同期信
   号データプリセット回路。