JP2801595B2 - 並一直変換装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の属する技術分野］ 本発明はクロック信号とは非同期の状態にある並列デ
ータを取り込み、クロック同期した直列データに変換す
るとともに、この直列データにパリティビットを付加し
て出力する並−直変換装置の改良に関する。 ［従来の技術］ 従来から多入力のデータを１本の直列データとして時
系列で転送することは信号伝送線の本数を少なくするこ
とができ、設備コスト上有利であることから広く利用さ
れている。 第３図は、このような目的のために並列データを直列
データに変換するために用いられてきた従来の並−直変
換装置の一例を示すブロック図である。 第３図に示すように、クロック信号に非同期の並列デ
ータ入力はデータバスを介して並−直変換回路11の入力
端子Ａ、Ｂ、…ｎに供給されている。 並−直変換回路11のメインとなる回路はフリップフロ
ップにより構成されたレジスタであり、前記入力端子
Ａ、Ｂ、…ｎはそれぞれに対応したフリップフロップの
入力に接続され、クロック信号に同期して並列データ入
力をロードする。そして、フリップフロップは取り込ん
だ並列データを順次隣のフリップフロップにクロック信
号に同期して送り出し、その結果、直列出力データが形
成されるように構成されている（以下、この構成を、シ
フトレジスタという）。 また、クロック信号に非同期の並列データ入力はデー
タバスを介してパリティ生成回路12にも供給され、同期
にシフトレジスタにロードされた並列データ入力に対応
したパリティ信号を生成する。ここで生成されたパリテ
ィ信号は２入力アンド回路13の一方の入力端子に供給さ
れ、さらに、アンド回路13の出力端子は並−直変換回路
11のパリティ入力端子ｎ＋１に接続されている。パリテ
ィ入力端子ｎ＋１はｎ個の並列データ入力をロードする
シフトレジスタの後段にさらに１個接続された（ｎ＋
１）段目のフロップフロップの入力に接続されており、
並列データ入力がクロック信号によってシフトレジスタ
内にロードされるときに、その並列データ入力に対応し
たパリティ信号を（ｎ＋１）段目のフリップフロップに
ロードすることができるように構成されている。 ２入力アンド回路13の他方の入力端子にはパリティロ
ード信号が供給されている。このパリティロード信号は
生成されたパリティ信号を並−直変換回路11に供給する
タイミングを制御するものであり、このパリティロード
信号によってアンド回路13が開閉してパリティ信号の並
−直変換回路11への供給、停止がきるように構成されて
いる。 なお、並−直変換回路11の入力端子LD及びCKにはそれ
ぞれロード／シフト信号及びクロック信号が供給されて
いるが、ロード／シフト信号は並列データ入力を並−直
変換回路11に取り込んだり（これをロードという）、取
り込んだデータを隣のフリップフロップ等にシフトする
ためのタイミングを制御する信号であり、クロック信号
は各信号の同期を取りながら装置を作動させるための駆
動信号である。 このように構成された並−直変換装置の動作について
第４図のタイムチャートを参照して説明する。 いま、第４図（ａ）に示す並列データ入力（Ａ）が並
−直変換回路11及びパリティ生成回路12に供給されてい
るものとすると、時刻T1で変化した（立ち上がった）並
列データ入力に対するパリティ信号は回路応答の遅れ等
により所定時間まで（例えば時刻T2まで）遅延して生成
される（立ち上がる）。 さらに、クロック信号の立ち上がり時点でデータが並
−直変換回路11内のフリップフロップにロードされるも
のとすると、時刻T3にて並列データ入力及びパリティ信
号が並−直変換回路11内にロードされる（このときロー
ド／シフト信号はＬ−レベルであり、並−直変換回路11
は並列データ入力のロード可能な状態になっている）。
そしてその後、ロード／シフト信号がＨ−レベルに変わ
るとデータシフト用のクロック信号が並−直変換回路11
に供給されてシフトレジスタにロードされた並列データ
は最後段にパリティビットを伴う直列出力データに変換
されて出力端子SOから出力される。 この場合、パリティ信号の生成時刻（時刻T2）がデー
タ読込時刻（時刻T3）より時間的に先であれば、ロード
された並列データ入力に対し正しいパリティ信号を付加
することができる。 ［発明が解決しようとする課題］ ところが、第５図（ａ）（ｂ）（ｃ）に示すように、
データ読込時刻（時刻T3）がパリティ生成時刻（時刻T
2）より先の場合には、パリティ信号がデータ読込時刻
（時刻T3）より遅れて立ち上がるため、並−直変換回路
11にロードされた並列データ入力と、その並列データに
対して付加されるべきパリティ信号とが一致しないこと
となって、誤ったパリティ信号をロードされた並列デー
タに付加することになってしまう。このことは、伝送さ
れた直列出力データをもとの並列データに再生するとき
に、並列データ入力が正しく直列出力データに変換され
ていたにも拘わらず、誤った直列出力データとして認識
され、正しくデータを再生することができなくなってし
まうことを意味する。 このような事態が生じるのは、生成されるパリティ信
号がクロック信号に同期していないからであり、従って
これを防止するには並−直変換回路11とパリティ生成回
路12の前段にラッチ回路又はディレイドフリップフロッ
プ（以下、Ｄ形フリップフロップという）等を設けて、
パリティ信号と並列データ入力とを同一のクロック信号
に同期させておけばよい。 しかし、このようにするためには並列データ入力の並
列信号の数と同数の新たなラッチ回路又はＤ形フリップ
フロップ等を設けなければならず、これに伴う構成も複
雑となってコストが高くなるという問題点があった。 本発明はこのような問題点に鑑みてなされたものであ
り、クロックに非同期の並列データ入力をクロック信号
に同期した直列データに変換し、その直列データにパリ
ティ信号を付加する場合において、不必要なフリップフ
ロップ回路等を設ける必要がなく、並−直変換回路11に
ロードされた並列データ入力に対して正しいパリティ信
号を直列データに付加することのできる並−直変換装置
を提供することを目的としている。 ［課題を解決するための手段］ 上記目的を達成するため、本発明は、クロック信号と
は非同期状態で入力される並列データ信号を取り込み、
この並列データ信号を直列データ信号に変換するととも
にこの直列データ信号の最後にパリティ信号を付加して
出力させる並−直変換装置を次のように構成する。 すなわち、少なくとも上記並列データ信号の信号数と
同数のフリップフロップからなるシフトレジスタを有
し、クロック信号と非同期状態で入力される並列データ
信号をクロック信号に同期させてシフトレジスタに取り
込み、このようにしてシフトレジスタに取り込まれた並
列データ信号をクロック信号に同期して順次シフトさせ
てシリアル出力端子から直列データ信号として出力する
並−直変換回路と、この並−直変換回路においてクロッ
ク信号に同期させてシフトレジスタに取り込まれた並列
データ信号をそのまま入力させ、この並列データ信号に
対応したパリティ信号を生成するパリティ生成回路とか
ら並−直変換回路が構成される。そして、このパリティ
生成回路において生成されたパリティ信号を、並列デー
タ入力を並−直変換回路内のシフトレジスタに取り込ん
だクロック信号のクロックパルスより１周期遅れたクロ
ックパルスに同期させてシフトレジスタの最後段に位置
するフリップフロップに送り込み、直列出力データの最
終データビットの後に付加して出力する。 このようにパリティ生成回路は、並−直変換回路内の
シフトレジスタにロードされた並列出力データ（シフト
レジスタデータ）からパリティ信号を生成するため、正
しく直列データに変換された並列データに対し、誤った
パリティ信号が生成されることはなく、クロック信号に
同期してシフトレジスタの最終段のフリップフロップに
ロードされるので、正しく伝送される限りは受信側でパ
リティエラーを生じさせることはない。また、並直変換
時間は不必要なタイムラグを生じさせることなくパリテ
ィ信号生成に１クロック分の時間余裕を生じさせること
ができるので不確定なパリティ信号を読み込むことはな
い。 ［発明の実施の態様］ 以下、本発明の並−直変換装置の実施例について図面
を参照しながら説明する。第１図はこの一実施例を示す
ブロック図であり、並−直変換回路１とパリティ生成回
路２とアンド回路３とから構成されている。 並−直変換回路１は並列データ入力数ｎと同数のフリ
ップフロップとからなるシフトレジスタと、このシフト
レジスタの直列出力側の先端に用意されたスタートビッ
ト用のフリップフロップ（図示しない）とから構成され
ている。すなわち、シフトレジスタが１段伸びて（ｎ＋
１）段のシフトレジスタとして動作するよう構成されて
いる。そして、並−直変換回路１にはｎ本の入力数を有
する並列データ入力が入力端子A,B,…ｎに、ロード／シ
フト信号がLD端子に、クロック信号がCK端子に供給され
る。並−直変換回路１はそのクロック信号とは非同期の
並列データ入力を、ロード／シフト信号によりロードす
るタイミングが制御されつつクロック信号の立ち上がり
のタイミングで直列データに変換するものである。 パリティ生成回路２は、並−直変換回路１にロードさ
れたシフトレジスタデータ（並列出力データ）を入力し
てクロック信号に同期したパリティ信号を生成するもの
である。２入力アンド回路３は入力の一方がパリティ生
成回路２の出力端子に接続され、その出力端子が並−直
変換回路１内のシフトレジスタの最終段フリップフロッ
プの入力端子（シリアルイン（SI）端子）に接続されて
いる。そして、変換された直列出力データの最終データ
ビットの後に前記パリティ信号を付加することができる
ように、パリティロード信号によって開閉され、パリテ
ィ信号取り込みのタイミングを制御する。なお、ロード
／シフト信号及びパリティロード信号はタイミング生成
回路（図示しない）によりクロック信号に同期した制御
信号として生成される（第２図（ｄ）（ｅ）に示すタイ
ミング波形）。 このように構成された並−直変換装置の動作について
第２図のタイミングチャートを参照して説明する。 いま、第２図（ａ）のような並列データ入力（Ａ）
（但し、いずれか１の入力端子のデータ）が並−直変換
回路１に供給されている場合において、ロード／シフト
信号（同図（ｄ））が低レベルにある時に入力データの
並−直変換回路１内へのロードが可能となる。その結
果、第２図（ｃ）のクロック信号の立ち上がり時刻T3に
おいて並列データ入力が並−直変換回路１にロードされ
る。このデータは第２図（ｂ）に示すクロック信号に同
期したシフトレジスタデータ（Ａ）として、並列出力デ
ータ端子Q_A、Q_B、Q_C……Qnから出力され、パリティ生成
回路２に入力される。パリティ生成回路２では並−直変
換回路１から出力されたシフトレジスタデータ（Ａ）に
基づいて、第２図（ｆ）に示すパリティ信号が生成され
る。この信号は時刻T3より遅れて立ち上がるが１クロッ
ク周期分遅れた時刻T4において、確実にパリティ信号と
して生成されている。このとき、パリティロード信号も
高レベルとなっており、アンド回路３により形成される
ゲートを開いた状態のままにしているため、パリティ信
号は並−直列変換回路１のシリアル入力端子SIに供給さ
れた状態になっている。 ところで、時刻T4においてはロード／シフト信号は既
に高レベルに復帰しており、並−直変換回路１に供給さ
れるクロック信号は並列データ入力のロードに使用され
ることはなく、ロードした並列データをシリアル出力端
子SOにシフトするために使用される。従って、時刻T4に
おいて、クロック信号が供給されると、並−直変換回路
１内のシフトレジスタにロードされていた並列データは
直列出力データとしてシリアル出力端子SO側に１ビット
分シフトされ、同時にシフトレジスタの最終段のフリッ
プフロップにはシリアル入力端子SIと通してパリティ信
号がロードされる。これにより、ロードされた並列デー
タに正しく対応したパリティ信号が直列出力データの最
終データビットにパリティとして確実に付加される。第
２図（ｇ）はこの場合における直列出力データを示して
おり、この図からも分かるように、従来の回路構成と比
べて、並列から直列へのデータ変換時間を遅らせること
なく１クロック時間分の余裕を持ってパリティビットを
直列出力データに付加させることができる。 なお、以上説明してきたように、本発明に係る並−直
変換装置は、並−直変換回路１にロードされ、クロック
信号に同期したシフトレジスタデータ（並列出力デー
タ）に基づいてパリティ信号を生成し、このパリティ信
号を変換された直列出力データの最終データビットの後
に１クロック周期後に付加することから、従来のように
回路応答の遅れ等に起因する誤ったパリティ信号の付加
された直列出力データとして出力することがない。ま
た、不必要なラッチ回路やＤ形フリップフロップを何ら
設ける必要がないので構成も簡単であり、従来方法より
フリップフロップの数を大幅に減少させることができる
ので、コストを安くすることもできる。 ［発明の効果］ 以上述べた本発明に係る並−直変換装置によれば、本
来必要でないラッチ回路やＤ形フリップフロップを設け
て並列データ入力自体をクロック信号に同期させる必要
がないので、回路構成をきわめて簡単にすることができ
る。また、並列データ入力の読み込みのタイミングによ
って誤ったパリティ信号が生成され、変換された直列出
力データに付加されることもないだけでなく、並−直変
換時間効率を悪くすることなく伝送できる並−直変換装
置を提供することができる。

【図面の簡単な説明】 第１図は本発明の係る並−直変換回路のブロック図であ
る。 第２図は本発明に係る並−直変換回路の動作を説明する
タイムチャートである。 第３図は従来の並−直変換回路を示すブロック図であ
る。 第４図は従来の並−直変換回路が正しく動作する場合を
説明するタイムチャートである。 第５図は従来の並−直変換回路が誤って動作する場合を
説明するタイムチャートである。 ［符号の説明］ １、11……並−直変換回路、２、12……パリティ生成回
路 ３、13……アンド回路

Claims (1)

1. (57)【特許請求の範囲】 １．クロック信号とは非同期状態で入力される並列デー
   タ信号を取り込み、前記並列データ信号を直列データ信
   号に変換するとともに前記直列データ信号の最後にパリ
   ティ信号を付加して出力させる並−直変換装置であっ
   て、 少なくとも前記並列データ信号の信号数と同数のフリッ
   プフロップからなるシフトレジスタを有し、前記クロッ
   ク信号と非同期状態で入力される前記並列データ信号を
   前記クロック信号に同期させて前記シフトレジスタに取
   り込み、前記シフトレジスタに取り込まれた前記並列デ
   ータ信号を前記クロック信号に同期して順次シフトさせ
   てシリアル出力端子から直列データ信号として出力する
   並−直変換回路と、 前記並−直変換回路において前記クロック信号に同期さ
   せて前記シフトレジスタに取り込まれた前記並列データ
   信号をそのまま入力させ、前記並列データ入力に対応し
   たパリティ信号を生成するパリティ生成回路とからな
   り、 前記パリティ生成回路において生成された前記パリティ
   信号を、前記並列データ信号を前記並−直変換回路内の
   シフトレジスタに取り込んだ前記クロック信号のクロッ
   クパルスより１周期遅れたクロックパルスに同期させて
   前記シフトレジスタの最後段に位置するフリップフロッ
   プに送り込み、前記直列出力データの最終データビット
   の後に前記パリティ信号を付加して出力することを特徴
   とする並−直変換装置。