JPH0220184B2 - - Google Patents

Info

Publication number
JPH0220184B2
JPH0220184B2 JP58100628A JP10062883A JPH0220184B2 JP H0220184 B2 JPH0220184 B2 JP H0220184B2 JP 58100628 A JP58100628 A JP 58100628A JP 10062883 A JP10062883 A JP 10062883A JP H0220184 B2 JPH0220184 B2 JP H0220184B2
Authority
JP
Japan
Prior art keywords
output
outputs
clock
data
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58100628A
Other languages
English (en)
Other versions
JPS59225640A (ja
Inventor
Tadahiro Yoshida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Platforms Ltd
Original Assignee
Nitsuko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitsuko Corp filed Critical Nitsuko Corp
Priority to JP58100628A priority Critical patent/JPS59225640A/ja
Priority to US06/618,410 priority patent/US4573173A/en
Priority to GB08414418A priority patent/GB2143407B/en
Publication of JPS59225640A publication Critical patent/JPS59225640A/ja
Publication of JPH0220184B2 publication Critical patent/JPH0220184B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 本発明はクロツクの位相の異なる装置間でデー
タ伝送を行う場合に、受信側でデータの同期をと
るためのクロツク位相同期方式に関するものであ
る。
１つの装置から伝送ケーブルを介して他の装置
に対して時分割されたデータを伝送する場合は、
装置間におけるクロツクの位相のずれや、伝送ケ
ーブルによる伝播遅延により受信側のクロツクの
位相と受信データの位相にずれが生ずる。このた
めデータを正確に受信するためには、受信側クロ
ツクの位相をデータに同期させる必要がある。
これに対して従来は、送信側において受信側の
受信信号の符号再生用クロツクの位相調整回路を
設け、装置間の伝送ケーブルの伝播遅延に応じて
該調整回路を調整しクロツクの位相を修正し符号
再生を行つていたが、ケーブル長に制限があり、
位相修正のために調整しなければならないという
不便さがあつた。
また別の方法として、送信側から伝送されるデ
ータとともに該データと同期したクロツクを受信
側に伝送し、受信側で該クロツクと等しい周期の
多相のクロツクを作り、前記データを該多相クロ
ツクの各相をクロツクとして各相ごとに対応する
レジスタに蓄積し、該レジスタの出力を前記送信
側から送られてきたクロツクにより制御されるセ
レクタを経て順次選択することによつて受信した
前記データを受信側のクロツクに同期させる方法
がある。しかるにこの方法は送信側から受信側に
対してデータに同期したクロツクをデータ線とは
別の線で伝送しなければならないし、また受信側
で作られる多相クロツクの各位相ごとに対応する
レジスタにデータを蓄積させるために受信側の構
成をいたずらに複雑にする。
本発明はこのような欠点に鑑みてなされたもの
で、クロツクの位相の異なる装置間でデータ伝送
を行う際、受信側でデータの同期をとる方式にお
いて、受信側に、補助クロツク発振器と、該発振
器の出力により送信側のクロツク周波数とほば同
じ周波数であつて位相の異なる複数の位相出力を
出力する分周器と、該分周器の各位相出力と制御
信号とを入力とする第１のゲート手段と、データ
伝送の有無に応じて前記制御信号を出力すると共
に、前記各位相出力の一つを選択するために各位
相出力に対応した複数種類の選択用信号を出力す
る選択器と、前記複数の位相出力の一つとこれに
対応する前記選択用信号との組合わせを入力とす
る複数のゲート回路を含む第２のゲート手段とを
備え、前記選択器は、伝送データが無い時には前
記制御信号により前記各位相出力を出力するよう
に前記第１のゲート手段を制御し、送信側から最
初のデータ“１”が到来すると前記第１のゲート
手段から最初に到来した出力に応答して前記制御
信号により前記第１のゲート手段の出力を保持せ
しめるように前記第１のゲート手段を制御し、か
つ前記応答した出力に基づいて一つの選択用信号
を前記第２のゲート手段に出力し、前記第２のゲ
ート手段は入力した選択用信号に基づいて前記位
相出力の一つを選択し送信側から伝送されたデー
タと同期した位相のクロツク信号として出力する
ことを特徴とする。
次に本発明を図面に基づき詳細に説明する。
第１図はクロツクの位相の異なる装置間を伝送
ケーブルで接続したところを示すブロツク図で、
１は第１装置、２は第２装置、３はデータを伝送
するための伝送ケーブルである。
第２図は本発明の一実施例を示すブロツク図で
あり、第１図と同一符号は相当部分を示す。４は
補助クロツク発振器CLK、５はＤタイプフリツ
プフロツプからなり複数の位相の出力ck1〜ckoを
有する分周器DSR、６は第１のゲート手段NG、
７は前記第１装置１から伝送ケーブル３を介して
伝送されたデータの最初のデータ“１”を取込
み、このデータ“１”の立上がりから分周器５の
複数の位相の出力ck1〜ckoのうち最初に到来した
位相の出力ck1を選択すると同時に、前記第１の
ゲート手段６を制御して該分周器５からの入力を
停止させ前記最初のデータ“１”を取込んだ時の
状態を保持する選択器SEL、８は選択器７の複数
の出力と前記分周器５の複数の出力とから１つず
つの出力を組み合わせて入力となし、前記第２装
置２を動作させるクロツクを出力する第２のゲー
ト手段ANGである。９はクロツク出力端子、１
０は分周器５をリセツトするためのRESET入力
端子、１１は選択器をクリアするためのREADY
信号入力端子である。
次に第１装置１を送信側、第２装置２を受信側
として第１装置１から第２装置２にデータを伝送
する場合の動作について説明する。
補助クロツク発振器４の補助クロツクが受信側
の制御信号がRESET端子１０に入力されてリセ
ツトされた分周器５に入力されると、該分周器５
は出力周波数が送信側のクロツク周波数とほぼ同
じになるような複数の位相のクロツクck1〜ckoを
出力する。該複数のクロツクはそれぞれのクロツ
クに対応してゲートを有する第１のゲート手段６
を介して選択器７に入力される。今受信側の
READY信号がREADY信号入力端子１１に入力
されクリヤされた選択器７に第１装置１から伝送
ケーブル３を介して伝送される最初のデータ
“１”が到達した時、該選択器７は該データを取
込み前記第１のゲート手段６を介して入力される
前記分周器５の複数の位相のクロツクck1〜ckoの
うち最初に到来した１ビツトとなる位相のクロツ
クckiの入力に応答する。それと同時に、第１の
ゲート手段６に制御信号を出力して該第１のゲー
ト手段６のゲートを閉じる。このため、前記分周
器５からの入力が停止し、結局最初のデータ
“１”を取込んだ時の状態を保持している。選択
器７の複数の出力と前記分周器５の複数の出力と
から１つずつの出力を組み合わせて入力とする第
２のゲート手段８は、後述するように、選択器７
の複数の出力のうち１つに基づいて分周器５から
出力される位相出力ck1〜ckoのうち１つを逐次到
達するデータと同期したクロツクとして選択し、
LCK出力端子９に出力して受信側のクロツクを
作る。このことによつて第２装置２の動作を行う
ため、第１装置１のクロツクにもとづき伝送され
るデータを第２装置２のクロツクと同期させるこ
とが出来る。
次に第２図のブロツク図に対する前記受信側を
更に具体化した一実施例を第３図に示し第４図に
第３図の符号に対するタイムチヤートを示す。
第３図において４′は送信側（図面にない）の
送信クロツクの４倍の周波数のクロツクを発振す
る補助クロツク発振器。
５−１ないし５−４はＤタイプフリツプフロツ
プ（以後DF／Ｆ１〜DF／Ｆ４という）からな
り、入力の補助クロツクが４分周され、かつ該
DF／Ｆ１〜DF／Ｆ４の各出力信号Q1〜Q11がそ
れぞれ互に位相が90゜ずつずれるようになした分
周器。６−１ないし６−４はNORゲートで、そ
れぞれに対して該DF／Ｆ１〜DF／Ｆ４のそれぞ
れの出力1〜4を入力とする。７−１ないし７
−４はＤタイプフリツプフロツプ（以後DF／Ｆ
５〜DF／Ｆ８という）でそれぞれに対して前記
NORゲート６−１ないし６−４のそれぞれの出
力を入力とする。７−５ないし７−８及び７−９
はNANDゲートで、NANDゲート７−５は前記
DF／Ｆ５の出力5と前記DF／Ｆ６の出力Q6を
入力とし、NANDゲート７−６は該DF／Ｆ６の
出力6と前記DF／Ｆ７の出力Q7を、NANDゲ
ート７−７はDF／Ｆ７の出力7とDF／Ｆ８の
出力Q8を、NANDゲート７−８はDF／Ｆ８の出
力8と該DF／Ｆ５の出力Q5をそれぞれ入力とす
る。NANDゲート７−９はNANDゲート７−５
ないし７−８のそれぞれの出力を入力とし、その
出力は第１のゲート手段６の制御信号として
NORゲート６−１ないし６−４のそれぞれの入
力となる。
７−１０ないし７−１３はインバータで、それ
ぞれNANDゲート７−５ないし７−８の出力を
それぞれ入力とし、第２のゲート手段８に対して
選択用信号を出力する。８−１ないし８−４は
ANDゲートで該ANDゲート８−１はインバータ
７−１０の出力と前記DF／Ｆ３の出力Q3とを入
力とし、該ANDゲート８−２はインバータ７−
１１の出力と前記DF／Ｆ４の出力Q4とを、該
ANDゲート８−３はインバータ７−１２の出力
と前記DF／Ｆ１の出力Q1とを、該ANDゲート
８−４はインバータ７−１３の出力と前記DF／
Ｆ２の出力Q2とをそれぞれ入力とする。言い換
えれば、各ANDゲート８−１ないし８−４は、
選択器７の各インバータ７−１０ないし７−１３
からの出力、すなわち選択用信号によりゲートの
開閉が制御される。８−５はORゲートで前記
ANDゲート８−１ないし８−４の出力のそれぞ
れを入力とする。LCKは前記ORゲート８−５の
出力端子であり、DATAは送信側から伝送され
るデータの入力端子でREADYは前記DF／Ｆ５
〜DF／Ｆ８をクリヤするための信号入力端子で
RESETは分周器５−１ないし５−４をリセツト
するための信号入力端子を示す。
次に動作について説明する。
補助クロツク発振器４′のクロツク入力が、
RESET端子からの入力信号によりリセツトされ
た前記DF／Ｆ１〜DF／Ｆ４に入力されると、該
補助クロツクは４分周され、位相がそれぞれ90゜
ずつずれた出力信号Q1〜Q4及び1〜4が出力
する。該Q1〜Q4の出力信号の状態を第４図に同
一符号で示す。一方1〜4のそれぞれの出力は
前記NORゲート６−１ないし６−４のそれぞれ
に入力され、該NORゲートのそれぞれの出力が
前記DF／Ｆ５〜DF／Ｆ８の入力となる。
今、データ伝送が行われていない時、受信側で
コントロールされているREADY端子からの入力
信号により前記DF／Ｆ５〜DF／Ｆ８のＤタイプ
フリツプフロツプはすべてクリヤされるようにし
ておけば、該DF／Ｆ５〜DF／Ｆ８のそれぞれの
出力Q5〜Q8がハイ、5〜8がロウのため前記
NANDゲート７−５ないし７−８のそれぞれの
出力は全てハイ、従つて前記NANDゲート７−
９の出力、すなわち制御信号はロウとなり、該ロ
ウの出力が前記NORゲート６−１ないし６−４
のそれぞれに入力した時は該NORゲート６−１
ないし６−４のそれぞれに入力される前記分周器
DF／Ｆ１〜DF／Ｆ４の出力信号が該NORゲー
トから出力する。
今送信側からDATA入力端子を介してデータ
“１”が第４図のQ1とQ2の間のタイミングで入力
した場合の例で説明する。
NANDゲート７−９がロウの時、前記分周器
５−１ないし５−４のDF／Ｆ１〜DF／Ｆ４の出
力Q1〜Q4のそれぞれの出力信号と出力1〜4
のそれぞれの出力に対するNORゲート６−１な
いし６−４のそれぞれの出力信号とは等しくなる
ので第４図において最初のデータD0（“１”）がQ1
とQ2の間のタイミングで入力されるとDF／Ｆ２
５−２の出力の立上り信号でDF／Ｆ６ ７−
２のQ6出力はロウからハイに反転し、NANDゲ
ート７−５の二つの入力はともにハイとなりこの
出力はハイからロウとなる。従つて、NANDゲ
ート７−９の出力（制御信号）はロウからハイと
なり、NORゲート６−１ないし６−４は分周器
５−１ないし５−４から入力があつてもそれらの
出力はすべてロウとなり、DF／Ｆ５〜DF／Ｆ８
のそれぞれのＤタイプフリツプフロツプは最初の
データD0（“１”）を取込んだ時の状態を保持して
停止する。
この時のタイムチヤートを第４図１〜１３に示
す。
この時のNANDゲート７−５ないし７−８の
出力はインバータ７−１０ないし７−１３に与え
られ、それぞれの出力信号、すなわち選択用信号
は反転してインバータ７−１０がハイ、インバー
タ７−１１ないし７−１３が全てロウとなる。従
つて、AND回路８−１ないし８−４のうちAND
回路８−１のみがインバータ７−１０からの選択
用信号で選択されて分周器のDF／Ｆ３ ５−３
の出力Q3を出力する。AND回路８−１の出力信
号はORゲート８−５を介して出力端子LCKに出
力する。該出力がデータと同期した受信側のクロ
ツクとなり、受信側の回路を動作させる。この時
のタイムチヤートを第４図１４〜１８に示す。
以上、送信側から供給される最初のデータが受
信側の分周器５−１ないし５−４の出力のQ1と
Q2の間のタイミングで到来した場合を示したが、
Q2とQ3の間のタイミングで到来した時はインバ
ータ７−１１からの選択用信号によりアンド回路
８−２において出力Q4が選択され、Q3とQ4の間
のタイミングで到来した時はインバータ１２から
の選択用信号によりアンド回路８−３において出
力Q1が選択され、Q4とQ1の間のタイミングで到
来した時はインバータ７−１３からの選択用信号
により出力Q2が選択される。このようにデータ
伝送のデータの最初の１ビツト（データ“１”）
により受信側のクロツクをデータに同期させるこ
とができる。
伝送終了時、同期状態を解除するためには
READY端子からクリヤ信号を与え前記DF／Ｆ
５〜DF／Ｆ８のフリツプフロツプをすべてクリ
ヤすることができる。これにより新たな入力デー
タ待ちの状態となり、前記したのと同じ動作を繰
返すことができる。
また本発明はデータの最初の１ビツトにより受
信側のクロツクをデータに同期させることができ
るため、各伝送開始毎に入力データの位相が変動
しても、正しく同期させることができる。
以上説明したように本発明によれば伝送ケーブ
ルの長さに制限されることなく、また位相修正の
ための調整が不要であり、受信側に設けた補助ク
ロツクと分周器で多相クロツクを作り、到来する
データの最初の１ビツトで同期が確立するために
各相ごとに対応するレジスタにデータを蓄積させ
る必要もなく簡単な回路構成で目的を達成させる
ことができるため、その経済的、実用的効果は大
きい。
【図面の簡単な説明】
第１図はデータ伝送の基本構成をブロツク図で
示し、第２図は本発明の一実施例を示すブロツク
図、第３図は第２図における受信側の各構成要素
を具体的に示した図、第４図は第３図の各部の入
出力信号のタイムチヤート図。 図中、１は第１装置、２は第２装置、３は伝送
ケーブル、４は補助クロツク発振器、５は分周
器、６は第１のゲート手段、７は選択器、８は第
２のゲート手段。

Claims (1)

    【特許請求の範囲】
  1. １ クロツクの位相の異なる装置間でデータ伝送
    を行う際、受信側でデータの同期をとる方式にお
    いて、受信側に、補助クロツク発振器と、該発振
    器の出力により送信側のクロツク周波数とほば同
    じ周波数であつて位相の異なる複数の位相出力を
    出力する分周器と、該分周器の各位相出力と制御
    信号とを入力とする第１のゲート手段と、データ
    伝送の有無に応じて前記制御信号を出力すると共
    に、前記各位相出力の一つを選択するために各位
    相出力に対応した複数種類の選択用信号を出力す
    る選択器と、前記複数の位相出力の一つとこれに
    対応する前記選択用信号との組合わせを入力とす
    る複数のゲート回路を含む第２のゲート手段とを
    備え、前記選択器は、伝送データが無い時には前
    記制御信号により前記各位相出力を出力するよう
    に前記第１のゲート手段を制御し、送信側から最
    初のデータ、“１”が到来すると前記第１のゲー
    ト手段から最初に到来した出力に応答して前記制
    御信号により前記第１のゲート手段の出力を保持
    せしめるように前記第１のゲート手段を制御し、
    かつ前記応答した出力に基づいて一つの選択用信
    号を前記第２のゲート手段に出力し、前記第２の
    ゲート手段は入力した選択用信号に基づいて前記
    位相出力の一つを選択し送信側から伝送されたデ
    ータと同期した位相のクロツク信号として出力す
    ることを特徴とするクロツク位相同期方式。
JP58100628A 1983-06-06 1983-06-06 クロツク位相同期方式 Granted JPS59225640A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58100628A JPS59225640A (ja) 1983-06-06 1983-06-06 クロツク位相同期方式
US06/618,410 US4573173A (en) 1983-06-06 1984-06-06 Clock synchronization device in data transmission system
GB08414418A GB2143407B (en) 1983-06-06 1984-06-06 Synchronising clock with data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58100628A JPS59225640A (ja) 1983-06-06 1983-06-06 クロツク位相同期方式

Publications (2)

Publication Number Publication Date
JPS59225640A JPS59225640A (ja) 1984-12-18
JPH0220184B2 true JPH0220184B2 (ja) 1990-05-08

Family

ID=14279097

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58100628A Granted JPS59225640A (ja) 1983-06-06 1983-06-06 クロツク位相同期方式

Country Status (3)

Country Link
US (1) US4573173A (ja)
JP (1) JPS59225640A (ja)
GB (1) GB2143407B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672639A (en) * 1984-05-24 1987-06-09 Kabushiki Kaisha Toshiba Sampling clock pulse generator
US4805195A (en) * 1984-06-08 1989-02-14 Amdahl Corporation Selectable timing delay circuit
FR2577089B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Dispositif de transmission d'un signal d'horloge accompagne d'un signal de synchronisation
US4845437A (en) * 1985-07-09 1989-07-04 Minolta Camera Kabushiki Kaisha Synchronous clock frequency conversion circuit
US4953163A (en) * 1985-11-20 1990-08-28 Kabushiki Kaisha Kenwood TDM transmission system
JPH0744533B2 (ja) * 1985-12-30 1995-05-15 株式会社富士通ゼネラル デ−タ抜取クロツク発生回路
EP0299024A4 (en) * 1987-01-05 1990-11-28 Grumman Aerospace Corporation High speed data-clock synchronization processor
US4841551A (en) * 1987-01-05 1989-06-20 Grumman Aerospace Corporation High speed data-clock synchronization processor
US4955040A (en) * 1987-10-27 1990-09-04 Siemens Aktiengesellschaft Method and apparatus for generating a correction signal in a digital clock recovery device
DE58901519D1 (de) * 1988-03-22 1992-07-02 Siemens Ag Verfahren und anordnung zur fortlaufenden anpassung der phase eines binaeren datensignals an einen takt.
ES2037902T3 (es) * 1988-04-29 1993-07-01 Siemens Aktiengesellschaft Procedimiento y dispositivo para la recuperacion del impulso de reloj de una senal de datos mediante adaptacion continua de un impulso de reloj generado localmente a una senal de datos.
DE3887890D1 (de) * 1988-10-13 1994-03-24 Siemens Ag Verfahren und Schaltungsanordnung zum Empfang eines binären Digitalsignals.
JPH02260936A (ja) * 1989-03-31 1990-10-23 Toshiba Corp クロック抽出回路
EP0408969B1 (de) * 1989-07-14 1995-10-18 Siemens Aktiengesellschaft Einrichtung zum Laufzeitausgleich und zur Jitterbereinigung eines empfangenen Datensignals
FR2658015B1 (fr) * 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
US6150855A (en) * 1990-02-06 2000-11-21 Bull, S.A. Phase-locked loop and resulting frequency multiplier
US5118975A (en) * 1990-03-05 1992-06-02 Thinking Machines Corporation Digital clock buffer circuit providing controllable delay
JPH0778774B2 (ja) * 1991-02-22 1995-08-23 インターナショナル・ビジネス・マシーンズ・コーポレイション 短待ち時間データ回復装置及びメッセージデータの同期化方法
JP3052576B2 (ja) * 1992-06-09 2000-06-12 日本電気株式会社 表示付き無線選択呼出受信機
US5488639A (en) * 1993-12-21 1996-01-30 Intel Corporation Parallel multistage synchronization method and apparatus
US5509038A (en) * 1994-04-06 1996-04-16 Hal Computer Systems, Inc. Multi-path data synchronizer system and method
US5644604A (en) * 1994-11-14 1997-07-01 Hal Computer Systems, Inc. Digital phase selector system and method
EP0758171A3 (en) * 1995-08-09 1997-11-26 Symbios Logic Inc. Data sampling and recovery
CN116597878B (zh) * 2023-07-17 2023-12-01 长鑫存储技术有限公司 数据处理电路及存储器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4119796A (en) * 1976-11-01 1978-10-10 Versitron, Inc. Automatic data synchronizer
US4208724A (en) * 1977-10-17 1980-06-17 Sperry Corporation System and method for clocking data between a remote unit and a local unit
FR2462825A1 (fr) * 1979-07-27 1981-02-13 Thomson Csf Procede et dispositif pour la mise en phase d'une horloge locale
JPS56106421A (en) * 1980-01-29 1981-08-24 Nippon Hoso Kyokai <Nhk> Constant ratio delay circuit
FR2479620B1 (fr) * 1980-03-28 1988-01-08 Thomson Csf Dispositif de synchronisation d'informations numeriques transmises par paquets et recepteur comportant un tel dispositif
FR2527029A1 (fr) * 1982-05-14 1983-11-18 Thomson Csf Mat Tel Emetteur et recepteur de donnees en mode paquet
JPS5986385A (ja) * 1982-11-09 1984-05-18 Toshiba Corp サンプリングパルス生成回路

Also Published As

Publication number Publication date
GB2143407A (en) 1985-02-06
GB2143407B (en) 1987-01-14
US4573173A (en) 1986-02-25
JPS59225640A (ja) 1984-12-18
GB8414418D0 (en) 1984-07-11

Similar Documents

Publication Publication Date Title
JPH0220184B2 (ja)
US3988716A (en) Computer interface system
US5509038A (en) Multi-path data synchronizer system and method
US4070630A (en) Data transfer synchronizing circuit
US4039960A (en) Automatic phasing circuit to transfer digital data from an external interface circuit to an internal interface circuit
US5335337A (en) Programmable data transfer timing
US6943595B2 (en) Synchronization circuit
JPH0556085A (ja) インターフエイス回路
US5726651A (en) Device for serializing high flow of binary data
JPH0198313A (ja) 同期化回路
EP0319184B1 (en) Two stage synchronizer
JP2702257B2 (ja) ビット位相同期回路
US4789959A (en) Delay circuit for a real time clock
EP0042924A2 (en) Data transfer apparatus
JPH1115783A (ja) 同期回路
JPH0795738B2 (ja) 双方向リンクを介して情報を伝送する方法と、この方法を実施するための装置
JP2801595B2 (ja) 並一直変換装置
JPH07114398B2 (ja) 非同期回路のデータ乗せ換え方式
JPH01143435A (ja) データ伝送装置
US7076680B1 (en) Method and apparatus for providing skew compensation using a self-timed source-synchronous network
JP2585432B2 (ja) ビット位相同期回路
KR930007593Y1 (ko) 장치간 데이타 입출력 인터페이스 회로
JPH05145532A (ja) クロツク乗り換え方式
JPH08330932A (ja) 同期回路制御装置
JP3001899B2 (ja) 中継装置