JPH0744533B2 - デ−タ抜取クロツク発生回路 - Google Patents
デ−タ抜取クロツク発生回路Info
- Publication number
- JPH0744533B2 JPH0744533B2 JP29849385A JP29849385A JPH0744533B2 JP H0744533 B2 JPH0744533 B2 JP H0744533B2 JP 29849385 A JP29849385 A JP 29849385A JP 29849385 A JP29849385 A JP 29849385A JP H0744533 B2 JPH0744533 B2 JP H0744533B2
- Authority
- JP
- Japan
- Prior art keywords
- framing
- frequency
- sampling
- clock
- sampling clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、文字放送受信機におけるデータ抜取クロック
発生回路に関する。
発生回路に関する。
この種の回路として、通常はデータパケットのクロック
ランインの周波数（約2.86MHz）の２倍のクロックパル
スを受信機内で発生させて、そのクロクランインと同期
をとり、これをデータ抜取用のクロックとしている。
ランインの周波数（約2.86MHz）の２倍のクロックパル
スを受信機内で発生させて、そのクロクランインと同期
をとり、これをデータ抜取用のクロックとしている。
しかし、この方法で得たクロックは、クロックランイン
のみに依存しているのでノイズに弱く、またNRZ（ノン
リターンゼロ）信号のサンプリングを、データビットの
先頭でサンプリングしているために、誤動作が生じ易か
った。
のみに依存しているのでノイズに弱く、またNRZ（ノン
リターンゼロ）信号のサンプリングを、データビットの
先頭でサンプリングしているために、誤動作が生じ易か
った。
本発明の目的は、ノイズに強くまたデータを確実にサン
プリングできるようにしたデータ抜取クロックを発生さ
せる回路を提供することである。
プリングできるようにしたデータ抜取クロックを発生さ
せる回路を提供することである。
このために本発明のデータ抜取クロックのｎ倍の周波数
信号を入力して２π/nだけ順次位相がずれ且つデューテ
ィおよび周波数が1/nのｎ個のクロックを発生させる第
１の1/n分周回路と、入力するデータを上記ｎ個のクロ
ックにより各別にサンプングするｎ個のサンプリング手
段と、該ｎ個のサンプリング手段の各々の出力を受けて
各別にフレーミングコードを検出するｎ個のフレーミン
グコード検出手段と、該ｎ個のフレーミングコード検出
手段から得られる最初のフレーミング検出パルスを出力
する手段と、該最初のフレーミング検出パルスを入力し
て次の水平同期信号が到来するまでラッチするラッチ手
段と、該ラッチ手段により上記最初のフレーミング検出
パルスがラッチされている間クリアが解除され、上記ｎ
倍の周波数信号を入力してデューティおよび周波数が1/
nのクロックを発生させる第２の1/n分周回路とを具備
し、該第２の1/n分周回路の出力クロックをデータ抜取
クロックとした。
信号を入力して２π/nだけ順次位相がずれ且つデューテ
ィおよび周波数が1/nのｎ個のクロックを発生させる第
１の1/n分周回路と、入力するデータを上記ｎ個のクロ
ックにより各別にサンプングするｎ個のサンプリング手
段と、該ｎ個のサンプリング手段の各々の出力を受けて
各別にフレーミングコードを検出するｎ個のフレーミン
グコード検出手段と、該ｎ個のフレーミングコード検出
手段から得られる最初のフレーミング検出パルスを出力
する手段と、該最初のフレーミング検出パルスを入力し
て次の水平同期信号が到来するまでラッチするラッチ手
段と、該ラッチ手段により上記最初のフレーミング検出
パルスがラッチされている間クリアが解除され、上記ｎ
倍の周波数信号を入力してデューティおよび周波数が1/
nのクロックを発生させる第２の1/n分周回路とを具備
し、該第２の1/n分周回路の出力クロックをデータ抜取
クロックとした。
以下、本発明の実施例について説明する。第１図はその
一実施例を示す図である。１は内蔵した発振器であり、
抜取（サンプリング）クロック（約5.73MHz）ckの５倍
の周波数（5ck）を発振する。そして、この発振器１か
らの周波数信号は、次段の1/5の分周回路２にて、第２
図に示すように、位相が２π/5＝72°づつずれ、且つデ
ューティ比が1/5となった５個のクロックck0〜ck4に変
換される。
一実施例を示す図である。１は内蔵した発振器であり、
抜取（サンプリング）クロック（約5.73MHz）ckの５倍
の周波数（5ck）を発振する。そして、この発振器１か
らの周波数信号は、次段の1/5の分周回路２にて、第２
図に示すように、位相が２π/5＝72°づつずれ、且つデ
ューティ比が1/5となった５個のクロックck0〜ck4に変
換される。
３0〜３4は直列／並列回路（サンプリング手段）であ
り、上記クロックck0〜ck4をサンプリングパルスとし
て、入力するデータを８ビットづつ並列ビットに変換す
る。４0〜４4はフレーミングコード検出回路（手段）で
あり、内部に比較すべきフレーミング基準コード（例え
ば「11100101」）を内蔵し、前段の回路から到来するコ
ードがその基準コードに一致すると、フレーミング検出
パルスFC0〜FC4を出力する。このパルスFC0〜FC4は上記
クロックck0〜ck4に各々同期している。５はそのフレー
ミング検出パルスFC0〜FC4の論理和をとるゲート（最初
のフレーミング検出パルスを出力する手段）であり、そ
のゲート５の出力は次段のＤ−FF回路６（ラッチ手段）
に入力する。この結果、このＤ−FF回路６からは、フレ
ーミング検出パルスFC0〜FC4の内の最もタイミングの速
いパルスFPのみが出力するようになる。このパルスFPは
フレーミングコードの末端ビットのタイミングを示す信
号となる。
り、上記クロックck0〜ck4をサンプリングパルスとし
て、入力するデータを８ビットづつ並列ビットに変換す
る。４0〜４4はフレーミングコード検出回路（手段）で
あり、内部に比較すべきフレーミング基準コード（例え
ば「11100101」）を内蔵し、前段の回路から到来するコ
ードがその基準コードに一致すると、フレーミング検出
パルスFC0〜FC4を出力する。このパルスFC0〜FC4は上記
クロックck0〜ck4に各々同期している。５はそのフレー
ミング検出パルスFC0〜FC4の論理和をとるゲート（最初
のフレーミング検出パルスを出力する手段）であり、そ
のゲート５の出力は次段のＤ−FF回路６（ラッチ手段）
に入力する。この結果、このＤ−FF回路６からは、フレ
ーミング検出パルスFC0〜FC4の内の最もタイミングの速
いパルスFPのみが出力するようになる。このパルスFPは
フレーミングコードの末端ビットのタイミングを示す信
号となる。
このパルスFPは1/5分周回路７のクリア端子に入力す
る。この1/5分周回路７は、上記した抜取クロックの５
倍の周波数の信号5ckを入力してデューティが1/5で周波
数が抜取クロックckの周波数と一致したパルスを出力す
る。よって、この1/5分周回路７はパルスFPの発生タイ
ミングでクリアが解除されて1/5分周動作を開始し、こ
れが次の水平同期信号（H.Cync）がＤ−FF回路６のリセ
ット端子に入力するまで継続する。従って、上記パルス
FPが入力したタイミングよりも後に立ち上がるパルス
が、その1/5分周回路７から出力する。従って、この出
力パルスは、上記フレーミングパルスFPに対して抜取ク
ロックckの周波数の２π/5或いはその整数倍だけ位相が
ずれたパルスとなる。
る。この1/5分周回路７は、上記した抜取クロックの５
倍の周波数の信号5ckを入力してデューティが1/5で周波
数が抜取クロックckの周波数と一致したパルスを出力す
る。よって、この1/5分周回路７はパルスFPの発生タイ
ミングでクリアが解除されて1/5分周動作を開始し、こ
れが次の水平同期信号（H.Cync）がＤ−FF回路６のリセ
ット端子に入力するまで継続する。従って、上記パルス
FPが入力したタイミングよりも後に立ち上がるパルス
が、その1/5分周回路７から出力する。従って、この出
力パルスは、上記フレーミングパルスFPに対して抜取ク
ロックckの周波数の２π/5或いはその整数倍だけ位相が
ずれたパルスとなる。
そして、このパルスがビット同期信号として、データ抜
取回路８においてデータをサンプリングする。このた
め、データは、先端よりも少なくとも２π/5だけ遅れた
タイミングでサンプリングされるようになり、そのサン
プリングが確実となる。
取回路８においてデータをサンプリングする。このた
め、データは、先端よりも少なくとも２π/5だけ遅れた
タイミングでサンプリングされるようになり、そのサン
プリングが確実となる。
なお、1/5分周回路７からの出力は1/8分周回路９に入力
し、そこからはバイト（８ビット）同期信号が得られ
る。
し、そこからはバイト（８ビット）同期信号が得られ
る。
以上のように本発明によれば、生成される抜取クロック
をフレーミングコードに同期させているので、ノイズに
強く、また、そのフレーミングパルスよりも若干位相が
ずれたタイミングの信号となるので、データビットの先
端から若干進んだ位置をサンプリングするようになり、
確実なデータ抜き取りが行なわれるようになる。
をフレーミングコードに同期させているので、ノイズに
強く、また、そのフレーミングパルスよりも若干位相が
ずれたタイミングの信号となるので、データビットの先
端から若干進んだ位置をサンプリングするようになり、
確実なデータ抜き取りが行なわれるようになる。
第１図は本発明の一実施例の回路図、第２図は発振回路
１の発振出力と分周回路２の出力の波形図である。
１の発振出力と分周回路２の出力の波形図である。
Claims (1)
- 【請求項１】抜取クロックのｎ倍の周波数信号を入力し
て２π/nだけ順次位相がずれ且つデューティおよび周波
数が1/nのｎ個のクロックを発生させる第１の1/n分周回
路と、 入力するデータを上記ｎ個のクロックにより各別にサン
プングするｎ個のサンプリング手段と、 該ｎ個のサンプリング手段の各々の出力を受けて各別に
フレーミングコードを検出するｎ個のフレーミングコー
ド検出手段と、 該ｎ個のフレーミングコード検出手段から得られる最初
のフレーミング検出パルスを出力する手段と、 該最初のフレーミング検出パルスを入力して次の水平同
期信号が到来するまでラッチするラッチ手段と、 該ラッチ手段により上記最初のフレーミング検出パルス
がラッチされている間クリアが解除され、上記ｎ倍の周
波数信号を入力してデューティおよび周波数が1/nのク
ロックを発生させる第２の1/n分周回路とを具備し、 該第２の1/n分周回路の出力クロックをデータ抜取クロ
ックとしたことを特徴とするデータ抜取クロック発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29849385A JPH0744533B2 (ja) | 1985-12-30 | 1985-12-30 | デ−タ抜取クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29849385A JPH0744533B2 (ja) | 1985-12-30 | 1985-12-30 | デ−タ抜取クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159544A JPS62159544A (ja) | 1987-07-15 |
| JPH0744533B2 true JPH0744533B2 (ja) | 1995-05-15 |
Family
ID=17860420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29849385A Expired - Lifetime JPH0744533B2 (ja) | 1985-12-30 | 1985-12-30 | デ−タ抜取クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744533B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831849B2 (ja) * | 1993-01-07 | 1996-03-27 | 日本電気株式会社 | 受信リタイミング切替回路 |
| JP3671920B2 (ja) | 2001-11-15 | 2005-07-13 | セイコーエプソン株式会社 | スキュー調整回路及びスキュー調整方法 |
| JP4920225B2 (ja) * | 2005-09-26 | 2012-04-18 | ローム株式会社 | データ再生回路、およびそれを搭載した電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105677A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | クロツク信号再生回路 |
| JPS59225640A (ja) * | 1983-06-06 | 1984-12-18 | Nitsuko Ltd | クロツク位相同期方式 |
-
1985
- 1985-12-30 JP JP29849385A patent/JPH0744533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159544A (ja) | 1987-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4380815A (en) | Simplified NRZ data phase detector with expanded measuring interval | |
| US8315349B2 (en) | Bang-bang phase detector with sub-rate clock | |
| US5923190A (en) | Phase detector having a sampling circuit | |
| JP3813151B2 (ja) | 遷移検出、妥当正確認および記憶回路 | |
| JPH0744533B2 (ja) | デ−タ抜取クロツク発生回路 | |
| JPH0575589A (ja) | ビツト周期のためのアナログ及びデイジタル位相検出器 | |
| JPH11220385A (ja) | クロック信号生成回路及びデータ信号生成回路 | |
| JPH05502774A (ja) | デジタル複合ビデオシステムにおける同期のための方法及び装置 | |
| JPS613545A (ja) | 標本化回路 | |
| JP3424600B2 (ja) | マンチェスタ符号受信装置 | |
| JP2536428B2 (ja) | 同期検出回路 | |
| JPH0210619B2 (ja) | ||
| JP2723078B2 (ja) | 非同期データ伝送回路 | |
| JPH09191298A (ja) | データ受信装置 | |
| JPH0528849Y2 (ja) | ||
| JPS61214842A (ja) | 文字多重放送におけるデ−タサンプリング変換回路 | |
| JPH09271000A (ja) | 文字放送用のデータ探索回路 | |
| JPS6265535A (ja) | クロツク非同期デ−タ検出方式 | |
| JPH10308082A (ja) | データセパレータ | |
| JP3033534B2 (ja) | クロック同期回路 | |
| JP3278541B2 (ja) | 位相基準検出回路 | |
| JPH03278630A (ja) | 多位相同期回路 | |
| JPH10313301A (ja) | 位相同期回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| JPH11195963A (ja) | デジタルフィルタ回路 |