JPS62159544A - デ−タ抜取クロツク発生回路 - Google Patents
デ−タ抜取クロツク発生回路Info
- Publication number
- JPS62159544A JPS62159544A JP60298493A JP29849385A JPS62159544A JP S62159544 A JPS62159544 A JP S62159544A JP 60298493 A JP60298493 A JP 60298493A JP 29849385 A JP29849385 A JP 29849385A JP S62159544 A JPS62159544 A JP S62159544A
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- JP
- Japan
- Prior art keywords
- clock
- pulse
- sampling
- data
- frequency
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、文字放送受信機におけるデータ抜取クロック
発生回路に関する。
発生回路に関する。
この種の回路として、通常はデータパケットのクロック
ランインの周波数（約２．８６ Ｍｌｌｚ）の２倍のク
ロックパルスを受信機内で発生させて、そのクロクラン
インと同期をとり、これをデータ抜収用のクロックとし
ている。
ランインの周波数（約２．８６ Ｍｌｌｚ）の２倍のク
ロックパルスを受信機内で発生させて、そのクロクラン
インと同期をとり、これをデータ抜収用のクロックとし
ている。
しかし、この方法で得たクロックは、クロックランイン
のみに依存しているのでノイズに弱く、またＮＲＺ（ノ
ンリターンゼロ）信号のサンプリングを、データピント
の先頭でサンプリングしているために、誤動作が生じ易
かった。
のみに依存しているのでノイズに弱く、またＮＲＺ（ノ
ンリターンゼロ）信号のサンプリングを、データピント
の先頭でサンプリングしているために、誤動作が生じ易
かった。
本発明の目的は、ノイズに強（またデータを確実にサン
プリングできるようにしたデータ抜取クロックを発生さ
せる回路を提供することである。
プリングできるようにしたデータ抜取クロックを発生さ
せる回路を提供することである。
このために本発明のデータ抜取タロツタ発生回路は、抜
取クロックのｎ倍の周波数信号から２π／ｎだけ順次位
相がずれたｎ個のクロックを発生させる手段と、３Ｉｎ
個のクロックによりデータを各別にサンプリングするｎ
個のサンプリング手段と、該ｎ個のサンプリング手段の
各々の出力からフレーミングコードを検出するｎ個のフ
レーミングコード検出手段と、該ｎ個のフレーミングコ
ード検出手段から得られる最初のフレーミングパルスを
検出する手段と、酸フレーミングパルスに対して上記２
π／ｎの整数倍の位相だけ遅れたクロックを発生させる
クロック発生手段とを具備し、該クロック発生手段から
のクロックをデータ抜き取りクロックとした。
取クロックのｎ倍の周波数信号から２π／ｎだけ順次位
相がずれたｎ個のクロックを発生させる手段と、３Ｉｎ
個のクロックによりデータを各別にサンプリングするｎ
個のサンプリング手段と、該ｎ個のサンプリング手段の
各々の出力からフレーミングコードを検出するｎ個のフ
レーミングコード検出手段と、該ｎ個のフレーミングコ
ード検出手段から得られる最初のフレーミングパルスを
検出する手段と、酸フレーミングパルスに対して上記２
π／ｎの整数倍の位相だけ遅れたクロックを発生させる
クロック発生手段とを具備し、該クロック発生手段から
のクロックをデータ抜き取りクロックとした。
以下、本発明の実施例について説明する。第１図はその
一実施例を示す図である。１は内蔵した発振器であり、
抜取（サンプリング）クロック（約５．７３ ＭＨｚ）
ｃ ｋの５倍の周波数（５Ｃｋ）を発振する。そし
て、この発振器１からの周波数信号は、次段の１１５の
分周回路２にて、第２図に示すように、位相が２π１５
＝７２°づつずれ、且つデユーティ比が１１５となった
５個のクロックｃｋｏ−ｃｋ、に変換される。
一実施例を示す図である。１は内蔵した発振器であり、
抜取（サンプリング）クロック（約５．７３ ＭＨｚ）
ｃ ｋの５倍の周波数（５Ｃｋ）を発振する。そし
て、この発振器１からの周波数信号は、次段の１１５の
分周回路２にて、第２図に示すように、位相が２π１５
＝７２°づつずれ、且つデユーティ比が１１５となった
５個のクロックｃｋｏ−ｃｋ、に変換される。
３゜〜３４は直列／並列回路であり、上記クロックｃｋ
、−ｃｋ４をサンプリングパルスとして、人力するデー
タを８ビツトつづ並列ビットに変換する。４゜〜４４は
フレーミングコード検出回路であり、内部に比較すべき
フレーミング基準コード（例えばｒｌｌｌｏｏｌｏｌＪ
）を内蔵し、前段の回路から到来するコードがその基
準コードに一致すると、フレーミング検出パルスＦＣ，
〜ＦＣａを出力する。このパルスＦＣ，−ＦＣ，は上記
クロックｃｋｏ〜ｃｋ、に各々同期している。５はその
フレーミング検出パルスＦＣ，−ＦＣ，の論理和をとる
ゲートであり、そのゲート５の出力は次段のＤ−ＦＦ回
路６に入力する。この結果、このＤ−ＦＦ回路６からは
、フレーミング検出パルスＦＣ。
、−ｃｋ４をサンプリングパルスとして、人力するデー
タを８ビツトつづ並列ビットに変換する。４゜〜４４は
フレーミングコード検出回路であり、内部に比較すべき
フレーミング基準コード（例えばｒｌｌｌｏｏｌｏｌＪ
）を内蔵し、前段の回路から到来するコードがその基
準コードに一致すると、フレーミング検出パルスＦＣ，
〜ＦＣａを出力する。このパルスＦＣ，−ＦＣ，は上記
クロックｃｋｏ〜ｃｋ、に各々同期している。５はその
フレーミング検出パルスＦＣ，−ＦＣ，の論理和をとる
ゲートであり、そのゲート５の出力は次段のＤ−ＦＦ回
路６に入力する。この結果、このＤ−ＦＦ回路６からは
、フレーミング検出パルスＦＣ。
〜ＦＣ４の内の最もタイミングの速いパルスＦＰのみが
出力するようになる。このパルスＦＰはフレーミングコ
ードの末端ビットのタイミングを示す信号となる。
出力するようになる。このパルスＦＰはフレーミングコ
ードの末端ビットのタイミングを示す信号となる。
このパルスＦＰは１１５分周回路７のクリア端子に入力
する。この１１５分周回路７は、上記した抜取クロック
の５倍の周波数の信号５ｃｋを入力してデユーティが１
１５で周波数が抜取クロックｃｋの周波数と一致したパ
ルスを出力する。よって、上記パルスＦＰが入力したタ
イミングよりも後に立ち上がるパルスが、その１１５分
周回路７から出力する。従って、この出力パルスは、上
記フレーミングパルスＦＰに対して抜取クロックｃｋの
周波数の２π１５或いはその整数倍だけ位相がずれたパ
ルスとなる。
する。この１１５分周回路７は、上記した抜取クロック
の５倍の周波数の信号５ｃｋを入力してデユーティが１
１５で周波数が抜取クロックｃｋの周波数と一致したパ
ルスを出力する。よって、上記パルスＦＰが入力したタ
イミングよりも後に立ち上がるパルスが、その１１５分
周回路７から出力する。従って、この出力パルスは、上
記フレーミングパルスＦＰに対して抜取クロックｃｋの
周波数の２π１５或いはその整数倍だけ位相がずれたパ
ルスとなる。
そして、このパルスがビット同期信号として、データ抜
取回路８においてデータをサンプリングする。このため
、データは、先端よりも少な（とも２π１５だけ遅れた
タイミングでサンプリングされるようになり、そのサン
プリングが確実となる。
取回路８においてデータをサンプリングする。このため
、データは、先端よりも少な（とも２π１５だけ遅れた
タイミングでサンプリングされるようになり、そのサン
プリングが確実となる。
なお、１１５分周回路７からの出力は１／８分周回路９
に入力し、そこからはバイト（８ビット）同期信号が得
られる。
に入力し、そこからはバイト（８ビット）同期信号が得
られる。
以上のように本発明によれば、生成される抜取クロック
をフレーミングコードに同期させているので、ノイズに
強く、また、そのフレーミングパルスよりも若干位相が
ずれたタイミングの信号となるので、データビットの先
端から若干進んだ位置をサンプリングするようになり、
確実なデータ抜き取りが行なわれるようになる。
をフレーミングコードに同期させているので、ノイズに
強く、また、そのフレーミングパルスよりも若干位相が
ずれたタイミングの信号となるので、データビットの先
端から若干進んだ位置をサンプリングするようになり、
確実なデータ抜き取りが行なわれるようになる。
第１図は本発明の一実施例の回路図、第２図は発振回路
１の発振出力と分周回路２の出力の波形図である。
１の発振出力と分周回路２の出力の波形図である。
Claims (1)
- （１）、抜取クロックのｎ倍の周波数信号から２π／ｎ
だけ順次位相がずれたｎ個のクロックを発生させる手段
と、該ｎ個のクロックによりデータを各別にサンプリン
グするｎ個のサンプリング手段と、該ｎ個のサンプリン
グ手段の各々の出力からフレーミングコードを検出する
ｎ個のフレーミングコード検出手段と、該ｎ個のフレー
ミングコード検出手段から得られる最初のフレーミング
パルスを検出する手段と、該フレーミングパルスに対し
て上記２π／ｎの整数倍の位相だけ遅れたクロックを発
生させるクロック発生手段とを具備し、該クロック発生
手段からのクロックをデータ抜き取りクロックとしたこ
とを特徴すとるデータ抜取クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29849385A JPH0744533B2 (ja) | 1985-12-30 | 1985-12-30 | デ−タ抜取クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29849385A JPH0744533B2 (ja) | 1985-12-30 | 1985-12-30 | デ−タ抜取クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159544A true JPS62159544A (ja) | 1987-07-15 |
| JPH0744533B2 JPH0744533B2 (ja) | 1995-05-15 |
Family
ID=17860420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29849385A Expired - Lifetime JPH0744533B2 (ja) | 1985-12-30 | 1985-12-30 | デ−タ抜取クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744533B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204994A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | 受信リタイミング切替回路 |
| JP2007089092A (ja) * | 2005-09-26 | 2007-04-05 | Rohm Co Ltd | データ再生回路、およびそれを搭載した電子機器 |
| US7340655B2 (en) | 2001-11-15 | 2008-03-04 | Seiko Epson Corporation | Skew adjustment circuit, skew adjustment method, data synchronization circuit, and data synchronization method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105677A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | クロツク信号再生回路 |
| JPS59225640A (ja) * | 1983-06-06 | 1984-12-18 | Nitsuko Ltd | クロツク位相同期方式 |
-
1985
- 1985-12-30 JP JP29849385A patent/JPH0744533B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105677A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | クロツク信号再生回路 |
| JPS59225640A (ja) * | 1983-06-06 | 1984-12-18 | Nitsuko Ltd | クロツク位相同期方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204994A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | 受信リタイミング切替回路 |
| US7340655B2 (en) | 2001-11-15 | 2008-03-04 | Seiko Epson Corporation | Skew adjustment circuit, skew adjustment method, data synchronization circuit, and data synchronization method |
| JP2007089092A (ja) * | 2005-09-26 | 2007-04-05 | Rohm Co Ltd | データ再生回路、およびそれを搭載した電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744533B2 (ja) | 1995-05-15 |
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