KR860007659A - 디지탈신호 재생회로 - Google Patents

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Abstract

내용 없음

Description

디지탈신호 재생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명의 제 1 실시예에 따른 회로구성도.
제 4 도는 제 3 도에 포함되어 있는 PLL회로의 상세회로도.
제 5 도는 제 4 도에 도시된 PLL회로의 동작을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 광학 디스크, 12 : 픽업(pick up), 13,16 : 파형성형회로, 14,17,18 : PLL회로, 15 : 디지탈신호 생성회로, 19,20 : 분주기, 21,22 : 패턴검출기, 23,24 : 동기화회로, 25 : 타이밍신호 발생기, 26 : 데이터프로세서 27,36,45 : 위상비교기, 28,37,46 : 저역통과 여파기. 29,38,47 : 전압제어형 발진기(VCO).

Claims (22)

  1. 미리 정해진 변조방식에 따라 변조된 디지탈신호를 포함하는 고주파신호를 2치화신호로 변화시키는 파형성형회로(16)와 상기 파형성형회로(16)로부터 얻어진 2치화 신호로부터 비트동 기클록을 추출해 내는 PLL 회로(17)(18) 및, 상기 비트동기클록에 의한 동기제어하에 상기 2치화신호로부터 디지탈신호를 생성해내는 데이터프로세서(26)를 구비하여서 된 디지탈신호 재생회로에 있어서, 제 1, 제 2 분주기(19)(20)와 제 1, 제 2 패턴검출기(21)(22), 제 1, 제 2 동기화회로(23)(24) 및 타이밍신호 발생기(25)를 구비하고 있되, 상기 PLL 회로(17)(18)는 2치화 신호의 파형상승엣지에 위상이 동기되는 제 1 의 비트동기클록 및 이 제 1 의 비트동기클록에 동기되는 파형상승엣지 검출데이터를 발생시키는 제 1 의 PLL 회로(17)와 상기 2치화 신호의 파형하강엣지에 위상이 동기되는 제 2 의 비트동기클록 및 이 제 2 의 비트동기클록에 동기되는 파형하강엣지 검출데이터를 발생시키는 제 2 의 PLL 회로(18)로 이루어지고, 상기 제 1, 제 2 분주기(19)(20)는 상기 제 1, 제 2 비트동기클록을 각각 분주하며, 상기 제 1, 제 2 패턴검출기(21)(22)는 상기 2치화 신호중 소정의 신호 패턴을 각각 검출하고, 상기 제 1, 제 2 동기화회로(23)(24)는 상기 제 1 패턴검출기(21) 또는 제 2 패턴검출기(22)에서 소정의 신호패턴이 검출된 후에 제 1, 제 2 분주기(19)(20)의 출력을 동기화 시키며, 상기 타이밍신호 발생기(25)는 상기 동기화수단(23)(24)에 의해 동기화된 후의 제 1, 제2분주기(19)(20)출력의 위상차를 검출하는 한편 이 위상차와 제 2 의 데이터신호를 근거로 하여 타이밍신호를 발생시키고, 상기 데이터 프로세서(26)는 상기 타이밍신호와 제 1 의 데이터 신호로부터 수정되어진 디지탈신호를 생성해 내도록된 것을 특징으로 하는 디지탈신호 재생회로.
  2. 제 1 항에 있어서, 제1, 제 2 분주기(19)(20)는 제1, 제 2 비트동기클록을 각각 4분주하는 것을 특징으로 하는 디지탈신호 재생회로.
  3. 제 1 항에 있어서, 제1, 제 2 패턴검출기(21)(22)는 2치화 신호의 최소반전간격의 2배인 신호 패턴을 검출하는 것을 특징으로 하는 디지탈신호 재생회로.
  4. 제 1 항에 있어서, 제1, 제 2 패턴검출기(21)(22)는 제 2 의 2치화 신호의 최대반전간격의 2배인 신호 패턴을 검출하는 것을 특징으로 하는 디지탈신호 재생회로.
  5. 제 1 항에 있어서, 제1, 제 2 동기화회로(23)(24)는 제1, 제2 분주기(19)(20)에 접속되는 게이트회로(50)(51)(54)(55)와 랫치회로(62)(63)(64)(65)를 포함하는 것을 특징으로 하는 디지탈 신호 재생회로.
  6. 제5항에 있어서, 제1, 제 2 동기화회로(23)(24)는 제 1 분주기(19)에 접속된 제 1 의 랫치회로(62)(63)와, 제 2 분주기 (20)에 접속된 제 2 의 랫치회로(64)(65)를 구비하고 있는 것으로서, 상기 제 1 의 랫치회로(62)(63)의 출력데이터는 제 2 분주기(20)에 프리셋트되고, 상기 제 2 의 랫치회로(64)(65)의 출력데이터는 제 1 분주기(19)에 프리셋트되는 것을 특징으로 하는 디지탈신호 재생회로.
  7. 미리 정해진 변조방식에 따라 변조된 디지탈신호를 포함하는 고주파신호를 2치화신호로 변환시키는 파형성형회로(16)와 상기 파형성회로(16)로부터 얻어진 2치화 신호로부터 비트동기클록을 추출해 내는 PLL회로(17)(18) 및, 상기 비트동기클록에 의한 동기제어하에 상기 2치화신호로부터 디지탈신호를 생성해 내는 데이터 프로세서(26)를 구비하여서 된 디지탈신호 재생회로에 있어서, 제1, 제 2 분주기(19)(20)와 패턴검출기(21), 동기화회로(24) 및 타이밍신호 발생기(25)를 구비하고 있되, 상기 PLL회로(17)(18)는 2치화 신호의 파형상승엣지에 위상이 동기되는 제 1 의 비트동기클록 및 이 제 1 의 비트동기클록에 동기되는 파형상승엣지 검출데이터를 발생시키는 제 1 의 PLL회로(17)와, 상기 2치화 신호의 파형하강엣지에 위상이 동기되는 제 2 의 비트동기클록 및 이 제 2 의 비트동기클록에 동기되는 파형하강엣지 검출데이터를 발생시키는 제 2 의 PLL회로(18)로 이루어지고, 상기 제1, 제 2 분주기(19)(20)는 상기 제1, 제 2 비트동기클록을 각각 분주하며, 상기 패턴검출기(21)는 상기 2치화 신호중 소정의 신호패턴을 검출하고, 상기 동기화회로(24)는 상기 패턴검출기(21)에서 소정의 신호 패턴이 검출된 후에 제1, 제 2 분주기(19)(20)의 출력을 동기화 시키며, 상기 타이밍신호 발생기(25)는 상기 동기화회로(24)에 의해 동기화된 후의 제1, 제 2 분주기(19)(20)출력의 위상차를 검출하는 한편, 이 위상차와 제 2 의 데이터신호를 근거로 하여 타이밍신호를 발생시키고, 상기 데이터 프로세서(26)는 상기 타이밍신호와 제 1 의 데이터신호로부터 수정되어진 디지탈신호를 생성해 내는 것을 특징으로 하는 디지탈신호 재생회로.
  8. 제 7 항에 있어서, 제1, 제 2 분주기(19)(20)는 제1,제 2 비트동기클록을 각각 4분주하는 것을 특징으로 하는 디지탈신호 재생회로.
  9. 제 7 항에 있어서, 패턴검출기(21)는 2치화 신호의 최소반전 간격의 2배인 신호패턴을 검출하는 것을 특징으로 하는 디지탈신호 재생회로.
  10. 제 7 항에 있어서, 패턴검출기(21)는 제 2 의 2치화 신호의 최대반전간격의 2배인 신호패턴을 검출하는 것을 특징으로 하는 디지탈신호 재생회로.
  11. 제 7 항에 있어서, 동기화회로(24)는 제 1 분주기(19)에 접속되는 게이트회로(50)(51)와 제 2 분주기(20)에 접속되는 랫치회로(64)(65)를 포함하는 것을 특징으로 하는 디지탈신호 재생회로.
  12. 제 5 항에 있어서, 동기화회로(24)중 랫치회로(64)(65)의 출력데이터는 제 1 분주기(19)에 프리셋트되는 것을 특징으로 하는 디지탈신호 재생회로.
  13. 미리 정해진 변조방식에 따라 변조된 디지탈신호를 포함하는 고주파신호를 2치화 신호롤 변환시키는 파형성형회로(16)와 상기 파형성회로(16)로부터 얻어진 2치화 신호로부터 비트동기클록을 추출해 내는 PLL회로(81) 및, 상기 비트동기클록에 의한 동기제어하에 상기 2치화 신호로부터 디지탈신호를 생성해 내는 데이터 프로세서(84)를 구비하여서 된 디지탈신호 재생 회로에 있어서, 패턴검출기(82)와 위상에터 검출기(83)를 구비하고 있는 것으로서, 상기 PLL회로(81)는 파형성회로(16)로부터 출력되는 2치화 신호와 비트동기클록을 2치화 신호에 관한 소정의 엣지변화 타이밍으로 위상비교 하는 위상비교기(85)와, 이 위상비교기(85)의 출력에 근거해서 마스터 클록을 발생하는 발진회로(87), 상기 마트 터클록을 분주해서 2치화신호에 동기되는 비트동기클록을 발생시키는 분주회로(88)를 포함하고 있고, 패턴 검출기(82)는 상기 2치화신호중의 소정의 신호패턴을 검출하며, 위상에러 검출기(83)는 분주기(8)(92)와 레지스트(93)(94)를 구비하여 상기 패턴검출(82)기에 의해 소정의 신호패턴이 검출된 후에 상기 2치화신호를 수정하는 수정신호를 출력하고, 데이터 프로세서(84)는 상기 수정신호로써 상기 2치화신호를 수정하고 비트동기클록에 동기시켜서, 수정된 디지탈신호를 출력하는 것을 특징으로 하는 디지탈신호 재생회로.
  14. 제13항에 있어서, PLL회로(81)는 2치화신호와 비트동기클록을 2치화신호에 관한 파형상승엣지 타이밍으로 위상비교하는 위상비교기(85)를 포함하는 것을 특징으로 하는 디지탈신호 재생회로.
  15. 제13항에 있어서, PLL회로(81)는 2치화신호와 비트동기클록을 2치화신호에 관한 파형하강엣지 타이밍으로 위상비교하는 위상비교기(85)(105)를 포함하는 것을 특징으로 하는 디지탈신호 재생회로.
  16. 제14항에 있어서, PLL회로(81)는 2치화신호의 파형상승엣지 검출펄스를 발생시키는 것을 특징으로 하는 디지탈신호 재생회로.
  17. 제15항에 있어서, PLL회로(81)는 2치화신호의 파형하강엣지 검출펄스를 발생시키는 것을 특징으로 하는 디지탈신호 재생회로.
  18. 제13항에 있어서, 위상에러 검출기(83)는 마스터클록을 분주시켜 얻게되는 위상이 각기 다른 제 1 위상차 검출용신호와 제 2 위상차 검출용신호를 발생시키고, 또한 상기 제 1 위상검출용 신호를 분주시켜 얻게되는 위상이 각기 다른 제 3 위상차 검출용 신호와 제 4 위상차 검출용신호를 발생시키는 것이고, 레지스터(93)(94)는 상기 제 1~제 4 위상차검출용 신호가 입력되고 패턴검출기(82)에 의해 소정의 패턴이 검출된후에 수정신호를 출력하는 것을 특징으로 하는 디지탈신호 재생회로.
  19. 제14항에 있어서, 패턴검출기(82)는 2치화신호의 파형상승엣지간 간격이 최대 반전간격의 2배인 것을 검출함을 특징으로 하는 디지탈신호 재생회로.
  20. 제14항에 있어서, 패턴검출기(82)는 2치화신호의 파형상승엣지간 간격이 최소반전간격의 2배인 것을 검출함을 특징으로 하는 디지탈신호 재생회로.
  21. 제15항에 있어서, 패턴검출기(82)는 2치화신호의 파형하강엣지간 간격이 최소반전간격의 2배인 것을 검출함을 특징으로 하는 디지탈신호 재생회로.
  22. 제15항에 있어서, 패턴검출기(82)는 2치화신호의 파형하강엣지간 간격이 최대반전간격의 2배인 것을 검출함을 특징으로 하는 디지탈신호 재생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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