KR960035239A - 디코드장치 및 기억장치 - Google Patents

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KR960035239A
KR960035239A KR1019960001251A KR19960001251A KR960035239A KR 960035239 A KR960035239 A KR 960035239A KR 1019960001251 A KR1019960001251 A KR 1019960001251A KR 19960001251 A KR19960001251 A KR 19960001251A KR 960035239 A KR960035239 A KR 960035239A
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Abstract

본 발명은 디코드장치 및 기억장치에 관한 것이며, 데이터 재생시의 슬라이스 레벨 마진을 크게 할 수가 있는 듀얼 PPL 변별회로의 출력에 대해 정확히 2개의 데이터를 합성할 수가 있음과 동시에, 재 동기에 의한 클록 슬립의 수정도 2개의 PLL로 독립적으로 가능케 하여 데이터 재생의 안정성 및 신뢰성을 향상시키는 것을 목적으로 한다.
직류성분을 갖는 패턴을 발생하는 소정 변조코드에 의해 코딩된 PWM 데이터로 변환하여 기록된 기록매체로부터 재생되고, 대략 같은 주파수로 발신하는 서로 독립된 제1의 PLL수단 및 제2의 PLL수단을 거쳐서 얻어지는 데이터를 디코드하는 코드장치로서, 상기 제1의 PLL수단으로부터 얻어지는 PWM데이터 중의 정극성의 데이터부분 및 상기 제2의 PLL수단으로부터 얻어지는 PWM데이터 중의 부극성의 데이터부분을 순차적으로 저장하는 제1의 저장수단과, 상기 정극성의 데이터를 지연하는 제1의 지연수단과, 상기 부극성의 데이터를 지연하는 제2의 지연수단과, 상기 제1 및 제2의 지연수단에 의해 지연된 정극성의 데이터 및 부극성의 데이터를 순차적으로 저장하는 제2의 저장수단과, 상기 제1의 저장수단에 대한 기입 및 판독 그리고 제1의 지연수단의 입력 및 출력의 타이밍을 어느것이건 상기 제1의 PLL수단을 거쳐서 얻어지는 제1의 클록에 동기하여 제어함과 동시에 상기 제2의 저장수단에 기입 및 상기 제2의 지연수단의 입력의 타이밍을 상기 제2의 PLL수단을 거쳐서 얻어지는 제2의 클록에 동기하여 제어하며, 상기 제2의 저장수단에 대한 판독 및 상기 제2의 지연수단의 출력 타이밍을 상기 제1의 클록에 동기하여 제어하는 제어수단과, 상기 제1 및 제2의 저장수단으로부터 순차적으로 판독한 데이터를 디코드하는 디코드를 갖추도록 구성한다.

Description

디코드장치 및 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 기억장치의 1실시예의 개략구성을 나타낸 블록도, 제6도는 인코더/디코더의 1실시예를 나타낸 블록도, 제7도는 제6도에 나타낸 일부분을 보다 상세히 나타낸 블록도.

Claims (22)

  1. 직류성분을 갖는 패턴을 발생하는 소정 변조코드에 의해 코딩된 데이터를 PWM 데이터로 변환하여 기록된 기록매체로부터 재생되고, 대략 같은 주파수로 발신하는 서로 독립된 제1의 PLL수단 및 제2의 PLL수단을 거쳐서 얻어지는 데이터를 디코드하는 코드장치로서, 상기 제1의 PLL수단으로부터 얻어지는 PWM 데이터 중의 정극성의 데이터부분 및 상기 제2의 PLL수단으로부터 얻어지는 PWM데이터 중의 부극성의 데이터부분을 순차적으로 저장하는 제1의 저장수단과, 상기 정극성의 데이터를 지연하는 제1의 지연수단과, 상기 부극성의 데이터를 지연하는 제2의 지연수단과, 상기 제1 및 제2의 지연수단에 의해 지연된 정극성의 데이터 및 부극성의 데이터를 순차적으로 저장하는 제2의 저장수단과, 상기 제1의 저장수단에 대한 기입 및 판독 그리고 제1의 지연수단의 입력 및 출력의 타이밍을 어느 것이건 상기 제1의 PLL수단을 거쳐서 얻어지는 제1의 클록에 동기하여 제어함과 동시에 상기 제2의 저장수단에 기입 및 상기 제2의 지연수단의 입력의 타이밍을 상기 제2의 PLL수단을 거쳐서 얻어지는 제2의 클록에 동기하여 제어하며, 상기 제2의 저장수단에 대한 판독 및 상기 제2의 지연수단의 출력 타이밍을 상기 제1의 클록에 동기하여 제어하는 제어수단과, 상기 제1 및 제2의 저장수단으로부터 순차적으로 판독한 데이터를 디코드하는 디코더를 갖춘 디코드 장치.
  2. 제1항에 있어서, 상기 제1 및 제2의 저장수단 중의 적어도 한쪽은 FIFO로 된 디코드장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2의 지연수단 중의 적어도 한쪽은 시프트레지스트로 된 디코드장치.
  4. 제1항~제3항 중 어느 1항에 있어서, 상기 제1의 저장수단의 기입 및 판독동작과, 상기 제1의 지연수단의 입력 및 출력동작과, 상기 제2의 저장수단의 판독동작과, 상기 제2의 지연수단의 출력동작은 제1의 이네이블신호에 응답하여 유효로 되고, 상기 제2의 저장수단의 기입동작과 상기 제2의 지연수단의 입력동작은 제2의 이네이블신호에 응답하여 유효로 되며, 상기 제1의 이네이블신호는 상기 제2의 이네이블신호에 앞서서 어서트하는 디코드장치.
  5. 제4항에 있어서, 상기 제1 및 제2의 이네이블신호의 어서트의 시간차는 적어도 상기 제1 및 제2의 이네이블신호의 1주기보다도 짧은 디코드장치.
  6. 제1항~제5항 중의 어느 1항에 있어서, 상기 코딩된 데이터를 PWM 데이터로 변환하여 상기 기록매체에 기록할 때에 데이터필드를 포함하는 기록필드 내에 상기 제1 및 제2의 PLL수단과의 동기를 취하기 위한 VFO 동기필드가 삽입되어 있으며, 상기 정극성의 데이터로부터 VFO 동기필드를 검출하여 제1의 검출신호를 발생하는 제1의 검출수단과, 상기 부극성의 데이터로부터 VFO 동기필드를 검출하여 제2의 검출신호를 발생하는 제2의 검출수단과, 상기 제1 및 제2의 검출신호의 발생 타이밍의 에러에 따른 시간만큼 상기 제1 및 제2의 저장수단의 판독동작을 정지하는 정지수단을 더 갖춘 디코드장치.
  7. 제1항~제6항 중의 어느 1항에 있어서, 상기 코딩된 데이터를 PWM 데이터로 변환하여 상기 기록매체에 기록할 때에, 데이터필드내의 데이터 블록과 데이터 블록 사이에 재 동기 패턴을 가지며, 데이터필드내에 클록슬립이 발생할 경우에 동기를 취하기 위한 재 동기 바이트가 삽입되어 있으며, 상기 제1의 저장수단으로부터 순차적으로 판독한 데이터와 상기 재 동기 패턴을 비교하여 제1의 검출신호를 발생하는 제1의 비교수단과, 상기 제2의 저장수단으로부터 순차적으로 판독한 데이터와 상기 재 동기 패턴을 비교하여 제2의 검출신호를 발생하는 제2의 비교수단을 더 갖춘 디코드장치.
  8. 제7항에 있어서, 상기 제1 및 제2의 비교수단은 상기 제1의 클럭을 카운트하여 생성한 검출 윈도를 사용하여 상기 재 동기 패턴을 검출하는 디코드장치.
  9. 제7항 또는 제8항에 있어서, 상기 제1 및 제2의 검출신호의 타이밍의 에러를 검출하면서 상기 제2의 저장수단의 판독 카운트의 카운트치를 재 로드하는 수단을 갖춘 디코드장치.
  10. 제1항~제9항 중의 어느 1항에 있어서, 상기 제1 및 제2의 지연수단의 출력의 논리합을 변조데이터로서 상기 디코더에 공급하는 수단을 더 갖춘 디코드장치.
  11. 제1항~제10항 중의 어느 1항에 있어서, 상기 소정 변조코드 RLL(1,7) 변조코드인 디코드 장치.
  12. 직류성분을 갖는 패턴을 발생하는 소정 변조코드에 의해 코딩된 데이터를 PWM 데이터로 변환하여 기록된 기록매체로부터 데이터를 재생하는 재생수단과, 상기 재생수단에 의해 재생된 데이터가 공급되어, 대략 같은 주파수로 발신하는 서로 독립된 제1의 PLL수단 및 제2의 PLL수단과, 상기 제1 및 제2의 PLL수단을 거쳐서 얻어지는 데이터를 디코드하는 디코드장치를 갖추며, 상기 디코드장치는, 상기 제1의 PLL수단으로부터 얻어지는 PWM 데이터 중의 정극성의 데이터부분 및 상기 제2의 PLL수단으로부터 얻어지는 PWM 데이터 중의 부극성의 데이터부분을 순차적으로 저장하는 제1의 저장수단과, 상기 정극성의 데이터를 지연하는 제1의 지연수단과, 상기 부극성의 데이터를 지연하는 제2의 지연수단과, 상기 제1 및 제2의 지연수단에 의해 지연된 정극성의 데이터 및 부극성의 데이터를 순차적으로 저장하는 제2의 저장수단과, 상기 제1의 저장수단에 대한 기입 및 판독 그리고 제1의 지연수단의 입력 및 출력의 타이밍을, 어느 것이건 상기 제1의 PLL수단을 거쳐서 얻어지는 제1의 클록에 동기하여 제어함과 동시에 상기 제2의 저장수단에 기입 및 상기 제2의 지연수단의 입력의 타이밍을 상기 제2의 PLL수단을 거쳐서 얻어지는 제2의 클록에 동기하여 제어하며, 상기 제2의 저장수단에 대한 판독 및 상기 제2의 지연수단의 출력 타이밍을 상기 제1의 클록에 동기하여 제어하는 제어수단과, 상기 제1 및 제2의 저장수단으로부터 순차적으로 판독한 데이터를 디코드하는 디코드를 갖는 기억장치.
  13. 제12항에 있어서, 상기 제1 및 제2의 저장수단 중의 적어도 한쪽은 FIFO로 된 기억장치.
  14. 제12항 또는 제13항에 있어서, 상기 제1 및 제2의 지연수단 중의 적어도 한쪽은 시프트레지스터로 된 기억장치.
  15. 제12항~제14항 중 어느 1항에 있어서, 상기 제1의 저장수단의 기입 및 판독동작과, 상기 제1의 지연수단의 입력 및 출력동작과, 상기 제2의 저장수단의 판독동작과, 상기 제2의 지연수단의 출력동작은 제1의 이네이블신호에 응답하여 유효로 되고, 상기 제2의 저장수단의 기입동작과 상기 지연수단의 입력동작은 제2의 이네이블신호에 응답하여 유효로 되며, 상기 제1의 이네이블신호는 상기 제2의 이네이블신호에 앞서서 어서트하는 기억장치.
  16. 제15항에 있어서, 상기 제1 및 제2의 이네이블신호의 어서트의 시간차는 적어도 상기 제1 및 제2의 이네이블신호의 1주기보다도 짧은 기억장치.
  17. 제12항~제16항 중의 어느 1항에 있어서, 상기 코딩된 데이터를 PWM 데이터로 변환하여 상기 기록매체에 기록할 때에 데이터필드를 포함하는 기록필드 내에 상기 제1 및 제2의 PLL수단과의 동기를 취하기 위한 VFO 동기필드가 삽입되어 있으며, 상기 디코드장치는, 상기 정극성의 데이터로부터 VFO 동기필드를 검출하여 제1의 검출신호를 발생하는 제1의 검출수단과, 상기 부극성의 데이터로부터 VFO 동기필드를 검출하여 제2의 검출신호를 발생하는 제2의 검출수단과, 상기 제1 및 제2의 검출신호의 발생 타이밍의 에러에 따른 시간만큼 상기 제1 및 제2의 저장수단의 판독동작을 정지하는 정지수단을 더 갖는 기억장치.
  18. 제12항~제17항 중의 어느 1항에 있어서, 상기 코딩된 데이터 PWM 데이터로 변환하여 상기 기록매체에 기록할 때에 데이터필드내의 데이터 블록과 데이터 블록사이에 재동기 패턴을 가지며, 데이터필드내에 클록 슬립이 발생할 경우에 동기를 취하기 위한 재동기 바이트가 삽입되어 있으며, 상기 디코드장치는, 상기 제1의 저장수단으로부터 순차적으로 판독한 데이터와 상기 재동기 패턴을 비교하여 제1의 검출신호를 발생하는 제1의 비교수단과, 상기 제2의 저장수단으로부터 순차적으로 판독한 데이터와 상기 재 동기 패턴을 비교하여 제2의 검출신호를 발생하는 제2의 비교수단을 더 갖는 기억장치.
  19. 제18항에 있어서, 상기 제1 및 제2의 비교수단은 상기 제1의 클록을 카운트하여 생성한 검출 윈도를 사용하여 상기 재 동기 패턴을 검출하는 기억장치.
  20. 제18항 또는 제19항에 있어서, 상기 디코드장치는 상기 제1 및 제2의 검출신호의 타이밍의 에러를 검출하면 상기 제2의 저장수단의 판독 카운트의 카운트치를 재 로드하는 수단을 더 갖는 기억장치.
  21. 제12항~제20항 중의 어느 1항에 있어서, 상기 디코드장치는 상기 제1 및 제2의 지연수단의 출력의 논리합을 변조데이터로서 상기 디코더에 공급하는 수단을 더 갖는 기억장치.
  22. 제12항~제21항 중의 어느 1항에 있어서, 상기 소정 변조코드는 RLL(1,7) 변조코드인 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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