JPH08279252A - デコード装置及び記憶装置 - Google Patents
デコード装置及び記憶装置Info
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- JPH08279252A JPH08279252A JP7076762A JP7676295A JPH08279252A JP H08279252 A JPH08279252 A JP H08279252A JP 7076762 A JP7076762 A JP 7076762A JP 7676295 A JP7676295 A JP 7676295A JP H08279252 A JPH08279252 A JP H08279252A
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- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G11B20/10—Digital recording or reproducing
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
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- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Abstract
(57)【要約】 （修正有）
【目的】 デュアルＰＬＬ弁別回路の出力に対し、正確
に２つのデータを合成することができ、リシンクによる
クロックスリップの修正も２つのＰＬＬで独立に可能と
し、データ再生の安定性及び信頼性を向上する。 【構成】 第１の格納手段に対する書き込み及び読み出
し並びに第１の遅延手段の入力及び出力のタイミング
を、いずれも第１のＰＬＬ手段を介して得られる第１の
クロックに同期して制御すると共に、第２の格納手段に
対する書き込み及び第２の遅延手段の入力のタイミング
を第２のＰＬＬ手段を介して得られる第２のクロックに
同期して制御し、第２の格納手段に対する読み出し及び
第２の遅延手段の出力タイミングを第１のクロックに同
期して制御する制御手段と、第１及び第２の格納手段か
ら順次読み出されたデータをデコードするデコーダ４３
とを備える。
に２つのデータを合成することができ、リシンクによる
クロックスリップの修正も２つのＰＬＬで独立に可能と
し、データ再生の安定性及び信頼性を向上する。 【構成】 第１の格納手段に対する書き込み及び読み出
し並びに第１の遅延手段の入力及び出力のタイミング
を、いずれも第１のＰＬＬ手段を介して得られる第１の
クロックに同期して制御すると共に、第２の格納手段に
対する書き込み及び第２の遅延手段の入力のタイミング
を第２のＰＬＬ手段を介して得られる第２のクロックに
同期して制御し、第２の格納手段に対する読み出し及び
第２の遅延手段の出力タイミングを第１のクロックに同
期して制御する制御手段と、第１及び第２の格納手段か
ら順次読み出されたデータをデコードするデコーダ４３
とを備える。
Description
【０００１】
【産業上の利用分野】本発明はデコード装置及び記憶装
置に係り、特にマークエッジ記録方式で記録されている
情報を記録媒体から再生する際に使用するデコード装置
及びこの様なデコード装置を用いた記憶装置に関する。
置に係り、特にマークエッジ記録方式で記録されている
情報を記録媒体から再生する際に使用するデコード装置
及びこの様なデコード装置を用いた記憶装置に関する。
【０００２】従来の記録方式では、記録媒体に記録する
マークの中心部分がデータの値を表している。これに対
して、マークエッジ記録方式では、記録媒体に記録する
マークのエッジ部分がデータの値を表している。このた
め、マークエッジ記録方式によれば、より高密度で情報
を記録媒体に記録でき、特に光磁気ディスク等の光ディ
スクに適した記録方式として注目されている。
マークの中心部分がデータの値を表している。これに対
して、マークエッジ記録方式では、記録媒体に記録する
マークのエッジ部分がデータの値を表している。このた
め、マークエッジ記録方式によれば、より高密度で情報
を記録媒体に記録でき、特に光磁気ディスク等の光ディ
スクに適した記録方式として注目されている。
【０００３】
【従来の技術】光ディスクにマークエッジ記録方式で情
報を記録再生する場合の規格として、「Ｄａｔａ Ｉｎ
ｔｅｒｃｈａｎｇｅ ｏｎ ９０ ｍｍ Ｏｐｔｉｃａｌ
ＤｉｓｋＣａｒｔｒｉｄｇｅｓ」、ＩＳＯ／ＩＥＣ Ｊ
ＴＣ １／ＳＣ ２３ Ｎ ７０５、１．２３．０６ Ｄｒ
ａｆｔ ２ Ｄｅｃ １９９４にて提案されている規格が
ある。この規格の詳細な説明は省略するが、簡単に説明
すると、この規格によれば、光ディスク上の論理トラッ
クのセクタは０から順番に番号が付けられ、セクタレイ
アウトは図２６に示すようになっている。
報を記録再生する場合の規格として、「Ｄａｔａ Ｉｎ
ｔｅｒｃｈａｎｇｅ ｏｎ ９０ ｍｍ Ｏｐｔｉｃａｌ
ＤｉｓｋＣａｒｔｒｉｄｇｅｓ」、ＩＳＯ／ＩＥＣ Ｊ
ＴＣ １／ＳＣ ２３ Ｎ ７０５、１．２３．０６ Ｄｒ
ａｆｔ ２ Ｄｅｃ １９９４にて提案されている規格が
ある。この規格の詳細な説明は省略するが、簡単に説明
すると、この規格によれば、光ディスク上の論理トラッ
クのセクタは０から順番に番号が付けられ、セクタレイ
アウトは図２６に示すようになっている。
【０００４】図２６中、（ａ）はセクタのプリフォーマ
ットされたヘッダを示し、（ｂ）はユーザバイトが５１
２バイトの場合のセクタフォーマットを示し、（ｃ）は
ユーザバイトが２０４８バイトの場合のセクタフォーマ
ットを示す。図２６中、ＳＭはセクタの開始位置を示す
セクタマーク、ＶＦＯ１，ＶＦＯ２，ＶＦＯ３は夫々Ｖ
ＦＯ同期フィールド、ＡＭはＲＬＬ（１，７）と呼ばれ
るＲＬＬ（Ｒｕｎ−Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）コ
ードでは発生しないビットパターンを有するアドレスマ
ーク、ＩＤ１，ＩＤ２は夫々ＩＤフィールド、ＰＡはポ
ストアンブル、ＰＦＨはプリフォーマットされたヘッ
ダ、Ｇはギャップ、ＲＦは記録フィールド、Ｓは同期フ
ィールド、ＤＦはデータフィールド、Ｂはバッファフィ
ールドを示し、各フィールドの下に示す数字はバイト数
を表す。
ットされたヘッダを示し、（ｂ）はユーザバイトが５１
２バイトの場合のセクタフォーマットを示し、（ｃ）は
ユーザバイトが２０４８バイトの場合のセクタフォーマ
ットを示す。図２６中、ＳＭはセクタの開始位置を示す
セクタマーク、ＶＦＯ１，ＶＦＯ２，ＶＦＯ３は夫々Ｖ
ＦＯ同期フィールド、ＡＭはＲＬＬ（１，７）と呼ばれ
るＲＬＬ（Ｒｕｎ−Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）コ
ードでは発生しないビットパターンを有するアドレスマ
ーク、ＩＤ１，ＩＤ２は夫々ＩＤフィールド、ＰＡはポ
ストアンブル、ＰＦＨはプリフォーマットされたヘッ
ダ、Ｇはギャップ、ＲＦは記録フィールド、Ｓは同期フ
ィールド、ＤＦはデータフィールド、Ｂはバッファフィ
ールドを示し、各フィールドの下に示す数字はバイト数
を表す。
【０００５】上記規格で用いられるＲＬＬ（１，７）変
調コードは、雑音に影響されにくく、光ディスクから情
報を再生する際のデータ検出マージンが大きく取れるの
で、従来の方式と比較すると有利である。
調コードは、雑音に影響されにくく、光ディスクから情
報を再生する際のデータ検出マージンが大きく取れるの
で、従来の方式と比較すると有利である。
【０００６】
【発明が解決しようとする課題】しかし、光ディスク等
の記録媒体に記録されたデータがマークエッジ記録方式
で記録されている場合、データ再生時のスライスレベル
の変動によって、検出される立ち上がりエッジパルスと
立ち下がりエッジパルスとが、夫々別の方向へ移動す
る。このため、エッジ検出パルスのジッタという形でス
ライスレベルの設定誤差が発生してしまう。
の記録媒体に記録されたデータがマークエッジ記録方式
で記録されている場合、データ再生時のスライスレベル
の変動によって、検出される立ち上がりエッジパルスと
立ち下がりエッジパルスとが、夫々別の方向へ移動す
る。このため、エッジ検出パルスのジッタという形でス
ライスレベルの設定誤差が発生してしまう。
【０００７】そこで、このスライスレベルの設定誤差を
防ぐために、マークエッジ再生回路に立ち上がり側と立
ち下がり側とで独立したＰＬＬを設け、弁別後に立ち上
がり側と立ち下がり側の出力を合成することにより、ジ
ッタによるスライスレベル誤差の影響を少なくする方式
が考えられている。
防ぐために、マークエッジ再生回路に立ち上がり側と立
ち下がり側とで独立したＰＬＬを設け、弁別後に立ち上
がり側と立ち下がり側の出力を合成することにより、ジ
ッタによるスライスレベル誤差の影響を少なくする方式
が考えられている。
【０００８】ところが、このように２つの独立したＰＬ
Ｌを持つデュアルＰＬＬ弁別回路では、位相が不安定な
２つのクロックを正しい位相で合成する必要があり、更
に、欠陥等によるＰＬＬのクロックスリップが両方のＰ
ＬＬに対して修正されなければならないという問題があ
った。
Ｌを持つデュアルＰＬＬ弁別回路では、位相が不安定な
２つのクロックを正しい位相で合成する必要があり、更
に、欠陥等によるＰＬＬのクロックスリップが両方のＰ
ＬＬに対して修正されなければならないという問題があ
った。
【０００９】そこで、本発明は、データ再生時のスライ
スレベルマージンを大きくすることができるデュアルＰ
ＬＬ弁別回路の出力に対し、正確に２つのデータを合成
することができると共に、リシンクによるクロックスリ
ップの修正も２つのＰＬＬで独立に可能とし、データ再
生の安定性及び信頼性を向上することができるデコード
装置及び記憶装置を提供することを目的とする。
スレベルマージンを大きくすることができるデュアルＰ
ＬＬ弁別回路の出力に対し、正確に２つのデータを合成
することができると共に、リシンクによるクロックスリ
ップの修正も２つのＰＬＬで独立に可能とし、データ再
生の安定性及び信頼性を向上することができるデコード
装置及び記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題は、請求項１
記載の、直流成分を持つパターンを発生する所定変調コ
ードによりコーディングされたデータをＰＷＭデータに
変換して記録された記録媒体から再生され、大略同じ周
波数で発信する互いに独立した第１のＰＬＬ手段及び第
２のＰＬＬ手段を介して得られるデータをデコードする
デコード装置であって、該第１のＰＬＬ手段から得られ
るＰＷＭデータのうち正極性のデータ部分及び該第２の
ＰＬＬ手段から得られるＰＷＭデータのうち負極性のデ
ータ部分を順次格納する第１の格納手段と、該正極性の
データを遅延する第１の遅延手段と、該負極性のデータ
を遅延する第２の遅延手段と、該第１及び第２の遅延手
段により遅延された正極性のデータ及び負極性のデータ
を順次格納する第２の格納手段と、該第１の格納手段に
対する書き込み及び読み出し並びに第１の遅延手段の入
力及び出力のタイミングを、いずれも該第１のＰＬＬ手
段を介して得られる第１のクロックに同期して制御する
と共に、該第２の格納手段に対する書き込み及び該第２
の遅延手段の入力のタイミングを該第２のＰＬＬ手段を
介して得られる第２のクロックに同期して制御し、該第
２の格納手段に対する読み出し及び該第２の遅延手段の
出力タイミングを該第１のクロックに同期して制御する
制御手段と、該第１及び第２の格納手段から順次読み出
されたデータをデコードするデコーダとを備えたデコー
ド装置によって達成される。
記載の、直流成分を持つパターンを発生する所定変調コ
ードによりコーディングされたデータをＰＷＭデータに
変換して記録された記録媒体から再生され、大略同じ周
波数で発信する互いに独立した第１のＰＬＬ手段及び第
２のＰＬＬ手段を介して得られるデータをデコードする
デコード装置であって、該第１のＰＬＬ手段から得られ
るＰＷＭデータのうち正極性のデータ部分及び該第２の
ＰＬＬ手段から得られるＰＷＭデータのうち負極性のデ
ータ部分を順次格納する第１の格納手段と、該正極性の
データを遅延する第１の遅延手段と、該負極性のデータ
を遅延する第２の遅延手段と、該第１及び第２の遅延手
段により遅延された正極性のデータ及び負極性のデータ
を順次格納する第２の格納手段と、該第１の格納手段に
対する書き込み及び読み出し並びに第１の遅延手段の入
力及び出力のタイミングを、いずれも該第１のＰＬＬ手
段を介して得られる第１のクロックに同期して制御する
と共に、該第２の格納手段に対する書き込み及び該第２
の遅延手段の入力のタイミングを該第２のＰＬＬ手段を
介して得られる第２のクロックに同期して制御し、該第
２の格納手段に対する読み出し及び該第２の遅延手段の
出力タイミングを該第１のクロックに同期して制御する
制御手段と、該第１及び第２の格納手段から順次読み出
されたデータをデコードするデコーダとを備えたデコー
ド装置によって達成される。
【００１１】請求項２記載の発明では、請求項１の発明
において、前記第１及び第２の格納手段のうち少なくと
も一方はＦＩＦＯからなる。請求項３記載の発明では、
請求項１又は２の発明において、前記第１及び第２の遅
延手段のうち少なくとも一方はシフトレジスタからな
る。
において、前記第１及び第２の格納手段のうち少なくと
も一方はＦＩＦＯからなる。請求項３記載の発明では、
請求項１又は２の発明において、前記第１及び第２の遅
延手段のうち少なくとも一方はシフトレジスタからな
る。
【００１２】請求項４記載の発明では、請求項１〜３の
いずれかの発明において、前記第１の格納手段の書き込
み及び読み出し動作と、前記第１の遅延手段の入力及び
出力動作と、前記第２の格納手段の読み出し動作と、前
記第２の遅延手段の出力動作とは、第１のイネーブル信
号に応答して有効とされ、該第２の格納手段の書き込み
動作と該第２の遅延手段の入力動作とは、第２のイネー
ブル信号に応答して有効とされ、該第１のイネーブル信
号は該第２のイネーブル信号に先立ってアサートする。
いずれかの発明において、前記第１の格納手段の書き込
み及び読み出し動作と、前記第１の遅延手段の入力及び
出力動作と、前記第２の格納手段の読み出し動作と、前
記第２の遅延手段の出力動作とは、第１のイネーブル信
号に応答して有効とされ、該第２の格納手段の書き込み
動作と該第２の遅延手段の入力動作とは、第２のイネー
ブル信号に応答して有効とされ、該第１のイネーブル信
号は該第２のイネーブル信号に先立ってアサートする。
【００１３】請求項５記載の発明では、請求項４の発明
において、前記第１及び第２のイネーブル信号のアサー
トの時間差は、少なくとも該第１又は第２のイネーブル
信号の１周期よりも短い。請求項６記載の発明では、請
求項１〜５のいずれかの発明において、前記コーディン
グされたデータをＰＷＭデータに変換して前記記録媒体
に記録する際に、データフィールドを含む記録フィール
ド内に前記第１及び第２のＰＬＬ手段との同期を取るた
めのＶＦＯ同期フィールドが挿入されており、前記正極
性のデータからＶＦＯ同期フィールドを検出して第１の
検出信号を発生する第１の検出手段と、前記負極性のデ
ータからＶＦＯ同期フィールドを検出して第２の検出信
号を発生する第２の検出手段と、該第１及び第２の検出
信号の発生タイミングのズレに基づいた時間だけ前記第
１又は第２の格納手段の読み出し動作を停止する停止手
段とを更に備えた。
において、前記第１及び第２のイネーブル信号のアサー
トの時間差は、少なくとも該第１又は第２のイネーブル
信号の１周期よりも短い。請求項６記載の発明では、請
求項１〜５のいずれかの発明において、前記コーディン
グされたデータをＰＷＭデータに変換して前記記録媒体
に記録する際に、データフィールドを含む記録フィール
ド内に前記第１及び第２のＰＬＬ手段との同期を取るた
めのＶＦＯ同期フィールドが挿入されており、前記正極
性のデータからＶＦＯ同期フィールドを検出して第１の
検出信号を発生する第１の検出手段と、前記負極性のデ
ータからＶＦＯ同期フィールドを検出して第２の検出信
号を発生する第２の検出手段と、該第１及び第２の検出
信号の発生タイミングのズレに基づいた時間だけ前記第
１又は第２の格納手段の読み出し動作を停止する停止手
段とを更に備えた。
【００１４】請求項７記載の発明では、請求項１〜６の
いずれかの発明において、前記コーディングされたデー
タをＰＷＭデータに変換して前記記録媒体に記録する際
に、データフィールド内のデータブロックとデータブロ
ックとの間に、リシンクパターンを有し、データフィー
ルド内でクロックスリップが発生した場合に同期を取る
ためのリシンクバイトが挿入されており、前記第１の格
納手段から順次読み出されるデータと該リシンクパター
ンとを比較して第１の検出信号を発生する第１の比較手
段と、前記第２の格納手段から順次読み出されるデータ
と該リシンクパターンとを比較して第２の検出信号を発
生する第２の比較手段とを更に備えた。
いずれかの発明において、前記コーディングされたデー
タをＰＷＭデータに変換して前記記録媒体に記録する際
に、データフィールド内のデータブロックとデータブロ
ックとの間に、リシンクパターンを有し、データフィー
ルド内でクロックスリップが発生した場合に同期を取る
ためのリシンクバイトが挿入されており、前記第１の格
納手段から順次読み出されるデータと該リシンクパター
ンとを比較して第１の検出信号を発生する第１の比較手
段と、前記第２の格納手段から順次読み出されるデータ
と該リシンクパターンとを比較して第２の検出信号を発
生する第２の比較手段とを更に備えた。
【００１５】請求項８記載の発明では、請求項７の発明
において、前記第１及び第２の比較手段は、前記第１の
クロックをカウントして生成した検出ウィンドウを用い
て前記リシンクパターンを検出する。請求項９記載の発
明では、請求項７又は８の発明において、前記第１及び
第２の検出信号のタイミングのズレを検出すると前記第
２の格納手段の読み出しカウントのカウント値をリロー
ドする手段を更に備えた。
において、前記第１及び第２の比較手段は、前記第１の
クロックをカウントして生成した検出ウィンドウを用い
て前記リシンクパターンを検出する。請求項９記載の発
明では、請求項７又は８の発明において、前記第１及び
第２の検出信号のタイミングのズレを検出すると前記第
２の格納手段の読み出しカウントのカウント値をリロー
ドする手段を更に備えた。
【００１６】請求項１０記載の発明では、請求項１〜１
０のいずれかの発明において、前記第１及び第２の遅延
手段の出力の論理和を変調データとして前記デコーダへ
供給する手段を更に備えた。請求項１１記載の発明で
は、請求項１〜１０のいずれかの発明において、前記所
定変調コードは、ＰＬＬ（１，７）変調コードである。
０のいずれかの発明において、前記第１及び第２の遅延
手段の出力の論理和を変調データとして前記デコーダへ
供給する手段を更に備えた。請求項１１記載の発明で
は、請求項１〜１０のいずれかの発明において、前記所
定変調コードは、ＰＬＬ（１，７）変調コードである。
【００１７】上記の課題は、請求項１２記載の、直流成
分を持つパターンを発生する所定変調コードによりコー
ディングされたデータをＰＷＭデータに変換して記録さ
れた光ディスクからデータを再生する再生手段と、該再
生手段により再生されたデータを供給され、大略同じ周
波数で発信する互いに独立した第１のＰＬＬ手段及び第
２のＰＬＬ手段と、該第１及び第２のＰＬＬ手段を介し
て得られるデータをデコードするデコード装置とを備
え、該デコード装置は、該第１のＰＬＬ手段から得られ
るＰＷＭデータのうち正極性のデータ部分及び該第２の
ＰＬＬ手段から得られるＰＷＭデータのうち負極性のデ
ータ部分を順次格納する第１の格納手段と、該正極性の
データを遅延する第１の遅延手段と、該負極性のデータ
を遅延する第２の遅延手段と、該第１及び第２の遅延手
段により遅延された正極性のデータ及び負極性のデータ
を順次格納する第２の格納手段と、該第１の格納手段に
対する書き込み及び読み出し並びに第１の遅延手段の入
力及び出力のタイミングを、いずれも該第１のＰＬＬ手
段を介して得られる第１のクロックに同期して制御する
と共に、該第２の格納手段に対する書き込み及び該第２
の遅延手段の入力のタイミングを該第２のＰＬＬ手段を
介して得られる第２のクロックに同期して制御し、該第
２の格納手段に対する読み出し及び該第２の遅延手段の
出力タイミングを該第１のクロックに同期して制御する
制御手段と、該第１及び第２の格納手段から順次読み出
されたデータをデコードするデコーダとを有する記憶装
置によっても達成される。
分を持つパターンを発生する所定変調コードによりコー
ディングされたデータをＰＷＭデータに変換して記録さ
れた光ディスクからデータを再生する再生手段と、該再
生手段により再生されたデータを供給され、大略同じ周
波数で発信する互いに独立した第１のＰＬＬ手段及び第
２のＰＬＬ手段と、該第１及び第２のＰＬＬ手段を介し
て得られるデータをデコードするデコード装置とを備
え、該デコード装置は、該第１のＰＬＬ手段から得られ
るＰＷＭデータのうち正極性のデータ部分及び該第２の
ＰＬＬ手段から得られるＰＷＭデータのうち負極性のデ
ータ部分を順次格納する第１の格納手段と、該正極性の
データを遅延する第１の遅延手段と、該負極性のデータ
を遅延する第２の遅延手段と、該第１及び第２の遅延手
段により遅延された正極性のデータ及び負極性のデータ
を順次格納する第２の格納手段と、該第１の格納手段に
対する書き込み及び読み出し並びに第１の遅延手段の入
力及び出力のタイミングを、いずれも該第１のＰＬＬ手
段を介して得られる第１のクロックに同期して制御する
と共に、該第２の格納手段に対する書き込み及び該第２
の遅延手段の入力のタイミングを該第２のＰＬＬ手段を
介して得られる第２のクロックに同期して制御し、該第
２の格納手段に対する読み出し及び該第２の遅延手段の
出力タイミングを該第１のクロックに同期して制御する
制御手段と、該第１及び第２の格納手段から順次読み出
されたデータをデコードするデコーダとを有する記憶装
置によっても達成される。
【００１８】請求項１３記載の発明では、請求項１２の
発明において、前記第１及び第２の格納手段のうち少な
くとも一方はＦＩＦＯからなる。請求項１４記載の発明
では、請求項１２又は１３の発明において、前記第１及
び第２の遅延手段のうち少なくとも一方はシフトレジス
タからなる。
発明において、前記第１及び第２の格納手段のうち少な
くとも一方はＦＩＦＯからなる。請求項１４記載の発明
では、請求項１２又は１３の発明において、前記第１及
び第２の遅延手段のうち少なくとも一方はシフトレジス
タからなる。
【００１９】請求項１５記載の発明では、請求項１２〜
１４のいずれかの発明において、前記第１の格納手段の
書き込み及び読み出し動作と、前記第１の遅延手段の入
力及び出力動作と、前記第２の格納手段の読み出し動作
と、前記第２の遅延手段の出力動作とは、第１のイネー
ブル信号に応答して有効とされ、該第２の格納手段の書
き込み動作と該第２の遅延手段の入力動作とは、第２の
イネーブル信号に応答して有効とされ、該第１のイネー
ブル信号は該第２のイネーブル信号に先立ってアサート
する。
１４のいずれかの発明において、前記第１の格納手段の
書き込み及び読み出し動作と、前記第１の遅延手段の入
力及び出力動作と、前記第２の格納手段の読み出し動作
と、前記第２の遅延手段の出力動作とは、第１のイネー
ブル信号に応答して有効とされ、該第２の格納手段の書
き込み動作と該第２の遅延手段の入力動作とは、第２の
イネーブル信号に応答して有効とされ、該第１のイネー
ブル信号は該第２のイネーブル信号に先立ってアサート
する。
【００２０】請求項１６記載の発明では、請求項１５の
発明において、前記第１及び第２のイネーブル信号のア
サートの時間差は、少なくとも該第１又は第２のイネー
ブル信号の１周期よりも短い。請求項１７記載の発明で
は、請求項１２〜１６のいずれかの発明において、前記
コーディングされたデータをＰＷＭデータに変換して前
記光ディスクに記録する際に、データフィールドを含む
記録フィールド内に前記第１及び第２のＰＬＬ手段との
同期を取るためのＶＦＯ同期フィールドが挿入されてお
り、前記デコード装置は、前記正極性のデータからＶＦ
Ｏ同期フィールドを検出して第１の検出信号を発生する
第１の検出手段と、前記負極性のデータからＶＦＯ同期
フィールドを検出して第２の検出信号を発生する第２の
検出手段と、該第１及び第２の検出信号の発生タイミン
グのズレに基づいた時間だけ前記第１又は第２の格納手
段の読み出し動作を停止する停止手段とを更に有する。
発明において、前記第１及び第２のイネーブル信号のア
サートの時間差は、少なくとも該第１又は第２のイネー
ブル信号の１周期よりも短い。請求項１７記載の発明で
は、請求項１２〜１６のいずれかの発明において、前記
コーディングされたデータをＰＷＭデータに変換して前
記光ディスクに記録する際に、データフィールドを含む
記録フィールド内に前記第１及び第２のＰＬＬ手段との
同期を取るためのＶＦＯ同期フィールドが挿入されてお
り、前記デコード装置は、前記正極性のデータからＶＦ
Ｏ同期フィールドを検出して第１の検出信号を発生する
第１の検出手段と、前記負極性のデータからＶＦＯ同期
フィールドを検出して第２の検出信号を発生する第２の
検出手段と、該第１及び第２の検出信号の発生タイミン
グのズレに基づいた時間だけ前記第１又は第２の格納手
段の読み出し動作を停止する停止手段とを更に有する。
【００２１】請求項１８記載の発明では、請求項１２〜
１７のいずれかの発明において、前記コーディングされ
たデータをＰＷＭデータに変換して前記光ディスクに記
録する際に、データフィールド内のデータブロックとデ
ータブロックとの間に、リシンクパターンを有し、デー
タフィールド内でクロックスリップが発生した場合に同
期を取るためのリシンクバイトが挿入されており、前記
デコード装置は、前記第１の格納手段から順次読み出さ
れるデータと該リシンクパターンとを比較して第１の検
出信号を発生する第１の比較手段と、前記第２の格納手
段から順次読み出されるデータと該リシンクパターンと
を比較して第２の検出信号を発生する第２の比較手段と
を更に有する。
１７のいずれかの発明において、前記コーディングされ
たデータをＰＷＭデータに変換して前記光ディスクに記
録する際に、データフィールド内のデータブロックとデ
ータブロックとの間に、リシンクパターンを有し、デー
タフィールド内でクロックスリップが発生した場合に同
期を取るためのリシンクバイトが挿入されており、前記
デコード装置は、前記第１の格納手段から順次読み出さ
れるデータと該リシンクパターンとを比較して第１の検
出信号を発生する第１の比較手段と、前記第２の格納手
段から順次読み出されるデータと該リシンクパターンと
を比較して第２の検出信号を発生する第２の比較手段と
を更に有する。
【００２２】請求項１９記載の発明では、請求項１８の
発明において、前記第１及び第２の比較手段は、前記第
１のクロックをカウントして生成した検出ウィンドウを
用いて前記リシンクパターンを検出する。請求項２０記
載の発明では、請求項１８又は１９の発明において、前
記デコード装置は、前記第１及び第２の検出信号のタイ
ミングのズレを検出すると前記第２の格納手段の読み出
しカウントのカウント値をリロードする手段を更に有す
る。
発明において、前記第１及び第２の比較手段は、前記第
１のクロックをカウントして生成した検出ウィンドウを
用いて前記リシンクパターンを検出する。請求項２０記
載の発明では、請求項１８又は１９の発明において、前
記デコード装置は、前記第１及び第２の検出信号のタイ
ミングのズレを検出すると前記第２の格納手段の読み出
しカウントのカウント値をリロードする手段を更に有す
る。
【００２３】請求項２１記載の発明では、請求項１２〜
２０のいずれかの発明において、前記デコード装置は、
前記第１及び第２の遅延手段の出力の論理和を変調デー
タとして前記デコーダへ供給する手段を更に有する。請
求項２２記載の発明では、請求項１２〜２１のいずれか
の発明において、前記所定変調コードは、ＰＬＬ（１，
７）変調コードである。
２０のいずれかの発明において、前記デコード装置は、
前記第１及び第２の遅延手段の出力の論理和を変調デー
タとして前記デコーダへ供給する手段を更に有する。請
求項２２記載の発明では、請求項１２〜２１のいずれか
の発明において、前記所定変調コードは、ＰＬＬ（１，
７）変調コードである。
【００２４】
【作用】請求項１記載の発明によれば、データ再生時の
スライスレベルマージンを大きくすることができるデュ
アルＰＬＬ弁別回路の出力に対し、正確に２つのデータ
を合成することができると共に、リシンクによるクロッ
クスリップの修正も２つのＰＬＬで独立に可能とし、デ
ータ再生の安定性及び信頼性を向上することができる。
スライスレベルマージンを大きくすることができるデュ
アルＰＬＬ弁別回路の出力に対し、正確に２つのデータ
を合成することができると共に、リシンクによるクロッ
クスリップの修正も２つのＰＬＬで独立に可能とし、デ
ータ再生の安定性及び信頼性を向上することができる。
【００２５】請求項２〜５記載の発明によれば、比較的
簡単な回路で再生データを正確にデコードすることがで
きる。請求項６〜９記載の発明によれば、第１及び第２
の格納手段の動作位相を補正することができる。
簡単な回路で再生データを正確にデコードすることがで
きる。請求項６〜９記載の発明によれば、第１及び第２
の格納手段の動作位相を補正することができる。
【００２６】請求項１０及び１１記載の発明によれば、
上記規格に適合する回路を実現できる。請求項１２記載
の発明によれば、データ再生時のスライスレベルマージ
ンを大きくすることができるデュアルＰＬＬ弁別回路の
出力に対し、正確に２つのデータを合成することができ
ると共に、リシンクによるクロックスリップの修正も２
つのＰＬＬで独立に可能とし、データ再生の安定性及び
信頼性を向上することができる。
上記規格に適合する回路を実現できる。請求項１２記載
の発明によれば、データ再生時のスライスレベルマージ
ンを大きくすることができるデュアルＰＬＬ弁別回路の
出力に対し、正確に２つのデータを合成することができ
ると共に、リシンクによるクロックスリップの修正も２
つのＰＬＬで独立に可能とし、データ再生の安定性及び
信頼性を向上することができる。
【００２７】請求項１３〜１６記載の発明によれば、比
較的簡単な回路で再生データを正確にデコードすること
ができる。請求項１７〜２０記載の発明によれば、第１
及び第２の格納手段の動作位相を補正することができ
る。
較的簡単な回路で再生データを正確にデコードすること
ができる。請求項１７〜２０記載の発明によれば、第１
及び第２の格納手段の動作位相を補正することができ
る。
【００２８】請求項２１及び２２記載の発明によれば、
上記規格に適合する回路を実現できる。従って、本発明
によれば、データ再生時のスライスレベルマージンを大
きくすることができるデュアルＰＬＬ弁別回路の出力に
対し、正確に２つのデータを合成することができると共
に、リシンクによるクロックスリップの修正も２つのＰ
ＬＬで独立に可能とし、データ再生の安定性及び信頼性
を向上することができる。
上記規格に適合する回路を実現できる。従って、本発明
によれば、データ再生時のスライスレベルマージンを大
きくすることができるデュアルＰＬＬ弁別回路の出力に
対し、正確に２つのデータを合成することができると共
に、リシンクによるクロックスリップの修正も２つのＰ
ＬＬで独立に可能とし、データ再生の安定性及び信頼性
を向上することができる。
【００２９】
【実施例】上記規格によれば、データフィールドＤＦは
ユーザが自由にデータを書き込めるユーザデータバイト
と、誤り検出に使用されるＣＲＣ（Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）コードが書かれるＣＲ
Ｃバイトと、誤り訂正に使用されるＥＣＣ（Ｅｒｒｏｒ
Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）コードが書かれるＥ
ＣＣバイトと、リシンクバイトとからなる。リシンクバ
イトは、データフィールドＤＦ内で大きな欠陥等による
クロックスリップが発生した場合に同期を取り直してユ
ーザデータ内で誤りが広がることを防止するために設け
られている。リシンクバイトは、２バイト分のチャネル
ビットからなる次のいずれかのリシンクパターンを有
し、Ｘ及びＹは直前又は直後のデータパターンに基づい
て「０」又は「１」に設定される。これらのリシンクバ
イトのパターンは、ＲＬＬ（１，７）変調コードでは発
生しない２種類のパターンＲＳＡ，ＲＳＢとなってい
る。
ユーザが自由にデータを書き込めるユーザデータバイト
と、誤り検出に使用されるＣＲＣ（Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）コードが書かれるＣＲ
Ｃバイトと、誤り訂正に使用されるＥＣＣ（Ｅｒｒｏｒ
Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）コードが書かれるＥ
ＣＣバイトと、リシンクバイトとからなる。リシンクバ
イトは、データフィールドＤＦ内で大きな欠陥等による
クロックスリップが発生した場合に同期を取り直してユ
ーザデータ内で誤りが広がることを防止するために設け
られている。リシンクバイトは、２バイト分のチャネル
ビットからなる次のいずれかのリシンクパターンを有
し、Ｘ及びＹは直前又は直後のデータパターンに基づい
て「０」又は「１」に設定される。これらのリシンクバ
イトのパターンは、ＲＬＬ（１，７）変調コードでは発
生しない２種類のパターンＲＳＡ，ＲＳＢとなってい
る。
【００３０】 ＲＳＡ： ０Ｘ０ １００ ０００ ００１ ０００ ０００ １００ ００Ｙ ＲＳＢ： ０Ｘ０ １００ ０００ ００１ ０００ ０００ １０１ ００Ｙ 光ディスク上のフォーマットされた領域に全てのデータ
を記録するのに使用されるＲＬＬ（１，７）変調コード
は、図１に示すように定義される。図１は入力ビットが
チャネルビットに変換される様子を示し、同図中、「ｎ
ｏｔ ００」は「０１」、「１０」又は「１１」である
ことを示し、「Ｘ」は値が「０」又は「１」であること
を示す。ＲＬＬ（１，７）変調コーディング（符号化）
は、変換するべきフィールドの最初のバイトの最初のビ
ットから開始され、リシンク領域の後は、コーディング
がリシンクバイトの最後の２つの入力ビットから再開さ
れる。
を記録するのに使用されるＲＬＬ（１，７）変調コード
は、図１に示すように定義される。図１は入力ビットが
チャネルビットに変換される様子を示し、同図中、「ｎ
ｏｔ ００」は「０１」、「１０」又は「１１」である
ことを示し、「Ｘ」は値が「０」又は「１」であること
を示す。ＲＬＬ（１，７）変調コーディング（符号化）
は、変換するべきフィールドの最初のバイトの最初のビ
ットから開始され、リシンク領域の後は、コーディング
がリシンクバイトの最後の２つの入力ビットから再開さ
れる。
【００３１】データフィールドＤＦ内での記録は、図２
及び図３に示す順序で行われる。図２は、セクタが５１
２バイトからなりＥＣＣが５インターリーブを用いる場
合を示し、図３は、セクタが２０４８バイトからなりＥ
ＣＣが２０インターリーブを用いる場合を示す。図２及
び図３中、記録は左から右へ、且つ、上から下へ行われ
る。又、ＳＢはシンクバイト、Ｄはユーザバイト、ＲＳ
はリシンクバイト、ＣはＣＲＣ用のチェックバイト、Ｅ
はＥＣＣ用のチェックバイト、ＦｍはＦＦバイトを示
す。
及び図３に示す順序で行われる。図２は、セクタが５１
２バイトからなりＥＣＣが５インターリーブを用いる場
合を示し、図３は、セクタが２０４８バイトからなりＥ
ＣＣが２０インターリーブを用いる場合を示す。図２及
び図３中、記録は左から右へ、且つ、上から下へ行われ
る。又、ＳＢはシンクバイト、Ｄはユーザバイト、ＲＳ
はリシンクバイト、ＣはＣＲＣ用のチェックバイト、Ｅ
はＥＣＣ用のチェックバイト、ＦｍはＦＦバイトを示
す。
【００３２】従って、図２の場合には、最初の１０４行
が列０〜４にユーザバイト、４つのＦＦバイト及び４つ
のＣＲＣ用のチェックバイトを含み、次の１６行はＥＣ
Ｃ用のチェックバイトのみを含む。又、図３の場合に
は、最初の１０３行が列０〜１９にユーザバイト、８つ
のＦＦバイト及び４つのＣＲＣ用のチェックバイトを含
み、次の１６行はＥＣＣ用のチェックバイトのみを含
む。
が列０〜４にユーザバイト、４つのＦＦバイト及び４つ
のＣＲＣ用のチェックバイトを含み、次の１６行はＥＣ
Ｃ用のチェックバイトのみを含む。又、図３の場合に
は、最初の１０３行が列０〜１９にユーザバイト、８つ
のＦＦバイト及び４つのＣＲＣ用のチェックバイトを含
み、次の１６行はＥＣＣ用のチェックバイトのみを含
む。
【００３３】ところで、上記規格によれば、セクタ内の
データフイールドにおけるデータパターンの直流レベル
の揺らぎを極力少なくするために、リシンクバイトのパ
ターン中、「１」の総数は奇数から偶数又は偶数から奇
数に切替可能である。つまり、上記２種類のリシンクバ
イトのパターンＲＳＡ，ＲＳＢのうち、直流レベルの揺
らぎを最小値に抑えることのできるパターンが選択され
る。
データフイールドにおけるデータパターンの直流レベル
の揺らぎを極力少なくするために、リシンクバイトのパ
ターン中、「１」の総数は奇数から偶数又は偶数から奇
数に切替可能である。つまり、上記２種類のリシンクバ
イトのパターンＲＳＡ，ＲＳＢのうち、直流レベルの揺
らぎを最小値に抑えることのできるパターンが選択され
る。
【００３４】どちらのパターンのリシンクバイトを使用
するかは、次のように決定される。先ず、ＰＰＭ（Ｐｕ
ｌｓｅ Ｐｏｓｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）デー
タで表されるチャネルビットを、処理を簡単にするため
にＰＷＭデータに変換する。例えば、ＰＰＭデータ
が「．．．００１０１０００１００１０．．．」であれ
ば、「．．．００１１００００１１１００．．．」なる
ＰＷＭデータに変換される。次に、ＰＷＭデータの論理
値「０」を「−１」とみなし、論理値「１」を「＋１」
とみなして、ＰＷＭデータの論理値「１」の個数と論理
値「０」の個数との総計の差であるＤＳＶ（Ｄｉｇｉｔ
ａｌ Ｓｕｍ Ｖａｌｕｅ）を計算する。図４は、上記例
におけるＰＰＭデータ及びＰＷＭデータと光ディスク上
に記録されるマークとの関係を示す図であり、この場合
のＤＳＶｍはＤＳＶｍ＝（＋５−４＋８−５．．．）か
ら計算される。光ディスクへの記録時に、このＤＳＶｍ
が最小であればデータパターンの直流レベルの揺らぎが
最小値に抑えられる。
するかは、次のように決定される。先ず、ＰＰＭ（Ｐｕ
ｌｓｅ Ｐｏｓｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）デー
タで表されるチャネルビットを、処理を簡単にするため
にＰＷＭデータに変換する。例えば、ＰＰＭデータ
が「．．．００１０１０００１００１０．．．」であれ
ば、「．．．００１１００００１１１００．．．」なる
ＰＷＭデータに変換される。次に、ＰＷＭデータの論理
値「０」を「−１」とみなし、論理値「１」を「＋１」
とみなして、ＰＷＭデータの論理値「１」の個数と論理
値「０」の個数との総計の差であるＤＳＶ（Ｄｉｇｉｔ
ａｌ Ｓｕｍ Ｖａｌｕｅ）を計算する。図４は、上記例
におけるＰＰＭデータ及びＰＷＭデータと光ディスク上
に記録されるマークとの関係を示す図であり、この場合
のＤＳＶｍはＤＳＶｍ＝（＋５−４＋８−５．．．）か
ら計算される。光ディスクへの記録時に、このＤＳＶｍ
が最小であればデータパターンの直流レベルの揺らぎが
最小値に抑えられる。
【００３５】リシンク領域は、２つの部分（ＲＳ‖ＩＮ
Ｖ）に分割され、これらの分割部分はＰＰＭデータで次
の式により定義される。 ＲＳ＝０Ｘ０１０００００００１００００００１０ ＩＮＶ＝００Ｙ（ＩＮＶ１）又は１００Ｙ（ＩＮＶ２） 又、ユーザデータは、ｍ＝１〜Ｎ、１０２４バイトのセ
クタの場合のＮをＮ＝３９、５１２バイトのセクタの場
合のＮをＮ＝３０とすると、次の式で定義される。
Ｖ）に分割され、これらの分割部分はＰＰＭデータで次
の式により定義される。 ＲＳ＝０Ｘ０１０００００００１００００００１０ ＩＮＶ＝００Ｙ（ＩＮＶ１）又は１００Ｙ（ＩＮＶ２） 又、ユーザデータは、ｍ＝１〜Ｎ、１０２４バイトのセ
クタの場合のＮをＮ＝３９、５１２バイトのセクタの場
合のＮをＮ＝３０とすると、次の式で定義される。
【００３６】ＶＦＯ３‖ＳＹＮＣ‖Ｂ０‖ＲＳ１‖ＩＮ
Ｖ１（又はＩＮＶ２）‖Ｂ１‖ＲＳ２‖．．．‖ＩＮＶ
１（又はＩＮＶ２）‖Ｂｍ‖ＲＳｍ＋１‖．．．‖ＩＮ
Ｖ１（又はＩＮＶ２）‖ＢＮ 関数ＤＳＶ（ｚ）は、ＰＰＭデータ列である引き数
（ｚ）が、引き数（ｚ）のデータの直前のＰＷＭデータ
の最後のＰＷＭ状態に基づいたＰＷＭデータの和となる
ように定義される。
Ｖ１（又はＩＮＶ２）‖Ｂ１‖ＲＳ２‖．．．‖ＩＮＶ
１（又はＩＮＶ２）‖Ｂｍ‖ＲＳｍ＋１‖．．．‖ＩＮ
Ｖ１（又はＩＮＶ２）‖ＢＮ 関数ＤＳＶ（ｚ）は、ＰＰＭデータ列である引き数
（ｚ）が、引き数（ｚ）のデータの直前のＰＷＭデータ
の最後のＰＷＭ状態に基づいたＰＷＭデータの和となる
ように定義される。
【００３７】又、ＩＮＶ１又はＩＮＶ２は、以下のアル
ゴリズムを用いてｍステップで選択される。 Ｐ０＝ＤＳＶ（ＶＦＯ３‖ＳＹＮＣ‖Ｂ０‖ＲＳ１） Ｐｍ＝Ｐｍ−１＋ＤＳＶ（ＩＮＶ１‖Ｂｍ‖ＲＳｍ＋
１） 又はＰｍ＝Ｐｍ−１＋ＤＳＶ（ＩＮＶ２‖Ｂｍ‖ＲＳｍ
＋１） ｜Ｐｍ｜が最小となるようにＩＮＶ１又はＩＮＶ２を選
択 ＰＮ＝ＰＮ−１＋ＤＳＶ（ＩＮＶ１‖ＢＮ） 又はＰＮ＝ＰＮ−１＋ＤＳＶ（ＩＮＶ２‖ＢＮ） ｜ＰＮ｜が最小となるようにＩＮＶ１又はＩＮＶ２を選
択 上記のアルゴリズムに従った処理は、１０２４バイトの
セクタの場合のＮをＮ＝３９、５１２バイトのセクタの
場合のＮをＮ＝３０とすると、ｍ＝１〜Ｎについて繰り
返される。｜Ｐｍ｜がどちらのリシンクパターンＲＳ
Ａ，ＲＳＢでも同じ値となれば、上記リシンクパターン
ＲＳＡ，ＲＳＢのうち最初の方のパターンＲＳＡが選択
される。
ゴリズムを用いてｍステップで選択される。 Ｐ０＝ＤＳＶ（ＶＦＯ３‖ＳＹＮＣ‖Ｂ０‖ＲＳ１） Ｐｍ＝Ｐｍ−１＋ＤＳＶ（ＩＮＶ１‖Ｂｍ‖ＲＳｍ＋
１） 又はＰｍ＝Ｐｍ−１＋ＤＳＶ（ＩＮＶ２‖Ｂｍ‖ＲＳｍ
＋１） ｜Ｐｍ｜が最小となるようにＩＮＶ１又はＩＮＶ２を選
択 ＰＮ＝ＰＮ−１＋ＤＳＶ（ＩＮＶ１‖ＢＮ） 又はＰＮ＝ＰＮ−１＋ＤＳＶ（ＩＮＶ２‖ＢＮ） ｜ＰＮ｜が最小となるようにＩＮＶ１又はＩＮＶ２を選
択 上記のアルゴリズムに従った処理は、１０２４バイトの
セクタの場合のＮをＮ＝３９、５１２バイトのセクタの
場合のＮをＮ＝３０とすると、ｍ＝１〜Ｎについて繰り
返される。｜Ｐｍ｜がどちらのリシンクパターンＲＳ
Ａ，ＲＳＢでも同じ値となれば、上記リシンクパターン
ＲＳＡ，ＲＳＢのうち最初の方のパターンＲＳＡが選択
される。
【００３８】上記の如く、ＲＬＬ（１，７）変調コード
をＰＷＭデータに変換する際に、データブロックとデー
タブロックとの間のリシンクバイトのリシンクパターン
に含まれる「１」の個数によって、後続のデータブロッ
クにおけるＰＷＭデータの「１」の部分と「０」の部分
とが反転する。従って、上記規格では、この性質を利用
してセクタ内のデータフイールドにおけるデータパター
ンの直流レベルの揺らぎを極力少なくすることができ
る。
をＰＷＭデータに変換する際に、データブロックとデー
タブロックとの間のリシンクバイトのリシンクパターン
に含まれる「１」の個数によって、後続のデータブロッ
クにおけるＰＷＭデータの「１」の部分と「０」の部分
とが反転する。従って、上記規格では、この性質を利用
してセクタ内のデータフイールドにおけるデータパター
ンの直流レベルの揺らぎを極力少なくすることができ
る。
【００３９】つまり、例えばＮＲＺデータで「５９６」
の繰り返しパターン、即ち、ＲＬＬ（１，７）変調コー
ドで１Ｔ／６Ｔパターンの繰り返しである「．．．０１
０１００００００１０１００００００１０１０００００
０１０１００００００．．．」のようなパターンの場
合、リシンクバイト部分でＰＷＭデータを反転させるこ
とでデータパターンの直流レベルの揺らぎを効果的に抑
制することができる。
の繰り返しパターン、即ち、ＲＬＬ（１，７）変調コー
ドで１Ｔ／６Ｔパターンの繰り返しである「．．．０１
０１００００００１０１００００００１０１０００００
０１０１００００００．．．」のようなパターンの場
合、リシンクバイト部分でＰＷＭデータを反転させるこ
とでデータパターンの直流レベルの揺らぎを効果的に抑
制することができる。
【００４０】図５は、本発明になる記憶装置の一実施例
の概略構成を示すブロック図である。本実施例では、本
発明が光ディスク装置に適用されている。同図中、光デ
ィスク装置は、ＳＣＳｉプロトコルコントローラ（ＳＰ
Ｃ）１、データバッファ２、フォーマッタ（ＦＭＴ）
３、ＭＰＵ４、ＥＣＣプロセッサ（ＥＣＣＰ）５、エン
コーダ／デコーダ６、レーザダイオード（ＬＤ）制御部
７、ＬＤ８ａ及びフォトダイオード（ＰＤ）８ｂを有す
る光学ヘッド８、光ディスク１０を回転させるスピンド
ルモータ９、リードアンプ１２、ＶＦＯ（ＰＬＬ）回路
１３，１４及び制御回路１５からなる。
の概略構成を示すブロック図である。本実施例では、本
発明が光ディスク装置に適用されている。同図中、光デ
ィスク装置は、ＳＣＳｉプロトコルコントローラ（ＳＰ
Ｃ）１、データバッファ２、フォーマッタ（ＦＭＴ）
３、ＭＰＵ４、ＥＣＣプロセッサ（ＥＣＣＰ）５、エン
コーダ／デコーダ６、レーザダイオード（ＬＤ）制御部
７、ＬＤ８ａ及びフォトダイオード（ＰＤ）８ｂを有す
る光学ヘッド８、光ディスク１０を回転させるスピンド
ルモータ９、リードアンプ１２、ＶＦＯ（ＰＬＬ）回路
１３，１４及び制御回路１５からなる。
【００４１】ＳＰＣ１はＳＣＳｉインタフェースを介し
てパーソナルコンピュータやワークステーション等のホ
スト装置（図示せず）に接続されており、ＳＣＳｉプロ
トコルを制御する。ＳＰＣ１は、ホスト装置からのデー
タをデータバッファ２へ転送したり、データバッファ２
からのデータをホスト装置へ転送したりする。ＭＰＵ４
は、ＳＰＣ１からのコマンドを解析してデータの転送を
指示すると共に、光学ヘッド８が光ディスク１０上の所
望の記録位置を走査するように、制御回路１５を介して
光ディスク装置のヘッド駆動部（図示せず）やスピンド
ルモータ駆動部（図示せず）等の各種駆動部を制御す
る。又、ＭＰＵ４は、データバッファ２内の光ディスク
１０上に記録するべきデータを送出するようにＦＭＴ３
を制御する。ＥＣＣＰ５は、光ディスク１０上に記録す
るべきデータにＥＣＣコードを付加する。
てパーソナルコンピュータやワークステーション等のホ
スト装置（図示せず）に接続されており、ＳＣＳｉプロ
トコルを制御する。ＳＰＣ１は、ホスト装置からのデー
タをデータバッファ２へ転送したり、データバッファ２
からのデータをホスト装置へ転送したりする。ＭＰＵ４
は、ＳＰＣ１からのコマンドを解析してデータの転送を
指示すると共に、光学ヘッド８が光ディスク１０上の所
望の記録位置を走査するように、制御回路１５を介して
光ディスク装置のヘッド駆動部（図示せず）やスピンド
ルモータ駆動部（図示せず）等の各種駆動部を制御す
る。又、ＭＰＵ４は、データバッファ２内の光ディスク
１０上に記録するべきデータを送出するようにＦＭＴ３
を制御する。ＥＣＣＰ５は、光ディスク１０上に記録す
るべきデータにＥＣＣコードを付加する。
【００４２】エンコーダ／デコーダ６は、ＥＣＣＰ５を
介して得られるデータをエンコード（符号化）し、ＬＤ
制御部７を介して光学ヘッド８のＬＤ８ａへ供給される
ＬＤ電流を制御する。エンコードには２つの段階があ
り、先ずデータがＲＬＬ（１，７）変調コードにエンコ
ードされ、次にＲＬＬ（１，７）変調コードがＰＷＭデ
ータにエンコード（変換）される。ＬＤ８ａから出射さ
れるレーザビームは、光ディスク１０上に照射されてデ
ータを表すマークとして記録される。
介して得られるデータをエンコード（符号化）し、ＬＤ
制御部７を介して光学ヘッド８のＬＤ８ａへ供給される
ＬＤ電流を制御する。エンコードには２つの段階があ
り、先ずデータがＲＬＬ（１，７）変調コードにエンコ
ードされ、次にＲＬＬ（１，７）変調コードがＰＷＭデ
ータにエンコード（変換）される。ＬＤ８ａから出射さ
れるレーザビームは、光ディスク１０上に照射されてデ
ータを表すマークとして記録される。
【００４３】他方、光学ヘッド８のＰＤ８ｂが光ディス
ク１０から受光したレーザビームは、電流に変換され、
リードアンプ１２により増幅されて二値信号に変換され
てからＶＦＯ回路１３，１４へ供給される。大略同じ周
波数で発信する互いに独立したＶＦＯ回路１３，１４か
らの再生データ及びクロックは、エンコーダ／デコーダ
６によりデコード（復号化）される。尚、ＶＦＯ回路１
３，１４から出力されるデータは、ＰＷＭデータのうち
正極性のデータ部分及び負極性のデータ部分であり、夫
々のデータ部分に対応するクロックもＶＦＯ回路１３，
１４から出力される。従って、ＶＦＯ回路１３，１４か
ら出力される正極性のデータ部分及び負極性のデータ部
分は、非同期である。
ク１０から受光したレーザビームは、電流に変換され、
リードアンプ１２により増幅されて二値信号に変換され
てからＶＦＯ回路１３，１４へ供給される。大略同じ周
波数で発信する互いに独立したＶＦＯ回路１３，１４か
らの再生データ及びクロックは、エンコーダ／デコーダ
６によりデコード（復号化）される。尚、ＶＦＯ回路１
３，１４から出力されるデータは、ＰＷＭデータのうち
正極性のデータ部分及び負極性のデータ部分であり、夫
々のデータ部分に対応するクロックもＶＦＯ回路１３，
１４から出力される。従って、ＶＦＯ回路１３，１４か
ら出力される正極性のデータ部分及び負極性のデータ部
分は、非同期である。
【００４４】本発明になる記憶装置は、図５中、エンコ
ーダ／デコーダ６に特徴があるものであり、その他の部
分には例えば公知の回路等を用いることが可能である。
例えば、ＳＰＣ１、ＦＭＴ３及びＥＣＣＰ５からなる部
分は、ＭＢ８６５０６なる半導体チップで実現可能であ
り、ＭＰＵ４は６８３０２なる半導体チップで実現可能
である。
ーダ／デコーダ６に特徴があるものであり、その他の部
分には例えば公知の回路等を用いることが可能である。
例えば、ＳＰＣ１、ＦＭＴ３及びＥＣＣＰ５からなる部
分は、ＭＢ８６５０６なる半導体チップで実現可能であ
り、ＭＰＵ４は６８３０２なる半導体チップで実現可能
である。
【００４５】図６は、エンコーダ／デコーダ６の一実施
例を示すブロック図である。同図中、半導体チップ２０
は上記半導体チップＭＢ８６５０６に対応し、半導体チ
ップ２１は図５に示すエンコーダ／デコーダ６のデコー
ダ部分に対応する。半導体チップ２１は、本発明になる
デコード装置の一実施例に対応する。
例を示すブロック図である。同図中、半導体チップ２０
は上記半導体チップＭＢ８６５０６に対応し、半導体チ
ップ２１は図５に示すエンコーダ／デコーダ６のデコー
ダ部分に対応する。半導体チップ２１は、本発明になる
デコード装置の一実施例に対応する。
【００４６】尚、説明の便宜上、図６及び後述する図７
では、リードアンプ部１２Ａは、図５に示すリードアン
プ１２及びＶＦＯ回路１３，１４の部分を含むものとす
る。図６において、半導体チップ２１は、Ｐ，Ｎレジス
タ３１、位相同期用（又は、データ修正用）ＦＩＦＯ
（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）部３２、Ｖ
ＦＯ，リシンクパターン（ＲＳ）検出部３３、Ｐ，Ｎ書
き込み制御カウンタ部３４、Ｐ，Ｎ読み出し制御カウン
タ部３５、ＩＤ部リード信号生成回路３６、ウィンドウ
生成回路３７、アドレスマーク（ＡＭ）検出回路３８、
シフトレジスタ部３９、ＲＬＬ（１，７）デコーダ用Ｆ
ＩＦＯ部４０、シフトレジスタ部４１、シンクフィール
ド（ＳＹＮＣ）検出回路４２、ＲＬＬ（１，７）デコー
ダ４３、ＲＳカウンタ４４、ＲＳ検出回路４５、シリア
ル−パラレル（Ｓ／Ｐ）変換回路４６、クロック分周器
４７及び制御信号生成回路４８からなる。
では、リードアンプ部１２Ａは、図５に示すリードアン
プ１２及びＶＦＯ回路１３，１４の部分を含むものとす
る。図６において、半導体チップ２１は、Ｐ，Ｎレジス
タ３１、位相同期用（又は、データ修正用）ＦＩＦＯ
（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）部３２、Ｖ
ＦＯ，リシンクパターン（ＲＳ）検出部３３、Ｐ，Ｎ書
き込み制御カウンタ部３４、Ｐ，Ｎ読み出し制御カウン
タ部３５、ＩＤ部リード信号生成回路３６、ウィンドウ
生成回路３７、アドレスマーク（ＡＭ）検出回路３８、
シフトレジスタ部３９、ＲＬＬ（１，７）デコーダ用Ｆ
ＩＦＯ部４０、シフトレジスタ部４１、シンクフィール
ド（ＳＹＮＣ）検出回路４２、ＲＬＬ（１，７）デコー
ダ４３、ＲＳカウンタ４４、ＲＳ検出回路４５、シリア
ル−パラレル（Ｓ／Ｐ）変換回路４６、クロック分周器
４７及び制御信号生成回路４８からなる。
【００４７】リードアンプ部１２Ａからは、ＰＷＭデー
タのうち正極性のデータ部分（以下、ＰＤＡＴＡと言
う）と、ＰＷＭデータのうち負極性のデータ部分（以
下、ＮＤＡＴＡと言う）と、ＰＤＡＴＡに対するクロッ
クＰＣＣと、ＮＤＡＴＡに対するクロックＮＣＣと、振
幅検出信号ＲＦＥＮＶが図５に示す光学ヘッド８からの
再生信号に基づいて出力される。データ部分ＰＤＡＴＡ
及びクロックＰＣＣ，ＮＣＣはＦＩＦＯ部３２へ供給さ
れ、クロックＰＣＣ，ＮＣＣはＰ，Ｎデータ書き込み制
御カウンタ部３４及びＰ，Ｎデータ読み出しカウンタ部
３５へ供給される。又、データ部分ＰＤＡＴＡ，ＮＤＡ
ＴＡ及びクロックＰＣＣ，ＮＣＣは、シフトレジスタ３
９へも供給される。振幅検出信号ＲＥＦＮＶは、ＩＤリ
ード信号生成回路へ供給される。
タのうち正極性のデータ部分（以下、ＰＤＡＴＡと言
う）と、ＰＷＭデータのうち負極性のデータ部分（以
下、ＮＤＡＴＡと言う）と、ＰＤＡＴＡに対するクロッ
クＰＣＣと、ＮＤＡＴＡに対するクロックＮＣＣと、振
幅検出信号ＲＦＥＮＶが図５に示す光学ヘッド８からの
再生信号に基づいて出力される。データ部分ＰＤＡＴＡ
及びクロックＰＣＣ，ＮＣＣはＦＩＦＯ部３２へ供給さ
れ、クロックＰＣＣ，ＮＣＣはＰ，Ｎデータ書き込み制
御カウンタ部３４及びＰ，Ｎデータ読み出しカウンタ部
３５へ供給される。又、データ部分ＰＤＡＴＡ，ＮＤＡ
ＴＡ及びクロックＰＣＣ，ＮＣＣは、シフトレジスタ３
９へも供給される。振幅検出信号ＲＥＦＮＶは、ＩＤリ
ード信号生成回路へ供給される。
【００４８】又、リードアンプ部１２Ａからは、ＩＤ部
のリード信号ＩＤＲＤＧＴ、ＭＯ（Ｍａｇｎｅｔｏ−Ｏ
ｐｔｉｃ）部のリード信号ＤＴＲＤＧＴ、ＩＤパルスＩ
ＤＰＬ及びＭＯパルスＭＯＰＬも出力され、制御信号生
成回路４８へ供給される。制御信号生成回路４８は、こ
れらの信号に基づいて、各種制御信号を生成する。制御
信号生成回路４８は、リードアンプ部１２Ａに対して
は、ミュートイネーブル信号ＭＵＴＥＥＮ、ＰＬＬゲイ
ン制御信号ＰＬＬＧＡＩＮ等を出力する。制御信号生成
回路４８は、ＦＩＦＯイネーブル信号も生成してＦＩＦ
Ｏ部３２へ供給する。
のリード信号ＩＤＲＤＧＴ、ＭＯ（Ｍａｇｎｅｔｏ−Ｏ
ｐｔｉｃ）部のリード信号ＤＴＲＤＧＴ、ＩＤパルスＩ
ＤＰＬ及びＭＯパルスＭＯＰＬも出力され、制御信号生
成回路４８へ供給される。制御信号生成回路４８は、こ
れらの信号に基づいて、各種制御信号を生成する。制御
信号生成回路４８は、リードアンプ部１２Ａに対して
は、ミュートイネーブル信号ＭＵＴＥＥＮ、ＰＬＬゲイ
ン制御信号ＰＬＬＧＡＩＮ等を出力する。制御信号生成
回路４８は、ＦＩＦＯイネーブル信号も生成してＦＩＦ
Ｏ部３２へ供給する。
【００４９】ウィンドウ生成回路３７には、半導体チッ
プ２０からのＡＭ及びＳＹＮＣに対するウィンドウを示
す信号ＡＭＳＹＮＣＷＩが供給される。図７は、図６に
示す３１〜３５及び３９〜４１の部分をより詳細に示す
ブロック図である。図７中、ＰＤＡＴＡ用シフトレジス
タ３１−１及びＮＤＡＴＡ用シフトレジスタ３１−２
は、Ｐ，Ｎシフトレジスタ部３１に対応する。ＰＤＡＴ
Ａ修正用ＦＩＦＯ３２−１及びＮＤＡＴＡ修正用ＦＩＦ
Ｏ３２−２は、ＦＩＦＯ部３２に対応する。ＰＤＡＴＡ
のＶＦＯの検出器３３−１、ＮＤＡＴＡのＶＦＯ検出器
３３−２、ＰＤＡＴＡのＲＳ検出器３３−３、ＮＤＡＴ
ＡのＲＳ検出器３３−４、停止信号生成回路３３−５、
タイミング生成回路３３−６、計算回路３３−７、選択
回路３３−８及びロード値変更回路３３−９は、ＶＦ
Ｏ，ＲＳ検出部３３に対応する。ＰＤＡＴＡ書き込み制
御カウンタ３４−１及びＮＤＡＴＡ書き込み制御カウン
タ３４−２は、Ｐ，Ｎ書き込み制御カウンタ部３４に対
応する。ＰＤＡＴＡ読み出し制御カウンタ３５−１及び
ＮＤＡＴＡ読み出し制御カウンタ３５−２は、Ｐ，Ｎ読
み出し制御カウンタ部３５に対応する。更に、ＰＤＡＴ
Ａ合成部４０−１、ＮＤＡＴＡ合成部４０−２及び読み
出し信号合成部４０−３からなる部分は、シフトレジス
タ部３９、ＦＩＦＯ部４０及びシフトレジスタ部４１か
らなる部分に対応する。
プ２０からのＡＭ及びＳＹＮＣに対するウィンドウを示
す信号ＡＭＳＹＮＣＷＩが供給される。図７は、図６に
示す３１〜３５及び３９〜４１の部分をより詳細に示す
ブロック図である。図７中、ＰＤＡＴＡ用シフトレジス
タ３１−１及びＮＤＡＴＡ用シフトレジスタ３１−２
は、Ｐ，Ｎシフトレジスタ部３１に対応する。ＰＤＡＴ
Ａ修正用ＦＩＦＯ３２−１及びＮＤＡＴＡ修正用ＦＩＦ
Ｏ３２−２は、ＦＩＦＯ部３２に対応する。ＰＤＡＴＡ
のＶＦＯの検出器３３−１、ＮＤＡＴＡのＶＦＯ検出器
３３−２、ＰＤＡＴＡのＲＳ検出器３３−３、ＮＤＡＴ
ＡのＲＳ検出器３３−４、停止信号生成回路３３−５、
タイミング生成回路３３−６、計算回路３３−７、選択
回路３３−８及びロード値変更回路３３−９は、ＶＦ
Ｏ，ＲＳ検出部３３に対応する。ＰＤＡＴＡ書き込み制
御カウンタ３４−１及びＮＤＡＴＡ書き込み制御カウン
タ３４−２は、Ｐ，Ｎ書き込み制御カウンタ部３４に対
応する。ＰＤＡＴＡ読み出し制御カウンタ３５−１及び
ＮＤＡＴＡ読み出し制御カウンタ３５−２は、Ｐ，Ｎ読
み出し制御カウンタ部３５に対応する。更に、ＰＤＡＴ
Ａ合成部４０−１、ＮＤＡＴＡ合成部４０−２及び読み
出し信号合成部４０−３からなる部分は、シフトレジス
タ部３９、ＦＩＦＯ部４０及びシフトレジスタ部４１か
らなる部分に対応する。
【００５０】ＰＤＡＴＡ用シフトレジスタ３１−１は、
データ部分ＰＤＡＴＡからＶＦＯ及びＲＳを検出するた
めにデータ部分ＰＤＡＴＡを順次シフトしてＶＦＯ検出
器３３−１及びＲＳ検出器３３−３へ供給する。ＮＤＡ
ＴＡ用シフトレジスタ３１−２は、データ部分ＮＤＡＴ
ＡからＶＦＯ及びＲＳを検出するためにデータ部分ＮＤ
ＡＴＡを順次シフトしてＶＦＯ検出器３３−２及びＲＳ
検出器３３−４へ供給する。ＶＦＯの検出結果は、ＶＦ
Ｏ検出器３３−１，３３−２から停止信号生成回路３３
−５へ供給され、ＲＳの検出結果はＲＳ検出器３３−
３，３３−４からタイミング生成回路３３−６へ供給さ
れる。停止信号生成回路３３−５は、ＶＦＯの検出結果
に基づいてＶＦＯのウィンドウを生成すると共に、ＶＦ
Ｏの検出で読み出し制御を停止する停止信号を生成して
読み出し制御カウンタ３５−１，３５−２へ供給する。
タイミング生成回路３３−６は、ＲＳの検出でこれをラ
ッチするラッチ信号、ＮＤＡＴＡ読み出し制御カウンタ
３５−２の修正を行う際のロード値の発生タイミングを
示すタイミング信号及びリロードタイミングを示すタイ
ミング信号を生成する。ラッチ信号は計算回路３３−７
へ供給され、タイミング信号はロード値変更回路３３−
９へ供給される。
データ部分ＰＤＡＴＡからＶＦＯ及びＲＳを検出するた
めにデータ部分ＰＤＡＴＡを順次シフトしてＶＦＯ検出
器３３−１及びＲＳ検出器３３−３へ供給する。ＮＤＡ
ＴＡ用シフトレジスタ３１−２は、データ部分ＮＤＡＴ
ＡからＶＦＯ及びＲＳを検出するためにデータ部分ＮＤ
ＡＴＡを順次シフトしてＶＦＯ検出器３３−２及びＲＳ
検出器３３−４へ供給する。ＶＦＯの検出結果は、ＶＦ
Ｏ検出器３３−１，３３−２から停止信号生成回路３３
−５へ供給され、ＲＳの検出結果はＲＳ検出器３３−
３，３３−４からタイミング生成回路３３−６へ供給さ
れる。停止信号生成回路３３−５は、ＶＦＯの検出結果
に基づいてＶＦＯのウィンドウを生成すると共に、ＶＦ
Ｏの検出で読み出し制御を停止する停止信号を生成して
読み出し制御カウンタ３５−１，３５−２へ供給する。
タイミング生成回路３３−６は、ＲＳの検出でこれをラ
ッチするラッチ信号、ＮＤＡＴＡ読み出し制御カウンタ
３５−２の修正を行う際のロード値の発生タイミングを
示すタイミング信号及びリロードタイミングを示すタイ
ミング信号を生成する。ラッチ信号は計算回路３３−７
へ供給され、タイミング信号はロード値変更回路３３−
９へ供給される。
【００５１】計算回路３３−７は、データ部分ＰＤＡＴ
Ａ，ＮＤＡＴＡのＲＳ（以下、Ｐ−ＲＳ、Ｎ−ＲＳと言
う）夫々に対するラッチ信号を使用して、Ｐ−ＲＳに対
するＮ−ＲＳの発生タイミングが早かった場合のズレ量
及び遅かった場合のズレ量を計算する。選択回路３３−
７は、Ｐ−ＲＳに対してのＮ−ＲＳの発生タイミングが
早いか遅いかを判別し、早いと判別されると早い場合の
ズレ量を選択し、遅いと判別されると遅い場合のズレ量
を選択する。選択されたズレ量は、ロード値変更回路３
３−９へ供給される。ロード値変更回路３３−９は、Ｐ
−ＲＳに対するＮ−ＲＳの発生タイミングのズレを現在
のＮＤＡＴＡ読み出し制御カウンタ３５−２のカウント
値に加算して、ＮＤＡＴＡ読み出し制御カウンタ３５−
２のロード値をこの加算結果に変更する。
Ａ，ＮＤＡＴＡのＲＳ（以下、Ｐ−ＲＳ、Ｎ−ＲＳと言
う）夫々に対するラッチ信号を使用して、Ｐ−ＲＳに対
するＮ−ＲＳの発生タイミングが早かった場合のズレ量
及び遅かった場合のズレ量を計算する。選択回路３３−
７は、Ｐ−ＲＳに対してのＮ−ＲＳの発生タイミングが
早いか遅いかを判別し、早いと判別されると早い場合の
ズレ量を選択し、遅いと判別されると遅い場合のズレ量
を選択する。選択されたズレ量は、ロード値変更回路３
３−９へ供給される。ロード値変更回路３３−９は、Ｐ
−ＲＳに対するＮ−ＲＳの発生タイミングのズレを現在
のＮＤＡＴＡ読み出し制御カウンタ３５−２のカウント
値に加算して、ＮＤＡＴＡ読み出し制御カウンタ３５−
２のロード値をこの加算結果に変更する。
【００５２】ＰＤＡＴＡ書き込み制御カウンタ３４−１
は、リードアンプ部１２ＡからのクロックＰＣＣをカウ
ントしてカウント値をＰＤＡＴＡ修正用ＦＩＦＯ３２−
１及びＰＤＡＴＡ合成部４０−１へ供給する。リードア
ンプ部１２Ａからのデータ部分ＰＤＡＴＡは、ＰＤＡＴ
Ａ修正用ＦＩＦＯ３２−１及びＰＤＡＴＡ合成部４０−
１へ供給される。ＮＤＡＴＡ書き込み制御カウンタ３４
−２は、リードアンプ部１２ＡからのクロックＮＣＣを
カウントしてカウント値をＮＤＡＴＡ修正用ＦＩＦＯ３
２−２及びＮＤＡＴＡ合成部４０−２へ供給する。リー
ドアンプ部１２Ａからのデータ部分ＮＤＡＴＡは、ＮＤ
ＡＴＡ修正用ＦＩＦＯ３２−２及びＮＤＡＴＡ合成部４
０−２へ供給される。
は、リードアンプ部１２ＡからのクロックＰＣＣをカウ
ントしてカウント値をＰＤＡＴＡ修正用ＦＩＦＯ３２−
１及びＰＤＡＴＡ合成部４０−１へ供給する。リードア
ンプ部１２Ａからのデータ部分ＰＤＡＴＡは、ＰＤＡＴ
Ａ修正用ＦＩＦＯ３２−１及びＰＤＡＴＡ合成部４０−
１へ供給される。ＮＤＡＴＡ書き込み制御カウンタ３４
−２は、リードアンプ部１２ＡからのクロックＮＣＣを
カウントしてカウント値をＮＤＡＴＡ修正用ＦＩＦＯ３
２−２及びＮＤＡＴＡ合成部４０−２へ供給する。リー
ドアンプ部１２Ａからのデータ部分ＮＤＡＴＡは、ＮＤ
ＡＴＡ修正用ＦＩＦＯ３２−２及びＮＤＡＴＡ合成部４
０−２へ供給される。
【００５３】ＰＤＡＴＡ読み出し制御カウンタ３５−１
は、リードアンプ部１２ＡからのクロックＰＣＣをカウ
ントしてカウント値をＰＤＡＴＡ修正用ＦＩＦＯ３２−
１及びＰＤＡＴＡ合成部４０−１へ供給する。ＮＤＡＴ
Ａ読み出し制御カウンタ３５−２は、リードアンプ部１
２ＡからのクロックＮＣＣをカウントしてカウント値を
ＮＤＡＴＡ修正用ＦＩＦＯ３２−２及びロード値変更回
路３３−９へ供給する。
は、リードアンプ部１２ＡからのクロックＰＣＣをカウ
ントしてカウント値をＰＤＡＴＡ修正用ＦＩＦＯ３２−
１及びＰＤＡＴＡ合成部４０−１へ供給する。ＮＤＡＴ
Ａ読み出し制御カウンタ３５−２は、リードアンプ部１
２ＡからのクロックＮＣＣをカウントしてカウント値を
ＮＤＡＴＡ修正用ＦＩＦＯ３２−２及びロード値変更回
路３３−９へ供給する。
【００５４】ＰＤＡＴＡ合成部４０−１は、データ部分
ＰＤＡＴＡを遅延させるためのシフトレジスタとデータ
部分ＰＤＡＴＡの合成用ＦＩＦＯとを含む。ＮＤＡＴＡ
合成部４０−２は、データ部分ＮＤＡＴＡを遅延させる
ためのシフトレジスタとデータ部分ＮＤＡＴＡの合成用
ＦＩＦＯとを含む。読み出し信号合成部４０−３は、
Ｐ，ＮＤＡＴＡ合成部４０−１，４０−２のＰＤＡＴ
Ａ，ＮＤＡＴＡ合成用ＦＩＦＯから読み出された信号を
合成して、合成後のデータを図６に示すデコーダ４３へ
供給する。
ＰＤＡＴＡを遅延させるためのシフトレジスタとデータ
部分ＰＤＡＴＡの合成用ＦＩＦＯとを含む。ＮＤＡＴＡ
合成部４０−２は、データ部分ＮＤＡＴＡを遅延させる
ためのシフトレジスタとデータ部分ＮＤＡＴＡの合成用
ＦＩＦＯとを含む。読み出し信号合成部４０−３は、
Ｐ，ＮＤＡＴＡ合成部４０−１，４０−２のＰＤＡＴ
Ａ，ＮＤＡＴＡ合成用ＦＩＦＯから読み出された信号を
合成して、合成後のデータを図６に示すデコーダ４３へ
供給する。
【００５５】次に、図７の各部を図８〜図２５と共によ
り詳細に説明する。図８〜図１２は、データ部分ＰＤＡ
ＴＡに対する回路部分を示し、図１３〜図１７は、デー
タ部分ＮＤＡＴＡに対する回路部分を示す。図１８は、
停止信号生成回路３３−５を示し、図１９は、タイミン
グ生成回路３３−６を示す。図２０は、計算回路３３−
７を示し、図２１は、選択回路３３−８を示す。図２２
は、ロード値変更回路３３−９を示し、図２３は、ＰＤ
ＡＴＡ合成部４０−１を示す。図２４は、ＮＤＡＴＡ合
成部４０−２を示し、図２５は、読み出し信号合成部４
０−３を示す。
り詳細に説明する。図８〜図１２は、データ部分ＰＤＡ
ＴＡに対する回路部分を示し、図１３〜図１７は、デー
タ部分ＮＤＡＴＡに対する回路部分を示す。図１８は、
停止信号生成回路３３−５を示し、図１９は、タイミン
グ生成回路３３−６を示す。図２０は、計算回路３３−
７を示し、図２１は、選択回路３３−８を示す。図２２
は、ロード値変更回路３３−９を示し、図２３は、ＰＤ
ＡＴＡ合成部４０−１を示す。図２４は、ＮＤＡＴＡ合
成部４０−２を示し、図２５は、読み出し信号合成部４
０−３を示す。
【００５６】図８は、ＰＤＡＴＡ書き込み制御カウンタ
３４−１及びＰＤＡＴＡ修正用ＦＩＦＯ３２−１の一実
施例を示すブロック図である。同図中、ＰＤＡＴＡ書き
込み制御カウンタ３４−１は、図示の如く接続されたＤ
フリップフロップ３４１，３４２、オア（ＯＲ）回路３
４３、カウンタ３４４、インバータ回路３４５及びデコ
ーダ３４６からなる。他方、ＰＤＡＴＡ修正用ＦＩＦＯ
３２−１の一部は、図示の如く接続されたアンド（ＡＮ
Ｄ）回路３２１−１〜３２１−８及びＤフリップフロッ
プ３２２−１〜３２２−８からなる。
３４−１及びＰＤＡＴＡ修正用ＦＩＦＯ３２−１の一実
施例を示すブロック図である。同図中、ＰＤＡＴＡ書き
込み制御カウンタ３４−１は、図示の如く接続されたＤ
フリップフロップ３４１，３４２、オア（ＯＲ）回路３
４３、カウンタ３４４、インバータ回路３４５及びデコ
ーダ３４６からなる。他方、ＰＤＡＴＡ修正用ＦＩＦＯ
３２−１の一部は、図示の如く接続されたアンド（ＡＮ
Ｄ）回路３２１−１〜３２１−８及びＤフリップフロッ
プ３２２−１〜３２２−８からなる。
【００５７】フリップフロップ３４１のクロック入力端
子ＣＫにはクロックＮＣＣ、データ入力端子Ｄには固定
の電源電圧５Ｖ、クリア端子ＣＬにはハイレベルがリー
ド開始を示すリード開始信号が夫々供給される。フリッ
プフロップ３４２のクロック入力端子ＣＫにはクロック
ＰＣＣ、データ入力端子Ｄには固定の電源電圧５Ｖ、ク
リア端子ＣＬにはフリップフロップ３４１のＱ出力が夫
々供給される。フリップフロップ３４１のＱ出力は、後
述する図９及び図１９に示す回路にイネーブル信号Ｐ−
ＦＩＦＯ−ＥＮとして供給される。又、フリップフロッ
プ３４２のＱ出力は、後述する図１３及び図１４に示す
回路にイネーブル信号Ｎ−ＦＩＦＯ−ＥＮとして供給さ
れると共に、ＯＲ回路３４３及びカウンタ３４４のイネ
ーブル端子ＥＮへ供給される。
子ＣＫにはクロックＮＣＣ、データ入力端子Ｄには固定
の電源電圧５Ｖ、クリア端子ＣＬにはハイレベルがリー
ド開始を示すリード開始信号が夫々供給される。フリッ
プフロップ３４２のクロック入力端子ＣＫにはクロック
ＰＣＣ、データ入力端子Ｄには固定の電源電圧５Ｖ、ク
リア端子ＣＬにはフリップフロップ３４１のＱ出力が夫
々供給される。フリップフロップ３４１のＱ出力は、後
述する図９及び図１９に示す回路にイネーブル信号Ｐ−
ＦＩＦＯ−ＥＮとして供給される。又、フリップフロッ
プ３４２のＱ出力は、後述する図１３及び図１４に示す
回路にイネーブル信号Ｎ−ＦＩＦＯ−ＥＮとして供給さ
れると共に、ＯＲ回路３４３及びカウンタ３４４のイネ
ーブル端子ＥＮへ供給される。
【００５８】ＯＲ回路３４３は、カウンタ３４４のキャ
リィ出力ＣＯをインバータ３４５を介して供給されてお
り、出力をカウンタ３４４のロード端子ＬＤへ供給す
る。カウンタ３４４のクロック入力端子ＣＫにはクロッ
クＰＣＣが供給される。カウンタ３４４のキャリィ入力
端子Ｃ１を含むロード値入力端子は、電源電圧５Ｖに接
続されるか接地されている。カウンタ３４４の３ビット
出力は、デコーダ３４６により８ビットへ変換され、出
力ビット−ＷＲＩＴＥ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＷＲ
ＩＴＥ−ＯＫ−ＦＦ８−ＰＣＣは図２３に示す回路及び
対応するＡＮＤ回路３２１−１〜３２１−８へ供給され
る。ＡＮＤ回路３２１−１〜３２１−８は、対応する出
力ビット−ＷＲＩＴＥ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＷＲ
ＩＴＥ−ＯＫ−ＦＦ８−ＰＣＣとクロックＰＣＣとを加
算して、夫々の加算結果を対応するフリップフロップ３
２２−１〜３２２−８のクロック入力端子へ供給する。
フリップフロップ３２２−１〜３２２−８のデータ入力
端子Ｄにはデータ部分ＰＤＡＴＡが供給されており、フ
リップフロップ３２２−１〜３２２−８のＱＢ出力ビッ
ト−ＦＦ１−ＰＤＡＴＡ〜−ＦＦ８−ＰＤＡＴＡは図９
に示す回路へ供給される。
リィ出力ＣＯをインバータ３４５を介して供給されてお
り、出力をカウンタ３４４のロード端子ＬＤへ供給す
る。カウンタ３４４のクロック入力端子ＣＫにはクロッ
クＰＣＣが供給される。カウンタ３４４のキャリィ入力
端子Ｃ１を含むロード値入力端子は、電源電圧５Ｖに接
続されるか接地されている。カウンタ３４４の３ビット
出力は、デコーダ３４６により８ビットへ変換され、出
力ビット−ＷＲＩＴＥ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＷＲ
ＩＴＥ−ＯＫ−ＦＦ８−ＰＣＣは図２３に示す回路及び
対応するＡＮＤ回路３２１−１〜３２１−８へ供給され
る。ＡＮＤ回路３２１−１〜３２１−８は、対応する出
力ビット−ＷＲＩＴＥ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＷＲ
ＩＴＥ−ＯＫ−ＦＦ８−ＰＣＣとクロックＰＣＣとを加
算して、夫々の加算結果を対応するフリップフロップ３
２２−１〜３２２−８のクロック入力端子へ供給する。
フリップフロップ３２２−１〜３２２−８のデータ入力
端子Ｄにはデータ部分ＰＤＡＴＡが供給されており、フ
リップフロップ３２２−１〜３２２−８のＱＢ出力ビッ
ト−ＦＦ１−ＰＤＡＴＡ〜−ＦＦ８−ＰＤＡＴＡは図９
に示す回路へ供給される。
【００５９】図９は、ＰＤＡＴＡ読み出し制御カウンタ
３５−１及びＰＤＡＴＡ修正用ＦＩＦＯ３２−１の一実
施例を示すブロック図である。同図中、ＰＤＡＴＡ読み
出し制御カウンタ３５−１は、図示の如く接続されたＡ
ＮＤ回路３５１、ＯＲ回路３５２、カウンタ３５３、イ
ンバータ回路３５４及びデコーダ３５５からなる。他
方、ＰＤＡＴＡ修正用ＦＩＦＯ３２−１の一部は、図示
の如く接続されたＡＮＤ回路３２３−１〜３２３−８及
びＯＲ回路３２４からなる。
３５−１及びＰＤＡＴＡ修正用ＦＩＦＯ３２−１の一実
施例を示すブロック図である。同図中、ＰＤＡＴＡ読み
出し制御カウンタ３５−１は、図示の如く接続されたＡ
ＮＤ回路３５１、ＯＲ回路３５２、カウンタ３５３、イ
ンバータ回路３５４及びデコーダ３５５からなる。他
方、ＰＤＡＴＡ修正用ＦＩＦＯ３２−１の一部は、図示
の如く接続されたＡＮＤ回路３２３−１〜３２３−８及
びＯＲ回路３２４からなる。
【００６０】ＡＮＤ回路３５１には、図８に示す回路か
らのイネーブル信号Ｐ−ＦＩＦＯ−ＥＮ及び後述する図
１８に示す回路からの停止信号−ＰＤＡＴＡ−ＲＥＡＤ
−ＣＮＴ−ＳＴＯＰ−ＶＦＯが供給される。ＡＮＤ回路
３５１の出力は、カウンタ３５３のイネーブル端子へ供
給される。ＯＲ回路３５２は、イネーブル信号Ｐ−ＦＩ
ＦＯ−ＥＮ及びカウンタ３５３のキャリィ出力ＣＯをイ
ンバータ３５４を介して供給されており、出力をカウン
タ３５３のロード端子ＬＤへ供給する。カウンタ３５３
のクロック入力端子ＣＫにはクロックＰＣＣが供給され
る。カウンタ３５３のキャリィ入力端子Ｃ１を含むロー
ド値入力端子は、電源電圧５Ｖに接続されるか接地され
ている。カウンタ３５３の３ビット出力は、デコーダ３
５５により８ビットへ変換され、出力ビット−ＲＥＡＤ
−ＯＫ−ＦＦ１−ＰＣＣ〜−ＲＥＡＤ−ＯＫ−ＦＦ８−
ＰＣＣは対応するＡＮＤ回路３２３−１〜３２３−８へ
供給される。ＡＮＤ回路３２３−１〜３２３−８は、対
応する出力ビット−ＲＥＡＤ−ＯＫ−ＦＦ１−ＰＣＣ〜
−ＲＥＡＤ−ＯＫ−ＦＦ８−ＰＣＣと図８に示す回路内
の対応するフリップフロップ３２２−１〜３２２−８の
ＱＢ出力ビット−ＦＦ１−ＰＤＡＴＡ〜−ＦＦ８−ＰＤ
ＡＴＡとを加算して、夫々の加算結果をＯＲ回路３２４
へ供給する。ＯＲ回路３２４の出力ＲＥＡＤ−ＦＦ−Ｐ
ＤＡＴＡ−ＢＹ−ＰＣＣは、後述する図１０に示す回路
へ供給される。
らのイネーブル信号Ｐ−ＦＩＦＯ−ＥＮ及び後述する図
１８に示す回路からの停止信号−ＰＤＡＴＡ−ＲＥＡＤ
−ＣＮＴ−ＳＴＯＰ−ＶＦＯが供給される。ＡＮＤ回路
３５１の出力は、カウンタ３５３のイネーブル端子へ供
給される。ＯＲ回路３５２は、イネーブル信号Ｐ−ＦＩ
ＦＯ−ＥＮ及びカウンタ３５３のキャリィ出力ＣＯをイ
ンバータ３５４を介して供給されており、出力をカウン
タ３５３のロード端子ＬＤへ供給する。カウンタ３５３
のクロック入力端子ＣＫにはクロックＰＣＣが供給され
る。カウンタ３５３のキャリィ入力端子Ｃ１を含むロー
ド値入力端子は、電源電圧５Ｖに接続されるか接地され
ている。カウンタ３５３の３ビット出力は、デコーダ３
５５により８ビットへ変換され、出力ビット−ＲＥＡＤ
−ＯＫ−ＦＦ１−ＰＣＣ〜−ＲＥＡＤ−ＯＫ−ＦＦ８−
ＰＣＣは対応するＡＮＤ回路３２３−１〜３２３−８へ
供給される。ＡＮＤ回路３２３−１〜３２３−８は、対
応する出力ビット−ＲＥＡＤ−ＯＫ−ＦＦ１−ＰＣＣ〜
−ＲＥＡＤ−ＯＫ−ＦＦ８−ＰＣＣと図８に示す回路内
の対応するフリップフロップ３２２−１〜３２２−８の
ＱＢ出力ビット−ＦＦ１−ＰＤＡＴＡ〜−ＦＦ８−ＰＤ
ＡＴＡとを加算して、夫々の加算結果をＯＲ回路３２４
へ供給する。ＯＲ回路３２４の出力ＲＥＡＤ−ＦＦ−Ｐ
ＤＡＴＡ−ＢＹ−ＰＣＣは、後述する図１０に示す回路
へ供給される。
【００６１】図１０は、ＰＤＡＴＡ用シフトレジスタ３
１−１の一実施例を示すブロック図である。同図中、Ｐ
ＤＡＴＡ用シフトレジスタ３１−１は、Ｄフリップフロ
ップ３１１−０〜３１１−１７からなる。フリップフロ
ップ３１１−０〜３１１−１７のクロック入力端子ＣＫ
にはクロックＰＣＣが入力され、初段のフリップフロッ
プ３１１−０のデータ入力端子Ｄには、図９に示すＰＤ
ＡＴＡ修正用ＦＩＦＯ３２−１のＯＲ回路３２４の出力
ＲＥＡＤ−ＦＦ−ＰＤＡＴＡ−ＢＹ−ＰＣＣが入力され
る。フリップフロップ３１１−０〜３１１−１６のＱ出
力は、夫々次段のフリップフロップのデータ入力端子Ｄ
に入力される。フリップフロップ３１１−０〜３１１−
１７のＱ出力は、ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）
〜ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）として後述する
図１１及び図１２に示す回路へ供給される。
１−１の一実施例を示すブロック図である。同図中、Ｐ
ＤＡＴＡ用シフトレジスタ３１−１は、Ｄフリップフロ
ップ３１１−０〜３１１−１７からなる。フリップフロ
ップ３１１−０〜３１１−１７のクロック入力端子ＣＫ
にはクロックＰＣＣが入力され、初段のフリップフロッ
プ３１１−０のデータ入力端子Ｄには、図９に示すＰＤ
ＡＴＡ修正用ＦＩＦＯ３２−１のＯＲ回路３２４の出力
ＲＥＡＤ−ＦＦ−ＰＤＡＴＡ−ＢＹ−ＰＣＣが入力され
る。フリップフロップ３１１−０〜３１１−１６のＱ出
力は、夫々次段のフリップフロップのデータ入力端子Ｄ
に入力される。フリップフロップ３１１−０〜３１１−
１７のＱ出力は、ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）
〜ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）として後述する
図１１及び図１２に示す回路へ供給される。
【００６２】図１１は、ＰＤＡＴＡのＶＦＯの検出器３
３−１の一実施例を示すブロック図である。同図中、Ｖ
ＦＯの検出器３３−１は、排他的論理和（ＥＯＲ：Ｅｘ
ｃｌｕｓｉｖｅ−ＯＲ）回路３３１−１及びＡＮＤ回路
３３１−２からなる。ＥＯＲ回路３３１−１には、図１
０に示すフリップフロップ３１１−０〜３１１−１０の
出力ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜ＰＤＡＴＡ
−ＦＲＯＭ−ＦＦ（１０）と、ＰＤＡＴＡのＶＦＯ比較
ビットパターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＰＤＡＴＡ
（００〜１０）が入力される。このＶＦＯ比較ビットパ
ターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＰＤＡＴＡ（００〜１
０）は、「１０００１０００１００」である。ＥＯＲ回
路３３１−１の出力は、後述する図１８からのＦＶＯを
検出するためのウィンドウ出力ＶＦＯ−ＷＩＮＤＯＷと
共にＡＮＤ回路３３１−２に入力される。ＡＮＤ回路３
３１−２の出力ＰＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥは、図
１８に示す回路へ供給される。
３−１の一実施例を示すブロック図である。同図中、Ｖ
ＦＯの検出器３３−１は、排他的論理和（ＥＯＲ：Ｅｘ
ｃｌｕｓｉｖｅ−ＯＲ）回路３３１−１及びＡＮＤ回路
３３１−２からなる。ＥＯＲ回路３３１−１には、図１
０に示すフリップフロップ３１１−０〜３１１−１０の
出力ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜ＰＤＡＴＡ
−ＦＲＯＭ−ＦＦ（１０）と、ＰＤＡＴＡのＶＦＯ比較
ビットパターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＰＤＡＴＡ
（００〜１０）が入力される。このＶＦＯ比較ビットパ
ターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＰＤＡＴＡ（００〜１
０）は、「１０００１０００１００」である。ＥＯＲ回
路３３１−１の出力は、後述する図１８からのＦＶＯを
検出するためのウィンドウ出力ＶＦＯ−ＷＩＮＤＯＷと
共にＡＮＤ回路３３１−２に入力される。ＡＮＤ回路３
３１−２の出力ＰＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥは、図
１８に示す回路へ供給される。
【００６３】図１２は、ＰＤＡＴＡのＲＳ検出器３３−
３の一実施例を示すブロック図である。同図中、ＲＳ検
出器３３−３は、ＥＯＲ回路３３３−１，３３３−２、
ＡＮＤ回路３３３−３，３３３−４及びＯＲ回路３３３
−５からなる。ＥＯＲ回路３３３−１には、図１０に示
すフリップフロップ３１１−０〜３１１−１７の出力Ｐ
ＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜ＰＤＡＴＡ−ＦＲ
ＯＭ−ＦＦ（１７）と、ＰＤＡＴＡの一方のＲＳ比較ビ
ットパターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＰＤＡ
ＴＡ（００〜１７）が入力される。このＲＳ比較ビット
パターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＰＤＡＴＡ
（００〜１７）は、「０１０００００００００００００
０１０」である。ＥＯＲ回路３３３−１の出力は、ＡＮ
Ｄ回路３３３−３に入力される。他方、ＥＯＲ回路３３
３−２には、図１０に示すフリップフロップ３１１−０
〜３１１−１７の出力ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（０
０）〜ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）と、ＰＤＡ
ＴＡの他方のＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹ
ＮＣ−ＰＴＮ２−ＰＤＡＴＡ（００〜１７）が入力され
る。このＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹＮＣ
−ＰＴＮ２−ＰＤＡＴＡ（００〜１７）は、「００００
００００１０００００００００」である。ＥＯＲ回路３
３３−２の出力は、ＡＮＤ回路３３３−４に入力され
る。ＡＮＤ回路３３３−３の出力Ｐ−ＲＥＳＹＮＣ−Ｄ
ＥＴＥＣＴ−ＰＡＴＴＥＲＮ１−ＰＵＬＳＥ及びＡＮＤ
回路３３３−４の出力Ｐ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ
−ＰＡＴＴＥＲＮ２−ＰＵＬＳＥはＯＲ回路３３３−５
に入力される。ＯＲ回路３３３−５の出力−Ｐ−ＲＥＳ
ＹＮＣ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−ＰＵＬＳＥ
は、後述する図１９に示す回路へ供給される。
３の一実施例を示すブロック図である。同図中、ＲＳ検
出器３３−３は、ＥＯＲ回路３３３−１，３３３−２、
ＡＮＤ回路３３３−３，３３３−４及びＯＲ回路３３３
−５からなる。ＥＯＲ回路３３３−１には、図１０に示
すフリップフロップ３１１−０〜３１１−１７の出力Ｐ
ＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜ＰＤＡＴＡ−ＦＲ
ＯＭ−ＦＦ（１７）と、ＰＤＡＴＡの一方のＲＳ比較ビ
ットパターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＰＤＡ
ＴＡ（００〜１７）が入力される。このＲＳ比較ビット
パターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＰＤＡＴＡ
（００〜１７）は、「０１０００００００００００００
０１０」である。ＥＯＲ回路３３３−１の出力は、ＡＮ
Ｄ回路３３３−３に入力される。他方、ＥＯＲ回路３３
３−２には、図１０に示すフリップフロップ３１１−０
〜３１１−１７の出力ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（０
０）〜ＰＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）と、ＰＤＡ
ＴＡの他方のＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹ
ＮＣ−ＰＴＮ２−ＰＤＡＴＡ（００〜１７）が入力され
る。このＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹＮＣ
−ＰＴＮ２−ＰＤＡＴＡ（００〜１７）は、「００００
００００１０００００００００」である。ＥＯＲ回路３
３３−２の出力は、ＡＮＤ回路３３３−４に入力され
る。ＡＮＤ回路３３３−３の出力Ｐ−ＲＥＳＹＮＣ−Ｄ
ＥＴＥＣＴ−ＰＡＴＴＥＲＮ１−ＰＵＬＳＥ及びＡＮＤ
回路３３３−４の出力Ｐ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ
−ＰＡＴＴＥＲＮ２−ＰＵＬＳＥはＯＲ回路３３３−５
に入力される。ＯＲ回路３３３−５の出力−Ｐ−ＲＥＳ
ＹＮＣ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−ＰＵＬＳＥ
は、後述する図１９に示す回路へ供給される。
【００６４】図１３は、ＮＤＡＴＡ書き込み制御カウン
タ３４−２及びＮＤＡＴＡ修正用ＦＩＦＯ３２−２の一
実施例を示すブロック図である。同図中、ＮＤＡＴＡ書
き込み制御カウンタ３４−２は、図示の如く接続された
ＯＲ回路３４０、カウンタ３４７、インバータ回路３４
８及びデコーダ３４９からなる。他方、ＮＤＡＴＡ修正
用ＦＩＦＯ３２−２の一部は、図示の如く接続されたＡ
ＮＤ回路３２５−１〜３２５−８及びＤフリップフロッ
プ３２６−１〜３２６−８からなる。
タ３４−２及びＮＤＡＴＡ修正用ＦＩＦＯ３２−２の一
実施例を示すブロック図である。同図中、ＮＤＡＴＡ書
き込み制御カウンタ３４−２は、図示の如く接続された
ＯＲ回路３４０、カウンタ３４７、インバータ回路３４
８及びデコーダ３４９からなる。他方、ＮＤＡＴＡ修正
用ＦＩＦＯ３２−２の一部は、図示の如く接続されたＡ
ＮＤ回路３２５−１〜３２５−８及びＤフリップフロッ
プ３２６−１〜３２６−８からなる。
【００６５】ＯＲ回路３４０は、図８に示すフリップフ
ロップ３４１からのイネーブル信号Ｎ−ＦＩＦＯ−ＥＮ
及びカウンタ３４７のキャリィ出力ＣＯをインバータ３
４８を介して供給されており、出力をカウンタ３４７の
ロード端子ＬＤへ供給する。カウンタ３４７のクロック
入力端子ＣＫにはクロックＮＣＣが供給される。カウン
タ３４７のキャリィ入力端子Ｃ１を含むロード値入力端
子は、電源電圧５Ｖに接続されるか接地されている。カ
ウンタ３４７の３ビット出力は、デコーダ３４９により
８ビットへ変換され、出力ビット−ＷＲＩＴＥ−ＯＫ−
ＦＦ１−ＮＣＣ〜−ＷＲＩＴＥ−ＯＫ−ＦＦ８−ＮＣＣ
は図２４に示す回路及び対応するＡＮＤ回路３２５−１
〜３２５−８へ供給される。ＡＮＤ回路３２５−１〜３
２５−８は、対応する出力ビット−ＷＲＩＴＥ−ＯＫ−
ＦＦ１−ＮＣＣ〜−ＷＲＩＴＥ−ＯＫ−ＦＦ８−ＮＣＣ
とクロックＮＣＣとを加算して、夫々の加算結果を対応
するフリップフロップ３２６−１〜３２６−８のクロッ
ク入力端子へ供給する。フリップフロップ３２６−１〜
３２６−８のデータ入力端子Ｄにはデータ部分ＮＤＡＴ
Ａが供給されており、フリップフロップ３２６−１〜３
２６−８のＱＢ出力ビット−ＦＦ１−ＮＤＡＴＡ〜−Ｆ
Ｆ８−ＮＤＡＴＡは図１４に示す回路へ供給される。
ロップ３４１からのイネーブル信号Ｎ−ＦＩＦＯ−ＥＮ
及びカウンタ３４７のキャリィ出力ＣＯをインバータ３
４８を介して供給されており、出力をカウンタ３４７の
ロード端子ＬＤへ供給する。カウンタ３４７のクロック
入力端子ＣＫにはクロックＮＣＣが供給される。カウン
タ３４７のキャリィ入力端子Ｃ１を含むロード値入力端
子は、電源電圧５Ｖに接続されるか接地されている。カ
ウンタ３４７の３ビット出力は、デコーダ３４９により
８ビットへ変換され、出力ビット−ＷＲＩＴＥ−ＯＫ−
ＦＦ１−ＮＣＣ〜−ＷＲＩＴＥ−ＯＫ−ＦＦ８−ＮＣＣ
は図２４に示す回路及び対応するＡＮＤ回路３２５−１
〜３２５−８へ供給される。ＡＮＤ回路３２５−１〜３
２５−８は、対応する出力ビット−ＷＲＩＴＥ−ＯＫ−
ＦＦ１−ＮＣＣ〜−ＷＲＩＴＥ−ＯＫ−ＦＦ８−ＮＣＣ
とクロックＮＣＣとを加算して、夫々の加算結果を対応
するフリップフロップ３２６−１〜３２６−８のクロッ
ク入力端子へ供給する。フリップフロップ３２６−１〜
３２６−８のデータ入力端子Ｄにはデータ部分ＮＤＡＴ
Ａが供給されており、フリップフロップ３２６−１〜３
２６−８のＱＢ出力ビット−ＦＦ１−ＮＤＡＴＡ〜−Ｆ
Ｆ８−ＮＤＡＴＡは図１４に示す回路へ供給される。
【００６６】図１４は、ＮＤＡＴＡ読み出し制御カウン
タ３５−２及びＮＤＡＴＡ修正用ＦＩＦＯ３２−２の一
実施例を示すブロック図である。同図中、ＮＤＡＴＡ読
み出し制御カウンタ３５−２は、図示の如く接続された
ＡＮＤ回路３５０、ＯＲ回路３５６、カウンタ３５７、
インバータ回路３５８及びデコーダ３５９からなる。他
方、ＮＤＡＴＡ修正用ＦＩＦＯ３２−２の一部は、図示
の如く接続されたＡＮＤ回路３２７−１〜３２７−８及
びＯＲ回路３２８からなる。
タ３５−２及びＮＤＡＴＡ修正用ＦＩＦＯ３２−２の一
実施例を示すブロック図である。同図中、ＮＤＡＴＡ読
み出し制御カウンタ３５−２は、図示の如く接続された
ＡＮＤ回路３５０、ＯＲ回路３５６、カウンタ３５７、
インバータ回路３５８及びデコーダ３５９からなる。他
方、ＮＤＡＴＡ修正用ＦＩＦＯ３２−２の一部は、図示
の如く接続されたＡＮＤ回路３２７−１〜３２７−８及
びＯＲ回路３２８からなる。
【００６７】ＡＮＤ回路３５０には、図８に示す回路か
らのイネーブル信号Ｎ−ＦＩＦＯ−ＥＮ及び後述する図
１８に示す回路からの停止信号−ＮＤＡＴＡ−ＲＥＡＤ
−ＣＮＴ−ＳＴＯＰ−ＶＦＯが供給される。ＡＮＤ回路
３５０の出力は、カウンタ３５７のイネーブル端子へ供
給される。ＯＲ回路３５６は、イネーブル信号Ｎ−ＦＩ
ＦＯ−ＥＮ、後述する図１９に示す回路からの出力−Ｒ
Ｄ−ＣＮＴＬ−ＣＮＴ−ＲＥＬＯＡＤ−ＰＬＳ及びカウ
ンタ３５７のキャリィ出力ＣＯをインバータ３５８を介
して供給されており、出力をカウンタ３５７のロード端
子ＬＤへ供給する。カウンタ３５７のクロック入力端子
ＣＫにはクロックＰＣＣが供給される。カウンタ３５７
のキャリィ入力端子Ｃ１を含む１ロード値入力端子は、
電源電圧５Ｖに接続されており、他のロード入力端子に
は後述する図２２に示す回路からの出力ＲＤ−ＣＮＴＬ
ＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−０〜ＲＤ−ＣＮＴＬＣ
ＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−３が入力される。カウン
タ３５７の３ビット出力ＲＤ−ＣＮＴ−ＢＩＴ０−ＮＣ
Ｃ〜ＲＤ−ＣＮＴ−ＢＩＴ３−ＮＣＣは、デコーダ３５
９により８ビットへ変換され、出力ビット−ＲＥＡＤ−
ＯＫ−ＦＦ１−ＮＣＣ〜−ＲＥＡＤ−ＯＫ−ＦＦ８−Ｎ
ＣＣは対応するＡＮＤ回路３２７−１〜３２７−８へ供
給される。カウンタ３５７の３ビット出力ＲＤ−ＣＮＴ
−ＢＩＴ０−ＮＣＣ〜ＲＤ−ＣＮＴ−ＢＩＴ３−ＮＣＣ
は、後述する図２２の回路へも供給される。ＡＮＤ回路
３２７−１〜３２７−８は、対応する出力ビット−ＲＥ
ＡＤ−ＯＫ−ＦＦ１−ＮＣＣ〜−ＲＥＡＤ−ＯＫ−ＦＦ
８−ＮＣＣと図１３に示す回路内の対応するフリップフ
ロップ３２６−１〜３２６−８のＱＢ出力ビット−ＦＦ
１−ＮＤＡＴＡ〜−ＦＦ８−ＮＤＡＴＡとを加算して、
夫々の加算結果をＯＲ回路３２８へ供給する。ＯＲ回路
３２８の出力ＲＥＡＤ−ＦＦ−ＮＤＡＴＡ−ＢＹ−ＰＣ
Ｃは、後述する図１５に示す回路へ供給される。
らのイネーブル信号Ｎ−ＦＩＦＯ−ＥＮ及び後述する図
１８に示す回路からの停止信号−ＮＤＡＴＡ−ＲＥＡＤ
−ＣＮＴ−ＳＴＯＰ−ＶＦＯが供給される。ＡＮＤ回路
３５０の出力は、カウンタ３５７のイネーブル端子へ供
給される。ＯＲ回路３５６は、イネーブル信号Ｎ−ＦＩ
ＦＯ−ＥＮ、後述する図１９に示す回路からの出力−Ｒ
Ｄ−ＣＮＴＬ−ＣＮＴ−ＲＥＬＯＡＤ−ＰＬＳ及びカウ
ンタ３５７のキャリィ出力ＣＯをインバータ３５８を介
して供給されており、出力をカウンタ３５７のロード端
子ＬＤへ供給する。カウンタ３５７のクロック入力端子
ＣＫにはクロックＰＣＣが供給される。カウンタ３５７
のキャリィ入力端子Ｃ１を含む１ロード値入力端子は、
電源電圧５Ｖに接続されており、他のロード入力端子に
は後述する図２２に示す回路からの出力ＲＤ−ＣＮＴＬ
ＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−０〜ＲＤ−ＣＮＴＬＣ
ＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−３が入力される。カウン
タ３５７の３ビット出力ＲＤ−ＣＮＴ−ＢＩＴ０−ＮＣ
Ｃ〜ＲＤ−ＣＮＴ−ＢＩＴ３−ＮＣＣは、デコーダ３５
９により８ビットへ変換され、出力ビット−ＲＥＡＤ−
ＯＫ−ＦＦ１−ＮＣＣ〜−ＲＥＡＤ−ＯＫ−ＦＦ８−Ｎ
ＣＣは対応するＡＮＤ回路３２７−１〜３２７−８へ供
給される。カウンタ３５７の３ビット出力ＲＤ−ＣＮＴ
−ＢＩＴ０−ＮＣＣ〜ＲＤ−ＣＮＴ−ＢＩＴ３−ＮＣＣ
は、後述する図２２の回路へも供給される。ＡＮＤ回路
３２７−１〜３２７−８は、対応する出力ビット−ＲＥ
ＡＤ−ＯＫ−ＦＦ１−ＮＣＣ〜−ＲＥＡＤ−ＯＫ−ＦＦ
８−ＮＣＣと図１３に示す回路内の対応するフリップフ
ロップ３２６−１〜３２６−８のＱＢ出力ビット−ＦＦ
１−ＮＤＡＴＡ〜−ＦＦ８−ＮＤＡＴＡとを加算して、
夫々の加算結果をＯＲ回路３２８へ供給する。ＯＲ回路
３２８の出力ＲＥＡＤ−ＦＦ−ＮＤＡＴＡ−ＢＹ−ＰＣ
Ｃは、後述する図１５に示す回路へ供給される。
【００６８】図１５は、ＮＤＡＴＡ用シフトレジスタ３
１−２の一実施例を示すブロック図である。同図中、Ｎ
ＤＡＴＡ用シフトレジスタ３１−２は、Ｄフリップフロ
ップ３１２−０〜３１２−１７からなる。フリップフロ
ップ３１２−０〜３１２−１７のクロック入力端子ＣＫ
にはクロックＰＣＣが入力され、初段のフリップフロッ
プ３１２−０のデータ入力端子Ｄには、図１４に示すＮ
ＤＡＴＡ修正用ＦＩＦＯ３２−２のＯＲ回路３２８の出
力ＲＥＡＤ−ＦＦ−ＮＤＡＴＡ−ＢＹ−ＰＣＣが入力さ
れる。フリップフロップ３１２−０〜３１２−１６のＱ
出力は、夫々次段のフリップフロップのデータ入力端子
Ｄに入力される。フリップフロップ３１２−０〜３１２
−１７のＱ出力は、ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（０
０）〜ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）として後述
する図１６及び図１７に示す回路へ供給される。
１−２の一実施例を示すブロック図である。同図中、Ｎ
ＤＡＴＡ用シフトレジスタ３１−２は、Ｄフリップフロ
ップ３１２−０〜３１２−１７からなる。フリップフロ
ップ３１２−０〜３１２−１７のクロック入力端子ＣＫ
にはクロックＰＣＣが入力され、初段のフリップフロッ
プ３１２−０のデータ入力端子Ｄには、図１４に示すＮ
ＤＡＴＡ修正用ＦＩＦＯ３２−２のＯＲ回路３２８の出
力ＲＥＡＤ−ＦＦ−ＮＤＡＴＡ−ＢＹ−ＰＣＣが入力さ
れる。フリップフロップ３１２−０〜３１２−１６のＱ
出力は、夫々次段のフリップフロップのデータ入力端子
Ｄに入力される。フリップフロップ３１２−０〜３１２
−１７のＱ出力は、ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（０
０）〜ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）として後述
する図１６及び図１７に示す回路へ供給される。
【００６９】図１６は、ＮＤＡＴＡのＶＦＯの検出器３
３−２の一実施例を示すブロック図である。同図中、Ｖ
ＦＯの検出器３３−２は、ＥＯＲ回路３３２−１及びＡ
ＮＤ回路３３２−２からなる。ＥＯＲ回路３３２−１に
は、図１５に示すフリップフロップ３１２−０〜３１２
−１０の出力ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜Ｎ
ＤＡＴＡ−ＦＲＯＭ−ＦＦ（１０）と、ＮＤＡＴＡのＶ
ＦＯ比較ビットパターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＮＤ
ＡＴＡ（００〜１０）が入力される。このＶＦＯ比較ビ
ットパターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＮＤＡＴＡ（０
０〜１０）は、「００１０００１０００１」である。Ｅ
ＯＲ回路３３２−１の出力は、後述する図１８からのＦ
ＶＯを検出するためのウィンドウ出力ＶＦＯ−ＷＩＮＤ
ＯＷと共にＡＮＤ回路３３２−２に入力される。ＡＮＤ
回路３３２−２の出力ＮＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥ
は、図１８に示す回路へ供給される。
３−２の一実施例を示すブロック図である。同図中、Ｖ
ＦＯの検出器３３−２は、ＥＯＲ回路３３２−１及びＡ
ＮＤ回路３３２−２からなる。ＥＯＲ回路３３２−１に
は、図１５に示すフリップフロップ３１２−０〜３１２
−１０の出力ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜Ｎ
ＤＡＴＡ−ＦＲＯＭ−ＦＦ（１０）と、ＮＤＡＴＡのＶ
ＦＯ比較ビットパターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＮＤ
ＡＴＡ（００〜１０）が入力される。このＶＦＯ比較ビ
ットパターンＲＡＷ−ＶＦＯ−ＰＴＮ−ＮＤＡＴＡ（０
０〜１０）は、「００１０００１０００１」である。Ｅ
ＯＲ回路３３２−１の出力は、後述する図１８からのＦ
ＶＯを検出するためのウィンドウ出力ＶＦＯ−ＷＩＮＤ
ＯＷと共にＡＮＤ回路３３２−２に入力される。ＡＮＤ
回路３３２−２の出力ＮＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥ
は、図１８に示す回路へ供給される。
【００７０】図１７は、ＮＤＡＴＡのＲＳ検出器３３−
４の一実施例を示すブロック図である。同図中、ＲＳ検
出器３３−４は、ＥＯＲ回路３３４−１，３３４−２、
ＡＮＤ回路３３４−３，３３４−４及びＯＲ回路３３４
−５からなる。ＥＯＲ回路３３４−１には、図１５に示
すフリップフロップ３１２−０〜３１２−１７の出力Ｎ
ＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜ＮＤＡＴＡ−ＦＲ
ＯＭ−ＦＦ（１７）と、ＮＤＡＴＡの一方のＲＳ比較ビ
ットパターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＮＤＡ
ＴＡ（００〜１７）が入力される。このＲＳ比較ビット
パターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＮＤＡＴＡ
（００〜１７）は、「００００００００１００００００
０００」である。ＥＯＲ回路３３４−１の出力は、ＡＮ
Ｄ回路３３４−３に入力される。他方、ＥＯＲ回路３３
４−２には、図１５に示すフリップフロップ３１２−０
〜３１２−１７の出力ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（０
０）〜ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）と、ＮＤＡ
ＴＡの他方のＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹ
ＮＣ−ＰＴＮ２−ＮＤＡＴＡ（００〜１７）が入力され
る。このＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹＮＣ
−ＰＴＮ２−ＮＤＡＴＡ（００〜１７）は、「０１００
００００００００００００１０」である。ＥＯＲ回路３
３４−２の出力は、ＡＮＤ回路３３４−４に入力され
る。ＡＮＤ回路３３４−３の出力Ｎ−ＲＥＳＹＮＣ−Ｄ
ＥＴＥＣＴ−ＰＡＴＴＥＲＮ１−ＰＵＬＳＥ及びＡＮＤ
回路３３４−４の出力Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ
−ＰＡＴＴＥＲＮ２−ＰＵＬＳＥはＯＲ回路３３４−５
に入力る。ＯＲ回路３３４−５の出力−Ｎ−ＲＥＳＹＮ
Ｃ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−ＰＵＬＳＥは、後
述する図１９に示す回路へ供給される。
４の一実施例を示すブロック図である。同図中、ＲＳ検
出器３３−４は、ＥＯＲ回路３３４−１，３３４−２、
ＡＮＤ回路３３４−３，３３４−４及びＯＲ回路３３４
−５からなる。ＥＯＲ回路３３４−１には、図１５に示
すフリップフロップ３１２−０〜３１２−１７の出力Ｎ
ＤＡＴＡ−ＦＲＯＭ−ＦＦ（００）〜ＮＤＡＴＡ−ＦＲ
ＯＭ−ＦＦ（１７）と、ＮＤＡＴＡの一方のＲＳ比較ビ
ットパターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＮＤＡ
ＴＡ（００〜１７）が入力される。このＲＳ比較ビット
パターンＲＡＷ−ＲＥＳＹＮＣ−ＰＴＮ１−ＮＤＡＴＡ
（００〜１７）は、「００００００００１００００００
０００」である。ＥＯＲ回路３３４−１の出力は、ＡＮ
Ｄ回路３３４−３に入力される。他方、ＥＯＲ回路３３
４−２には、図１５に示すフリップフロップ３１２−０
〜３１２−１７の出力ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（０
０）〜ＮＤＡＴＡ−ＦＲＯＭ−ＦＦ（１７）と、ＮＤＡ
ＴＡの他方のＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹ
ＮＣ−ＰＴＮ２−ＮＤＡＴＡ（００〜１７）が入力され
る。このＲＳ比較ビットパターンＲＡＷ−ＲＥＳＹＮＣ
−ＰＴＮ２−ＮＤＡＴＡ（００〜１７）は、「０１００
００００００００００００１０」である。ＥＯＲ回路３
３４−２の出力は、ＡＮＤ回路３３４−４に入力され
る。ＡＮＤ回路３３４−３の出力Ｎ−ＲＥＳＹＮＣ−Ｄ
ＥＴＥＣＴ−ＰＡＴＴＥＲＮ１−ＰＵＬＳＥ及びＡＮＤ
回路３３４−４の出力Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ
−ＰＡＴＴＥＲＮ２−ＰＵＬＳＥはＯＲ回路３３４−５
に入力る。ＯＲ回路３３４−５の出力−Ｎ−ＲＥＳＹＮ
Ｃ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−ＰＵＬＳＥは、後
述する図１９に示す回路へ供給される。
【００７１】図１８は、停止信号生成回路３３−５の一
実施例を示すブロック図である。同図中、停止信号生成
回路３３−５は、Ｄフリップフロップ３３５−１，３３
５−２，３３５−７，３３５−８、ＡＮＤ回路３３５−
３〜３３５−５，３３５−１０、ＯＲ回路３３５−６及
びＪＫフリップフロップ３３５−９からなる。
実施例を示すブロック図である。同図中、停止信号生成
回路３３−５は、Ｄフリップフロップ３３５−１，３３
５−２，３３５−７，３３５−８、ＡＮＤ回路３３５−
３〜３３５−５，３３５−１０、ＯＲ回路３３５−６及
びＪＫフリップフロップ３３５−９からなる。
【００７２】フリップフロップ３３５−１，３３５−２
のクロック入力端子ＣＫにはクロックＰＣＣが入力され
る。図１６に示す回路からの出力ＮＤＡＴＡ−ＶＦＯ−
ＰＵＬＳＥは、フリップフロップ３３５−１のデータ入
力端子Ｄ及びＡＮＤ回路３３５−３，３３５−５に入力
される。図１１に示す回路からの出力ＰＤＡＴＡ−ＶＦ
Ｏ−ＰＵＬＳＥは、フリップフロップ３３５−２のデー
タ入力端子Ｄ及びＡＮＤ回路３３５−３，３３５−４に
入力される。フリップフロップ３３５−１のＱ出力は、
ＡＮＤ回路３３５−４に入力され、フリップフロップ３
３５−２のＱ出力は、ＡＮＤ回路３３５−５に入力され
る。これにより、ＡＮＤ回路３３５−３からは、出力Ｎ
ＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥ，ＰＤＡＴＡ−ＶＦＯ−
ＰＵＬＳＥが同時に発生した場合にアサートするパルス
が出力される。ＡＮＤ回路３３５−４からは、出力ＮＤ
ＡＴＡ−ＶＦＯ−ＰＵＬＳＥが出力ＰＤＡＴＡ−ＶＦＯ
−ＰＵＬＳＥより１クロック早く発生した場合にアサー
トするパルスが出力される。又、ＡＮＤ回路３３５−５
からは、出力ＰＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥが出力Ｎ
ＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥより１クロック早く発生
した場合にアサートするパルスが出力される。
のクロック入力端子ＣＫにはクロックＰＣＣが入力され
る。図１６に示す回路からの出力ＮＤＡＴＡ−ＶＦＯ−
ＰＵＬＳＥは、フリップフロップ３３５−１のデータ入
力端子Ｄ及びＡＮＤ回路３３５−３，３３５−５に入力
される。図１１に示す回路からの出力ＰＤＡＴＡ−ＶＦ
Ｏ−ＰＵＬＳＥは、フリップフロップ３３５−２のデー
タ入力端子Ｄ及びＡＮＤ回路３３５−３，３３５−４に
入力される。フリップフロップ３３５−１のＱ出力は、
ＡＮＤ回路３３５−４に入力され、フリップフロップ３
３５−２のＱ出力は、ＡＮＤ回路３３５−５に入力され
る。これにより、ＡＮＤ回路３３５−３からは、出力Ｎ
ＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥ，ＰＤＡＴＡ−ＶＦＯ−
ＰＵＬＳＥが同時に発生した場合にアサートするパルス
が出力される。ＡＮＤ回路３３５−４からは、出力ＮＤ
ＡＴＡ−ＶＦＯ−ＰＵＬＳＥが出力ＰＤＡＴＡ−ＶＦＯ
−ＰＵＬＳＥより１クロック早く発生した場合にアサー
トするパルスが出力される。又、ＡＮＤ回路３３５−５
からは、出力ＰＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥが出力Ｎ
ＤＡＴＡ−ＶＦＯ−ＰＵＬＳＥより１クロック早く発生
した場合にアサートするパルスが出力される。
【００７３】ＡＮＤ回路の出力は、ＯＲ回路３３５−６
に入力される。ＡＮＤ回路３３５−４の出力は、ＯＲ回
路３３５−６及びフリップフロップ３３５−７のデータ
入力端子Ｄに入力される。ＡＮＤ回路３３５−５の出力
は、ＯＲ回路３３５−６及びフリップフロップ３３５−
８のデータ入力端子Ｄに入力される。これにより、フリ
ップフロップ３３５−７からは、ＮＤＡＴＡ読み出し制
御カウンタ３５−２を停止する停止信号−ＮＤＡＴＡ−
ＲＥＡＤ−ＣＮＴ−ＳＴＯＰ−ＶＦＯが出力されて、図
１４に示す回路へ供給される。又、フリップフロップ３
３５−８からは、ＰＤＡＴＡ読み出し制御カウンタ３５
−１を停止する停止信号−ＰＤＡＴＡ−ＲＥＡＤ−ＣＮ
Ｔ−ＳＴＯＰ−ＶＦＯが出力されて、図９に示す回路へ
供給される。
に入力される。ＡＮＤ回路３３５−４の出力は、ＯＲ回
路３３５−６及びフリップフロップ３３５−７のデータ
入力端子Ｄに入力される。ＡＮＤ回路３３５−５の出力
は、ＯＲ回路３３５−６及びフリップフロップ３３５−
８のデータ入力端子Ｄに入力される。これにより、フリ
ップフロップ３３５−７からは、ＮＤＡＴＡ読み出し制
御カウンタ３５−２を停止する停止信号−ＮＤＡＴＡ−
ＲＥＡＤ−ＣＮＴ−ＳＴＯＰ−ＶＦＯが出力されて、図
１４に示す回路へ供給される。又、フリップフロップ３
３５−８からは、ＰＤＡＴＡ読み出し制御カウンタ３５
−１を停止する停止信号−ＰＤＡＴＡ−ＲＥＡＤ−ＣＮ
Ｔ−ＳＴＯＰ−ＶＦＯが出力されて、図９に示す回路へ
供給される。
【００７４】ＯＲ回路３３５−６の出力は、ＶＦＯ−Ｐ
ＵＬＳＥの検出でＶＦＯのウィンドウをネゲートする信
号であり、フリップフロップ３３５−９の入力端子Ｊに
入力される。フリップフロップ３３５−９のクロック入
力端子ＣＫにはクロックＰＣＣが入力され、入力端子Ｋ
は接地されている。フリップフロップ３３５−９のクリ
ア端子ＣＬ及びＡＮＤ回路３３５−１０には、例えば図
５に示すＭＰＵ４からのウィンドウ生成指示信号が入力
される。ＡＮＤ回路３３５−１０には、フリップフロッ
プ３３５−９のＱ出力も入力される。これにより、ＡＮ
Ｄ回路３３５−１０からは、ＶＦＯ検出のためのウィン
ドウを示すウィンドウ出力−ＶＦＯ−ＷＩＮＤＯＷが得
られ、ＰＤＡＴＡ，ＮＤＡＴＡ読み出し制御カウンタ３
５−１，３５−２へ供給される。
ＵＬＳＥの検出でＶＦＯのウィンドウをネゲートする信
号であり、フリップフロップ３３５−９の入力端子Ｊに
入力される。フリップフロップ３３５−９のクロック入
力端子ＣＫにはクロックＰＣＣが入力され、入力端子Ｋ
は接地されている。フリップフロップ３３５−９のクリ
ア端子ＣＬ及びＡＮＤ回路３３５−１０には、例えば図
５に示すＭＰＵ４からのウィンドウ生成指示信号が入力
される。ＡＮＤ回路３３５−１０には、フリップフロッ
プ３３５−９のＱ出力も入力される。これにより、ＡＮ
Ｄ回路３３５−１０からは、ＶＦＯ検出のためのウィン
ドウを示すウィンドウ出力−ＶＦＯ−ＷＩＮＤＯＷが得
られ、ＰＤＡＴＡ，ＮＤＡＴＡ読み出し制御カウンタ３
５−１，３５−２へ供給される。
【００７５】図１９は、タイミング生成回路３３−６の
一実施例を示すブロック図である。同図中、タイミング
生成回路３３−６は、ＡＮＤ回路３３６−１〜３３６−
３，３３６−８，３３６−１１、ＪＫフリップフロップ
３３６−４〜３３６−６、Ｄフリップフロップ３３６−
９，３３６−１０及びインバータ３３６−１２からな
る。
一実施例を示すブロック図である。同図中、タイミング
生成回路３３−６は、ＡＮＤ回路３３６−１〜３３６−
３，３３６−８，３３６−１１、ＪＫフリップフロップ
３３６−４〜３３６−６、Ｄフリップフロップ３３６−
９，３３６−１０及びインバータ３３６−１２からな
る。
【００７６】ＡＮＤ回路３３５−１には、図１２に示す
回路からの出力−Ｐ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−Ｐ
ＡＴＴＥＲＮ−ＰＵＬＳＥ及びウィンドウ信号−Ｐ−Ｒ
ＥＳＹＮＣ−ＷＩＮＤＯＷが入力される。出力−Ｐ−Ｒ
ＥＳＹＮＣ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−ＰＵＬＳ
Ｅはデータ部分ＰＤＡＴＡから検出したリシンクパルス
であり、ウィンドウ信号−Ｐ−ＲＥＳＹＮＣ−ＷＩＮＤ
ＯＷはデータ部分ＰＤＡＴＡのＲＳ検出のためのウィン
ドウを示す。他方、ＡＮＤ回路３３５−２には、図１７
に示す回路からの出力−Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣ
Ｔ−ＰＡＴＴＥＲＮ−ＰＵＬＳＥ及びウィンドウ信号−
Ｎ−ＲＥＳＹＮＣ−ＷＩＮＤＯＷが入力される。出力−
Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−Ｐ
ＵＬＳＥはデータ部分ＮＤＡＴＡから検出したリシンク
パルスであり、ウィンドウ信号−Ｎ−ＲＥＳＹＮＣ−Ｗ
ＩＮＤＯＷはデータ部分ＮＤＡＴＡのＲＳ検出のための
ウィンドウを示す。ＡＮＤ回路３３６−１の出力Ｐ−Ｒ
ＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫ及びＡＮＤ回路３３６
−２の出力Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫは、
ＡＮＤ回路３３６−３及び後述する図２１に示す回路に
入力される。ＡＮＤ回路３３６−１の出力Ｐ−ＲＥＳＹ
ＮＣ−ＤＥＴＥＣＴ−ＯＫは、フリップフロップ３３６
−４の入力端子Ｊにも入力され、ＡＮＤ回路３３６−２
の出力Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫは、フリ
ップフロップ３３６−６の入力端子Ｊにも入力される。
ＡＮＤ回路３３６−３の出力は、フリップフロップ３３
６−５の入力端子Ｊに入力される。
回路からの出力−Ｐ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−Ｐ
ＡＴＴＥＲＮ−ＰＵＬＳＥ及びウィンドウ信号−Ｐ−Ｒ
ＥＳＹＮＣ−ＷＩＮＤＯＷが入力される。出力−Ｐ−Ｒ
ＥＳＹＮＣ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−ＰＵＬＳ
Ｅはデータ部分ＰＤＡＴＡから検出したリシンクパルス
であり、ウィンドウ信号−Ｐ−ＲＥＳＹＮＣ−ＷＩＮＤ
ＯＷはデータ部分ＰＤＡＴＡのＲＳ検出のためのウィン
ドウを示す。他方、ＡＮＤ回路３３５−２には、図１７
に示す回路からの出力−Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣ
Ｔ−ＰＡＴＴＥＲＮ−ＰＵＬＳＥ及びウィンドウ信号−
Ｎ−ＲＥＳＹＮＣ−ＷＩＮＤＯＷが入力される。出力−
Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＰＡＴＴＥＲＮ−Ｐ
ＵＬＳＥはデータ部分ＮＤＡＴＡから検出したリシンク
パルスであり、ウィンドウ信号−Ｎ−ＲＥＳＹＮＣ−Ｗ
ＩＮＤＯＷはデータ部分ＮＤＡＴＡのＲＳ検出のための
ウィンドウを示す。ＡＮＤ回路３３６−１の出力Ｐ−Ｒ
ＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫ及びＡＮＤ回路３３６
−２の出力Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫは、
ＡＮＤ回路３３６−３及び後述する図２１に示す回路に
入力される。ＡＮＤ回路３３６−１の出力Ｐ−ＲＥＳＹ
ＮＣ−ＤＥＴＥＣＴ−ＯＫは、フリップフロップ３３６
−４の入力端子Ｊにも入力され、ＡＮＤ回路３３６−２
の出力Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫは、フリ
ップフロップ３３６−６の入力端子Ｊにも入力される。
ＡＮＤ回路３３６−３の出力は、フリップフロップ３３
６−５の入力端子Ｊに入力される。
【００７７】フリップフロップ３３６−４〜３３６−６
のクロック入力端子ＣＫには、クロックＰＣＣが入力さ
れる。フリップフロップ３３６−４〜３３６−６の入力
端子Ｋはいずれも接地されており、クリア端子ＣＬには
ＯＲ回路３３６−７の出力が入力される。ＯＲ回路３３
６−７には、図８に示す回路からのイネーブル信号Ｐ−
ＦＩＦＯ−ＥＮ及び信号ＲＥＳＹＮＣ−ＦＯＵＮＤ−Ｃ
ＬＲＰＬＳが入力される。従って、ＯＲ回路３３６−７
の出力は、ＲＳのラッチをクリアするクリアパルスであ
る。
のクロック入力端子ＣＫには、クロックＰＣＣが入力さ
れる。フリップフロップ３３６−４〜３３６−６の入力
端子Ｋはいずれも接地されており、クリア端子ＣＬには
ＯＲ回路３３６−７の出力が入力される。ＯＲ回路３３
６−７には、図８に示す回路からのイネーブル信号Ｐ−
ＦＩＦＯ−ＥＮ及び信号ＲＥＳＹＮＣ−ＦＯＵＮＤ−Ｃ
ＬＲＰＬＳが入力される。従って、ＯＲ回路３３６−７
の出力は、ＲＳのラッチをクリアするクリアパルスであ
る。
【００７８】フリップフロップ３３６−４のＱ出力は、
データ部分ＰＤＡＴＡのＲＳ検出ラッチ信号Ｐ−ＲＥＳ
ＹＮＣ−ＦＯＵＮＤとして、ＱＢ出力は信号−Ｐ−ＲＥ
ＳＹＮＣ−ＦＯＵＮＤとして、夫々後述する図２０に示
す回路へ供給される。フリップフロップ３３６−５のＱ
Ｂ出力は、データ部分ＰＤＡＴＡのＲＳ及びデータ部分
ＮＤＡＴＡのＲＳが同時に発生した時にのみアサートす
る信号−ＪＵＳＴ−ＲＥＳＹＮＣ−ＯＫとして、後述す
る図２０及び図２１に示す回路へ供給される。フリップ
フロップ３３６−６のＱ出力は、データ部分ＮＤＡＴＡ
のＲＳ検出ラッチ信号Ｎ−ＲＥＳＹＮＣ−ＦＯＵＮＤと
して、ＱＢ出力は信号−Ｎ−ＲＥＳＹＮＣ−ＦＯＵＮＤ
として、夫々後述する図２０に示す回路へ供給される。
データ部分ＰＤＡＴＡのＲＳ検出ラッチ信号Ｐ−ＲＥＳ
ＹＮＣ−ＦＯＵＮＤとして、ＱＢ出力は信号−Ｐ−ＲＥ
ＳＹＮＣ−ＦＯＵＮＤとして、夫々後述する図２０に示
す回路へ供給される。フリップフロップ３３６−５のＱ
Ｂ出力は、データ部分ＰＤＡＴＡのＲＳ及びデータ部分
ＮＤＡＴＡのＲＳが同時に発生した時にのみアサートす
る信号−ＪＵＳＴ−ＲＥＳＹＮＣ−ＯＫとして、後述す
る図２０及び図２１に示す回路へ供給される。フリップ
フロップ３３６−６のＱ出力は、データ部分ＮＤＡＴＡ
のＲＳ検出ラッチ信号Ｎ−ＲＥＳＹＮＣ−ＦＯＵＮＤと
して、ＱＢ出力は信号−Ｎ−ＲＥＳＹＮＣ−ＦＯＵＮＤ
として、夫々後述する図２０に示す回路へ供給される。
【００７９】フリップフロップ３３６−４，３３６−６
の出力Ｐ−ＲＥＳＹＮＣ−ＦＯＵＮＤ，Ｎ−ＲＥＳＹＮ
Ｃ−ＦＯＵＮＤは、ＡＮＤ回路３３６−８に入力され、
ＡＮＤ回路３３６−８からはデータ部分ＰＤＡＴＡのＲ
Ｓ及びデータ部分ＮＤＡＴＡのＲＳの両方が検出された
時にアサートする信号が出力される。このＡＮＤ回路３
３６−８の出力信号は、フリップフロップ３３９−９の
データ入力端子Ｄに入力される。フリップフロップ３３
６−９のＱ出力は、フリップフロプ３３６−１０のデー
タ入力端子Ｄ及びＡＮＤ回路３３６−１１に入力され
る。フリップフロップ３３６−９，３３６−１０のクロ
ック入力端子ＣＫには、クロックＰＣＣが入力される。
フリップフロップ３３６−１０のＱＢ出力は、ＡＮＤ回
路３３６−１１に入力される。従って、ＡＮＤ回路３３
６−１１からは、ＮＤＡＴＡ読み出し制御カウンタ３５
−２に対してリロードを行う際にロード値をアサートす
るための信号ＲＤ−ＣＮＴＬ−ＣＮＴ−ＲＥＬＯＡＤ−
ＬＯＡＤ−ＶＡＬＵＥ−ＥＮが出力されて、後述する図
２２に示す回路へ供給される。他方、ＡＮＤ回路３３６
−１１の出力信号ＲＤ−ＣＮＴＬ−ＣＮＴ−ＲＥＬＯＡ
Ｄ−ＬＯＡＤ−ＶＡＬＵＥ−ＥＮは、インバータ３３６
−１２で反転される。これにより、インバータ３３６−
１２からは、ＮＤＡＴＡ読み出し制御カウンタ３５−２
に対してリロードを行うパルス信号−ＲＤ−ＣＮＴＬ−
ＣＮＴ−ＲＥＬＯＡＤ−ＰＬＳが出力されて図１４に示
す回路へ供給される。
の出力Ｐ−ＲＥＳＹＮＣ−ＦＯＵＮＤ，Ｎ−ＲＥＳＹＮ
Ｃ−ＦＯＵＮＤは、ＡＮＤ回路３３６−８に入力され、
ＡＮＤ回路３３６−８からはデータ部分ＰＤＡＴＡのＲ
Ｓ及びデータ部分ＮＤＡＴＡのＲＳの両方が検出された
時にアサートする信号が出力される。このＡＮＤ回路３
３６−８の出力信号は、フリップフロップ３３９−９の
データ入力端子Ｄに入力される。フリップフロップ３３
６−９のＱ出力は、フリップフロプ３３６−１０のデー
タ入力端子Ｄ及びＡＮＤ回路３３６−１１に入力され
る。フリップフロップ３３６−９，３３６−１０のクロ
ック入力端子ＣＫには、クロックＰＣＣが入力される。
フリップフロップ３３６−１０のＱＢ出力は、ＡＮＤ回
路３３６−１１に入力される。従って、ＡＮＤ回路３３
６−１１からは、ＮＤＡＴＡ読み出し制御カウンタ３５
−２に対してリロードを行う際にロード値をアサートす
るための信号ＲＤ−ＣＮＴＬ−ＣＮＴ−ＲＥＬＯＡＤ−
ＬＯＡＤ−ＶＡＬＵＥ−ＥＮが出力されて、後述する図
２２に示す回路へ供給される。他方、ＡＮＤ回路３３６
−１１の出力信号ＲＤ−ＣＮＴＬ−ＣＮＴ−ＲＥＬＯＡ
Ｄ−ＬＯＡＤ−ＶＡＬＵＥ−ＥＮは、インバータ３３６
−１２で反転される。これにより、インバータ３３６−
１２からは、ＮＤＡＴＡ読み出し制御カウンタ３５−２
に対してリロードを行うパルス信号−ＲＤ−ＣＮＴＬ−
ＣＮＴ−ＲＥＬＯＡＤ−ＰＬＳが出力されて図１４に示
す回路へ供給される。
【００８０】図２０は、計算回路３３−７の一実施例を
示すブロック図である。同図中、計算回路３３−７は、
Ｄフリップフロップ３３７−１、カウンタ３３７−２，
３３７−３及びインバータ３３７−４〜３３７−６から
なる。フリップフロップ３３７−１及びカウンタ３３７
−２，３３７−３のクロック入力端子ＣＫには、クロッ
クＰＣＣが入力される。図１２に示す回路からの信号Ｎ
−ＲＥＳＹＮＣ−ＦＯＵＮＤは、フリップフロップ３３
７−１のデータ入力端子Ｄに入力され、信号−Ｐ−ＲＥ
ＳＹＮＣ−ＦＯＵＮＤ及び信号−ＪＵＳＴ−ＲＥＳＹＮ
Ｃ−ＯＫは夫々カウンタ３３７−２のイネーブル端子Ｅ
Ｎ及びクリア端子ＣＬに入力される。フリップフロップ
３３７−１のＱ出力は、カウンタ３３７−２に入力され
る。他方、図１２に示す回路からの信号Ｐ−ＲＥＳＹＮ
Ｃ−ＦＯＵＮＤはカウンタ３３７−３に入力され、信号
−Ｎ−ＲＥＳＹＮＣ−ＦＯＵＮＤ及び信号−ＪＵＳＴ−
ＲＥＳＹＮＣ−ＯＫは夫々カウンタ３３７−３のイネー
ブル端子ＥＮ及びクリア端子ＣＬに入力される。カウン
タ３３７−２，３３７−３のキャリィ入力端子Ｃ１は電
源電圧５Ｖに接続され、他のロード値入力端子は接地さ
れている。
示すブロック図である。同図中、計算回路３３−７は、
Ｄフリップフロップ３３７−１、カウンタ３３７−２，
３３７−３及びインバータ３３７−４〜３３７−６から
なる。フリップフロップ３３７−１及びカウンタ３３７
−２，３３７−３のクロック入力端子ＣＫには、クロッ
クＰＣＣが入力される。図１２に示す回路からの信号Ｎ
−ＲＥＳＹＮＣ−ＦＯＵＮＤは、フリップフロップ３３
７−１のデータ入力端子Ｄに入力され、信号−Ｐ−ＲＥ
ＳＹＮＣ−ＦＯＵＮＤ及び信号−ＪＵＳＴ−ＲＥＳＹＮ
Ｃ−ＯＫは夫々カウンタ３３７−２のイネーブル端子Ｅ
Ｎ及びクリア端子ＣＬに入力される。フリップフロップ
３３７−１のＱ出力は、カウンタ３３７−２に入力され
る。他方、図１２に示す回路からの信号Ｐ−ＲＥＳＹＮ
Ｃ−ＦＯＵＮＤはカウンタ３３７−３に入力され、信号
−Ｎ−ＲＥＳＹＮＣ−ＦＯＵＮＤ及び信号−ＪＵＳＴ−
ＲＥＳＹＮＣ−ＯＫは夫々カウンタ３３７−３のイネー
ブル端子ＥＮ及びクリア端子ＣＬに入力される。カウン
タ３３７−２，３３７−３のキャリィ入力端子Ｃ１は電
源電圧５Ｖに接続され、他のロード値入力端子は接地さ
れている。
【００８１】これにより、カウンタ３３７−２はデータ
部分ＮＤＡＴＡのＲＳがデータ部分ＰＤＡＴＡのＲＳよ
り早く検出された場合にそのズレ量を測定し、カウンタ
３３７−３はデータ部分ＮＤＡＴＡのＲＳがデータ部分
ＰＤＡＴＡのＲＳより遅く検出された場合にそのズレ量
を測定する。カウンタ３３７−２の出力はインバータ３
３７−４〜３３７−６に入力され、出力−Ｎ−ＲＥＳＹ
ＮＣ−ＦＡＳＴ−ＣＮＴ（０）〜−Ｎ−ＲＥＳＹＮＣ−
ＦＡＳＴ−ＣＮＴ（２）として後述する図２１に示す回
路へ供給される。他方、カウンタ３３７−３の出力−Ｎ
−ＲＥＳＹＮＣ−ＬＡＴＥ−ＣＮＴ（０）〜−Ｎ−ＲＥ
ＳＹＮＣ−ＬＡＴＥ−ＣＮＴ（２）は、後述する図２１
に示す回路へ供給される。
部分ＮＤＡＴＡのＲＳがデータ部分ＰＤＡＴＡのＲＳよ
り早く検出された場合にそのズレ量を測定し、カウンタ
３３７−３はデータ部分ＮＤＡＴＡのＲＳがデータ部分
ＰＤＡＴＡのＲＳより遅く検出された場合にそのズレ量
を測定する。カウンタ３３７−２の出力はインバータ３
３７−４〜３３７−６に入力され、出力−Ｎ−ＲＥＳＹ
ＮＣ−ＦＡＳＴ−ＣＮＴ（０）〜−Ｎ−ＲＥＳＹＮＣ−
ＦＡＳＴ−ＣＮＴ（２）として後述する図２１に示す回
路へ供給される。他方、カウンタ３３７−３の出力−Ｎ
−ＲＥＳＹＮＣ−ＬＡＴＥ−ＣＮＴ（０）〜−Ｎ−ＲＥ
ＳＹＮＣ−ＬＡＴＥ−ＣＮＴ（２）は、後述する図２１
に示す回路へ供給される。
【００８２】図２１は、選択回路３３−８の一実施例を
示すブロック図である。同図中、選択回路３３−８は、
ＯＲ回路３３８−１，３３８−２，３３８−１１〜３３
８−１３、ＪＫフリップフロップ３３８−３，３３８−
４及びＡＮＤ回路３３８−５〜３３８−１０からなる。
示すブロック図である。同図中、選択回路３３−８は、
ＯＲ回路３３８−１，３３８−２，３３８−１１〜３３
８−１３、ＪＫフリップフロップ３３８−３，３３８−
４及びＡＮＤ回路３３８−５〜３３８−１０からなる。
【００８３】ＯＲ回路３３８−１には、図１９に示す回
路からの信号−ＪＵＳＴ−ＲＥＳＹＮＣ−ＯＫ、信号−
ＲＥＳＹＮＣ−ＦＯＵＮＤ−ＣＬＲＰＬＳ及びフリップ
フロップ３３８−４のＱＢ出力が入力され、出力はフリ
ップフロップ３３８−３のクリア端子ＣＬに入力され
る。他方、ＯＲ回路３３８−２には、図１９に示す回路
からの信号−ＪＵＳＴ−ＲＥＳＹＮＣ−ＯＫ、信号−Ｒ
ＥＳＹＮＣ−ＦＯＵＮＤ−ＣＬＲＰＬＳ及びフリップフ
ロップ３３８−３のＱＢ出力が入力され、出力はフリッ
プフロップ３３８−４のクリア端子ＣＬに入力される。
フリップフロップ３３８−３のクロック入力端子ＣＫに
はクロックＰＣＣが入力され、入力端子Ｊには図１９に
示す回路からの信号Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−
ＯＫが入力され、入力端子Ｋは接地されている。フリッ
プフロップ３３８−４のクロック入力端子ＣＫにはクロ
ックＰＣＣが入力され、入力端子Ｊには図１９に示す回
路からの信号Ｐ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫが
入力され、入力端子Ｋは接地されている。
路からの信号−ＪＵＳＴ−ＲＥＳＹＮＣ−ＯＫ、信号−
ＲＥＳＹＮＣ−ＦＯＵＮＤ−ＣＬＲＰＬＳ及びフリップ
フロップ３３８−４のＱＢ出力が入力され、出力はフリ
ップフロップ３３８−３のクリア端子ＣＬに入力され
る。他方、ＯＲ回路３３８−２には、図１９に示す回路
からの信号−ＪＵＳＴ−ＲＥＳＹＮＣ−ＯＫ、信号−Ｒ
ＥＳＹＮＣ−ＦＯＵＮＤ−ＣＬＲＰＬＳ及びフリップフ
ロップ３３８−３のＱＢ出力が入力され、出力はフリッ
プフロップ３３８−４のクリア端子ＣＬに入力される。
フリップフロップ３３８−３のクロック入力端子ＣＫに
はクロックＰＣＣが入力され、入力端子Ｊには図１９に
示す回路からの信号Ｎ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−
ＯＫが入力され、入力端子Ｋは接地されている。フリッ
プフロップ３３８−４のクロック入力端子ＣＫにはクロ
ックＰＣＣが入力され、入力端子Ｊには図１９に示す回
路からの信号Ｐ−ＲＥＳＹＮＣ−ＤＥＴＥＣＴ−ＯＫが
入力され、入力端子Ｋは接地されている。
【００８４】フリップフロップ３３８−３のＱ出力は、
ＡＮＤ回路３３８−５，３３８−７，３３８−９に入力
され、フリップフロップ３３８−４のＱ出力は、ＡＮＤ
回路３３８−６，３３８−８，３３８−１０に入力され
る。ＡＮＤ回路３３８−５〜３３８−１０には、図２０
に示す回路からの信号−ＮＲＥＳＹＮＣ−ＦＡＳＴ−Ｃ
ＮＴ（０）、−ＮＲＥＳＹＮＣ−ＬＡＴＥ−ＣＮＴ
（０）、−ＮＲＥＳＹＮＣ−ＦＡＳＴ−ＣＮＴ（１）、
−ＮＲＥＳＹＮＣ−ＬＡＴＥ−ＣＮＴ（１）、−ＮＲＥ
ＳＹＮＣ−ＦＡＳＴ−ＣＮＴ（２）及び−ＮＲＥＳＹＮ
Ｃ−ＬＡＴＥ−ＣＮＴ（２）が夫々入力される。ＡＮＤ
回路３３８−５，３３８−６の出力はＯＲ回路３３８−
１１に入力され、ＡＮＤ回路３３８−７，３３８−８の
出力はＯＲ回路３３８−１２に入力され、ＡＮＤ回路３
３８−９，３３８−１０の出力はＯＲ回路３３８−１３
に入力される。これにより、ＯＲ回路３３８−１１〜３
３８−１３からは、データ部分ＮＤＡＴＡのＲＳがデー
タ部分ＰＤＡＴＡよりも早く又は遅く検出された場合の
ズレ量を示す信号ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−Ａ
ＤＤ（０）〜ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−ＡＤＤ
（２）が得られて後述する図２２に示す回路へ供給され
る。
ＡＮＤ回路３３８−５，３３８−７，３３８−９に入力
され、フリップフロップ３３８−４のＱ出力は、ＡＮＤ
回路３３８−６，３３８−８，３３８−１０に入力され
る。ＡＮＤ回路３３８−５〜３３８−１０には、図２０
に示す回路からの信号−ＮＲＥＳＹＮＣ−ＦＡＳＴ−Ｃ
ＮＴ（０）、−ＮＲＥＳＹＮＣ−ＬＡＴＥ−ＣＮＴ
（０）、−ＮＲＥＳＹＮＣ−ＦＡＳＴ−ＣＮＴ（１）、
−ＮＲＥＳＹＮＣ−ＬＡＴＥ−ＣＮＴ（１）、−ＮＲＥ
ＳＹＮＣ−ＦＡＳＴ−ＣＮＴ（２）及び−ＮＲＥＳＹＮ
Ｃ−ＬＡＴＥ−ＣＮＴ（２）が夫々入力される。ＡＮＤ
回路３３８−５，３３８−６の出力はＯＲ回路３３８−
１１に入力され、ＡＮＤ回路３３８−７，３３８−８の
出力はＯＲ回路３３８−１２に入力され、ＡＮＤ回路３
３８−９，３３８−１０の出力はＯＲ回路３３８−１３
に入力される。これにより、ＯＲ回路３３８−１１〜３
３８−１３からは、データ部分ＮＤＡＴＡのＲＳがデー
タ部分ＰＤＡＴＡよりも早く又は遅く検出された場合の
ズレ量を示す信号ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−Ａ
ＤＤ（０）〜ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−ＡＤＤ
（２）が得られて後述する図２２に示す回路へ供給され
る。
【００８５】図２２は、ロード値変更回路３３−９の一
実施例を示すブロック図である。同図中、ロード値変更
回路３３−９は、加算器３３９−１及びＡＮＤ回路３３
９−２〜３３９−４からなる。加算器３３９−１には、
図１４に示す回路からの信号ＲＤ−ＣＮＴ−ＢＩＴ０−
ＮＣＣ〜ＲＤ−ＣＮＴ−ＢＩＴ２−ＮＣＣ及び図２１に
示す回路からの信号ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−
ＡＤＤ（０）〜ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−ＡＤ
Ｄ（２）が入力される。加算器３３９−１の出力は、対
応するＡＮＤ回路３３９−２〜３３９−４に入力され
る。これらのＡＮＤ回路３３９−２〜３３９−４には、
図１９に示す回路からの信号ＲＤ−ＣＮＴＬ−ＣＮＴ−
ＲＥＬＯＡＤ−ＬＯＡＤ−ＶＡＬＵＥ−ＥＮも入力され
る。ＡＮＤ回路３３９−２〜３３９−４からは、信号Ｒ
Ｄ−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−２〜ＲＤ
−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−０が出力さ
れ、図１４に示す回路へ供給される。
実施例を示すブロック図である。同図中、ロード値変更
回路３３−９は、加算器３３９−１及びＡＮＤ回路３３
９−２〜３３９−４からなる。加算器３３９−１には、
図１４に示す回路からの信号ＲＤ−ＣＮＴ−ＢＩＴ０−
ＮＣＣ〜ＲＤ−ＣＮＴ−ＢＩＴ２−ＮＣＣ及び図２１に
示す回路からの信号ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−
ＡＤＤ（０）〜ＳＥＬＥＣＴ−ＶＡＬＵＥ−ＴＯ−ＡＤ
Ｄ（２）が入力される。加算器３３９−１の出力は、対
応するＡＮＤ回路３３９−２〜３３９−４に入力され
る。これらのＡＮＤ回路３３９−２〜３３９−４には、
図１９に示す回路からの信号ＲＤ−ＣＮＴＬ−ＣＮＴ−
ＲＥＬＯＡＤ−ＬＯＡＤ−ＶＡＬＵＥ−ＥＮも入力され
る。ＡＮＤ回路３３９−２〜３３９−４からは、信号Ｒ
Ｄ−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−２〜ＲＤ
−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−０が出力さ
れ、図１４に示す回路へ供給される。
【００８６】これにより、データ部分ＮＤＡＴＡのＲＳ
検出とデータ部分ＰＤＡＴＡのＲＳ検出とのズレ量に、
現在のＮＤＡＴＡ読み出し制御カウンタ３５−２のカウ
ント値を加算して、加算結果をＮＤＡＴＡ読み出し制御
カウンタ３５−２のロード値として使用する。尚、デー
タ部分ＮＤＡＴＡのＲＳがデータ部分ＰＤＡＴＡのＲＳ
より早く検出された場合には、ズレ量を反転させた値を
加算する。この結果、ズレ量を修正するために生成され
たデータＲＤ−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ
−０〜ＲＤ−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−
２が、ＮＤＡＴＡ読み出しカウンタ３５−２のロード値
としてロードされる。
検出とデータ部分ＰＤＡＴＡのＲＳ検出とのズレ量に、
現在のＮＤＡＴＡ読み出し制御カウンタ３５−２のカウ
ント値を加算して、加算結果をＮＤＡＴＡ読み出し制御
カウンタ３５−２のロード値として使用する。尚、デー
タ部分ＮＤＡＴＡのＲＳがデータ部分ＰＤＡＴＡのＲＳ
より早く検出された場合には、ズレ量を反転させた値を
加算する。この結果、ズレ量を修正するために生成され
たデータＲＤ−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ
−０〜ＲＤ−ＣＮＴＬＣＮＴ−ＬＤ−ＶＡＬＵＥ−Ｎ−
２が、ＮＤＡＴＡ読み出しカウンタ３５−２のロード値
としてロードされる。
【００８７】図２３は、ＰＤＡＴＡ合成部４０−１の一
実施例を示すブロック図である。同図中、ＰＤＡＴＡ合
成部４０−１は、Ｄフリップフロップ４０１−１〜４０
１−１４、ＡＮＤ回路４０２−１〜４０２−８、Ｄフリ
ップフロップ４０３−１〜４０３−８、ＡＮＤ回路４０
４−１〜４０４−８及びＯＲ回路４０５からなる。
実施例を示すブロック図である。同図中、ＰＤＡＴＡ合
成部４０−１は、Ｄフリップフロップ４０１−１〜４０
１−１４、ＡＮＤ回路４０２−１〜４０２−８、Ｄフリ
ップフロップ４０３−１〜４０３−８、ＡＮＤ回路４０
４−１〜４０４−８及びＯＲ回路４０５からなる。
【００８８】フリップフロップ４０１−１〜４０１−１
４は、いずれもクロック入力端子ＣＫにクロックＰＣＣ
を入力され、初段に設けられたフリップフロップ４０１
−１のデータ入力端子Ｄに入力されるデータ部分ＰＤＡ
ＴＡを順次シフトする。最終段に設けられたフリップフ
ロップ４０１−１４のＱ出力は、フリップフロップ４０
３−１〜４０３−８のデータ入力端子Ｄに入力される。
ＡＮＤ回路４０２−１〜４０２−８には、夫々クロック
ＰＣＣ及び図８に示す回路からの対応する信号−ＷＲＩ
ＴＥ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＷＲＩＴＥ−ＯＫ−Ｆ
Ｆ８−ＰＣＣが入力され、ＡＮＤ回路４０２−１〜４０
２−８の出力は対応するフリップフロップ４０３−１〜
４０３−８のクロック入力端子ＣＫに入力される。
４は、いずれもクロック入力端子ＣＫにクロックＰＣＣ
を入力され、初段に設けられたフリップフロップ４０１
−１のデータ入力端子Ｄに入力されるデータ部分ＰＤＡ
ＴＡを順次シフトする。最終段に設けられたフリップフ
ロップ４０１−１４のＱ出力は、フリップフロップ４０
３−１〜４０３−８のデータ入力端子Ｄに入力される。
ＡＮＤ回路４０２−１〜４０２−８には、夫々クロック
ＰＣＣ及び図８に示す回路からの対応する信号−ＷＲＩ
ＴＥ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＷＲＩＴＥ−ＯＫ−Ｆ
Ｆ８−ＰＣＣが入力され、ＡＮＤ回路４０２−１〜４０
２−８の出力は対応するフリップフロップ４０３−１〜
４０３−８のクロック入力端子ＣＫに入力される。
【００８９】フリップフロップ４０３−１〜４０３−８
のＱＢ出力は、信号−ＦＦ１−ＰＤＡＴＡ−ＴＲＵＥ〜
−ＦＦ８−ＰＤＡＴＡ−ＴＲＵＥとしてＡＮＤ回路４０
４−１〜４０４−８に入力される。又、ＡＮＤ回路４０
４−１〜４０４−８には、図９に示す回路からの対応す
る信号−ＲＥＡＤ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＲＥＡＤ
−ＯＫ−ＦＦ８−ＰＣＣも入力される。ＡＮＤ回路４０
４−１〜４０４−８の出力は、ＯＲ回路４０５に入力さ
れ、ＯＲ回路４０５の出力ＲＥＡＤ−ＰＤＡＴＡ−ＴＲ
ＵＥ−ＦＩＦＯは後述する図２５に示す回路へ供給され
る。
のＱＢ出力は、信号−ＦＦ１−ＰＤＡＴＡ−ＴＲＵＥ〜
−ＦＦ８−ＰＤＡＴＡ−ＴＲＵＥとしてＡＮＤ回路４０
４−１〜４０４−８に入力される。又、ＡＮＤ回路４０
４−１〜４０４−８には、図９に示す回路からの対応す
る信号−ＲＥＡＤ−ＯＫ−ＦＦ１−ＰＣＣ〜−ＲＥＡＤ
−ＯＫ−ＦＦ８−ＰＣＣも入力される。ＡＮＤ回路４０
４−１〜４０４−８の出力は、ＯＲ回路４０５に入力さ
れ、ＯＲ回路４０５の出力ＲＥＡＤ−ＰＤＡＴＡ−ＴＲ
ＵＥ−ＦＩＦＯは後述する図２５に示す回路へ供給され
る。
【００９０】これにより、ＶＦＯ及びＲＳパターンの検
出によりＰＤＡＴＡ読み出し制御カウンタ３５−１が正
しく修正されているので、合成用ＦＩＦＯに取り込まれ
るデータを遅らすことにより、合成用ＦＩＦＯからＶＦ
Ｏ及びＲＳパターンが正しく読み出される。
出によりＰＤＡＴＡ読み出し制御カウンタ３５−１が正
しく修正されているので、合成用ＦＩＦＯに取り込まれ
るデータを遅らすことにより、合成用ＦＩＦＯからＶＦ
Ｏ及びＲＳパターンが正しく読み出される。
【００９１】図２４は、ＮＤＡＴＡ合成部４０−２の一
実施例を示すブロック図である。同図中、ＮＤＡＴＡ合
成部４０−２は、Ｄフリップフロップ４１１−１〜４１
１−１４、ＡＮＤ回路４１２−１〜４１２−８、Ｄフリ
ップフロップ４１３−１〜４１３−８、ＡＮＤ回路４１
４−１〜４１４−８及びＯＲ回路４１５からなる。
実施例を示すブロック図である。同図中、ＮＤＡＴＡ合
成部４０−２は、Ｄフリップフロップ４１１−１〜４１
１−１４、ＡＮＤ回路４１２−１〜４１２−８、Ｄフリ
ップフロップ４１３−１〜４１３−８、ＡＮＤ回路４１
４−１〜４１４−８及びＯＲ回路４１５からなる。
【００９２】フリップフロップ４１１−１〜４１１−１
４は、いずれもクロック入力端子ＣＫにクロックＮＣＣ
を入力され、初段に設けられたフリップフロップ４１１
−１のデータ入力端子Ｄに入力されるデータ部分ＮＤＡ
ＴＡを順次シフトする。最終段に設けられたフリップフ
ロップ４１１−１４のＱ出力は、フリップフロップ４１
３−１〜４１３−８のデータ入力端子Ｄに入力される。
ＡＮＤ回路４１２−１〜４１２−８には、夫々クロック
ＮＣＣ及び図１３に示す回路からの対応する信号−ＷＲ
ＩＴＥ−ＯＫ−ＦＦ１−ＮＣＣ〜−ＷＲＩＴＥ−ＯＫ−
ＦＦ８−ＮＣＣが入力され、ＡＮＤ回路４１２−１〜４
１２−８の出力は対応するフリップフロップ４１３−１
〜４１３−８のクロック入力端子ＣＫに入力される。
４は、いずれもクロック入力端子ＣＫにクロックＮＣＣ
を入力され、初段に設けられたフリップフロップ４１１
−１のデータ入力端子Ｄに入力されるデータ部分ＮＤＡ
ＴＡを順次シフトする。最終段に設けられたフリップフ
ロップ４１１−１４のＱ出力は、フリップフロップ４１
３−１〜４１３−８のデータ入力端子Ｄに入力される。
ＡＮＤ回路４１２−１〜４１２−８には、夫々クロック
ＮＣＣ及び図１３に示す回路からの対応する信号−ＷＲ
ＩＴＥ−ＯＫ−ＦＦ１−ＮＣＣ〜−ＷＲＩＴＥ−ＯＫ−
ＦＦ８−ＮＣＣが入力され、ＡＮＤ回路４１２−１〜４
１２−８の出力は対応するフリップフロップ４１３−１
〜４１３−８のクロック入力端子ＣＫに入力される。
【００９３】フリップフロップ４１３−１〜４１３−８
のＱＢ出力は、信号−ＦＦ１−ＮＤＡＴＡ−ＴＲＵＥ〜
−ＦＦ８−ＮＤＡＴＡ−ＴＲＵＥとしてＡＮＤ回路４１
４−１〜４１４−８に入力される。又、ＡＮＤ回路４１
４−１〜４１４−８には、図１４に示す回路からの対応
する信号−ＲＥＡＤ−ＯＫ−ＦＦ１−ＮＣＣ〜−ＲＥＡ
Ｄ−ＯＫ−ＦＦ８−ＮＣＣも入力される。ＡＮＤ回路４
１４−１〜４１４−８の出力は、ＯＲ回路４１５に入力
され、ＯＲ回路４１５の出力ＲＥＡＤ−ＮＤＡＴＡ−Ｔ
ＲＵＥ−ＦＩＦＯは後述する図２５に示す回路へ供給さ
れる。
のＱＢ出力は、信号−ＦＦ１−ＮＤＡＴＡ−ＴＲＵＥ〜
−ＦＦ８−ＮＤＡＴＡ−ＴＲＵＥとしてＡＮＤ回路４１
４−１〜４１４−８に入力される。又、ＡＮＤ回路４１
４−１〜４１４−８には、図１４に示す回路からの対応
する信号−ＲＥＡＤ−ＯＫ−ＦＦ１−ＮＣＣ〜−ＲＥＡ
Ｄ−ＯＫ−ＦＦ８−ＮＣＣも入力される。ＡＮＤ回路４
１４−１〜４１４−８の出力は、ＯＲ回路４１５に入力
され、ＯＲ回路４１５の出力ＲＥＡＤ−ＮＤＡＴＡ−Ｔ
ＲＵＥ−ＦＩＦＯは後述する図２５に示す回路へ供給さ
れる。
【００９４】これにより、ＶＦＯ及びＲＳパターンの検
出によりＮＤＡＴＡ読み出し制御カウンタ３５−２が正
しく修正されているので、合成用ＦＩＦＯに取り込まれ
るデータを遅らすことにより、合成用ＦＩＦＯからＶＦ
Ｏ及びＲＳパターンが正しく読み出される。
出によりＮＤＡＴＡ読み出し制御カウンタ３５−２が正
しく修正されているので、合成用ＦＩＦＯに取り込まれ
るデータを遅らすことにより、合成用ＦＩＦＯからＶＦ
Ｏ及びＲＳパターンが正しく読み出される。
【００９５】図２５は、読み出し信号合成部４０−３の
一実施例を示すブロック図である。同図中、読み出し信
号合成部４０−３は、ＯＲ回路４２１及びフリップフロ
ップ４２２からなる。ＯＲ回路４２１は、図２３に示す
回路からの信号ＲＥＡＤ−ＰＤＡＴＡ−ＴＲＵＥ−ＦＩ
ＦＯ及び図２４に示す回路からの信号ＲＥＡＤ−ＮＤＡ
ＴＡ−ＴＲＵＥ−ＦＩＦＯを入力され、出力をフリップ
フロップ４２２のデータ入力端子Ｄに入力する。フリッ
プフロップ４２２のクロック入力端子ＣＫにはクロック
ＰＣＣが入力される。これにより、フリップフロップ４
２２からは、合成後のＲＬＬ（１，７）変調コードであ
るデータ１／７ＲＤＤＴが出力される。このデータ１／
７ＲＤＤＴは、図６に示すデコーダ４３へ供給されてデ
コードされる。
一実施例を示すブロック図である。同図中、読み出し信
号合成部４０−３は、ＯＲ回路４２１及びフリップフロ
ップ４２２からなる。ＯＲ回路４２１は、図２３に示す
回路からの信号ＲＥＡＤ−ＰＤＡＴＡ−ＴＲＵＥ−ＦＩ
ＦＯ及び図２４に示す回路からの信号ＲＥＡＤ−ＮＤＡ
ＴＡ−ＴＲＵＥ−ＦＩＦＯを入力され、出力をフリップ
フロップ４２２のデータ入力端子Ｄに入力する。フリッ
プフロップ４２２のクロック入力端子ＣＫにはクロック
ＰＣＣが入力される。これにより、フリップフロップ４
２２からは、合成後のＲＬＬ（１，７）変調コードであ
るデータ１／７ＲＤＤＴが出力される。このデータ１／
７ＲＤＤＴは、図６に示すデコーダ４３へ供給されてデ
コードされる。
【００９６】図６の説明に戻ると、ＩＤ部リード信号生
成回路３６は、リードアンプ部１２Ａからの振幅検出信
号ＲＥＦＮＶに基づいてＩＤリード信号を生成してウィ
ンドウ生成回路３７へ供給する。ウィンドウ生成回路３
７には、半導体チップ２０からのＡＭ及びＳＹＮＣに対
するウィンドウを示す信号ＡＭＳＹＮＣＷＩも供給され
ており、ＡＭ検出回路３８でのＡＭ検出及びＳＹＮＣ検
出回路４２でのＳＹＮＣ検出に必要なウィンドウ信号を
ＡＭ検出回路３８へ供給すると共に、ＡＭ検出回路３８
を介してＳＹＮＣ検出回路４２へも供給する。ＡＭ検出
回路３８は、シフトレジスタ部４１からのデータ及びク
ロックを供給され、データからＡＭを検出して検出結果
をＳＹＮＣ検出回路４２を介してＳ／Ｐ変換回路４６へ
供給する。又、ＳＹＮＣ検出回路４２は、シフトレジス
タ部４１からのデータ及びクロックを供給されており、
データからＳＹＮＣを検出して検出結果をＳ／Ｐ変換回
路４６、デコーダ４３及びＲＳカウンタ４４へ供給す
る。ＳＹＮＣ検出回路４２からのクロックは、分周器４
７で分周されて分周前のクロックと共にデコーダ４３へ
供給される。
成回路３６は、リードアンプ部１２Ａからの振幅検出信
号ＲＥＦＮＶに基づいてＩＤリード信号を生成してウィ
ンドウ生成回路３７へ供給する。ウィンドウ生成回路３
７には、半導体チップ２０からのＡＭ及びＳＹＮＣに対
するウィンドウを示す信号ＡＭＳＹＮＣＷＩも供給され
ており、ＡＭ検出回路３８でのＡＭ検出及びＳＹＮＣ検
出回路４２でのＳＹＮＣ検出に必要なウィンドウ信号を
ＡＭ検出回路３８へ供給すると共に、ＡＭ検出回路３８
を介してＳＹＮＣ検出回路４２へも供給する。ＡＭ検出
回路３８は、シフトレジスタ部４１からのデータ及びク
ロックを供給され、データからＡＭを検出して検出結果
をＳＹＮＣ検出回路４２を介してＳ／Ｐ変換回路４６へ
供給する。又、ＳＹＮＣ検出回路４２は、シフトレジス
タ部４１からのデータ及びクロックを供給されており、
データからＳＹＮＣを検出して検出結果をＳ／Ｐ変換回
路４６、デコーダ４３及びＲＳカウンタ４４へ供給す
る。ＳＹＮＣ検出回路４２からのクロックは、分周器４
７で分周されて分周前のクロックと共にデコーダ４３へ
供給される。
【００９７】ＲＳカウンタ４４は、ＳＹＮＣ検出回路４
２から得られる検出結果及びクロックに基づいてＲＳを
カウントし、カウント値をＲＳ検出回路４５へ供給す
る。ＲＳ検出回路４５は、ＲＳを検出してＳ／Ｐ変換回
路４６へ供給する。これにより、デコーダ４３は、シフ
トレジスタ部４１からのデータ１／７ＲＤＤＴにクロッ
クに基づいてＲＬＬ（１，７）デコードを施し、デコー
ドされたデータはＳ／Ｐ変換回路４６へ供給される。Ｓ
／Ｐ変換回路４６は、ＳＹＮＣ検出回路４２及びＲＳ検
出回路４５からの検出結果に基づき、デコードされたシ
リアルなデータをパラレルなデータに変換して、半導体
チップ２０へ供給する。つまり、大略同じ周波数で発信
するＰＬＬ（ＶＦＯ回路１３，１４）が独立して２つあ
るので、ＰＬＬのクロックがスリップするとＦＩＦＯ部
の合成する位相もズレてしまうが、本実施例ではこのズ
レをＲＳにより検出してＦＩＦＯ部の合成位相、デコー
ダ３２及びＳ／Ｐ変換回路４６を再同期している。
２から得られる検出結果及びクロックに基づいてＲＳを
カウントし、カウント値をＲＳ検出回路４５へ供給す
る。ＲＳ検出回路４５は、ＲＳを検出してＳ／Ｐ変換回
路４６へ供給する。これにより、デコーダ４３は、シフ
トレジスタ部４１からのデータ１／７ＲＤＤＴにクロッ
クに基づいてＲＬＬ（１，７）デコードを施し、デコー
ドされたデータはＳ／Ｐ変換回路４６へ供給される。Ｓ
／Ｐ変換回路４６は、ＳＹＮＣ検出回路４２及びＲＳ検
出回路４５からの検出結果に基づき、デコードされたシ
リアルなデータをパラレルなデータに変換して、半導体
チップ２０へ供給する。つまり、大略同じ周波数で発信
するＰＬＬ（ＶＦＯ回路１３，１４）が独立して２つあ
るので、ＰＬＬのクロックがスリップするとＦＩＦＯ部
の合成する位相もズレてしまうが、本実施例ではこのズ
レをＲＳにより検出してＦＩＦＯ部の合成位相、デコー
ダ３２及びＳ／Ｐ変換回路４６を再同期している。
【００９８】以上、本発明を実施例により説明したが、
本発明はこれらの実施例に限定されるものではなく、種
々の変形及び改良が可能であることは言うまでもない。
本発明はこれらの実施例に限定されるものではなく、種
々の変形及び改良が可能であることは言うまでもない。
【００９９】
【発明の効果】請求項１記載の発明によれば、データ再
生時のスライスレベルマージンを大きくすることができ
るデュアルＰＬＬ弁別回路の出力に対し、正確に２つの
データを合成することができると共に、リシンクによる
クロックスリップの修正も２つのＰＬＬで独立に可能と
し、データ再生の安定性及び信頼性を向上することがで
きる。
生時のスライスレベルマージンを大きくすることができ
るデュアルＰＬＬ弁別回路の出力に対し、正確に２つの
データを合成することができると共に、リシンクによる
クロックスリップの修正も２つのＰＬＬで独立に可能と
し、データ再生の安定性及び信頼性を向上することがで
きる。
【０１００】請求項２〜５記載の発明によれば、比較的
簡単な回路で再生データを正確にデコードすることがで
きる。請求項６〜９記載の発明によれば、第１及び第２
の格納手段の動作位相を補正することができる。
簡単な回路で再生データを正確にデコードすることがで
きる。請求項６〜９記載の発明によれば、第１及び第２
の格納手段の動作位相を補正することができる。
【０１０１】請求項１０及び１１記載の発明によれば、
上記規格に適合する回路を実現できる。請求項１２記載
の発明によれば、データ再生時のスライスレベルマージ
ンを大きくすることができるデュアルＰＬＬ弁別回路の
出力に対し、正確に２つのデータを合成することができ
ると共に、リシンクによるクロックスリップの修正も２
つのＰＬＬで独立に可能とし、データ再生の安定性及び
信頼性を向上することができる。
上記規格に適合する回路を実現できる。請求項１２記載
の発明によれば、データ再生時のスライスレベルマージ
ンを大きくすることができるデュアルＰＬＬ弁別回路の
出力に対し、正確に２つのデータを合成することができ
ると共に、リシンクによるクロックスリップの修正も２
つのＰＬＬで独立に可能とし、データ再生の安定性及び
信頼性を向上することができる。
【０１０２】請求項１３〜１６記載の発明によれば、比
較的簡単な回路で再生データを正確にデコードすること
ができる。請求項１７〜２０記載の発明によれば、第１
及び第２の格納手段の動作位相を補正することができ
る。
較的簡単な回路で再生データを正確にデコードすること
ができる。請求項１７〜２０記載の発明によれば、第１
及び第２の格納手段の動作位相を補正することができ
る。
【０１０３】請求項２１及び２２記載の発明によれば、
上記規格に適合する回路を実現できる。従って、本発明
によれば、データ再生時のスライスレベルマージンを大
きくすることができるデュアルＰＬＬ弁別回路の出力に
対し、正確に２つのデータを合成することができると共
に、リシンクによるクロックスリップの修正も２つのＰ
ＬＬで独立に可能とし、データ再生の安定性及び信頼性
を向上することができる。
上記規格に適合する回路を実現できる。従って、本発明
によれば、データ再生時のスライスレベルマージンを大
きくすることができるデュアルＰＬＬ弁別回路の出力に
対し、正確に２つのデータを合成することができると共
に、リシンクによるクロックスリップの修正も２つのＰ
ＬＬで独立に可能とし、データ再生の安定性及び信頼性
を向上することができる。
【図１】入力ビットがチャネルビットに変換される様子
を示す図である。
を示す図である。
【図２】セクタが５１２バイトからなりＥＣＣが５イン
ターリーブを用いる場合のデータフィールドＤＦ内での
記録順序を示す図である。
ターリーブを用いる場合のデータフィールドＤＦ内での
記録順序を示す図である。
【図３】セクタが２０４８バイトからなりＥＣＣが２０
インターリーブを用いる場合のデータフィールドＤＦ内
での記録順序を示す図である。
インターリーブを用いる場合のデータフィールドＤＦ内
での記録順序を示す図である。
【図４】ＰＰＭデータ及びＰＷＭデータと光ディスク上
に記録されるマークとの関係を示す図である。
に記録されるマークとの関係を示す図である。
【図５】本発明になる記憶装置の一実施例の概略構成を
示すブロック図である。
示すブロック図である。
【図６】エンコーダ／デコーダの一実施例を示すブロッ
ク図である。
ク図である。
【図７】図６に示す一部分をより詳細に示すブロック図
である。
である。
【図８】ＰＤＡＴＡ書き込み制御カウンタ及びＰＤＡＴ
Ａ修正用ＦＩＦＯの一実施例を示すブロック図である。
Ａ修正用ＦＩＦＯの一実施例を示すブロック図である。
【図９】ＰＤＡＴＡ読み出し制御カウンタ及びＰＤＡＴ
Ａ修正用ＦＩＦＯの一実施例を示すブロック図である。
Ａ修正用ＦＩＦＯの一実施例を示すブロック図である。
【図１０】ＰＤＡＴＡ用シフトレジスタの一実施例を示
すブロック図である。
すブロック図である。
【図１１】ＰＤＡＴＡのＶＦＯの検出器の一実施例を示
すブロック図である。
すブロック図である。
【図１２】ＰＤＡＴＡのＲＳ検出器の一実施例を示すブ
ロック図である。
ロック図である。
【図１３】ＮＤＡＴＡ書き込み制御カウンタ及びＮＤＡ
ＴＡ修正用ＦＩＦＯの一実施例を示すブロック図であ
る。
ＴＡ修正用ＦＩＦＯの一実施例を示すブロック図であ
る。
【図１４】ＮＤＡＴＡ読み出し制御カウンタ及びＮＤＡ
ＴＡ修正用ＦＩＦＯの一実施例を示すブロック図であ
る。
ＴＡ修正用ＦＩＦＯの一実施例を示すブロック図であ
る。
【図１５】ＮＤＡＴＡ用シフトレジスタの一実施例を示
すブロック図である。
すブロック図である。
【図１６】ＮＤＡＴＡのＶＦＯの検出器の一実施例を示
すブロック図である。
すブロック図である。
【図１７】ＮＤＡＴＡのＲＳ検出器の一実施例を示すブ
ロック図である。
ロック図である。
【図１８】停止信号生成回路の一実施例を示すブロック
図である。
図である。
【図１９】タイミング生成回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２０】計算回路の一実施例を示すブロック図であ
る。
る。
【図２１】選択回路の一実施例を示すブロック図であ
る。
る。
【図２２】ロード値変更回路の一実施例を示すブロック
図である。
図である。
【図２３】ＰＤＡＴＡ合成部の一実施例を示すブロック
図である。
図である。
【図２４】ＮＤＡＴＡ合成部の一実施例を示すブロック
図である。
図である。
【図２５】読み出し信号合成部の一実施例を示すブロッ
ク図である。
ク図である。
【図２６】提案されている規格のセクタレイアウトを説
明する図である。
明する図である。
１ ＳＰＣ ２ データバッファ ３ ＦＭＴ ４ ＭＰＵ ５ ＥＣＣＰ ６ エンコーダ／デコーダ ７ ＬＤ制御部 ８ 光学ヘッド ８ａ ＬＤ ８ｂ ＰＤ ９ スピンドルモータ １０ 光ディスク １２ リードアンプ １２Ａ リードアンプ部 １３，１４ ＶＦＯ回路 １５ 制御回路 ２０，２１ 半導体チップ ３１ Ｐ，Ｎレジスタ ３２ 位相同期用（又は、データ修正用）ＦＩＦＯ ３３ ＶＦＯ，ＲＳ検出部 ３４ Ｐ，Ｎ書き込み制御カウンタ部 ３５ Ｐ，Ｎ読み出し制御カウンタ部 ３６ ＩＤ部リード信号生成回路 ３７ ウィンドウ生成回路 ３８ ＡＭ検出回路 ３９ シフトレジスタ部 ４０ ＲＬＬ（１，７）デコーダ用ＦＩＦＯ部 ４１ シフトレジスタ部 ４２ ＳＹＮＣ検出回路 ４３ ＲＬＬ（１，７）デコーダ ４４ ＲＳカウンタ ４５ ＲＳ検出回路 ４６ Ｓ／Ｐ変換回路 ４７ クロック分周器 ４８ 制御信号生成回路
Claims (22)
- 【請求項１】 直流成分を持つパターンを発生する所定
変調コードによりコーディングされたデータをＰＷＭデ
ータに変換して記録された記録媒体から再生され、大略
同じ周波数で発信する互いに独立した第１のＰＬＬ手段
及び第２のＰＬＬ手段を介して得られるデータをデコー
ドするデコード装置であって、 該第１のＰＬＬ手段から得られるＰＷＭデータのうち正
極性のデータ部分及び該第２のＰＬＬ手段から得られる
ＰＷＭデータのうち負極性のデータ部分を順次格納する
第１の格納手段と、 該正極性のデータを遅延する第１の遅延手段と、 該負極性のデータを遅延する第２の遅延手段と、 該第１及び第２の遅延手段により遅延された正極性のデ
ータ及び負極性のデータを順次格納する第２の格納手段
と、 該第１の格納手段に対する書き込み及び読み出し並びに
第１の遅延手段の入力及び出力のタイミングを、いずれ
も該第１のＰＬＬ手段を介して得られる第１のクロック
に同期して制御すると共に、該第２の格納手段に対する
書き込み及び該第２の遅延手段の入力のタイミングを該
第２のＰＬＬ手段を介して得られる第２のクロックに同
期して制御し、該第２の格納手段に対する読み出し及び
該第２の遅延手段の出力タイミングを該第１のクロック
に同期して制御する制御手段と、該第１及び第２の格納
手段から順次読み出されたデータをデコードするデコー
ダとを備えた、デコード装置。 - 【請求項２】 前記第１及び第２の格納手段のうち少な
くとも一方はＦＩＦＯからなる、請求項１記載のデコー
ド装置。 - 【請求項３】 前記第１及び第２の遅延手段のうち少な
くとも一方はシフトレジスタからなる、請求項１又は２
のデコード装置。 - 【請求項４】 前記第１の格納手段の書き込み及び読み
出し動作と、前記第１の遅延手段の入力及び出力動作
と、前記第２の格納手段の読み出し動作と、前記第２の
遅延手段の出力動作とは、第１のイネーブル信号に応答
して有効とされ、 該第２の格納手段の書き込み動作と該第２の遅延手段の
入力動作とは、第２のイネーブル信号に応答して有効と
され、 該第１のイネーブル信号は該第２のイネーブル信号に先
立ってアサートする、請求項１〜３のうちいずれか１項
記載のデコード装置。 - 【請求項５】 前記第１及び第２のイネーブル信号のア
サートの時間差は、少なくとも該第１又は第２のイネー
ブル信号の１周期よりも短い、請求項４記載のデコード
装置。 - 【請求項６】 前記コーディングされたデータをＰＷＭ
データに変換して前記記録媒体に記録する際に、データ
フィールドを含む記録フィールド内に前記第１及び第２
のＰＬＬ手段との同期を取るためのＶＦＯ同期フィール
ドが挿入されており、 前記正極性のデータからＶＦＯ同期フィールドを検出し
て第１の検出信号を発生する第１の検出手段と、 前記負極性のデータからＶＦＯ同期フィールドを検出し
て第２の検出信号を発生する第２の検出手段と、 該第１及び第２の検出信号の発生タイミングのズレに基
づいた時間だけ前記第１又は第２の格納手段の読み出し
動作を停止する停止手段とを更に備えた、請求項１〜５
のうちいずれか１項記載のデコード装置。 - 【請求項７】 前記コーディングされたデータをＰＷＭ
データに変換して前記記録媒体に記録する際に、データ
フィールド内のデータブロックとデータブロックとの間
に、リシンクパターンを有し、データフィールド内でク
ロックスリップが発生した場合に同期を取るためのリシ
ンクバイトが挿入されており、 前記第１の格納手段から順次読み出されるデータと該リ
シンクパターンとを比較して第１の検出信号を発生する
第１の比較手段と、 前記第２の格納手段から順次読み出されるデータと該リ
シンクパターンとを比較して第２の検出信号を発生する
第２の比較手段とを更に備えた、請求項１〜６のうちい
ずれか１項記載のデコード装置。 - 【請求項８】 前記第１及び第２の比較手段は、前記第
１のクロックをカウントして生成した検出ウィンドウを
用いて前記リシンクパターンを検出する、請求項７記載
のデコード装置。 - 【請求項９】 前記第１及び第２の検出信号のタイミン
グのズレを検出すると前記第２の格納手段の読み出しカ
ウントのカウント値をリロードする手段を更に備えた、
請求項７又は８記載のデコード装置。 - 【請求項１０】 前記第１及び第２の遅延手段の出力の
論理和を変調データとして前記デコーダへ供給する手段
を更に備えた、請求項１〜９のうちいずれか１項記載の
デコード装置。 - 【請求項１１】 前記所定変調コードは、ＰＬＬ（１，
７）変調コードである、請求項１〜１０のうちいずれか
１項記載のデコード装置。 - 【請求項１２】 直流成分を持つパターンを発生する所
定変調コードによりコーディングされたデータをＰＷＭ
データに変換して記録された記録媒体からデータを再生
する再生手段と、 該再生手段により再生されたデータを供給され、大略同
じ周波数で発信する互いに独立した第１のＰＬＬ手段及
び第２のＰＬＬ手段と、 該第１及び第２のＰＬＬ手段を介して得られるデータを
デコードするデコード装置とを備え、 該デコード装置は、 該第１のＰＬＬ手段から得られるＰＷＭデータのうち正
極性のデータ部分及び該第２のＰＬＬ手段から得られる
ＰＷＭデータのうち負極性のデータ部分を順次格納する
第１の格納手段と、 該正極性のデータを遅延する第１の遅延手段と、 該負極性のデータを遅延する第２の遅延手段と、 該第１及び第２の遅延手段により遅延された正極性のデ
ータ及び負極性のデータを順次格納する第２の格納手段
と、 該第１の格納手段に対する書き込み及び読み出し並びに
第１の遅延手段の入力及び出力のタイミングを、いずれ
も該第１のＰＬＬ手段を介して得られる第１のクロック
に同期して制御すると共に、該第２の格納手段に対する
書き込み及び該第２の遅延手段の入力のタイミングを該
第２のＰＬＬ手段を介して得られる第２のクロックに同
期して制御し、該第２の格納手段に対する読み出し及び
該第２の遅延手段の出力タイミングを該第１のクロック
に同期して制御する制御手段と、該第１及び第２の格納
手段から順次読み出されたデータをデコードするデコー
ダとを有する、記憶装置。 - 【請求項１３】 前記第１及び第２の格納手段のうち少
なくとも一方はＦＩＦＯからなる、請求項１２記載の記
憶装置。 - 【請求項１４】 前記第１及び第２の遅延手段のうち少
なくとも一方はシフトレジスタからなる、請求項１２又
は１３の記憶装置。 - 【請求項１５】 前記第１の格納手段の書き込み及び読
み出し動作と、前記第１の遅延手段の入力及び出力動作
と、前記第２の格納手段の読み出し動作と、前記第２の
遅延手段の出力動作とは、第１のイネーブル信号に応答
して有効とされ、 該第２の格納手段の書き込み動作と該第２の遅延手段の
入力動作とは、第２のイネーブル信号に応答して有効と
され、 該第１のイネーブル信号は該第２のイネーブル信号に先
立ってアサートする、請求項１２〜１４のうちいずれか
１項記載の記憶装置。 - 【請求項１６】 前記第１及び第２のイネーブル信号の
アサートの時間差は、少なくとも該第１又は第２のイネ
ーブル信号の１周期よりも短い、請求項１５記載の記憶
装置。 - 【請求項１７】 前記コーディングされたデータをＰＷ
Ｍデータに変換して前記記録媒体に記録する際に、デー
タフィールドを含む記録フィールド内に前記第１及び第
２のＰＬＬ手段との同期を取るためのＶＦＯ同期フィー
ルドが挿入されており、 前記デコード装置は、 前記正極性のデータからＶＦＯ同期フィールドを検出し
て第１の検出信号を発生する第１の検出手段と、 前記負極性のデータからＶＦＯ同期フィールドを検出し
て第２の検出信号を発生する第２の検出手段と、 該第１及び第２の検出信号の発生タイミングのズレに基
づいた時間だけ前記第１又は第２の格納手段の読み出し
動作を停止する停止手段とを更に有する、請求項１２〜
１６のうちいずれか１項記載の記憶装置。 - 【請求項１８】 前記コーディングされたデータをＰＷ
Ｍデータに変換して前記記録媒体に記録する際に、デー
タフィールド内のデータブロックとデータブロックとの
間に、リシンクパターンを有し、データフィールド内で
クロックスリップが発生した場合に同期を取るためのリ
シンクバイトが挿入されており、 前記デコード装置は、 前記第１の格納手段から順次読み出されるデータと該リ
シンクパターンとを比較して第１の検出信号を発生する
第１の比較手段と、 前記第２の格納手段から順次読み出されるデータと該リ
シンクパターンとを比較して第２の検出信号を発生する
第２の比較手段とを更に有する、請求項１２〜１７のう
ちいずれか１項記載の記憶装置。 - 【請求項１９】 前記第１及び第２の比較手段は、前記
第１のクロックをカウントして生成した検出ウィンドウ
を用いて前記リシンクパターンを検出する、請求項１８
記載の記憶装置。 - 【請求項２０】 前記デコード装置は、前記第１及び第
２の検出信号のタイミングのズレを検出すると前記第２
の格納手段の読み出しカウントのカウント値をリロード
する手段を更に有する、請求項１８又は１９記載の記憶
装置。 - 【請求項２１】 前記デコード装置は、前記第１及び第
２の遅延手段の出力の論理和を変調データとして前記デ
コーダへ供給する手段を更に有する、請求項１２〜２０
のうちいずれか１項記載の記憶装置。 - 【請求項２２】 前記所定変調コードは、ＰＬＬ（１，
７）変調コードである、請求項１２〜２１のうちいずれ
か１項記載の記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076762A JPH08279252A (ja) | 1995-03-31 | 1995-03-31 | デコード装置及び記憶装置 |
| US08/584,677 US5732056A (en) | 1995-03-31 | 1996-01-08 | Decoding unit and storage unit |
| KR1019960001251A KR100196542B1 (ko) | 1995-03-31 | 1996-01-22 | 디코드장치 및 기억장치 |
| DE19602392A DE19602392A1 (de) | 1995-03-31 | 1996-01-24 | Decodiereinheit und Speichereinheit |
| CN96100680A CN1124555C (zh) | 1995-03-31 | 1996-01-24 | 译码单元和存贮单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076762A JPH08279252A (ja) | 1995-03-31 | 1995-03-31 | デコード装置及び記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279252A true JPH08279252A (ja) | 1996-10-22 |
Family
ID=13614613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7076762A Pending JPH08279252A (ja) | 1995-03-31 | 1995-03-31 | デコード装置及び記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5732056A (ja) |
| JP (1) | JPH08279252A (ja) |
| KR (1) | KR100196542B1 (ja) |
| CN (1) | CN1124555C (ja) |
| DE (1) | DE19602392A1 (ja) |
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| JP2882302B2 (ja) * | 1995-02-24 | 1999-04-12 | 株式会社日立製作所 | 情報の記録方法及び再生方法 |
| JP2924831B2 (ja) * | 1996-11-15 | 1999-07-26 | 日本電気株式会社 | データ記録再生装置 |
| US6317397B1 (en) | 1997-11-17 | 2001-11-13 | Matsushita Electric Industrial Co., Ltd. | Data recording medium, data recording apparatus, data reproducing apparatus and method |
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| JPH02116289A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electric Ind Co Ltd | 時間軸補正装置 |
| JPH02132682A (ja) * | 1988-11-11 | 1990-05-22 | Nec Corp | ディスク装置のデータ復調回路 |
| JPH0490168A (ja) * | 1990-08-02 | 1992-03-24 | Fujitsu Ltd | 光磁気ディスク装置のデータ再生回路 |
| JP3327933B2 (ja) * | 1991-08-29 | 2002-09-24 | 株式会社リコー | 情報記録再生方法及びその装置 |
| US5502711A (en) * | 1995-03-20 | 1996-03-26 | International Business Machines Corporation | Dual digital phase locked loop clock channel for optical recording |
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- 1996-01-08 US US08/584,677 patent/US5732056A/en not_active Expired - Lifetime
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- 1996-01-24 CN CN96100680A patent/CN1124555C/zh not_active Expired - Fee Related
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