JP2704229B2 - ２進データ復号回路 - Google Patents
２進データ復号回路Info
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- JP2704229B2 JP2704229B2 JP5660189A JP5660189A JP2704229B2 JP 2704229 B2 JP2704229 B2 JP 2704229B2 JP 5660189 A JP5660189 A JP 5660189A JP 5660189 A JP5660189 A JP 5660189A JP 2704229 B2 JP2704229 B2 JP 2704229B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記録媒体より再生する符号化された２進デー
タを元の２進データ列に復号する２進データ復号回路に
関するものである。
タを元の２進データ列に復号する２進データ復号回路に
関するものである。
光ディスクの如き記録媒体に２進データを記録する場
合、記録密度を向上すべく従来から種々の復号化方式が
提案されている。また、最近の光ディスク装置において
は、光ディスクの傾きの影響をうけず、また光学ヘッド
等を簡易化し得るサンプルサーボ方式のトラッキングサ
ーボが実用され始めている。
合、記録密度を向上すべく従来から種々の復号化方式が
提案されている。また、最近の光ディスク装置において
は、光ディスクの傾きの影響をうけず、また光学ヘッド
等を簡易化し得るサンプルサーボ方式のトラッキングサ
ーボが実用され始めている。
第３図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）はサ
ンプルサーボ方式による光ディスクのフォーマット及び
各部信号のタイミングチャートである。第３図（ａ）に
示すように光ディスクの位置が異なる各円周Ｌ上には２
つのウォブルピットWP1,WP2と、１つの基準ピットSPと
をプリピットしているサーボ信号抽出エリア（以下サー
ボバイトエリアという）SBAが１周に対し1000個以上で
等間隔に設けられていて、夫々のサーボバイトエリアSB
A間が第３図（ｅ）に示すようにデータエリアDAとなっ
ている。そして、データの記録，再生時には、第３図
（ｂ）に示すようにサーボバイドエリアSBAの再生信号
を得て、ウォブルピットWP1,WP2の再生信号レベルSWP1,
SWP2をサンプリングして比較することにより、トラッキ
ングサーボ機構を制御している。それによりウォブルピ
ットWP1,WP2に後続する基準ピットSPを検出して第３図
（ｃ）に示すようにサーボバイトエリアSBAを示す基準
信号SAを作成している。この基準信号SAをPLL（Phase L
ock Loop）回路により逓倍して第３図（ｄ）に示すチャ
ンネルクロックCLを作成する。
ンプルサーボ方式による光ディスクのフォーマット及び
各部信号のタイミングチャートである。第３図（ａ）に
示すように光ディスクの位置が異なる各円周Ｌ上には２
つのウォブルピットWP1,WP2と、１つの基準ピットSPと
をプリピットしているサーボ信号抽出エリア（以下サー
ボバイトエリアという）SBAが１周に対し1000個以上で
等間隔に設けられていて、夫々のサーボバイトエリアSB
A間が第３図（ｅ）に示すようにデータエリアDAとなっ
ている。そして、データの記録，再生時には、第３図
（ｂ）に示すようにサーボバイドエリアSBAの再生信号
を得て、ウォブルピットWP1,WP2の再生信号レベルSWP1,
SWP2をサンプリングして比較することにより、トラッキ
ングサーボ機構を制御している。それによりウォブルピ
ットWP1,WP2に後続する基準ピットSPを検出して第３図
（ｃ）に示すようにサーボバイトエリアSBAを示す基準
信号SAを作成している。この基準信号SAをPLL（Phase L
ock Loop）回路により逓倍して第３図（ｄ）に示すチャ
ンネルクロックCLを作成する。
ところで、光ディスクの記録容量をより大容量に、し
かも高転送レートにするために線密度を向上させる必要
があるが、高密度記録に適した符号化方式としては次に
示すような考察を必要とする。
かも高転送レートにするために線密度を向上させる必要
があるが、高密度記録に適した符号化方式としては次に
示すような考察を必要とする。
先ず、再生波形干渉について考察すると、最小記録ピ
ット間隔が記録及び再生時の光ビーム径より小さい場合
は隣接ピットをも再生し、波形干渉により検出信号のジ
ッターが増大し、誤り率が上昇する。
ット間隔が記録及び再生時の光ビーム径より小さい場合
は隣接ピットをも再生し、波形干渉により検出信号のジ
ッターが増大し、誤り率が上昇する。
次にS/N比の低下によるノイズジッターの増大につい
て考察すると、再生信号のS/N比は、記録周波数が高く
なると光ビームスポット径が主要因となる高域低下現象
（分解能低下）により信号Ｓの値が低下し、S/N比が悪
化する。そしてノイズによる検出信号ジッターが増大し
て誤り率が上昇する。それ故、最小ピット間隔がより大
きい符号化方式が望ましい。
て考察すると、再生信号のS/N比は、記録周波数が高く
なると光ビームスポット径が主要因となる高域低下現象
（分解能低下）により信号Ｓの値が低下し、S/N比が悪
化する。そしてノイズによる検出信号ジッターが増大し
て誤り率が上昇する。それ故、最小ピット間隔がより大
きい符号化方式が望ましい。
一方、符号化方式について考察すると、一般にｍビッ
トデータをｎビットコードに変換し、最小ピット間隔を
Tminとした場合には、次のような理論的考察がなされて
いる。先ず変換コード列のビット「１」，「１」間に存
在するビット「０」の数の最小値をd,最大値をｋ、ピッ
トを正確に検出すべき時間の許容幅である弁別窓幅をTw
とすると次式が成立する。
トデータをｎビットコードに変換し、最小ピット間隔を
Tminとした場合には、次のような理論的考察がなされて
いる。先ず変換コード列のビット「１」，「１」間に存
在するビット「０」の数の最小値をd,最大値をｋ、ピッ
トを正確に検出すべき時間の許容幅である弁別窓幅をTw
とすると次式が成立する。
但しＴは入力データのビット長である そして、従来から実用されているMFM符号化方式又は
２−７符号化方式は最小ピット間隔Tminが各1.0T又は1.
5Tであり、また弁別窓幅Twは各0.5Tである。
２−７符号化方式は最小ピット間隔Tminが各1.0T又は1.
5Tであり、また弁別窓幅Twは各0.5Tである。
このような符号化方式を改善して、最小ピット間隔Tm
in＝2.0T,弁別窓幅Tw＝0.4Tとした符号化アルゴリズム
の一例は本願出願人が出願している特願昭63−6129号に
示しており、第４図はその符号変換表である。
in＝2.0T,弁別窓幅Tw＝0.4Tとした符号化アルゴリズム
の一例は本願出願人が出願している特願昭63−6129号に
示しており、第４図はその符号変換表である。
入力データ（被変換データ）は2,4,6,8ビット長とな
るように分離される。２ビット長のものをＡ（1,0）、
Ｂ（1,1）、Ｃ（0,1）、Ｄ（0,0）のように示してお
り、4,6,8ビット長のものはその組合せで表わしてい
る。
るように分離される。２ビット長のものをＡ（1,0）、
Ｂ（1,1）、Ｃ（0,1）、Ｄ（0,0）のように示してお
り、4,6,8ビット長のものはその組合せで表わしてい
る。
一方、変換コードは５ビット構成であり、00000,1000
0,01000,00100,00010,00001の６通りを用い、表には夫
々を0,1,2,4,8,16として表わしている。
0,01000,00100,00010,00001の６通りを用い、表には夫
々を0,1,2,4,8,16として表わしている。
入力データがC B A（01 11 10）である場合は第６番
の欄に示すように8 16 0（00010 00001 00000）のよう
に変換される。なおサーボエリアはデータがすべて０で
あるので変換コードも０である。このような符号化方
式、つまり２×Ｎ（１≦Ｎ≦４の整数）を単位として可
変長のデータに分離し、これを５×Ｎビットのコードに
変換する方式は以下の特徴を有する。
の欄に示すように8 16 0（00010 00001 00000）のよう
に変換される。なおサーボエリアはデータがすべて０で
あるので変換コードも０である。このような符号化方
式、つまり２×Ｎ（１≦Ｎ≦４の整数）を単位として可
変長のデータに分離し、これを５×Ｎビットのコードに
変換する方式は以下の特徴を有する。
（１） 最小ピット間隔Tmin＝2.0Tを達成する。
（２） Ｎ＝１の変換の場合、コード変換した５ビット
コードは例えば先頭３ビットの内１ビットが「１」また
は、５ビットがすべて「０」のコードである。
コードは例えば先頭３ビットの内１ビットが「１」また
は、５ビットがすべて「０」のコードである。
（３） Ｎ≧２の場合、変換される５ビットコード×Ｎ
個のパターンは最後の５ビットコードがすべて「０」で
あり、その前の５ビットコードは例えば後半２ビットの
内１ビットが「１」である。また入力される２進データ
列に対し、前記光ディスク装置のサーボバイトエリアに
対しては、常に「０」パターン変換される特定コードを
仮定して変換を行うことにより、このデータエリア内で
変換の終始は完結する。そしてこの符号化方式を採用す
ることにより記録密度が大幅に向上する。
個のパターンは最後の５ビットコードがすべて「０」で
あり、その前の５ビットコードは例えば後半２ビットの
内１ビットが「１」である。また入力される２進データ
列に対し、前記光ディスク装置のサーボバイトエリアに
対しては、常に「０」パターン変換される特定コードを
仮定して変換を行うことにより、このデータエリア内で
変換の終始は完結する。そしてこの符号化方式を採用す
ることにより記録密度が大幅に向上する。
第５図は前述したコードの復号回路の一例を示すブロ
ック図であり、第６図（ａ）（ｂ）…（ｆ）はその各部
信号のタイミングチャートである。第６図（ａ）に示す
変換コードCD及び第６図（ｂ）に示す変調クロックCLが
入力端子１及び３から直列入力／並列出力のシフトレジ
スタ19に入力され、変換コードCDはx0,x1…x21のパラレ
ルデータとなる。
ック図であり、第６図（ａ）（ｂ）…（ｆ）はその各部
信号のタイミングチャートである。第６図（ａ）に示す
変換コードCD及び第６図（ｂ）に示す変調クロックCLが
入力端子１及び３から直列入力／並列出力のシフトレジ
スタ19に入力され、変換コードCDはx0,x1…x21のパラレ
ルデータとなる。
第４図に示したように変換に必要なコードデータ数
は、５×Ｎビットであり、Ｎ＝１〜４により、５ビット
から20ビットとなる。シフトレジスタ19の桁数はそれを
考慮して定めてある。1/5分周器21は変調クロックCLを
５分周するものであり、そのクリア端子CLRにはリセッ
ト信号入力端子２からリセット信号RSが入力される。1/
5分周器21が出力する第６図（ｃ）に示すサブコード同
期信号SSによって並列データx20,x21をラッチ回路20に
ラッチさせ、そのラッチ回路20が出力する変換信号y20,
y21がともに「0 0」であるときに変換完了のタイミング
を設定する第６図（ｄ）に示すタイミング信号SDをゲー
ト24から出力させる。このタイミング信号SDでラッチ回
路22がシフトレジスタ19の出力x0〜x19をラッチし、そ
のときの変換コードx0〜x19＝y0〜y19を第４図に示す変
換表を有するROM23により変換し、変換された元の２進
データZ7〜Z0を得ることになる。つまり、変換コードCD
の５ビットごとにx20,x21をラッチ回路20へ入力し、そ
れが「0 0」である（変換コードの最後の２ビットは常
に「0 0」である）場合はそれよりシフトレジスタ19の
入力側（x0側）のデータが可変長データであるとして変
換させるのである。そして２進データZ7〜Z0はタイミン
グ信号SDの立下りでシフトレジスタ25へロードされる。
シフトレジスタ25にロードされた２進データは、タイミ
ング信号SDが立下っている期間に、変調クロックCLを２
分周する1/2分周器27の第６図（ｅ）に示す復号クロッ
ク信号DCLをシフトクロックとしてシフトレジスタ25に
与えられるごとに出力され、それをフリップフロップ回
路26へ入力する。フリップフロップ回路26は復号クロッ
ク信号DCLが入力されるごとに、記憶していた２進デー
タを、１ビット単位に出力し、第６図（ｆ）に示す復号
データDDTが出力端子４に得られることになる。
は、５×Ｎビットであり、Ｎ＝１〜４により、５ビット
から20ビットとなる。シフトレジスタ19の桁数はそれを
考慮して定めてある。1/5分周器21は変調クロックCLを
５分周するものであり、そのクリア端子CLRにはリセッ
ト信号入力端子２からリセット信号RSが入力される。1/
5分周器21が出力する第６図（ｃ）に示すサブコード同
期信号SSによって並列データx20,x21をラッチ回路20に
ラッチさせ、そのラッチ回路20が出力する変換信号y20,
y21がともに「0 0」であるときに変換完了のタイミング
を設定する第６図（ｄ）に示すタイミング信号SDをゲー
ト24から出力させる。このタイミング信号SDでラッチ回
路22がシフトレジスタ19の出力x0〜x19をラッチし、そ
のときの変換コードx0〜x19＝y0〜y19を第４図に示す変
換表を有するROM23により変換し、変換された元の２進
データZ7〜Z0を得ることになる。つまり、変換コードCD
の５ビットごとにx20,x21をラッチ回路20へ入力し、そ
れが「0 0」である（変換コードの最後の２ビットは常
に「0 0」である）場合はそれよりシフトレジスタ19の
入力側（x0側）のデータが可変長データであるとして変
換させるのである。そして２進データZ7〜Z0はタイミン
グ信号SDの立下りでシフトレジスタ25へロードされる。
シフトレジスタ25にロードされた２進データは、タイミ
ング信号SDが立下っている期間に、変調クロックCLを２
分周する1/2分周器27の第６図（ｅ）に示す復号クロッ
ク信号DCLをシフトクロックとしてシフトレジスタ25に
与えられるごとに出力され、それをフリップフロップ回
路26へ入力する。フリップフロップ回路26は復号クロッ
ク信号DCLが入力されるごとに、記憶していた２進デー
タを、１ビット単位に出力し、第６図（ｆ）に示す復号
データDDTが出力端子４に得られることになる。
ところで前述した符号化方式では符号化時の拘束デー
タ長は最大８ビット、復号化時の拘束データ長は最大20
ビットになる。そのため、符号化時は変換で取扱うビッ
ト数が８ビットと比較的少なくハードウェア量を少なく
できる。しかし復号化時は変換で取扱うビット数が20ビ
ットと多くなり復号回路が著しく大きくなる。それ故、
前述した復号回路においては入力が20ビット、出力が８
ビットのROMを用いる必要があり、多数のROMを用いなけ
ればならずハードウェアが極めて大きくなる。これとは
別に入力が20ビット、出力が８ビットである単一のROM
は製作が不可能であり、そのために復号回路のLSI化が
不可能であるという問題がある。
タ長は最大８ビット、復号化時の拘束データ長は最大20
ビットになる。そのため、符号化時は変換で取扱うビッ
ト数が８ビットと比較的少なくハードウェア量を少なく
できる。しかし復号化時は変換で取扱うビット数が20ビ
ットと多くなり復号回路が著しく大きくなる。それ故、
前述した復号回路においては入力が20ビット、出力が８
ビットのROMを用いる必要があり、多数のROMを用いなけ
ればならずハードウェアが極めて大きくなる。これとは
別に入力が20ビット、出力が８ビットである単一のROM
は製作が不可能であり、そのために復号回路のLSI化が
不可能であるという問題がある。
本発明は、簡単な回路構成によりLSI化をなし得る２
進データ復号回路を提供することを目的とする。
進データ復号回路を提供することを目的とする。
〔課題を解決するための手段〕 本発明に係る２進データ復号回路は、５×Ｎビットの
コード列を５ビットコードに分離して３ビットコードに
一意的に変換し、変換した３ビットコードを前記５ビッ
トコード周期で順次遅延させ、３ビットコードの特定の
１ビットの遅延信号の論理により変換数を決定し、この
変換数に応じて残りの２ビットコードの論理により元の
２進データを復号する構成にする。
コード列を５ビットコードに分離して３ビットコードに
一意的に変換し、変換した３ビットコードを前記５ビッ
トコード周期で順次遅延させ、３ビットコードの特定の
１ビットの遅延信号の論理により変換数を決定し、この
変換数に応じて残りの２ビットコードの論理により元の
２進データを復号する構成にする。
変換コードは５ビットコードに分離される。変換され
た５ビットコードは３ビットコードに変換される。５ビ
ットコードの周期で３ビットコードに関連する遅延信号
を得て、３ビットコードの特定の１ビットの遅延信号の
論理により変換数Ｎを求める。求めた変換数Ｎに関連し
て残りの２ビットコードの論理により元の２進データを
復号する。
た５ビットコードは３ビットコードに変換される。５ビ
ットコードの周期で３ビットコードに関連する遅延信号
を得て、３ビットコードの特定の１ビットの遅延信号の
論理により変換数Ｎを求める。求めた変換数Ｎに関連し
て残りの２ビットコードの論理により元の２進データを
復号する。
これにより、ROMを用いずに復号できる。
以下本発明をその実施例を示す図面によって詳述す
る。第１図は本発明に係る２進データ復号回路の回路図
である。
る。第１図は本発明に係る２進データ復号回路の回路図
である。
入力端子１に入力された変換コードCDは直列入力／並
列出力であり５桁のシフトレジスタ５へ入力される。入
力端子２に入力されたリセット信号は1/5分周器14のリ
セット端子CLRに入力される。入力端子３に入力された
変調クロックCLはシフトクロックとして前記シフトレジ
スタ５へ入力され、また1/2分周器16へ入力され、更に
インバータINV1を介して前記1/5分周器14へ入力され
る。シフトレジスタ５が出力する５ビットのデータx0〜
x4は第１のプログラマブルロジックアレイ６へ入力され
る。プログラマブルロジックアレイ６は後述する演算結
果を出力するが、この出力の３ビットのデータM0,M1,M2
は1/5分周器14が出力する分周クロックをラッチパルス
としてラッチ回路13,7,8,9へその順序で入力され、その
うちの２ビットのデータM1,M2は更にラッチ回路10,11,1
2へその順序で入力される。ラッチ回路13のラッチデー
タM1（０）,M2（０）、ラッチ回路７のラッチデータM1
（１）,M2（１）、ラッチ回路８のラッチデータM
1（２）,M2（２）、ラッチ回路９のラッチデータM
0（３）,M1（３）,M2（３）、ラッチ回路10のラッチデ
ータM1（４）,M2（４）、ラッチ回路11のラッチデータM
1（５）,M2（５）及びラッチ回路12のラッチデータM
1（６）,M2（６）は第２のプログラマブルロジックアレ
イ15へ入力される。前記1/5分周器14が出力する分周ク
ロックはインバータINV2を介して前記1/2分周器16のク
リア端子CLRへ入力される。プログラマブルロジックア
レイ15は後述する演算結果を出力するが、出力する３ビ
ットのデータA,B,CのうちデータＣは第１のOR回路OR1の
一入力端子に、データＢはOR回路OR1の他入力端子及び
第２のOR回路OR2の一入力端子に夫々入力され、データ
ＡはOR回路OR2の他入力端子に入力される。OR回路OR1,O
R2が出力する２ビットのデータZ1,Z2は、データZ2が先
行して出力するように並列入力／直列出力である２桁の
シフトレジスタ17のデータ入力端子へ入力される。この
シフトレジスタ17のロード端子Ｌには、前記インバータ
INV2が出力する５分周クロックを、そのシフトクロック
端子SCL及びフリップフロップ回路18には1/2分周器16が
出力する２分周クロックが入力される。シフトレジスタ
17はデータZ2を先に出力し、そのデータをフリップフロ
ップ回路18へ入力し、フリップフロップ回路18が出力す
る復号データDDTは出力端子４へ出力される。
列出力であり５桁のシフトレジスタ５へ入力される。入
力端子２に入力されたリセット信号は1/5分周器14のリ
セット端子CLRに入力される。入力端子３に入力された
変調クロックCLはシフトクロックとして前記シフトレジ
スタ５へ入力され、また1/2分周器16へ入力され、更に
インバータINV1を介して前記1/5分周器14へ入力され
る。シフトレジスタ５が出力する５ビットのデータx0〜
x4は第１のプログラマブルロジックアレイ６へ入力され
る。プログラマブルロジックアレイ６は後述する演算結
果を出力するが、この出力の３ビットのデータM0,M1,M2
は1/5分周器14が出力する分周クロックをラッチパルス
としてラッチ回路13,7,8,9へその順序で入力され、その
うちの２ビットのデータM1,M2は更にラッチ回路10,11,1
2へその順序で入力される。ラッチ回路13のラッチデー
タM1（０）,M2（０）、ラッチ回路７のラッチデータM1
（１）,M2（１）、ラッチ回路８のラッチデータM
1（２）,M2（２）、ラッチ回路９のラッチデータM
0（３）,M1（３）,M2（３）、ラッチ回路10のラッチデ
ータM1（４）,M2（４）、ラッチ回路11のラッチデータM
1（５）,M2（５）及びラッチ回路12のラッチデータM
1（６）,M2（６）は第２のプログラマブルロジックアレ
イ15へ入力される。前記1/5分周器14が出力する分周ク
ロックはインバータINV2を介して前記1/2分周器16のク
リア端子CLRへ入力される。プログラマブルロジックア
レイ15は後述する演算結果を出力するが、出力する３ビ
ットのデータA,B,CのうちデータＣは第１のOR回路OR1の
一入力端子に、データＢはOR回路OR1の他入力端子及び
第２のOR回路OR2の一入力端子に夫々入力され、データ
ＡはOR回路OR2の他入力端子に入力される。OR回路OR1,O
R2が出力する２ビットのデータZ1,Z2は、データZ2が先
行して出力するように並列入力／直列出力である２桁の
シフトレジスタ17のデータ入力端子へ入力される。この
シフトレジスタ17のロード端子Ｌには、前記インバータ
INV2が出力する５分周クロックを、そのシフトクロック
端子SCL及びフリップフロップ回路18には1/2分周器16が
出力する２分周クロックが入力される。シフトレジスタ
17はデータZ2を先に出力し、そのデータをフリップフロ
ップ回路18へ入力し、フリップフロップ回路18が出力す
る復号データDDTは出力端子４へ出力される。
第１のプログラマブルロジックアレイ６のアルゴリズ
ムは第１表に、第２のプログラマブルロジックアレイ15
のアルゴリズムは第２表に示したものとなっている。
ムは第１表に、第２のプログラマブルロジックアレイ15
のアルゴリズムは第２表に示したものとなっている。
次にこのように構成した２進データ復号回路の動作を
その各部信号のタイミングチャートを示す第２図ととも
に説明する。
その各部信号のタイミングチャートを示す第２図ととも
に説明する。
シフトレジスタ５のクロック端子に第２図（ｂ）に示
す変調クロックCLが与えられ、そのシフトレジスタ５の
データ入力端子に入力端子１から第２図（ａ）に示す変
換コードCDが与えられると、シフトレジスタ５は変調ク
ロックCLごとに変換コードCDを順次読込んで、５ビット
のデータx0〜x4を第１のプログラマブルロジックアレイ
６へ入力する。それによりプログラマブルロジックアレ
イ６は入力されたデータX0〜x4を第１表に示すアルゴリ
ズムにより３ビットのデータM0,M1,M2に変換する。変換
したデータM0,M1,M2は、1/5分周器14が出力する第２図
（ｃ）に示すサブコード同期信号たる５分周クロックSS
によりラッチ回路13がラッチし、次の５分周クロックで
ラッチ回路13のデータをラッチ回路７がラッチする。以
下同様にして５分周クロックごとに、ラッチ回路13がラ
ッチしたデータを下流側のラッチ回路8,9,10,11,12が順
次ラッチしていく。そしてラッチ回路13,7,8,9,10,11,1
2がラッチした各ラッチデータM1（０）,M2（０）、M
1（１）,M2（１）、M1（２）,M2（２）、M0（３）,M
1（３）、M2（３）、M1（４）,M2（４）、M1（５）,M2
（５）、M1（６）,M2（６）をプログラマブルロジック
アレイ15へ入力する。プログラマブルロジックアレイ15
は前記第２表によるアルゴリズムにより３ビットのデー
タA,B,Cに変換する。
す変調クロックCLが与えられ、そのシフトレジスタ５の
データ入力端子に入力端子１から第２図（ａ）に示す変
換コードCDが与えられると、シフトレジスタ５は変調ク
ロックCLごとに変換コードCDを順次読込んで、５ビット
のデータx0〜x4を第１のプログラマブルロジックアレイ
６へ入力する。それによりプログラマブルロジックアレ
イ６は入力されたデータX0〜x4を第１表に示すアルゴリ
ズムにより３ビットのデータM0,M1,M2に変換する。変換
したデータM0,M1,M2は、1/5分周器14が出力する第２図
（ｃ）に示すサブコード同期信号たる５分周クロックSS
によりラッチ回路13がラッチし、次の５分周クロックで
ラッチ回路13のデータをラッチ回路７がラッチする。以
下同様にして５分周クロックごとに、ラッチ回路13がラ
ッチしたデータを下流側のラッチ回路8,9,10,11,12が順
次ラッチしていく。そしてラッチ回路13,7,8,9,10,11,1
2がラッチした各ラッチデータM1（０）,M2（０）、M
1（１）,M2（１）、M1（２）,M2（２）、M0（３）,M
1（３）、M2（３）、M1（４）,M2（４）、M1（５）,M2
（５）、M1（６）,M2（６）をプログラマブルロジック
アレイ15へ入力する。プログラマブルロジックアレイ15
は前記第２表によるアルゴリズムにより３ビットのデー
タA,B,Cに変換する。
第２表に示したプログラマブルロジックアレイ15のア
ルゴリズムは以下のとおりである。
ルゴリズムは以下のとおりである。
前述のように復号対象のコードの最後の２ビットは
「0,0」である。従ってM2＝x0＋x1＝０となったラッチ
回路のデータ部分が復号対象のコードの最後尾部分であ
り、これによってＮが判定できる。
「0,0」である。従ってM2＝x0＋x1＝０となったラッチ
回路のデータ部分が復号対象のコードの最後尾部分であ
り、これによってＮが判定できる。
つまり０をラッチしたラッチ回路からラッチ回路12ま
でのデータ数がＮとなる。そしてこの５×Ｎビット分又
はＮ個のラッチ回路12,11…のデータを復号コードがＡ
＝（1,0）である場合にその出力Ａに“1"が立ち、Ｂ＝
（1,1）である場合にその出力Ｂに“1"が立ち、Ｄ＝
（0,0）である場合にその出力A,B,Cのいずれもが０を出
力するように構成してある。従ってシフトレジスタの並
列入力（Z2,Z1）＝（1,0），（1,1），（0,1），（0,
0）は夫々復号コードのA,B,C,Dに対応するのであり、こ
れがZ2,Z1の順に出力されていく。即ちZ1,Z2は1/5分周
器14が出力する第２図（ｃ）に示す５分周クロックSSの
立上りでシフトレジスタ17にロードされ、1/2分周器16
が出力する第２図（ｅ）に示す２分周クロックDCLがシ
フトレジスタ17に与えられるごとにZ2,Z1の順にフリッ
プフロップ回路18へ出力され、フリップフロップ回路18
は入力されたデータを同様にその順序で２分周クロック
DCL毎に出力端子４へ出力する。これにより出力端子４
には第２図（ｆ）に示す復号データDDTが得られること
になる。
でのデータ数がＮとなる。そしてこの５×Ｎビット分又
はＮ個のラッチ回路12,11…のデータを復号コードがＡ
＝（1,0）である場合にその出力Ａに“1"が立ち、Ｂ＝
（1,1）である場合にその出力Ｂに“1"が立ち、Ｄ＝
（0,0）である場合にその出力A,B,Cのいずれもが０を出
力するように構成してある。従ってシフトレジスタの並
列入力（Z2,Z1）＝（1,0），（1,1），（0,1），（0,
0）は夫々復号コードのA,B,C,Dに対応するのであり、こ
れがZ2,Z1の順に出力されていく。即ちZ1,Z2は1/5分周
器14が出力する第２図（ｃ）に示す５分周クロックSSの
立上りでシフトレジスタ17にロードされ、1/2分周器16
が出力する第２図（ｅ）に示す２分周クロックDCLがシ
フトレジスタ17に与えられるごとにZ2,Z1の順にフリッ
プフロップ回路18へ出力され、フリップフロップ回路18
は入力されたデータを同様にその順序で２分周クロック
DCL毎に出力端子４へ出力する。これにより出力端子４
には第２図（ｆ）に示す復号データDDTが得られること
になる。
このように本発明の２進データ復号回路は、プログラ
マブルロジックアレイ６及び15を用いて復号するから容
易にIC化ができる。
マブルロジックアレイ６及び15を用いて復号するから容
易にIC化ができる。
なお、前記プログラマブルロジックアレイ6,15には、
例えばテキサスインスツルメント社製の品番PAL 16L8を
用いることができる。
例えばテキサスインスツルメント社製の品番PAL 16L8を
用いることができる。
以上詳述したように本発明によれば、光ディスク等の
記録媒体に高記録密度で記録されているデータを再生し
て復号する回路に多数個のROMを用いる必要がなく、小
数のゲートICを用いて構成できる。それ故、復号回路が
簡単に構成され、しかもROMを用いないからLSI化が可能
になり、大容量の光ディスク装置の実現及びそのコスト
ダウンを図ることができる等の優れた効果を奏する。
記録媒体に高記録密度で記録されているデータを再生し
て復号する回路に多数個のROMを用いる必要がなく、小
数のゲートICを用いて構成できる。それ故、復号回路が
簡単に構成され、しかもROMを用いないからLSI化が可能
になり、大容量の光ディスク装置の実現及びそのコスト
ダウンを図ることができる等の優れた効果を奏する。
第１図は本発明に係る２進データ復号回路のブロック
図、第２図はその各部信号のタイミングチャート、第３
図はサンプルサーボ方式の光ディスクのフォーマットを
示す図、第４図は符号変換表を示す図、第５図は従来の
２進データ復号回路のブロック図、第６図はその各部信
号のタイミングチャートである。 1,3……入力端子、４……出力端子 ５……シフトレジスタ ６……プログラマブルロジックアレイ 7,8〜13……ラッチ回路、14……1/5分周器 15……プログラマブルロジックアレイ 16……1/2分周器、17……シフトレジスタ 18……フリップフロップ回路 なお、図中、同一符号は同一、又は相当部分を示す。
図、第２図はその各部信号のタイミングチャート、第３
図はサンプルサーボ方式の光ディスクのフォーマットを
示す図、第４図は符号変換表を示す図、第５図は従来の
２進データ復号回路のブロック図、第６図はその各部信
号のタイミングチャートである。 1,3……入力端子、４……出力端子 ５……シフトレジスタ ６……プログラマブルロジックアレイ 7,8〜13……ラッチ回路、14……1/5分周器 15……プログラマブルロジックアレイ 16……1/2分周器、17……シフトレジスタ 18……フリップフロップ回路 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】２進データ列を、２×Ｎビット（１≦Ｎ≦
４の整数）単位として可変長のデータに分離し、分離し
た各データを有意ビット間の無意ビット数が４ビット以
上である５×Ｎビットのコード列に変換してなる２進デ
ータ列を復号する２進データ復号回路において、 前記コード列を５ビットコードに分離する手段と、該５
ビットコードを所定アルゴリズムに従い３ビットコード
に一意的に変換する手段と、変換した前記３ビットコー
ドを前記５ビットコードの周期で順次遅延させる手段
と、この３ビットコードの特定の１ビットの論理によ
り、変換数Ｎの値を決定し、該変換数Ｎに応じて残りの
２ビットコードの論理により元の２進データを復号する
手段とを備えることを特徴とする２進データ復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5660189A JP2704229B2 (ja) | 1989-03-08 | 1989-03-08 | ２進データ復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5660189A JP2704229B2 (ja) | 1989-03-08 | 1989-03-08 | ２進データ復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02235441A JPH02235441A (ja) | 1990-09-18 |
| JP2704229B2 true JP2704229B2 (ja) | 1998-01-26 |
Family
ID=13031738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5660189A Expired - Fee Related JP2704229B2 (ja) | 1989-03-08 | 1989-03-08 | ２進データ復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704229B2 (ja) |
-
1989
- 1989-03-08 JP JP5660189A patent/JP2704229B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02235441A (ja) | 1990-09-18 |
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Legal Events
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|---|---|---|---|
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