JPS61227269A - デ−タストロ−ブ回路 - Google Patents
デ−タストロ−ブ回路Info
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- JPS61227269A JPS61227269A JP60066890A JP6689085A JPS61227269A JP S61227269 A JPS61227269 A JP S61227269A JP 60066890 A JP60066890 A JP 60066890A JP 6689085 A JP6689085 A JP 6689085A JP S61227269 A JPS61227269 A JP S61227269A
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- Japan
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- signal
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は高密度記録変調方式のデジタル信号を再生す
るデジタル再生装置に用いられ、特にデジタル信号から
位相同期ループ回路でチャンネルビット同期クロックを
生成することによりデータのビット分離を行なうデータ
ストローフ回路に関する。
るデジタル再生装置に用いられ、特にデジタル信号から
位相同期ループ回路でチャンネルビット同期クロックを
生成することによりデータのビット分離を行なうデータ
ストローフ回路に関する。
［発明の技術的背景とのその問題点］
近年、各種装置にデジタル制御方式が採用される傾向に
あるが、特に情報記録再生システムにおいては高密度記
録再生を実現するため、そのほとんどがデジタル記録再
生方式になりつつある。このような各種デジタル制御シ
ステムでは、その特徴を最大限利用するために、デジタ
ル情報信号を高密度記録変調方式に基づいて変調して記
録または伝送しているが、このように変調されたデジタ
ル情報信号から正しいデータを再生する回路としてデー
タストローブ回路が設けられている。このデータストロ
ーブ回路は、入力変調信号のデータビット分離を行なう
ために必要なチャンネルビットクロック（以下ＰＬＣＫ
）を生成する位相同期ループ回路（以下ＰＬＬ回路）と
、入力データをＰＬＣＫで読取るデータ読取り・回路と
で構成される。
あるが、特に情報記録再生システムにおいては高密度記
録再生を実現するため、そのほとんどがデジタル記録再
生方式になりつつある。このような各種デジタル制御シ
ステムでは、その特徴を最大限利用するために、デジタ
ル情報信号を高密度記録変調方式に基づいて変調して記
録または伝送しているが、このように変調されたデジタ
ル情報信号から正しいデータを再生する回路としてデー
タストローブ回路が設けられている。このデータストロ
ーブ回路は、入力変調信号のデータビット分離を行なう
ために必要なチャンネルビットクロック（以下ＰＬＣＫ
）を生成する位相同期ループ回路（以下ＰＬＬ回路）と
、入力データをＰＬＣＫで読取るデータ読取り・回路と
で構成される。
例えば、デジタル記録再生システムは、一般に第８図に
示すように、デジタル信号を変調して記録媒体１１に記
録し、この記録媒体からピックアップ１２等を用いて変
調信号ＲＦを読出し、データスライス回路１３で２値化
し、ＰＬＬ回路１４で２値化信号［）ＲＦからデータ信
号０ｏｕｔを取出すと共にデータ信号□ｏｕｔのチャン
ネルビットに同期したクロックＰＬＣＫを生成し、復調
回路１５でＰＬＣＫに基づいてデータ信号を復調するこ
とにより、正しいデジタルデータが得られる。ここで、
変調された入力信号［）ＲＦにおいて、反転ポイントが
ＰＬＣＫの位相情報を意味し、反転間隔がデジタル符号
化データ情報を意味するどき、一般にＰＬＬ回路１４は
入力信号［）ＲＦの立上がりエツジ及び立下がりエツジ
を用いてＰＬＣＫを生成している。
示すように、デジタル信号を変調して記録媒体１１に記
録し、この記録媒体からピックアップ１２等を用いて変
調信号ＲＦを読出し、データスライス回路１３で２値化
し、ＰＬＬ回路１４で２値化信号［）ＲＦからデータ信
号０ｏｕｔを取出すと共にデータ信号□ｏｕｔのチャン
ネルビットに同期したクロックＰＬＣＫを生成し、復調
回路１５でＰＬＣＫに基づいてデータ信号を復調するこ
とにより、正しいデジタルデータが得られる。ここで、
変調された入力信号［）ＲＦにおいて、反転ポイントが
ＰＬＣＫの位相情報を意味し、反転間隔がデジタル符号
化データ情報を意味するどき、一般にＰＬＬ回路１４は
入力信号［）ＲＦの立上がりエツジ及び立下がりエツジ
を用いてＰＬＣＫを生成している。
そして、このＰＬＣＫから入力データを読取り、ビット
分離を行なっている。
分離を行なっている。
ところで、デジタル信号を記録すると、再生時にピック
アップ等で読み出される信号ＲＦは有限帯域を通した信
号となるた、め、傷等によるドロップアウトや情報信号
そのものの低域成分でＤＣレベルが変動する。このよう
な信号ＲＦを２値化信妊□ Ｂ Ｆに変換してＰ’ＬＬ
回路１４に送るためにデータスライス回路１３が設けら
れているが、そのスライスレベル検出も理想的ではなく
、最適値からずれたレベルとなっている。このため、入
力信号ＲＦを最適値からずれた位雪でスライスしてしま
うため、そのレベル誤差が位相誤差に変換されてＰＬＬ
回路１４に送られることになる。第９図にデータスライ
ス回路のスライスレベルがａ、ｂ、ｃのように変動した
ときに得られる２値化信号Ａ。
アップ等で読み出される信号ＲＦは有限帯域を通した信
号となるた、め、傷等によるドロップアウトや情報信号
そのものの低域成分でＤＣレベルが変動する。このよう
な信号ＲＦを２値化信妊□ Ｂ Ｆに変換してＰ’ＬＬ
回路１４に送るためにデータスライス回路１３が設けら
れているが、そのスライスレベル検出も理想的ではなく
、最適値からずれたレベルとなっている。このため、入
力信号ＲＦを最適値からずれた位雪でスライスしてしま
うため、そのレベル誤差が位相誤差に変換されてＰＬＬ
回路１４に送られることになる。第９図にデータスライ
ス回路のスライスレベルがａ、ｂ、ｃのように変動した
ときに得られる２値化信号Ａ。
Ｂ、Ｃの位相関係を示す。
第９図から明らかなように、データスライス回路１３で
生成される２値化信号ＤＲＦはスライスレベルの変動に
より位相が交互に進み遅れしてＰＬＬ回路１４に送られ
ることになる。一方、ＰＬＬ回路１４は、位相誤差信号
をローパスフィルタに通して電圧制御発搬器（ＶＣＯ）
の発振周波数を制御する方式が一般的であり、変調信号
ＲＦの周波数が充分高ければ前記進み遅れは打消されて
しまい、ＰＬＣＫに影響を及ぼさないが、位相検出マー
ジンがなくなるため周波数制御領域を持たない位相比較
器を用いたＰＬＬ回路では位相誤差が±πを越えること
も発生し、これによってＰＬＣＫ制御を乱すことになる
。
生成される２値化信号ＤＲＦはスライスレベルの変動に
より位相が交互に進み遅れしてＰＬＬ回路１４に送られ
ることになる。一方、ＰＬＬ回路１４は、位相誤差信号
をローパスフィルタに通して電圧制御発搬器（ＶＣＯ）
の発振周波数を制御する方式が一般的であり、変調信号
ＲＦの周波数が充分高ければ前記進み遅れは打消されて
しまい、ＰＬＣＫに影響を及ぼさないが、位相検出マー
ジンがなくなるため周波数制御領域を持たない位相比較
器を用いたＰＬＬ回路では位相誤差が±πを越えること
も発生し、これによってＰＬＣＫ制御を乱すことになる
。
［発明の目的］
この発明は上記のような問題を改善するためになされた
もので、２値化処理でのスライスレベル変動等によって
発生する位相誤差がＰＬＬ回路で生成されるビット同期
クロックに影響を及ぼさないデータストローブ回路を提
供することを目的とする。
もので、２値化処理でのスライスレベル変動等によって
発生する位相誤差がＰＬＬ回路で生成されるビット同期
クロックに影響を及ぼさないデータストローブ回路を提
供することを目的とする。
［発明の概要］
すなわち、この発明に係るデータストローブ回路は、デ
ジタル信号を含む高周波信号をレベルスライスすること
により２値化信号に変換するデータスライス回路と、こ
のデータスライス回路から出力される２値化信号の立上
がり及び立下がりエツジのどちらか一方で基準クロック
を位相同期させることにより前記２値化信号から第１の
ビット同期クロックを生成すると共に前記２値化信号を
前記第１のビット同期クロックに同期させてデー全信号
を取出すＭｌの位相同期ループ回路と、前記２値化信号
に対して前記第１の位相同期ループ回路で用いられない
他方のエツジで基準クロックを位相同期させることによ
り前記２値化信号から第２のビット同期クロックを生成
すると共に前記２値化信号を前記第２のビット同期クロ
ックに同期させてデータ信号を取出す第２の位相同期ル
ープ回路と、前記第１及び第２のビット同期クロックを
それぞれ分周する第１及び第２の分周器と、前記２値化
信号の反転間隔が前記第１あるいは第２のビット同期ク
ロックの２倍であることを検出する同期信号検出回路と
、この同期信号検出回路の検出状態で前記第１及び第２
の分周器の少なくともどちらか一方の分周比を制御する
ことによりその各分周出力を同期化させる同期化手段と
、この同期化手段を施された前記第１及び第２の分周器
の各出力の位相差を検出する位相差検出手段と、この位
相差検出手段で得られる位相差に基づいて前記第１ある
いは第２の位相同期ループ回路で得られるデータ信号を
修正するデータ生成回路とを具備したことを特徴とする
ものである。
ジタル信号を含む高周波信号をレベルスライスすること
により２値化信号に変換するデータスライス回路と、こ
のデータスライス回路から出力される２値化信号の立上
がり及び立下がりエツジのどちらか一方で基準クロック
を位相同期させることにより前記２値化信号から第１の
ビット同期クロックを生成すると共に前記２値化信号を
前記第１のビット同期クロックに同期させてデー全信号
を取出すＭｌの位相同期ループ回路と、前記２値化信号
に対して前記第１の位相同期ループ回路で用いられない
他方のエツジで基準クロックを位相同期させることによ
り前記２値化信号から第２のビット同期クロックを生成
すると共に前記２値化信号を前記第２のビット同期クロ
ックに同期させてデータ信号を取出す第２の位相同期ル
ープ回路と、前記第１及び第２のビット同期クロックを
それぞれ分周する第１及び第２の分周器と、前記２値化
信号の反転間隔が前記第１あるいは第２のビット同期ク
ロックの２倍であることを検出する同期信号検出回路と
、この同期信号検出回路の検出状態で前記第１及び第２
の分周器の少なくともどちらか一方の分周比を制御する
ことによりその各分周出力を同期化させる同期化手段と
、この同期化手段を施された前記第１及び第２の分周器
の各出力の位相差を検出する位相差検出手段と、この位
相差検出手段で得られる位相差に基づいて前記第１ある
いは第２の位相同期ループ回路で得られるデータ信号を
修正するデータ生成回路とを具備したことを特徴とする
ものである。
［発明の、実施例］
以下、第１図乃至第７図を参照してこの発明の一実施例
を詳細に説明する。但し、第１図において第８図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
を詳細に説明する。但し、第１図において第８図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
第１図はその基本構成を示すもので、前記データスライ
ス回路１３で２値化されたデジタル信号［）ＲＦはＡ−
ＰＬＬ回路２１及びＢ−ＰＬＬ回路２２に供給される。
ス回路１３で２値化されたデジタル信号［）ＲＦはＡ−
ＰＬＬ回路２１及びＢ−ＰＬＬ回路２２に供給される。
ここで、Ａ−ＰＬＬ回路２１は、データスライス回路１
３から出力される２値化信号［）ＲＦの立上がりエツジ
で基準クロックを位相同期させることにより２値化信号
［）ＲＥから第１のビット同期クロックＨ−ＰＬＣＫを
生成する七共に、２値化信号（）ＲＦをピット同期クロ
ックＨ−ＰＬＣＫに同期させてデータ信号Ａ−，Ｄａを
取出すものである。また、Ｂ−ＰＬＬ回路２２は、２値
化信号［）ＲＦの立下がりエツジで基準クロックを位相
同期させることにより２値化信号［）ＲＦから第２のビ
ット同期クロック【・ＰＬＣＫを生成すると共に、２値
化信号ＤＲＦをビット同期クロックＬ−ＰＬＣＫに同期
させてデータ信号Ｂ−Ｄｂを取出すものである。
３から出力される２値化信号［）ＲＦの立上がりエツジ
で基準クロックを位相同期させることにより２値化信号
［）ＲＥから第１のビット同期クロックＨ−ＰＬＣＫを
生成する七共に、２値化信号（）ＲＦをピット同期クロ
ックＨ−ＰＬＣＫに同期させてデータ信号Ａ−，Ｄａを
取出すものである。また、Ｂ−ＰＬＬ回路２２は、２値
化信号［）ＲＦの立下がりエツジで基準クロックを位相
同期させることにより２値化信号［）ＲＦから第２のビ
ット同期クロック【・ＰＬＣＫを生成すると共に、２値
化信号ＤＲＦをビット同期クロックＬ−ＰＬＣＫに同期
させてデータ信号Ｂ−Ｄｂを取出すものである。
このＡ−ＰＬＬ回路２１及びＢ −Ｐ Ｌ、Ｌ回路２２
で得られるビット同期クロックＨ−ＰＬＣＫ及びＬ−Ｐ
ＬＣＫはそれぞれ分周器２３．２４に供給される。また
、各データ信号Ａ−Ｄａ及びＢ−Ｄａはそれぞれ同期信
号検出回路２５．２６に供給される。
で得られるビット同期クロックＨ−ＰＬＣＫ及びＬ−Ｐ
ＬＣＫはそれぞれ分周器２３．２４に供給される。また
、各データ信号Ａ−Ｄａ及びＢ−Ｄａはそれぞれ同期信
号検出回路２５．２６に供給される。
ここで、分周器２３．２４はそれぞれ人カクＯツクをＭ
分周するものである。この分周器２３．２４の各分周出
力はラッチ回路２７．２８にラッチされる。また、同期
信号検出回路２５．２６は、上記２値化信号［）ＲＦの
反転間隔がＡ−ＰＬＣＫの２倍であることを検出し、上
記分周器２３の動作タイミングを設定するものである。
分周するものである。この分周器２３．２４の各分周出
力はラッチ回路２７．２８にラッチされる。また、同期
信号検出回路２５．２６は、上記２値化信号［）ＲＦの
反転間隔がＡ−ＰＬＣＫの２倍であることを検出し、上
記分周器２３の動作タイミングを設定するものである。
ラッチ回路２７．２８は、それぞれ分周器２３．２４の
出力クロックを遅延して相対する分周器２３．２４に供
給し、分周器間の同期を図るものである。そして、上記
分周器２３の分周出力及びラッチ回路２８の出力はタイ
ミングコントロール回路２９に供給される。
出力クロックを遅延して相対する分周器２３．２４に供
給し、分周器間の同期を図るものである。そして、上記
分周器２３の分周出力及びラッチ回路２８の出力はタイ
ミングコントロール回路２９に供給される。
一方、Ａ−ＰＬＬ回路２１で取出されたデータ信号Ａ−
Ｄａはデータ生成回路３０に供給され、ビット同期クロ
ックＨ−ＰＬＣＫはチャンネルビットクロックとして前
記復調回路に導出されると共に、上記データ生成回路３
０のクロック入力端に供給される。
Ｄａはデータ生成回路３０に供給され、ビット同期クロ
ックＨ−ＰＬＣＫはチャンネルビットクロックとして前
記復調回路に導出されると共に、上記データ生成回路３
０のクロック入力端に供給される。
ここで、上記タイミングコントロール回路２９はラッチ
回路２８からのラッチデータと分周器２３からのクロッ
クに基づいて、上記データ生成回路３Ｇの反転制御信号
を生成するものである。また、上記データ生成回路３０
はＨ−ＰＬＣＫクロックの入力タイミングでデータ信号
Ａ−［）ａを取込み、これをタイミングコントロール回
路２９からの反転制御信号に応じて反転し、これをデー
タ信号Ｄｏｌｔとして出力するものである。
回路２８からのラッチデータと分周器２３からのクロッ
クに基づいて、上記データ生成回路３Ｇの反転制御信号
を生成するものである。また、上記データ生成回路３０
はＨ−ＰＬＣＫクロックの入力タイミングでデータ信号
Ａ−［）ａを取込み、これをタイミングコントロール回
路２９からの反転制御信号に応じて反転し、これをデー
タ信号Ｄｏｌｔとして出力するものである。
すなわち、このデータストローブ回路は、データスライ
スされた２値化信号［）ＲＦをその立上がりエツジで位
相同期すφＰＬＬ回路２１と、立下がりエツジで位相同
期するＰ、Ｌ Ｌ回路２２に送り、各ＰＬＬ回路２１．
２２から得られるビット同期クロツりの反転位相距離を
検出して、立上がりエツジ位相同期と立下がりエツジ位
相同期をデータの上で同期化し、データの読取りを両者
のタイミングから生成するようにしたものである。
スされた２値化信号［）ＲＦをその立上がりエツジで位
相同期すφＰＬＬ回路２１と、立下がりエツジで位相同
期するＰ、Ｌ Ｌ回路２２に送り、各ＰＬＬ回路２１．
２２から得られるビット同期クロツりの反転位相距離を
検出して、立上がりエツジ位相同期と立下がりエツジ位
相同期をデータの上で同期化し、データの読取りを両者
のタイミングから生成するようにしたものである。
第２図は上記Ａ−ＰＬＬ回路２１の具体的な構成を示す
もので、このＰＬＬ回路２１は入力信号ＤＲＦとＰＬＣ
Ｋを位相比較する位相比較器２１１、ローパスフィルタ
２１２及びｖＣＯ回路２１３で構成される。
もので、このＰＬＬ回路２１は入力信号ＤＲＦとＰＬＣ
Ｋを位相比較する位相比較器２１１、ローパスフィルタ
２１２及びｖＣＯ回路２１３で構成される。
上記位相比較器２１１はＤ型フリップ７０ツブＤＦＦ１
、ＤＦＦ２及びアンドゲートＧ１、オアゲートＧ２及
びＰチャンネルＭＯ３（Ｐｃｈ） 、ＮチャンネルＭＯ
８（ＮＣｈ）のスイッチ回路で構成され、入力信号［）
ＲＦの立上がりエツジとＰＬＣＫとの位相誤差はＰチャ
ンネルＭＯ８（Ｐｃｈ）及びＮチャンネルＭＯ８（Ｎｃ
ｈ＞よりなるスイッチ回路を上記ゲートＧ１ 、Ｇ２の
出力Ｐ−ａ、Ｐ−ｂでスイッチングすることによって得
られる。このスイッチングによって得られる位相誤差に
対応した電圧信号ｐ−ｃはローパス７謙ルタ２１２を介
してＶＣＯ回路２１３の制御入力端に供給される。この
ＶＣＯ回路２１３は上記電圧信号ｐ−ｃを受けて発掘周
波数（ＭＸＰＬＣＫ）を変化させるものである。
、ＤＦＦ２及びアンドゲートＧ１、オアゲートＧ２及
びＰチャンネルＭＯ３（Ｐｃｈ） 、ＮチャンネルＭＯ
８（ＮＣｈ）のスイッチ回路で構成され、入力信号［）
ＲＦの立上がりエツジとＰＬＣＫとの位相誤差はＰチャ
ンネルＭＯ８（Ｐｃｈ）及びＮチャンネルＭＯ８（Ｎｃ
ｈ＞よりなるスイッチ回路を上記ゲートＧ１ 、Ｇ２の
出力Ｐ−ａ、Ｐ−ｂでスイッチングすることによって得
られる。このスイッチングによって得られる位相誤差に
対応した電圧信号ｐ−ｃはローパス７謙ルタ２１２を介
してＶＣＯ回路２１３の制御入力端に供給される。この
ＶＣＯ回路２１３は上記電圧信号ｐ−ｃを受けて発掘周
波数（ＭＸＰＬＣＫ）を変化させるものである。
尚、上記Ｂ−ＰＬＬ回路２２は第２図（ａ＞に示したア
ンドゲートＧ１及びオアゲートＧ２を同図（ｂ）に示す
ようにノアゲートＧ３及びナントゲートＧ４に置換えれ
ばよい。
ンドゲートＧ１及びオアゲートＧ２を同図（ｂ）に示す
ようにノアゲートＧ３及びナントゲートＧ４に置換えれ
ばよい。
すなわち、上記Ａ−ＰＬＬ回路２１（またはＢ−ＰＬＬ
回路２２）では、入力信号ＤＲＦの立上がり（立下がり
）エツジ位相と■Ｃｏ回路２１３の出力クロックＰＬＣ
Ｋとの位相誤差を両信号の差分出力によって得ている。
回路２２）では、入力信号ＤＲＦの立上がり（立下がり
）エツジ位相と■Ｃｏ回路２１３の出力クロックＰＬＣ
Ｋとの位相誤差を両信号の差分出力によって得ている。
つまり、高密度記録の変調方式では、ＰＬＣＫクロック
の１周期を１Ｔとすると、反転間隔が例えば３Ｔ〜１１
Ｔのように設定されており、位相同期においては入力位
相の予測ができないため、位相誤差として入力位相に＋
（−）πだけ加えて（結果として±πの誤差信号は２π
〜Ｏ出力となる）、一定時間経過した後−（＋）の信号
を出力し、正しい士の位相誤差としでいる。この関係を
第３図に示す。
の１周期を１Ｔとすると、反転間隔が例えば３Ｔ〜１１
Ｔのように設定されており、位相同期においては入力位
相の予測ができないため、位相誤差として入力位相に＋
（−）πだけ加えて（結果として±πの誤差信号は２π
〜Ｏ出力となる）、一定時間経過した後−（＋）の信号
を出力し、正しい士の位相誤差としでいる。この関係を
第３図に示す。
ここで、変調信号ＲＦに対してデータスライス回路１３
のスライスレベルが第４図ａ、’ｏ、ｃのように変動し
た場合、ＰＬＬ回路２１．２２の入力信号［）ＲＦとそ
各回路で生成されるビット同期クロック）１−ＰＬＣＫ
、Ｌ−ＰＬＣＫとの関係は同図に示すようになる。
のスライスレベルが第４図ａ、’ｏ、ｃのように変動し
た場合、ＰＬＬ回路２１．２２の入力信号［）ＲＦとそ
各回路で生成されるビット同期クロック）１−ＰＬＣＫ
、Ｌ−ＰＬＣＫとの関係は同図に示すようになる。
第４図から明らかなように、位相比較に同極のみのエツ
ジ位相を用いれば、上記スライスレベルの変動に対して
その変動時定数より位相同期の時定数が短ければ常にス
ライスレベル変動に伴う位相変化にもＶＣＯ出力の位相
が追従するため、その検出位相領域を１００％利用でき
、性能を向上させることができる。しかしながら、この
ままでは逆極性の位相誤差が２倍となり、正しいデータ
読取りが不可能となる。そこで、このデータストローブ
回路では、同期信号検出回路２５．２６を設け、位相比
較信号が２倍となったとき分周器２３の分周比を制御し
、さらにタイミングコントロール回路２７を通じてデー
タ生成回路２８のデータ読出しタイミングを変化させて
いる。
ジ位相を用いれば、上記スライスレベルの変動に対して
その変動時定数より位相同期の時定数が短ければ常にス
ライスレベル変動に伴う位相変化にもＶＣＯ出力の位相
が追従するため、その検出位相領域を１００％利用でき
、性能を向上させることができる。しかしながら、この
ままでは逆極性の位相誤差が２倍となり、正しいデータ
読取りが不可能となる。そこで、このデータストローブ
回路では、同期信号検出回路２５．２６を設け、位相比
較信号が２倍となったとき分周器２３の分周比を制御し
、さらにタイミングコントロール回路２７を通じてデー
タ生成回路２８のデータ読出しタイミングを変化させて
いる。
第５図は上記データストローブ回路の具体的な構成を示
すもので、前記Ａ−ＰＬＬ回路２１５Ｄ型フリップ７０
ツブＤＦＦＩＩ、ＤＦＦ１２、アンドゲートＧ１ 、オ
アゲートＧ２ 、Ｐ、ＮチャンネルＭＯＳゲートＰｃｈ
、 Ｎｃｈよりなる位相比較器？１１、ローパスフィル
タ（ＬＰＦ）２１２及びＶＣＯ回路２１３で構成される
。また、前記Ｂ−ＰＬＬ回路２２はＤ型フリップフロッ
プＤ Ｆ Ｆ２１． Ｄ Ｆ Ｆ２２、ノアゲートＧ３
、ナントゲートＧ４ 、Ｐ、ＮチャンネルＭＯＳゲート
Ｐｃｈ、 Ｎｃｈよりなる位相比較器２２１、ローパス
フィルタ（ＬＰＦ）２２２及びＶＣＯ回路２２３で構成
される。
すもので、前記Ａ−ＰＬＬ回路２１５Ｄ型フリップ７０
ツブＤＦＦＩＩ、ＤＦＦ１２、アンドゲートＧ１ 、オ
アゲートＧ２ 、Ｐ、ＮチャンネルＭＯＳゲートＰｃｈ
、 Ｎｃｈよりなる位相比較器？１１、ローパスフィル
タ（ＬＰＦ）２１２及びＶＣＯ回路２１３で構成される
。また、前記Ｂ−ＰＬＬ回路２２はＤ型フリップフロッ
プＤ Ｆ Ｆ２１． Ｄ Ｆ Ｆ２２、ノアゲートＧ３
、ナントゲートＧ４ 、Ｐ、ＮチャンネルＭＯＳゲート
Ｐｃｈ、 Ｎｃｈよりなる位相比較器２２１、ローパス
フィルタ（ＬＰＦ）２２２及びＶＣＯ回路２２３で構成
される。
そして、前記分周器２３はＤ型フリップ７０ツブＤ Ｆ
Ｆ３１． Ｄ Ｆ Ｆ３２、ゲート回路ＧＣＩ 、Ｇ
Ｃ２で構成される。また、前記分周器２４はＤ型フリッ
プフロップＤ Ｆ Ｆ４１． Ｄ Ｆ Ｆ４２ゲート回
路ＧＣ３。
Ｆ３１． Ｄ Ｆ Ｆ３２、ゲート回路ＧＣＩ 、Ｇ
Ｃ２で構成される。また、前記分周器２４はＤ型フリッ
プフロップＤ Ｆ Ｆ４１． Ｄ Ｆ Ｆ４２ゲート回
路ＧＣ３。
ＧＣ４で構成される。一方、前記同期信号検出回路２５
はカウンタＣ０ＮＴ１ 、ノアゲー）−Ｇ５及びアンド
ゲートＧ６で構成される。また、同期信号検出回路２６
はカウンタＣ０ＮＴ２ 、ノアゲートＧ７及びアンドゲ
ートＧ８で構成される。前記ラッチ回路２７はＤ型フリ
ップフロップＤＦＦ６１゜ＤＦＦ６２で構成される。ま
た、ラッチ回路２ａはＤ型フリップフロップＤ Ｆ Ｆ
７１． Ｄ Ｆ Ｆ７２で構成される。前記タイミング
コントロール回路２９はＤ型フリップ７０ツブＤＦＦ８
１及びゲート回路ＧＣ５で構成される。そして、前記デ
ータ生成回路３０はＤ型フリップフロップＤＦＦ９１〜
ＤＦＦ９３及びＪ−にフリップフロップＦＦ９４で構成
される。
はカウンタＣ０ＮＴ１ 、ノアゲー）−Ｇ５及びアンド
ゲートＧ６で構成される。また、同期信号検出回路２６
はカウンタＣ０ＮＴ２ 、ノアゲートＧ７及びアンドゲ
ートＧ８で構成される。前記ラッチ回路２７はＤ型フリ
ップフロップＤＦＦ６１゜ＤＦＦ６２で構成される。ま
た、ラッチ回路２ａはＤ型フリップフロップＤ Ｆ Ｆ
７１． Ｄ Ｆ Ｆ７２で構成される。前記タイミング
コントロール回路２９はＤ型フリップ７０ツブＤＦＦ８
１及びゲート回路ＧＣ５で構成される。そして、前記デ
ータ生成回路３０はＤ型フリップフロップＤＦＦ９１〜
ＤＦＦ９３及びＪ−にフリップフロップＦＦ９４で構成
される。
上記のような構成において、以下第６図及び第７図に示
すタイミングチャートを参照してその動作について説明
する。
すタイミングチャートを参照してその動作について説明
する。
第６図はデータスライス回路１３から出力される２値化
信号［）ＲＦが第４図で示したａのように正しいレベル
ｂより高いスライスレベルで得られたときの回路動作タ
イミングを、第７図は上記２値化信号［）ＲＦが第４図
で示したＣのように正しいレベルｂより低いスライスレ
ベルで得られたときの回路動作タイミングを示している
。
信号［）ＲＦが第４図で示したａのように正しいレベル
ｂより高いスライスレベルで得られたときの回路動作タ
イミングを、第７図は上記２値化信号［）ＲＦが第４図
で示したＣのように正しいレベルｂより低いスライスレ
ベルで得られたときの回路動作タイミングを示している
。
すなわち、入力信号ＤＲＦＬｔＡ−ＰＬＬ回路２１及び
Ｂ−ＰＬＬ回路２２に送られ、各ＰＬＬ回路２１゜２２
でそれぞれ立上がり及び立下がりエツジ位相に同期した
ビット同期クロックＨ−ＰＬＣＫ、Ｌ・ＰＬＣＫが生成
される。ここで、フリップ７０ツブＤＦＦＩＩのΦ出力
及びＤＦＦ１２のＱ出力のノアをとったノアゲートＧ５
の出力がカウンタＣ０ＮＴｌのクリア端子５−８Ｌに供
給され、これによってカウンタＣ０ＮＴ１はクリアされ
る。
Ｂ−ＰＬＬ回路２２に送られ、各ＰＬＬ回路２１゜２２
でそれぞれ立上がり及び立下がりエツジ位相に同期した
ビット同期クロックＨ−ＰＬＣＫ、Ｌ・ＰＬＣＫが生成
される。ここで、フリップ７０ツブＤＦＦＩＩのΦ出力
及びＤＦＦ１２のＱ出力のノアをとったノアゲートＧ５
の出力がカウンタＣ０ＮＴｌのクリア端子５−８Ｌに供
給され、これによってカウンタＣ０ＮＴ１はクリアされ
る。
同様にフリップ７０ツブＤＦＦ２１のＱ出力及びＤＦＦ
２２のＱ出力のノアをとったノアゲートＧ７の出力がカ
ウンタＣ０ＮＴ２のクリア端子５−８Ｌに供給されるた
め、カウンタＣ０ＮＴ２もクリアされる。
２２のＱ出力のノアをとったノアゲートＧ７の出力がカ
ウンタＣ０ＮＴ２のクリア端子５−８Ｌに供給されるた
め、カウンタＣ０ＮＴ２もクリアされる。
ここで、上記カウンタＣ０ＮＴ１．Ｃ０ＮＴ２はそれぞ
れの位相比較ポイントの距離を換算するもので、入力信
号ＲＦの反転間隔が最小３王、すなわちノアゲートＧ５
、Ｃ７の最小出力期間が６Ｔである。ものとすると、
カウンタＣ０ＮＴ１゜Ｃ０ＮＴ２の各５出力とゲートＱ
５ 、Ｃ７の出力１人力するアンドゲートＱ６ 、Ｑ８
出力が“１″となるのは、ゲートＧ５ 、Ｃ７の出力期
間が６Ｔのときである。
れの位相比較ポイントの距離を換算するもので、入力信
号ＲＦの反転間隔が最小３王、すなわちノアゲートＧ５
、Ｃ７の最小出力期間が６Ｔである。ものとすると、
カウンタＣ０ＮＴ１゜Ｃ０ＮＴ２の各５出力とゲートＱ
５ 、Ｃ７の出力１人力するアンドゲートＱ６ 、Ｑ８
出力が“１″となるのは、ゲートＧ５ 、Ｃ７の出力期
間が６Ｔのときである。
さて、上記Ａ−ＰＬＬ回路２１及びＢ−ＰＬＬ回路２２
で生成されたＨ−ＰＬＣＫ及びＬ−ＰＬＣＫはそれぞれ
分周器２３．２４によって４分周される。
で生成されたＨ−ＰＬＣＫ及びＬ−ＰＬＣＫはそれぞれ
分周器２３．２４によって４分周される。
ここで、位相比較信号が各ＰＬＬ回路に入力されると、
その位相比較タイミングで分周器２３．２４の７リツプ
フロツブＤ Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２、ＤＦＦ４
１゜ＤＦＦ４２の内容がそれぞれラッチ回路２７．２８
の各７リツプ７０ツブＤ Ｆ Ｆ６１． Ｄ Ｆ Ｆｅ
２、ＤＦＦ７１゜Ｄ Ｆ Ｆ ７２にラッチされる。
その位相比較タイミングで分周器２３．２４の７リツプ
フロツブＤ Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２、ＤＦＦ４
１゜ＤＦＦ４２の内容がそれぞれラッチ回路２７．２８
の各７リツプ７０ツブＤ Ｆ Ｆ６１． Ｄ Ｆ Ｆｅ
２、ＤＦＦ７１゜Ｄ Ｆ Ｆ ７２にラッチされる。
この状態で、例えばカウンタＣ０ＮＴ１が５カウントし
、再び６カウントしてノアゲートＧ５の出力が発生する
と、アンドゲートＧ６の出力が得られる。このため、フ
リップ７０ツブＤＦＦ３１゜ＤＦＦ３２にはそれぞれラ
ッチ回路２８のフリップ７０ツブＤ Ｆ Ｆ７２． Ｄ
Ｆ Ｆ７１の内容がプリセットされる。。この動作に
より、立上がりエツジＰＬＬ側と立下がりＰＬＬ側が同
期したことになる。
、再び６カウントしてノアゲートＧ５の出力が発生する
と、アンドゲートＧ６の出力が得られる。このため、フ
リップ７０ツブＤＦＦ３１゜ＤＦＦ３２にはそれぞれラ
ッチ回路２８のフリップ７０ツブＤ Ｆ Ｆ７２． Ｄ
Ｆ Ｆ７１の内容がプリセットされる。。この動作に
より、立上がりエツジＰＬＬ側と立下がりＰＬＬ側が同
期したことになる。
同様にカウンタＣ０ＮＴ２が５カウントし、６カウント
目になるとアンドゲートＧ８から“１”が出力され、こ
れによって７リツプフロツブＤ Ｆ Ｆ７！１． Ｄ
Ｆ Ｆ４２にはそれぞれラッチ回路２１の７リツプフロ
ツブＤ Ｆ Ｆｅ２． Ｄ Ｆ Ｆ６１の内容がプリセ
ットされる。この動作により、両ＰＬＬが同期化される
。つまり、各同極エツジの距離が最小反転間隔の２倍の
とき、お互いに相手側とビット単位で同期化される。
目になるとアンドゲートＧ８から“１”が出力され、こ
れによって７リツプフロツブＤ Ｆ Ｆ７！１． Ｄ
Ｆ Ｆ４２にはそれぞれラッチ回路２１の７リツプフロ
ツブＤ Ｆ Ｆｅ２． Ｄ Ｆ Ｆ６１の内容がプリセ
ットされる。この動作により、両ＰＬＬが同期化される
。つまり、各同極エツジの距離が最小反転間隔の２倍の
とき、お互いに相手側とビット単位で同期化される。
この同期化についてさらに詳述する。いま、仮にアンド
ゲートＧ６の出力が発生したとすれば、入力信号［）Ｒ
Ｆの立上がりエツジは６Ｔ前にも入力されていたことに
なる。一方、この回路に入力される信号の変調方式は最
小反転間隔が３Ｔであると決められている。
ゲートＧ６の出力が発生したとすれば、入力信号［）Ｒ
Ｆの立上がりエツジは６Ｔ前にも入力されていたことに
なる。一方、この回路に入力される信号の変調方式は最
小反転間隔が３Ｔであると決められている。
すなわち、アンドゲートＧ６の出力が発生した約３Ｔ前
の立下がりエツジは、それが１Ｔ前でも２Ｔ前に発生し
たものであっても正確には３Ｔ前でなくてはならない。
の立下がりエツジは、それが１Ｔ前でも２Ｔ前に発生し
たものであっても正確には３Ｔ前でなくてはならない。
つまり、その誤差はレベル変動（スライスレベルのミス
）のためと考えられる。そこで、立下がりエツジの発生
した時点からアンドゲートＧ６の出力が発生した時点ま
では、入力信号の位置に関係なく３Ｔの差があると考え
る。
）のためと考えられる。そこで、立下がりエツジの発生
した時点からアンドゲートＧ６の出力が発生した時点ま
では、入力信号の位置に関係なく３Ｔの差があると考え
る。
すなわら、アンドゲートＧもの出力によってフリップフ
ロップＤ Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２にデータをセ
ットするのに１Ｔの遅れを生じるため、結果として立下
がりエツジ入力時に各７リツプフロツブＤ Ｆ Ｆ３１
． Ｄ Ｆ Ｆ３２にセットされた値、すなわらフリッ
プフロップＤ Ｆ Ｆ７２． Ｄ Ｆ Ｆ７１にラッチ
されたデータを直接分周器２３のフリップ７０ツブＤ
Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２にセットすれば、両者の
関係は正しいデータ内容で同期化したことになる。
ロップＤ Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２にデータをセ
ットするのに１Ｔの遅れを生じるため、結果として立下
がりエツジ入力時に各７リツプフロツブＤ Ｆ Ｆ３１
． Ｄ Ｆ Ｆ３２にセットされた値、すなわらフリッ
プフロップＤ Ｆ Ｆ７２． Ｄ Ｆ Ｆ７１にラッチ
されたデータを直接分周器２３のフリップ７０ツブＤ
Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２にセットすれば、両者の
関係は正しいデータ内容で同期化したことになる。
ところが、両者のデータ関係は同期化されたものの現実
のタイミングはずれているため、その時間軸修正を行な
う必要がある。ここでは、その修正をフリップ７０ツブ
ＤＦＦ２９のＱ出力とＤＦＦ９３のＱ出力で行なってい
る。
のタイミングはずれているため、その時間軸修正を行な
う必要がある。ここでは、その修正をフリップ７０ツブ
ＤＦＦ２９のＱ出力とＤＦＦ９３のＱ出力で行なってい
る。
第５図に示した回路のように、立、上がりエツジで位相
比較するＰＬＬ側を出力の基準とすれば、立下がりエツ
ジは第６図に示すように遅れたり、第７図に示すように
進んだりすることがある。したがって、このデータスト
ローブ回路では、全て正しい関係に修正するために、立
上がりエツジで位相比較するＰＬＬ側を２ビツト分遅延
し、立下がりエツジ側も２ビツトの範囲で全て遅れ側に
設定し、修正出力タイミングを作っている。つまり、立
上がり側と立下がり側のデータ内容が同期しているので
、フリップ７０ツブＤ Ｆ Ｆ４１． Ｄ Ｆ Ｆ４２
の各Ｑ出力が１，０のときの出力タイミングはフリップ
７０ツブＤ Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２の各Ｑ出力
が１．０のときに設定すればよい。
比較するＰＬＬ側を出力の基準とすれば、立下がりエツ
ジは第６図に示すように遅れたり、第７図に示すように
進んだりすることがある。したがって、このデータスト
ローブ回路では、全て正しい関係に修正するために、立
上がりエツジで位相比較するＰＬＬ側を２ビツト分遅延
し、立下がりエツジ側も２ビツトの範囲で全て遅れ側に
設定し、修正出力タイミングを作っている。つまり、立
上がり側と立下がり側のデータ内容が同期しているので
、フリップ７０ツブＤ Ｆ Ｆ４１． Ｄ Ｆ Ｆ４２
の各Ｑ出力が１，０のときの出力タイミングはフリップ
７０ツブＤ Ｆ Ｆ３１． Ｄ Ｆ Ｆ３２の各Ｑ出力
が１．０のときに設定すればよい。
ここで、立上がりエツジ側は２ビツト分遅延させている
ため、立下がりエツジ側の出力タイミングデータを示す
フリップフロップＤ Ｆ Ｆ ７１゜ＤＦＦ７２の各Ｑ
出力と７リツプフロツプＤＦＦ３１゜ＤＦＦ３２の各Ｑ
出力とが２ビツトずれたタイミングで立下がりエツジを
出力すればよいことになる。
ため、立下がりエツジ側の出力タイミングデータを示す
フリップフロップＤ Ｆ Ｆ ７１゜ＤＦＦ７２の各Ｑ
出力と７リツプフロツプＤＦＦ３１゜ＤＦＦ３２の各Ｑ
出力とが２ビツトずれたタイミングで立下がりエツジを
出力すればよいことになる。
この関係を次表に示す。
このようにしてフリップフロップＤＦＦ９２．ＤＦＦ９
３の各Ｑ出力をＪ−にフリップフロップＦＦ９４に供給
することにより、ビット同期した正しいデータを得るこ
とができる。
３の各Ｑ出力をＪ−にフリップフロップＦＦ９４に供給
することにより、ビット同期した正しいデータを得るこ
とができる。
尚、第６図及び第７図において、最初の出力が誤差を生
じているが、これは同期化されていないときの結果を示
したもので、一度量期化すればドロップアウト等によっ
て同期がはずれるまでデータを修正して出力することが
できる。
じているが、これは同期化されていないときの結果を示
したもので、一度量期化すればドロップアウト等によっ
て同期がはずれるまでデータを修正して出力することが
できる。
したがって、上記のように構成したデータストロ−１回
路は、スライスレベル変動がＰＬＬ回路の位相比較レン
ジに影響を及ぼさないので、充分な能力を発揮すること
ができる。さらに、スライスレベル変動による誤差位相
を修正することができるので、極めて高性能なものとな
る。換言すれば、データスライス回路のスライスレベル
設定能力を高くする必要がなく、バーチカルレベル変動
を時間軸に変更してデジタル処理することが可能となり
、さらにはＩＣ化場合に外付部品を削減できる等の利点
がある。
路は、スライスレベル変動がＰＬＬ回路の位相比較レン
ジに影響を及ぼさないので、充分な能力を発揮すること
ができる。さらに、スライスレベル変動による誤差位相
を修正することができるので、極めて高性能なものとな
る。換言すれば、データスライス回路のスライスレベル
設定能力を高くする必要がなく、バーチカルレベル変動
を時間軸に変更してデジタル処理することが可能となり
、さらにはＩＣ化場合に外付部品を削減できる等の利点
がある。
尚、最小反転間隔が最大反転間隔であっても同様な処理
が１能である。また、最大最小の両方を利用することも
可能である。
が１能である。また、最大最小の両方を利用することも
可能である。
［発明の効果コ
以上詳述したようにこの発明によれば、２値化処理での
スライスレベル変動等によって発生する位相誤差がＰＬ
Ｌ回路で生成されるビット同期クロックに影響を及ぼさ
ないデータストローブ回路を提供することができる。
スライスレベル変動等によって発生する位相誤差がＰＬ
Ｌ回路で生成されるビット同期クロックに影響を及ぼさ
ないデータストローブ回路を提供することができる。
第１図乃至第７図はこの発明に係るデータストローブ回
路の一実施例を示すもので、第１図はその基本構成を示
すブロック回路図、第２図は同実施例に用いられるＰＬ
Ｌ回路の具体的な構成を示すブロック回路図、第３図は
上記ＰＬＬ回路の動作説明図、第４図は入力信号に対す
るスライスレベル変動とビット同期クロックとの関係を
説明するためのタイミングチャート、第５図は上記デー
タストローブ回路の具体的な構成を示すブロック回路図
、第６図及び第７図はそれぞれ第５図に示したデータス
トローブ回路の動作を説明するためのタイミングチャー
ト、第８図はこの発明が適用されるデジタル記録再生シ
ステムの構成を示すブロック回路図、第９図は入力信号
に対してスライスレベルが変動したときに生じる位相誤
差を説明するためのタイミングチャートである。 １３・・・データスライス回路、１５・・・復調回路、
２１・・・立上がりエツジ検出ＰＬＬ回路、２２・・・
立下がりエツジ検出ＰＬＬ回路、２３．２４・・・分周
器、２５．２６・・・所期信号検出回路、２７．２８・
・・ラッチ回路、２９・・・タイミングコントロール回
路、３０・・・データ生成回路、ＲＦ・・・変調信号、
［）ＲＦ・・・２値化信号、［）Ｏｕｔ・・・データ信
号、ＰＬＣＫ・・・ビット同期クロック。 出願人代理人 弁理士 鈴江武彦 第８図 第９図 手続補正書 ｏｐＯ・菅・２４８
路の一実施例を示すもので、第１図はその基本構成を示
すブロック回路図、第２図は同実施例に用いられるＰＬ
Ｌ回路の具体的な構成を示すブロック回路図、第３図は
上記ＰＬＬ回路の動作説明図、第４図は入力信号に対す
るスライスレベル変動とビット同期クロックとの関係を
説明するためのタイミングチャート、第５図は上記デー
タストローブ回路の具体的な構成を示すブロック回路図
、第６図及び第７図はそれぞれ第５図に示したデータス
トローブ回路の動作を説明するためのタイミングチャー
ト、第８図はこの発明が適用されるデジタル記録再生シ
ステムの構成を示すブロック回路図、第９図は入力信号
に対してスライスレベルが変動したときに生じる位相誤
差を説明するためのタイミングチャートである。 １３・・・データスライス回路、１５・・・復調回路、
２１・・・立上がりエツジ検出ＰＬＬ回路、２２・・・
立下がりエツジ検出ＰＬＬ回路、２３．２４・・・分周
器、２５．２６・・・所期信号検出回路、２７．２８・
・・ラッチ回路、２９・・・タイミングコントロール回
路、３０・・・データ生成回路、ＲＦ・・・変調信号、
［）ＲＦ・・・２値化信号、［）Ｏｕｔ・・・データ信
号、ＰＬＣＫ・・・ビット同期クロック。 出願人代理人 弁理士 鈴江武彦 第８図 第９図 手続補正書 ｏｐＯ・菅・２４８
Claims (1)
- デジタル信号を含む高周波信号をレベルスライスするこ
とにより２値化信号に変換するデータスライス回路と、
このデータスライス回路から出力される２値化信号の立
上がり及び立下がりエッジのどちらか一方で基準クロッ
クを位相同期させることにより前記２値化信号から第１
のビット同期クロックを生成すると共に前記２値化信号
を前記第１のビット同期クロックに同期させてデータ信
号を取出す第１の位相周期ループ回路と、前記２値化信
号に対して前記第１の位相同期ループ回路で用いられな
い他方のエッジで基準クロックを位相同期させることに
より前記２値化信号から第２のビット同期クロックを生
成すると共に前記２値化信号を前記第２のビット同期ク
ロックに同期させてデータ信号を取出す第２の位相同期
ループ回路と、前記第１及び第２のビット同期クロック
をそれぞれ分周する第１及び第２の分周器と、前記２値
化信号の反転間隔が前記第１あるいは第２のビット同期
クロックの２倍であることを検出する同期信号検出回路
と、この同期信号検出回路の検出状態で前記第１及び第
２の分周器の少なくともどちらか一方の分周比を制御す
ることによりその各分周出力を同期化させる同期化手段
と、この同期化手段を施された前記第１及び第２の分周
器の各出力の位相差を検出する位相差検出手段と、この
位相差検出手段で得られる位相差に基づいて前記第１あ
るいは第２の位相同期ループ回路で得られるデータ信号
を修正するデータ生成回路とを具備したことを特徴とす
るデータストローブ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066890A JPS61227269A (ja) | 1985-03-30 | 1985-03-30 | デ−タストロ−ブ回路 |
| KR1019860002124A KR900001593B1 (ko) | 1985-03-30 | 1986-03-21 | 디지탈신호 재생회로 |
| US06/846,208 US4713802A (en) | 1985-03-30 | 1986-03-31 | Digital signal reproducing circuit |
| EP86302388A EP0200370B1 (en) | 1985-03-30 | 1986-04-01 | Digital signal reproducing circuit |
| DE8686302388T DE3672003D1 (de) | 1985-03-30 | 1986-04-01 | Schaltung zur wiedergabe digitaler signale. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066890A JPS61227269A (ja) | 1985-03-30 | 1985-03-30 | デ−タストロ−ブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61227269A true JPS61227269A (ja) | 1986-10-09 |
Family
ID=13328955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066890A Pending JPS61227269A (ja) | 1985-03-30 | 1985-03-30 | デ−タストロ−ブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227269A (ja) |
-
1985
- 1985-03-30 JP JP60066890A patent/JPS61227269A/ja active Pending
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