DE19602392A1

DE19602392A1 - Decodiereinheit und Speichereinheit

Info

Publication number: DE19602392A1
Application number: DE19602392A
Authority: DE
Inventors: Shigenori Yanagi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-03-31
Filing date: 1996-01-24
Publication date: 1996-10-02
Also published as: KR100196542B1; CN1143224A; CN1124555C; US5732056A; JPH08279252A; KR960035239A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf Decodiereinheiten und Speichereinheiten, und insbesondere auf eine Decodiereinheit, die verwendet wird, wenn Informa tionen von einem Aufzeichnungsmedium reproduziert werden, auf dem Aufzeichnungen gemäß einem Markenkanten-Aufzeich nungssystem vorgenommen werden, und auf eine Speichereinheit mit einer derartigen Decodiereinheit.

Gemäß dem herkömmlichen Aufzeichnungssystem gibt ein zentraler Teil einer auf dem Aufzeichnungsmedium aufgezeich neten Marke einen Datenwert an. Gemäß dem Markenkanten-Auf zeichnungssystem gibt hingegen ein Kantenteil der auf dem Aufzeichnungsmedium aufgezeichneten Marke den Datenwert an. Aus diesem Grund kann das Markenkanten-Aufzeichnungssystem Informationen auf dem Aufzeichnungsmedium mit einer hohen Dichte verglichen mit dem herkömmlichen Aufzeichnungssystem aufzeichnen. Daher wird das Markenkanten-Aufzeichnungssystem als für optische Platten, wie magnetooptische Platten, ge eignetes Aufzeichnungsmedium angesehen.

Beispielsweise schlägt "Data Interchange on 90 mm Optical Disk Cartridges", ISO/IEC JTC 1/SC 23 N 705, 1.23.06, Draft 2. Dez. 1994, einen Standard zur Aufzeichnung von Informationen auf bzw. Reproduktion von der optischen Platte gemäß dem Markenkanten-Aufzeichnungssystem vor. Eine detaillierte Beschreibung dieses vorgeschlagenen Standards entfällt, und dieser vorgeschlagene Standard wird in dieser Spezifikation nur kurz beschrieben. Gemäß diesem vorgeschla genen Standard werden Sektoren von Logikspuren auf der opti schen Platte aufeinanderfolgend beginnend mit 0 numeriert, und es wird eine in Fig. 1A bis 1C gezeigte Sektoranordnung verwendet.

Fig. 1A zeigt einen vorformatierten Anfangsblock des Sektors, Fig. 1B zeigt ein Sektorformat für einen Fall, wo Benutzerbytes aus 512 Bytes bestehen, und Fig. 1C zeigt das Sektorformat für einen Fall, wo Benutzerbytes aus 2048 Bytes bestehen. In Fig. 1A bis 1C bezeichnet SM eine Sektormarke, die eine Startposition des Sektors angibt, VFO1, VFO2 bzw. VFO3 bezeichnen VFO-Synchronisationsfelder, AM bezeichnet eine Adressenmarke, die ein Bitmuster aufweist, das in einem RLL (1,7) genannten in der Lauflänge begrenzten (RLL) Code nicht erzeugt wird, ID1 bzw. ID2 bezeichnen Identifika tions(ID)-Felder, PA bezeichnet ein Dateiend-Etikett, PFH bezeichnet einen vorformatierten Anfangsblock, G bezeichnet einen Zwischenraum, RF bezeichnet ein Aufzeichnungsfeld, S bezeichnet ein Synchronisationsfeld, DF bezeichnet ein Datenfeld, B bezeichnet ein Pufferfeld, und eine unter jedem Feld gezeigte Zahl gibt die Byte-Anzahl an.

Der RLL (1,7)-Modulationscode, der im oben vorgeschla genen Standard verwendet wird, wird nicht leicht durch ein Rauschen beeinträchtigt, und ein großer Datendetektions spielraum, "data detection margin", kann bei der Repro duktion der Informationen von der optischen Platte erhalten werden. Aus diesen Gründen ist der vorgeschlagene Standard vorteilhafter verglichen mit dem herkömmlichen System.

Wenn die Daten, die auf dem Aufzeichnungsmedium, wie der optischen Platte, aufgezeichnet werden, gemäß dem Markenkanten-Aufzeichnungssystem aufgezeichnet werden, bewe gen sich jedoch ein Anstiegkantenimpuls und ein Abfallkan tenimpuls, die detektiert werden, jeweils in verschiedene Richtungen in Abhängigkeit von einer Änderung eines Schnitt pegels zur Zeit der Datenreproduktion. Folglich wird ein Fehler beim Setzen des Schnittpegels in Form eines Zitterns des Kantendetektionsimpulses erzeugt.

Um den Fehler beim Setzen des Schnittpegels zu verhin dern, ist es möglich, unabhängige Schaltungen von Phasen regelkreisen (PLL) in einer Markenkanten-Reproduktionsschal tung für die Seite der Anstiegkante und die Seite der Ab fallkante vorzusehen, und Ausgänge auf der Seite der An stiegkante und der Seite der Abfallkante nach einer Diskri minierung zu synthetisieren.

In einer PLL-Diskriminierungsschaltung mit zwei unab hängigen PLL-Schaltungen gab es insofern Probleme, als zwei Takte mit instabilen Phasen mit der richtigen Phase synthe tisiert werden müssen, und als ein durch Defekte oder dgl. verursachter Taktschlupf der PLL-Schaltung in bezug auf beide der zwei PLL-Schaltungen korrigiert werden muß.

Zusammenfassung der Erfindung

Demgemäß ist es eine allgemeine Aufgabe der vorlie genden Erfindung, eine neue und nützliche Decodiereinheit und Steuereinheit vorzusehen, in denen die oben beschrie benen Probleme eliminiert werden.

Eine weitere und spezifischere Aufgabe der vorliegenden Erfindung ist, eine Decodiereinheit vorzusehen, welche Daten decodiert, die von einem Aufzeichnungsmedium reproduziert und über eine erste Phasenregelkreis (PLL)-Einrichtung und eine zweite Phasenregelkreis (PLL)-Einrichtung erhalten werden, die voneinander unabhängig sind und bei Frequenzen oszillieren, die ungefähr gleich sind, wobei auf dem Auf zeichnungsmedium Impulsbreitenmodulations(PWM)-Daten aufge zeichnet werden, die durch das Konvertieren von Daten erhal ten werden, die in einem vorherbestimmten Modulationscode codiert werden, der ein Muster mit einer GS-Komponente er zeugt; und die Decodiereinheit umfaßt eine erste Speicher einrichtung zum aufeinanderfolgenden Speichern eines Daten teils mit positiver Polarität der über die erste PLL-Ein richtung erhaltenen PWM-Daten und eines Datenteils mit nega tiver Polarität der über die zweite PLL-Einrichtung erhal tenen PWM-Daten, eine erste Verzögerungseinrichtung zum Ver zögern des Datenteils mit positiver Polarität, eine zweite Verzögerungseinrichtung zum Verzögern des Datenteils mit ne gativer Polarität, eine zweite Speichereinrichtung zum auf einanderfolgenden Speichern eines verzögerten Datenteils mit positiver Polarität, der über die erste Verzögerungseinrich tung erhalten wird, und eines verzögerten Datenteils mit ne gativer Polarität, der über die zweite Verzögerungseinrich tung erhalten wird, eine Steuereinrichtung zum Steuern von Schreib- und Lese-Zeiteinstellungen der ersten Speicherein richtung und Eingangs- und Ausgangs-Zeiteinstellungen der ersten Verzögerungseinrichtung synchron mit einem ersten Takt, der über die erste PLL-Einrichtung erhalten wird, und zum Steuern einer Schreib-Zeiteinstellung der zweiten Spei chereinrichtung und einer Eingangs-Zeiteinstellung der zwei ten Verzögerungseinrichtung synchron mit einem zweiten Takt, der über die zweite PLL-Einrichtung erhalten wird, wobei die Steuereinrichtung eine Lese-Zeiteinstellung der zweiten Speichereinrichtung und eine Ausgangs-Zeiteinstellung der zweiten Verzögerungseinrichtung synchron mit dem ersten Takt steuert, und einen Decoder, der die aufeinanderfolgend aus der ersten und zweiten Speichereinrichtung ausgelesenen Da ten decodiert. Gemäß der Decodiereinheit der vorliegenden Erfindung ist es möglich, zwei Datenwerte in bezug auf zwei PLL-Schaltungen einer PLL-Diskriminierungsschaltung genau zu synthetisieren, die einen großen Schnittpegelspielraum, "slice level margin" zur Zeit der Datenreproduktion rea lisieren kann. Außerdem ist es möglich, den Taktschlupf durch die beiden unabhängigen PLL-Schaltungen unter Verwen dung der Resynchronisationsbytes zu korrigieren. Daher ist es möglich, sowohl die Stabilität als auch die Zuverlässigkeit der Datenreproduktion zu verbessern.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, eine Speichereinheit vorzusehen, mit einer Reproduk tionseinrichtung zum Reproduzieren von Daten von einem Auf zeichnungsmedium, auf dem Impulsbreitenmodulations(PWM)- Daten aufgezeichnet werden, welche durch das Konvertieren von Daten erhalten werden, die in einem vorherbestimmten Modulationscode codiert werden, der ein Muster mit einer GS- Komponente erzeugt, einer ersten Phasenregelkreis (PLL)-Ein richtung und einer zweiten Phasenregelkreis (PLL)-Einrich tung, denen die von der genannten Reproduktionseinrichtung reproduzierten Daten zugeführt werden, wobei die genannte erste und zweite PLL-Einrichtung voneinander unabhängig sind und bei Frequenzen oszillieren, die ungefähr gleich sind, und einer Decodiereinheit, die über die genannte erste und zweite PLL-Einrichtung erhaltene Daten decodiert. Die Deco diereinheit umfaßt eine erste Speichereinrichtung zum auf einanderfolgenden Speichern eines Datenteils mit positiver Polarität der über die erste PLL-Einrichtung erhaltenen PWM- Daten und eines Datenteils mit negativer Polarität der über die zweite PLL-Einrichtung erhaltenen PWM-Daten, eine erste Verzögerungseinrichtung zum Verzögern des Datenteils mit positiver Polarität, eine zweite Verzögerungseinrichtung zum Verzögern des Datenteils mit negativer Polarität, eine zweite Speichereinrichtung zum aufeinanderfolgenden Spei chern eines verzögerten Datenteils mit positiver Polarität, der über die erste Verzögerungseinrichtung erhalten wird, und eines verzögerten Datenteils mit negativer Polarität, der über die zweite Verzögerungseinrichtung erhalten wird, eine Steuereinrichtung zum Steuern von Schreib- und Lese- Zeiteinstellungen der ersten Speichereinrichtung und Ein gangs- und Ausgangs-Zeiteinstellungen der ersten Verzöge rungseinrichtung synchron mit einem ersten Takt, der über die erste PLL-Einrichtung erhalten wird, und zum Steuern einer Schreib-Zeiteinstellung der zweiten Speichereinrich tung und einer Eingangs-Zeiteinstellung der zweiten Verzöge rungseinrichtung synchron mit einem zweiten Takt, der über die zweite PLL-Einrichtung erhalten wird, wobei die genannte Steuereinrichtung eine Lese-Zeiteinstellung der zweiten Speichereinrichtung und eine Ausgangs-Zeiteinstellung der zweiten Verzögerungseinrichtung synchron mit dem ersten Takt steuert, und einen Decoder, der die aufeinanderfolgend aus der ersten und zweiten Speichereinrichtung ausgelesenen Daten decodiert. Gemäß der Speichereinheit der vorliegenden Erfindung ist es möglich, zwei Datenwerte in bezug auf zwei PLL-Schaltungen einer PLL-Diskriminierungsschaltung genau zu synthetisieren, die einen großen Schnittpegelspielraum zur Zeit der Datenreproduktion realisieren kann. Außerdem ist es möglich, den Taktschlupf durch die beiden unabhängigen PLL- Schaltungen unter Verwendung der Resynchronisationsbytes zu korrigieren. Daher ist es möglich, sowohl die Stabilität als auch die Zuverlässigkeit der Datenreproduktion zu ver bessern.

Andere Aufgaben und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung hervor, die in Verbindung mit den bei geschlossenen Zeichnun gen zu lesen ist.

Kurze Beschreibung der Zeichnungen

Fig. 1A, 1B bzw. 1C sind Darstellungen zur Erläuterung einer Sektoranordnung eines vorgeschlagenen Standards;

Fig. 2 ist eine Darstellung zur Erläuterung der Konver tierung von Eingabebits in Kanalbits;

Fig. 3 ist eine Darstellung zur Erläuterung einer Auf zeichnungssequenz innerhalb eines Datenfelds, wenn ein Sek tor aus 512 Bytes besteht, und ein Fehlerkorrekturcode eine 5-fache Schachtelung verwendet;

Fig. 4 ist eine Darstellung zur Erläuterung der Auf zeichnungssequenz innerhalb eines Datenfelds, wenn der Sek tor aus 2048 Bytes besteht, und ein Fehlerkorrekturcode eine 20-fache Schachtelung verwendet;

Fig. 5 ist eine Darstellung, welche die Beziehung von PPM-Daten, PWM-Daten und Marken, die auf einer optischen Platte aufgezeichnet sind, zeigt;

Fig. 6 ist ein Systemblockbild, das die allgemeine Kon struktion einer Ausführungsform einer Speichereinheit gemäß der vorliegenden Erfindung zeigt;

Fig. 7 ist ein Systemblockbild, das eine Ausführungsform eines Codierers/Decodierers zeigt;

Fig. 8 ist ein Systemblockbild, das einen Teil des in Fig. 7 dargestellten Codierers/Decodierers detaillierter zeigt;

Fig. 9 ist ein Systemblockbild, das eine Ausführungsform eines PDATA-Schreibsteuerzählers und eines PDATA-Korrektur- FIFOs zeigt;

Fig. 10 ist ein Systemblockbild, das eine Ausführungs form eines PDATA-Lesesteuerzählers und eines PDATA-Korrek tur-FIFOs zeigt;

Fig. 11 ist ein Systemblockbild, das eine Ausführungs form eines PDATA-Schieberegisters zeigt;

Fig. 12 ist ein Systemblockbild, das eine Ausführungs form eines Detektors zeigt, der ein VFO von PDATA detek tiert;

Fig. 13 ist ein Systemblockbild, das eine Ausführungs form eines Detektors zeigt, der ein RS von PDATA detektiert;

Fig. 14 ist ein Systemblockbild, das eine Ausführungs form eines NDATA-Schreibsteuerzählers und eines NDATA- Korrektur-FIFOs zeigt;

Fig. 15 ist ein Systemblockbild, das eine Ausführungs form eines NDATA-Lesesteuerzählers und eines NDATA-Korrek tur-FIFOs zeigt;

Fig. 16 ist ein Systemblockbild, das eine Ausführungs form eines NDATA-Schieberegisters zeigt;

Fig. 17 ist ein Systemblockbild, das eine Ausführungs form eines Detektors zeigt, der ein VFO von NDATA detek tiert;

Fig. 18 ist ein Systemblockbild, das eine Ausführungs form eines Detektors zeigt, der ein RS von NDATA detektiert;

Fig. 19 ist ein Systemblockbild, das eine Ausführungs form einer Stoppsignal-Generatorschaltung zeigt;

Fig. 20 ist ein Systemblockbild, das eine Ausführungs form einer Zeitgeberschaltung zeigt;

Fig. 21 ist ein Systemblockbild, das eine Ausführungs form einer Berechnungsschaltung zeigt;

Fig. 22 ist ein Systemblockbild, das eine Ausführungs form einer Auswahlschaltung zeigt;

Fig. 23 ist ein Systemblockbild, das eine Ausführungs form einer Ladewert-Änderungsschaltung zeigt;

Fig. 24 ist ein Systemblockbild, das eine Ausführungs form eines PDATA-Synthetisierteils zeigt;

Fig. 25 ist ein Systemblockbild, das eine Ausführungs form eines NDATA-Synthetisierteils zeigt; und

Fig. 26 ist ein Systemblockbild, das eine Ausführungs form eines Lesesignal-Synthetisierteils zeigt.

Beschreibung der bevorzugten Ausführungsformen

Gemäß dem oben beschriebenen vorgeschlagenen Standard besteht das Datenfeld DF aus Benutzer-Datenbytes, in die der Benutzer frei Daten schreiben kann, zyklischen Redundanz prüf(CRC)-Bytes, welche mit CRC-Codes beschrieben werden, die zur Fehlerdetektion verwendet werden, Fehlerkorrektur code (ECC)-Bytes, welche mit ECCs beschrieben werden, die zur Fehlerkorrektur verwendet werden, und Resynchronisa tions (nachstehend einfach bezeichnet als Resync-)Bytes. Die Resync-Bytes sind vorgesehen, um zu verhindern, daß sich ein Fehler innerhalb der Benutzerdaten ausbreiten, indem eine Resynchronisation durchgeführt wird, wenn ein Takt schlupf innerhalb des Datenfelds DF aufgrund eines großen Defekts oder dgl. erzeugt wird. Die Resync-Bytes haben eines der folgenden zwei Resync-Muster RSA bzw. RSB, die aus Kanalbits mit einem Betrag von 2 Bytes bestehen, wobei X und Y auf der Basis eines unmittelbar vorausgehenden oder unmit telbar folgenden Datenmusters auf "0" oder "1" gesetzt werden. Die beiden Arten von Resync-Mustern RSA und RSB werden nicht im RLL (1,7)-Modulationscode erzeugt.

RSA: 0X0 100 000 001 000 000 100 00Y

RSB: 0X0 100 000 001 000 000 101 00Y

Der RLL (1,7)-Modulationscode, der zur Aufzeichnung aller Daten auf den formatierten Zonen auf der optischen Platte verwendet wird, ist wie in Fig. 2 gezeigt definiert. Fig. 2 zeigt einen Fall, wo Eingabebits in Kanalbits konver tiert werden, wobei "nicht 00" "01", "10" oder "11" bezeich net, und "X" einen Wert "0" oder "1" angibt. Die RLL (1,7)- Modulationscodierung wird ab einem ersten Bit eines ersten Bytes des Felds gestartet, das zu konvertieren ist, und nach der Resync-Zone wird die Codierung ab den letzten 2 Eingabe bits der Resync-Bytes wiederaufgenommen.

Die Aufzeichnung innerhalb des Datenfelds DF wird in der in Fig. 3 und 4 gezeigten Sequenz durchgeführt. Fig. 3 zeigt einen Fall, wo der Sektor aus 512 Bytes besteht, und der ECC die 5-fache Schachtelung verwendet. Fig. 4 zeigt hingegen einen Fall, wo der Sektor aus 2048 Bytes besteht, und der ECC die 20-fache Schachtelung verwendet. In Fig. 3 und 4 wird die Aufzeichnung von links nach rechts und von oben nach unten durchgeführt. Ferner bezeichnet in Fig. 3 und 4 SB ein Synchronisationsbyte, D bezeichnet ein Benutzer byte, RS bezeichnet ein Resync-Byte, C bezeichnet ein Prüf byte für den CRC, E bezeichnet ein Prüfbyte für den ECC, und Fm bezeichnet ein FF-Byte.

Demgemäß enthalten im in Fig. 3 dargestellten Fall die ersten 104 Zeilen die Benutzerbytes in den Spalten 0 bis 4, 4 FF-Bytes und 4 Prüfbytes für den CRC, und die nächsten 16 Zeilen enthalten nur die Prüfbytes für den ECC. Im in Fig. 4 gezeigten Fall enthalten hingegen die ersten 103 Zeilen die Benutzerbytes in den Spalten 0 bis 19, 8 FF-Bytes und 4 Prüfbytes für den CRC, und die nächsten 16 Zeilen enthalten nur die Prüfbytes für den ECC.

Gemäß dem oben beschriebenen vorgeschlagenen Standard kann die Gesamtanzahl von "1"-Werten im Resync-Muster von einer ungeraden Zahl zu einer geraden Zahl oder umgekehrt umgeschaltet werden, um die GS-Pegelschwankung des Daten musters im Datenfeld innerhalb des Sektors zu minimieren.

Mit anderen Worten wird eines der beiden Arten von Resync- Mustern RSA und RSB, das die GS-Pegelschwankung auf einen Minimalwert drücken kann, ausgewählt.

Das zu verwendende Resync-Muster wird wie folgt be stimmt. Zuerst werden die durch Impulspositionsmodula tions(PPM)-Daten repräsentierten Kanalbits in Impulsbrei tenmodulations (PWM)-Daten konvertiert, um das Verfahren zu vereinfachen. Wenn die PPM-Daten beispielsweise ". . . 0010100010010 . . ." sind, werden die PPM-Daten in die PWM- Daten ". . . 0011000011100 . . ." konvertiert. Als nächstes wird der Logikwert "0" der PWM-Daten als "-1" betrachtet, der Logikwert "1" der PWM-Daten wird als "+1" betrachtet, und ein Digitalsummenwert (DSV) wird berechnet. Dieser DSV ist eine Differenz zwischen der Gesamtanzahl an Logikwerten "1" der PWM-Daten und der Gesamtanzahl an Logikwerten "0" der PWM-Daten. Fig. 5 zeigt die Beziehung der PPM-Daten, der PWM- Daten und der auf der optischen Platte aufgezeichneten Mar ken für diesen Fall. In diesem Fall wird ein DSVm aus DSVm = (+5-4+8-5 . . .) berechnet. Wenn dieser DSVm zur Zeit der Auf zeichnung der Informationen auf der optischen Platte ein Minimum ist, ist es möglich, die GS-Pegelschwankung des Datenmusters auf den Minimalwert zu drücken.

Die Resync-Zone ist in zwei Teile (RS||INV) geteilt, und die zwei geteilten Teile werden durch die PPM-Daten gemäß den folgenden Formeln definiert.

RS = 0X010000000100000010

INV = 000Y(INV1) oder 100Y(INV2).

Außerdem können die Benutzerdaten durch die folgenden Formel definiert werden, wenn m = 1 bis N, wobei N = 39 im Fall des aus 1024 Bytes bestehenden Sektors, und N = 30 im Fall des aus 512 Bytes bestehenden Sektors.

VFO||SYNC||BO||RS1||INV1 (ODER INV2)||B1||RS2|| . . . ||INV1 (ODER INV2) ||Bm||RSm+1|| . . . ||INV1 (ODER INV2) ||BN

Eine Funktion DSV(z) ist derart definiert, daß ein Argument (z), das ein PPM-Datenstrom ist, die PWM DSV Summe wird, basierend auf dem letzten PWM-Zustand der den Daten im Argument (z) unmittelbar vorausgehenden PWM-Daten.

Ferner werden INV1 und INV2 in m Schritten unter Ver wendung der folgenden Algorithmen ausgewählt.

P0 = DSV (VFO3||SYNC||BO||RS1)

Pm = Pm-1+DSV(INV1||Bm||Rsm+1)

oder Pm = Pm-1+DSV(INV2||Bm||RSm+1)

INV1 oder INV2 zur Minimierung von |Pm| auswählen

PN = PN-1+DSV(INV1||BN)

oder PN = PN-1+DSV(INV2||BN)

INV1 oder INV2 zur Minimierung von |PN| auswählen.

Wenn angenommen wird, daß N = 39 in dem Fall des aus 1024 Bytes bestehenden Sektors, und N = 30 in dem Fall des aus 512 Bytes bestehenden Sektors, wird der Prozeß gemäß dem obigen Algorithmus m = 1 bis N Male wiederholt. Wenn |Pm| für die Resync-Muster RSA und RSB derselbe Wert wird, wird das erste Resync-Muster RSA der beiden Resync-Muster RSA und RSB ausgewählt.

Wenn, wie oben beschrieben, der RLL (1,7)-Modulations code in die PWM-Daten konvertiert wird, werden der "1"-Teil und der "0" -Teil der PWM-Daten im nachfolgenden Datenblock in Abhängigkeit von der Anzahl von "1"-Werten ausgetauscht, die im Resync-Muster des Resync-Bytes zwischen den beiden Datenblöcken enthalten sind. Demgemäß ist es im vorgeschla genen Standard möglich, diese Beschaffenheit effektiv zu verwenden, um die GS-Pegelschwankung des Datenmusters im Datenfeld innerhalb des Sektors zu minimieren.

Beispielsweise ist es im Fall eines Wiederholungsmu sters von "596" in NRZ-Daten möglich, das heißt eines Mu sters ". . . 0101000000101000000101000000101000000 . . .", das ein Wiederholungsmuster eines Musters 1T/6T im RLL (1,7)-Modula tionscode ist, die GS-Pegelschwankung des Datenmusters durch die Invertierung der PWM-Daten am Resync-Byteteil effektiv zu unterdrücken.

Fig. 6 zeigt die allgemeine Konstruktion einer Ausfüh rungsform einer Speichereinheit gemäß der vorliegenden Er findung. In dieser Ausführungsform wird die vorliegende Er findung bei einer optischen Platteneinheit verwendet. Die in Fig. 6 gezeigte optische Platteneinheit enthält allgemein einen SCSi-Protokollkontroller (SPC) 1, einen Datenpuffer 2, einen Formatierer (FMT) 3, eine Mikroprozessoreinheit (MPU) 4, einen ECC-Prozessor (ECCP) 5, einen Codierer/Decodierer 6, einen Laserdioden (LD)-Kontroller 7, einen optischen Kopf 8, der eine Laserdiode (LD) 8a und eine Photodiode (PD) 8b enthält, einen Spindelmotor 9, der eine optische Platte 10 dreht, einen Leseverstärker 12, VFO (PLL)-Schaltungen 13 und 14, und eine Steuerschaltung 15, die wie gezeigt verbunden sind.

Der SPC 1 ist mit einer Hosteinheit (nicht gezeigt), wie einem Personal-Computer, und einer Arbeitsstation über eine SCSi-Schnittstelle verbunden und steuert das SCSi-Pro tokoll. Der SPC 1 transferiert Daten von der Hosteinheit zum Datenpuffer 2, und transferiert Daten vom Datenpuffer 2 zur Hosteinheit. Die MPU 4 weist einen Datentransfer an, indem sie einen Befehl vom SPC 1 analysiert, und steuert verschie dene Treibteile der optischen Platteneinheit, wie einen Kopftreibteil (nicht gezeigt) und einen Spindelmotor-Treib teil (nicht gezeigt) über die Steuerschaltung 15, so daß der optische Kopf 8 eine gewünschte Aufzeichnungsposition auf der optischen Platte 10 scannt. Außerdem steuert die MPU 4 den FMT 3, um Daten zu übertragen, die sich innerhalb des Datenpuffers 2 befinden und auf der optischen Platte 10 auf zuzeichnen sind. Der ECCP 5 addiert den ECC mit den Daten, die auf der optischen Platte 10 aufzuzeichnen sind.

Der Codierer/Decodierer 6 codiert die über den ECCP 5 empfangenen Daten und steuert einen LD-Strom, welcher der Laserdiode 8a des optischen Kopfs 8 über den LD-Kontroller 7 zugeführt wird. Der Codierprozeß enthält zwei Codierstufen, und die Daten werden zuerst in die RLL (1,7)-Modulations codes codiert, und dann werden die RLL (1,7)-Modulations codes in die PWM-Daten codiert (oder konvertiert). Ein von der Laserdiode 8a emittierter Laserstrahl wird auf die optische Platte 10 eingestrahlt, wodurch die Daten anzei gende Marken auf der optischen Platte 10 aufgezeichnet werden.

Der Laserstrahl, der von der Photodiode 8b des opti schen Kopfs 8 über die optische Platte 10 empfangen wird, wird hingegen in einen Strom umgewandelt, und dieser Strom wird in ein Binärsignal im Leseverstärker 12 verstärkt und umgewandelt, bevor es den VFO-Schaltungen 13 und 14 zuge führt wird. Reproduzierte Daten und Takte, welche aus den voneinander unabhängigen VFO-Schaltungen 13 und 14 ausge geben werden, die bei ungefähr gleichen Frequenzen oszillie ren, werden vom Codierer/Decodierer 6 decodiert. Die von den VFO-Schaltungen 13 und 14 ausgegebenen Daten sind der Daten teil mit positiver Polarität bzw. der Datenteil mit negati ver Polarität der PWM-Daten, und die dem Datenteil mit posi tiver Polarität und dem Datenteil mit negativer Polarität entsprechenden Takte werden jeweils aus den VFO-Schaltungen 13 und 14 ausgegeben. Demgemäß sind der Datenteil mit posi tiver Polarität und der Datenteil mit negativer Polarität, die aus den VFO-Schaltungen 13 bzw. 14 ausgegeben werden, asynchron (oder nicht synchron).

Die Speichereinheit gemäß der vorliegenden Erfindung ist durch den in Fig. 6 dargestellten Codierer/Decodierer 6 gekennzeichnet, und bekannte Schaltungen oder dgl. können für die anderen Teile als den Codierer/Decodierer 6 verwen det werden. Beispielsweise kann ein aus dem SPC 1, dem FMT 3 und dem ECCP 5 bestehender Teil durch einen Halbleiterchip MB86506 realisiert werden, und die MPU 4 kann durch einen Halbleiterchip 68302 realisiert werden.

Fig. 7 zeigt eine Ausführungsform des Codierers/Decodie rers 6. In Fig. 7 entspricht ein Halbleiterchip 20 dem Halb leiterchip MB86506, und ein Halbleiterchip 21 entspricht einem Decoderteil des in Fig. 6 dargestellten Codierers/De codierers 6. Der Halbleiterchip 21 entspricht einer Ausfüh rungsform einer Decodiereinheit gemäß der vorliegenden Er findung.

Der Zweckmäßigkeit halber wird in Fig. 7 und Fig. 8, die nachstehend beschrieben wird, angenommen, daß ein Lesever stärkerteil 12A den Leseverstärker 12 und die in Fig. 6 ge zeigten VFO-Schaltungen 13 und 14 enthält.

In Fig. 7 enthält der Halbleiterchip 21 einen P & N- Datenregisterteil 31, einen First-in-First-out (FIFO)-Teil 32 zur Phasensynchronisation oder Datenkorrektur, einen VFO & Resync-Muster (RS)-Detektorteil 33, einen P & N Daten schreib-Steuerzählerteil 34, einen P & N Datenlese-Steuer zählerteil 35, eine Identifikations(ID)-Lesesignal-Genera torschaltung 36, eine Fenstererzeugungsschaltung 37, eine Adressenmarken (AM)-Detektionsschaltung 38, einen Schiebere gisterteil 39, einen FIFO-Teil 40 zur RLL (1,7)-Decodie rung, einen Schieberegisterteil 41, eine Sync-Feld (SYNC)- Detektionsschaltung 42, einen RLL (1,7)-Decoder 43, einen RS-Zähler 44, eine RS-Detektionsschaltung 45, eine Seriell- Parallel (S/P)-Wandlerschaltung 46, einen Taktfrequenzteiler 47, und eine Steuersignal-Generatorschaltung 48, die wie ge zeigt verbunden sind.

Der Datenteil mit positiver Polarität (nachstehend als Datenteil PDATA bezeichnet) der PWM-Daten, der Datenteil mit negativer Polarität (nachstehend als Datenteil NDATA be zeichnet) der PWM-Daten, ein Takt PCC in bezug auf den Da tenteil PDATA, ein Takt NCC in bezug auf den Datenteil NDATA, und ein Amplitudendetektionssignal RFENV werden aus dem Leseverstärkerteil 12A auf der Basis eines reproduzier ten Signals vom in Fig. 6 gezeigten optischen Kopf 8 ausgege ben. Der Datenteil PDATA und die Takte PCC und NCC werden dem FIFO-Teil 32 zugeführt. Andererseits werden die Takte PCC und NCC auch dem P & N Datenschreib-Steuerzählerteil 34 und dem P & N Datenlese-Steuerzählerteil 35 zugeführt. Außerdem werden die Datenteile PDATA und NDATA sowie die Takte PCC und NCC auch dem Schieberegisterteil 39 zugeführt. Das Amplitudendetektionssignal REFNV wird der ID-Lesesignal- Generatorschaltung 36 zugeführt.

Ein Lesesignal IDRDGT des ID-Teils, ein Lesesignal DTRDGT des magnetooptischen (MO) Teils, ein ID-Impuls IDPL und ein MO-Impuls MOPL werden auch aus dem Leseverstärker teil 12A ausgegeben und werden der Steuersignal-Generator schaltung 48 zugeführt. Die Steuersignal-Generatorschaltung 48 erzeugt verschiedene Steuersignale auf der Basis dieser vom Leseverstärkerteil 12A empfangenen Signale. Die Steuer signal-Generatorschaltung 48 gibt ein gedämpftes, englisch "mute", Freigabesignal MUTEEN, ein PLL-Verstärkungssteu ersignal PLLGAIN und dgl. in bezug auf den Leseverstärker teil 12A aus. Die Steuersignal-Generatorschaltung 48 erzeugt auch ein FIFO-Freigabesignal und führt dieses FIFO-Freiga besignal dem FIFO-Teil 32 zu.

Die Fenstererzeugungsschaltung 37 empfängt vom Halblei terchip 20 ein Signal AMSYNCWI, das Fenster in bezug auf die AM und das SYNC angibt.

Fig. 8 zeigt detaillierter einen Teil, der den in Fig. 7 gezeigten Elementen 31 bis 35 und 39 bis 41 entspricht. In Fig. 8 entsprechen ein PDATA-Schieberegister 31-1 und ein NDATA-Schieberegister 31-2 dem P & N Schieberegisterteil 31. Ein PDATA-Korrektur-FIFO 32-1 und ein NDATA-Korrektur-FIFO 32-2 entsprechen dem FIFO-Teil 32. Ein VFO-Detektor 33-1 zum Detektieren des VFOs des Datenteils PDATA, ein VFO-Detektor 33-2 zum Detektieren des VFOs des Datenteils NDATA, ein RS- Detektor 33-3 zum Detektieren des RS des Datenteils PDATA, ein RS-Detektor 33-4 zum Detektieren des RS des Datenteils NDATA, eine Stoppsignal-Generatorschaltung 33-5, eine Zeit geberschaltung 33-6, eine Berechnungsschaltung 33-7, eine Auswahlschaltung 33-8 und eine Ladewert-Änderungsschaltung 33-9 entsprechen dem VFO & RS Detektorteil 33. Ein PDATA- Schreibsteuerzähler 34-1 und ein NDATA-Schreibsteuerzähler 34-2 entsprechen dem P & N Schreibsteuer-Zählerteil 34. Ein PDATA-Lesesteuerzähler 35-1 und ein NDATA-Lesesteuerzähler 35-2 entsprechen dem P & N Lesesteuer-Zählerteil 35. Ferner entspricht ein Teil, der aus einem PDATA-Synthetisierteil 40-1, einem NDATA-Synthetisierteil 40-2 und einem Lesesi gnal-Synthetisierteil 40-3 besteht, einem Teil, der aus dem Schieberegisterteil 39, dem FIFO-Teil 40 und dem Schiebe registerteil 41 entspricht.

Das PDATA-Schieberegister 31-1 verschiebt aufeinander folgend den Datenteil PDATA und führt den verschobenen Da tenteil PDATA dem VFO-Detektor 33-1 und dem RS-Detektor 33-3 zu, um das VFO und das RS aus dem Datenteil PDATA zu detek tieren. Ähnlich verschiebt das NDATA-Schieberegister 31-2 aufeinanderfolgend den Datenteil NDATA und führt den ver schobenen Datenteil NDATA dem VFO-Detektor 33-2 und dem RS- Detektor 33-4 zu, um das VFO und das RS aus dem Datenteil NDATA zu detektieren. Die VFO-Detektionsergebnisse von den VFO-Detektoren 33-1 und 33-2 werden der Stoppsignal-Genera torschaltung 33-5 zugeführt, und die RS-Detektionsergebnisse werden von den RS-Detektoren 33-3 und 33-4 der Zeitgeber schaltung 33-6 zugeführt. Die Stoppsignal-Generatorschaltung 33-5 erzeugt das Fenster des VFOs auf der Basis der VFO-De tektionsergebnisse und erzeugt ein Stoppsignal, das die Lesesteuerung ansprechend auf die VFO-Detektion stoppt. Das Stoppsignal wird den Lesesteuerzählern 35-1 und 35-2 zuge führt. Die Zeitgeberschaltung 33-6 erzeugt ein Verriege lungssignal, welches das RS verriegelt, ein Zeitsignal, das eine Ladewert-Erzeugungszeit angibt, wenn der NDATA-Lese steuerzähler 35-2 korrigiert wird, und ein Zeitsignal, das eine Nachlade-Zeiteinstellung ansprechend auf die RS-Detek tion angibt. Das Verriegelungssignal wird der Berechnungs schaltung 33-7 zugeführt, und die Zeitsignale werden der Ladewert-Änderungsschaltung 33-9 zugeführt.

Die Berechnungsschaltung 33-7 verwendet das Verriege lungssignal in bezug auf das RS (nachstehend als P-RS be zeichnet) des Datenteils PDATA und das RS (nachstehend als N-RS bezeichnet) des Datenteils NDATA, und berechnet einen Fehlergröße für den Fall, wo die Erzeugungszeit des N-RS früher ist als jene des P-RS, und eine Fehlergröße für den Fall, wo die Erzeugungszeit des N-RS später ist als jene des P-RS. Die Auswahlschaltung 33-7 beurteilt, ob die Erzeu gungszeit des N-RS früher oder später ist als jene des P-RS, und wählt die Fehlergröße für den Fall aus, wo die Erzeu gungszeit des N-RS früher ist, wenn diese früher beurteilt wurde, und wählt die Fehlergröße für den Fall aus, wo die Erzeugungszeit des N-RS später ist, wenn diese später beur teilt wurde. Die ausgewählte Fehlergröße wird der Ladewert- Änderungsschaltung 33-9 zugeführt. Die Ladewert-Änderungs schaltung 33-9 addiert die Fehlergröße der Erzeugungszeit des N-RS in bezug auf das P-RS mit einem Zählwert des NDATA- Lesesteuerzählers 35-2, und ändert den Ladewert des NDATA- Lesesteuerzählers 35-2 auf das Additionsergebnis.

Der PDATA-Schreibsteuerzähler 34-1 zählt den Takt PCC vom Leseverstärkerteil 12A, und führt einen Zählwert dem PDATA-Korrektur-FIFO 32-1 und dem PDATA-Synthetisierteil 40-1 zu. Der Datenteil PDATA vom Leseverstärkerteil 12A wird dem PDATA-Korrektur-FIFO 32-1 und dem PDATA-Synthetisierteil 40-1 zugeführt. Andererseits zählt der NDATA-Schreibsteuer zähler 34-2 den Takt NCC vom Leseverstärkerteil 12A, und führt einen Zählwert dem NDATA-Korrektur-FIFO 32-2 und dem NDATA-Synthetisierteil 40-2 zu. Der Datenteil NDATA vom Leseverstärkerteil 12A wird dem NDATA-Korrektur-FIFO 32-2 und dem NDATA-Synthetisierteil 40-2 zugeführt.

Der PDATA-Lesesteuerzähler 35-1 zählt den Takt PCC vom Leseverstärkerteil 12A, und führt einen Zählwert dem PDATA- Korrektur-FIFO 32-1 und dem PDATA-Synthetisierteil 40-1 zu. Andererseits zählt der NDATA-Lesesteuerzähler 35-2 den Takt NCC vom Leseverstärkerteil 12A, und führt den Zählwert dem NDATA-Korrektur-FIFO 32-2 und der Ladewert-Änderungsschal tung 33-9 zu.

Der PDATA-Synthetisierteil 40-1 enthält ein Schiebere gister zum Verzögern des Datenteils PDATA, und ein PDATA- Synthetisier-FIFO zum Synthetisieren des Datenteils PDATA. Der NDATA-Synthetisierteil 40-2 enthält ein Schieberegister zum Verzögern des Datenteils NDATA, und ein NDATA-Syntheti sier-FIFO zum Synthetisieren des Datenteils NDATA. Der Lese signal-Synthetisierteil 40-3 synthetisiert die Signale, die aus dem PDATA- und NDATA-Synthetisier-FIFO des PDATA- und NDATA-Synthetisierteils 40-1 und 40-2 gelesen werden, und führt die synthetisierten Daten dem in Fig. 7 gezeigten Deco der 43 zu.

Als nächstes wird jeder Teil in Fig. 8 mit Bezugnahme auf Fig. 9 bis 26 detaillierter beschrieben. Fig. 9 bis 13 zeigen Schaltungsteile, die in bezug auf den Datenteil PDATA vorgesehen sind, und Fig. 14 bis 18 zeigen Schaltungsteile, die in bezug auf den Datenteil NDATA vorgesehen sind. Fig. 19 zeigt die Stoppsignal-Generatorschaltung 33-5, und Fig. 20 zeigt die Zeitgeberschaltung 33-6. Fig. 21 zeigt die Berech nungsschaltung 33-7, und Fig. 22 zeigt die Auswahlschaltung 33-8. Fig. 23 zeigt die Ladewert-Änderungsschaltung 33-9, und Fig. 24 zeigt den PDATA-Synthetisierteil 40-1. Fig. 25 zeigt den NDATA-Synthetisierteil 40-2, und Fig. 26 zeigt den Lese signal-Synthetisierteil 40-3.

Fig. 9 zeigt eine Ausführungsform des PDATA-Schreib steuerzählers 34-1 und des PDATA-Korrektur-FIFOs 32-1. In Fig. 9 enthält der PDATA-Schreibsteuerzähler 34-1 Flip-Flops 341 und 342 vom D-Typ, eine ODER-Schaltung 343, einen Zähler 344, einen Inverter 345 und einen Decoder 346, die wie ge zeigt verbunden sind. Andererseits enthält ein Teil des PDATA-Korrektur-FIFOs 32-1 UND-Schaltungen 321-1 bis 321-8, und Flip-Flops 322-1 bis 322-8 vom D-Typ, die wie gezeigt verbunden sind.

Das Flip-Flop 341 hat einen Takteingangsanschluß CK, dem die Verriegelung NCC zugeführt wird, einen Datenein gangsanschluß D, dem eine festgelegte Energiezufuhrspannung von 5 V zugeführt wird, und einen Löschanschluß CL, dem ein Lesestartsignal zugeführt wird, das den Start des Lesens durch einen Hochpegel davon angibt. Das Flip-Flop 342 hat einen Takteingangsanschluß CK, dem der Takt PCC zugeführt wird, einen Dateneingangsanschluß D, dem die festgelegte Energiezufuhrspannung von 5 V zugeführt wird, und einen Löschanschluß CL, dem ein Q-Ausgang des Flip-Flops 341 zu geführt wird. Der Q-Ausgang des Flip-Flops 341 wird den in Fig. 10 und 20 gezeigten Schaltungen, die nachstehend be schrieben werden, als Freigabesignal P-FIFO-EN zugeführt. Außerdem wird ein Q-Ausgang des Flip-Flops 342 den in Fig. 14 und 15 gezeigten Schaltungen, die nachstehend beschrieben werden, als Freigabesignal N-FIFO-EN, der ODER-Schaltung 343 und einem Freigabeanschluß EN des Zählers 344 zugeführt.

Die ODER-Schaltung 343 empfängt einen Übertragsausgang CO des Zählers 344 über den Inverter 345, und führt einen Ausgang dem Ladeanschluß LD des Zählers 344 zu. Der Takt PCC wird einem Takteingangsanschluß CK des Zählers 344 zuge führt. Ladewert-Eingangsanschlüsse, die einen Übertragsein gangsanschluß C1 des Zählers 344 enthalten, sind mit der 5 V Energiezufuhr oder Erde verbunden. Ein 3-Bit-Ausgang des Zählers 344 wird durch den Decoder 346 in 8 Bits konver tiert, und Ausgabebits -WRITE-OK-FF1-PCC bis -WRITE-OK-FF8-PCC des Decoders 346 werden der in Fig. 24 ge zeigten Schaltung und den entsprechenden UND-Schaltungen 321-1 bis 321-8 zugeführt. Die UND-Schaltungen 321-1 bis 321-8 addieren jeweils den Takt PCC und die entsprechenden Ausgabebits -WRITE-OK-FF1-PCC bis -WRITE-OK-FF8-PCC des De coders 346, und führen Additionsergebnisse den Takteingangs anschlüssen der entsprechenden Flip-Flops 322-1 bis 322-8 zu. Der Datenteil PDATA wird den Dateneingangsanschlüssen D der Flip-Flops 322-1 bis 322-8 zugeführt, und QB-Ausgabebits -FF1-PDATA bis -FF8-PDATA der Flip-Flops 322-1 bis 322-8 werden der in Fig. 10 dargestellten Schaltung zugeführt.

Fig. 10 zeigt eine Ausführungsform des PDATA-Lesesteuer zählers 35-1 und des PDATA-Korrektur-FIFOs 32-1. In Fig. 10 enthält der PDATA-Lesesteuerzähler 35-1 eine UND-Schaltung 351, eine ODER-Schaltung 352, einen Zähler 353, einen Inver ter 354 und einen Decoder 355, die wie dargestellt verbunden sind. Andererseits enthält ein Teil des PDATA-Korrektur- FIFOs 32-1 UND-Schaltungen 323-1 bis 323-8, und eine ODER- Schaltung 324, die wie gezeigt verbunden sind.

Die UND-Schaltung 351 empfängt das Freigabesignal P-FIFO-EN von der in Fig. 9 dargestellten Schaltung und ein Stoppsignal -PDATA-READ-CNT-STOP-VFO von der in Fig. 19 dar gestellten Schaltung, die nachstehend beschrieben wird. Ein Ausgang dieser UND-Schaltung 351 wird einem Freigabeanschluß EN des Zählers 353 zugeführt. Die ODER-Schaltung 352 emp fängt das Freigabesignal P-FIFO-EN und einen Übertragsaus gang CO des Zählers 353, und ein Ausgang der ODER-Schaltung 352 wird einem Ladeanschluß LD des Zählers 353 zugeführt. Der Takt PCC wird einem Takteingangsanschluß CK des Zählers 353 zugeführt. Ladewert-Eingangsanschlüsse, die einen Über tragseingangsanschluß C1 des Zählers 353 enthalten, sind mit der 5 V Energiezufuhr oder Erde verbunden. Ein 3-Bit-Ausgang des Zählers 353 wird durch den Decoder 355 in 8 Bits konver tiert, und Ausgabebits -READ-OK-FF1-PCC bis -READ-OK-FF8-PCC des Decoders 355 werden den entsprechenden UND-Schaltungen 323-1 bis 323-8 zugeführt. Die UND-Schaltungen 323-1 bis 323-8 addieren jeweils die entsprechenden Ausgabebits -READ- OK-FF1-PCC bis -READ-OK-FF8-PCC des Decoders 346 und die QB- Ausgabebits -FF1-PDATA bis -FF8-PDATA der entsprechenden Flip-Flops 322-1 bis 322-8 in der in Fig. 9 dargestellten Schaltung, und führen die Additionsergebnisse der ODER- Schaltung 324 zu. Ein Ausgang READ-FF-PDATA-BY-PCC der ODER- Schaltung 324 wird der in Fig. 11 gezeigten Schaltung zuge führt, die nachstehend beschrieben wird.

Fig. 11 zeigt eine Ausführungsform des PDATA-Schiebere gisters 31-1. In Fig. 11 enthält das PDATA-Schieberegister 31-1 Flip-Flops 311-0 bis 311-17 vom D-Typ, die wie darge stellt verbunden sind. Der Takt PCC wird in Eingangsan schlüsse CK der Flip-Flops 311-0 bis 311-17 eingegeben. Der Ausgang READ-FF-PDATA-BY-PCC der ODER-Schaltung 324 des in Fig. 10 gezeigten PDATA-Korrektur-FIFOs 32-1 wird in einen Dateneingangsanschluß D des Flip-Flops 311-0 in der ersten Stufe eingegeben. Q-Ausgänge der Flip-Flops 311-0 bis 311-16 werden jeweils in Dateneingangsanschlüsse D der Flip-Flops in den unmittelbar folgenden Stufen eingegeben. Die Q-Aus gänge PDATA-FROM-FF(00) bis PDATA-FROM-FF(17) der Flip-Flops 311-0 bis 311-17 werden den in Fig. 12 und 13 gezeigten Schaltungen zugeführt, die nachstehend beschrieben werden.

Fig. 12 zeigt eine Ausführungsform des VFO-Detektors 33-1, der das VFO des Datenteils PDATA detektiert. In Fig. 12 enthält der VFO-Detektor 33-1 eine Exklusiv-ODER (EOR)- Schaltung 331-1 und eine UND-Schaltung 331-2. Der Ausgang PDATA-FROM-FF(00) bis PDATA-FROM-FF(10) der in Fig. 11 darge stellten Flip-Flops 311-0 bis 311-10 und ein VFO-Vergleichs bitmuster RAW-VFO-PTN-PDATA(00-10) des Datenteils PDATA werden in die Exklusiv-ODER-Schaltung 331-1 eingegeben. Das VFO-Vergleichsbitmuster RAW-VFO-PTN-PDATA(00-10) ist "10001000100". Ein Ausgang der Exklusiv-ODER-Schaltung 331-1 wird der UND-Schaltung 331-2 zusammen mit einem Fensteraus gang VFO-WINDOW zugeführt, der zur Detektion des VFOs ver wendet wird und von der in Fig. 19 gezeigten Schaltung, die nachstehend beschrieben wird, empfangen wird. Ein Ausgang PDATA-VFO-PULSE der UND-Schaltung 331-2 wird der in Fig. 19 gezeigten Schaltung zugeführt.

Fig. 13 zeigt eine Ausführungsform des RS-Detektors 33-3, der das RS des Datenteils PDATA detektiert. In Fig. 13 enthält der RS-Detektor 33-3 Exklusiv-ODER-Schaltungen 333-1 und 333-2, UND-Schaltungen 333-3 und 333-4, und eine ODER- Schaltung 333-5. Die Ausgänge PDATA-FROM-FF(00) bis PDATA- FROM-FF(17) der in Fig. 11 gezeigten Flip-Flops 311-0 bis 311-17 und ein RS-Vergleichsbitmuster RAW-RESYNC-PTN1- PDATA(00-17) des Datenteils PDATA werden in die Exklusiv- ODER-Schaltung 333-1 eingegeben. Das RS-Vergleichsbitmuster RAW-RESYNC-PTN1-PDATA(00-17) ist "010000000000000010". Ein Ausgang der Exklusiv-ODER-Schaltung 333-1 wird in die UND- Schaltung 333-3 eingegeben. Andererseits werden die Ausgänge PDATA-FROM-FF(00) bis PDATA-FROM-FF(17) der in Fig. 11 ge zeigten Flip-Flops 311-0 bis 311-17 und das andere RS-Ver gleichsbitmuster RAW-RESYNC-PTN2-PDATA(00-17) in die Exklu siv-ODER-Schaltung 333-2 eingegeben. Dieses andere RS-Ver gleichsbitmuster RAW-RESYNC-PTN2-PDATA(00-17) ist "000000001000000000". Ein Ausgang der Exklusiv-ODER-Schal tung 333-2 wird in die UND-Schaltung 333-4 eingegeben. Ein Ausgang P-RESYNC-DETECT-PATTERN1-PULSE der UND-Schaltung 333-3 und ein Ausgang P-RESYNC-DETECT-PATTERN2-PULSE der UND-Schaltung 333-4 werden in die ODER-Schaltung 333-5 ein gegeben. Ein Ausgang -P-RESYNC-DETECT-PATTERN-PULSE der ODER-Schaltung 333-5 wird der in Fig. 20 gezeigten Schaltung zugeführt, die nachstehend beschrieben wird.

Fig. 14 zeigt eine Ausführungsform des NDATA-Schreib steuerzählers 34-2 und des NDATA-Korrektur-FIFOs 32-2. In Fig. 14 enthält der NDATA-Schreibsteuerzähler 34-2 eine ODER- Schaltung 340, einen Zähler 347, einen Inverter 348 und einen Decoder 349, die wie gezeigt verbunden sind. Anderer seits enthält ein Teil des NDATA-Korrektur-FIFOs 32-2 UND- Schaltungen 325-1 bis 325-8, und Flip-Flops 326-1 bis 326-8 vom D-Typ, die wie gezeigt verbunden sind.

Die ODER-Schaltung 340 empfängt das Freigabesignal N-FIFO-EN vom in Fig. 9 gezeigten Flip-Flop 341 und einen Übertragsausgang CO des Zählers 347 über den Inverter 348, und führt einen Ausgang einem Ladeanschluß LD des Zählers 347 zu. Der Takt NCC wird einem Takteingangsanschluß CK des Zählers 347 zugeführt. Ladewert-Eingangsanschlüsse, die einen Übertragseingangsanschluß C1 des Zählers 347 enthal ten, sind mit der 5 V Energiezufuhr oder Erde verbunden. Ein 3-Bit-Ausgang des Zählers 347 wird durch den Decoder 349 in 8 Bits konvertiert, und Ausgabebits -WRITE-OK-FF1-NCC bis -WRITE-OK-FF8-NCC des Decoders 349 werden der in Fig. 25 ge zeigten Schaltung und den entsprechenden UND-Schaltungen 325-1 bis 325-8 zugeführt. Die UND-Schaltungen 325-1 bis 325-8 addieren jeweils den Takt NCC und die entsprechenden Ausgabebits -WRITE-OK-FF1-NCC bis -WRITE-OK-FF8-NCC des De coders 349, und führen die Additionsergebnisse Takteingangs anschlüssen der entsprechenden Flip-Flops 326-1 bis 326-8 zu. Der Datenteil NDATA wird Dateneingangsanschlüssen D der Flip-Flops 326-1 bis 326-8 zugeführt, und QB-Ausgabebits -FF1-NDATA bis -FF8-NDATA der Flip-Flops 326-1 bis 326-8 werden der in Fig. 15 gezeigten Schaltung zugeführt.

Fig. 15 zeigt eine Ausführungsform des NDATA-Lesesteuer zählers 35-2 und des NDATA-Korrektur-FIFOs 32-2. In Fig. 15 enthält der NDATA-Lesesteuerzähler 35-2 eine UND-Schaltung 350, eine ODER-Schaltung 356, einen Zähler 357, einen Inver ter 358 und einen Decoder 359, die wie dargestellt verbunden sind. Andererseits enthält ein Teil des NDATA-Korrektur- FIFOs 32-2 UND-Schaltungen 327-1 bis 327-8, und eine ODER- Schaltung 328, die wie gezeigt verbunden sind.

Die UND-Schaltung 350 empfängt das Freigabesignal N-FIFO-EN von der in Fig. 9 dargestellten Schaltung und ein Stoppsignal -NDATA-READ-CNT-STOP-VFO von der in Fig. 19 dar gestellten Schaltung, die nachstehend beschrieben wird. Ein Ausgang dieser UND-Schaltung 350 wird einem Freigabeanschluß EN des Zählers 357 zugeführt. Die ODER-Schaltung 356 emp fängt das Freigabesignal N-FIFO-EN, einen Ausgang -RD-CNTL-CNT-RELOAD-PLS von der in Fig. 20 gezeigten Schal tung, die nachstehend beschrieben wird, und einen Übertrags ausgang CO des Zählers 357 über den Inverter 358. Ein Aus gang der ODER-Schaltung 356 wird einem Ladeanschluß LD des Zählers 357 zugeführt. Der Takt PCC wird einem Takteingangs anschluß CK des Zählers 357 zugeführt. Zwei Ladewert-Ein gangsanschlüsse, die einen Übertragseingangsanschluß C1 des Zählers 357 enthalten, sind mit der 5 V Energiezufuhr ver bunden, während die anderen Ladeeingangsanschlüsse Ausgänge RD-CNTLCNT-LD-VALUE-N-0 bis RD-CNTLCNT-LD-VALUE-N-3 von der in Fig. 23 gezeigten Schaltung empfangen, die nachstehend be schrieben wird. 3 Bits RD-CNT-BIT0-NCC bis RD-CNT-BIT3-NCC, die aus dem Zähler 357 ausgegeben werden, werden durch den Decoder 359 in 8 Bits konvertiert, und Ausgabebits -READ-OK- FF1-NCC bis -READ-OK-FF8-NCC des Decoders 359 werden den entsprechenden UND-Schaltungen 327-1 bis 327-8 zugeführt.

Die 3 Bits RD-CNT-BIT0-NCC bis RD-CNT-BIT3-NCC, die aus dem Zähler 357 ausgegeben werden, werden auch der in Fig. 23 ge zeigten Schaltung zugeführt, die nachstehend beschrieben wird. Die UND-Schaltungen 327-1 bis 327-8 addieren jeweils die entsprechenden Ausgabebits -READ-OK-FF1-NCC bis -READ- OK-FF8-NCC des Decoders 349 und die QB-Ausgabebits -FF1- NDATA bis -FF8-NDATA der entsprechenden Flip-Flops 326-1 bis 326-8 in der in Fig. 14 dargestellten Schaltung, und führen die Additionsergebnisse der ODER-Schaltung 328 zu. Ein Aus gang READ-FF-NDATA-BY-PCC der ODER-Schaltung 328 wird der in Fig. 16 gezeigten Schaltung zugeführt, die nachstehend be schrieben wird.

Fig. 16 zeigt eine Ausführungsform des NDATA-Schiebere gisters 31-2. In Fig. 16 enthält das NDATA-Schieberegister 31-2 Flip-Flops 312-0 bis 312-17 vom D-Typ, die wie darge stellt verbunden sind. Der Takt PCC wird in Eingangsan schlüsse CK der Flip-Flops 312-0 bis 312-17 eingegeben. Der Ausgang READ-FF-NDATA-BY-PCC der ODER-Schaltung 328 des in Fig. 15 gezeigten NDATA-Korrektur-FIFOs 32-2 wird in einen Dateneingangsanschluß D des Flip-Flops 312-0 in der ersten Stufe eingegeben. Q-Ausgänge der Flip-Flops 312-0 bis 312-16 werden jeweils in Dateneingangsanschlüsse D der Flip-Flops in den unmittelbar nachfolgenden Stufen eingegeben. Die Q- Ausgänge NDATA-FROM-FF(00) bis NDATA-FROM-FF(17) der Flip- Flops 312-0 bis 312-17 werden den in Fig. 17 und 18 gezeigten Schaltungen zugeführt, die nachstehend beschrieben werden.

Fig. 17 zeigt eine Ausführungsform des VFO-Detektors 33-2, der das VFO des Datenteils NDATA detektiert. In Fig. 17 enthält der VFO-Detektor 33-2 eine Exklusiv-ODER (EOR)- Schaltung 332-1 und eine UND-Schaltung 332-2. Der Ausgang NDATA-FROM-FF(00) bis NDATA-FROM-FF(10) der in Fig. 16 darge stellten Flip-Flops 312-0 bis 312-10 und ein VFO-Vergleichs bitmuster RAW-VFO-PTN-NDATA(00-10) des Datenteils NDATA werden in die Exklusiv-ODER-Schaltung 332-1 eingegeben. Das VFO-Vergleichsbitmuster RAW-VFO-PTN-NDATA(00-10) ist "00100010001". Ein Ausgang der Exklusiv-ODER-Schaltung 332-1 wird der UND-Schaltung 332-2 zusammen mit einem Fensteraus gang VFO-WINDOW zugeführt, der zur Detektion des VFOs ver wendet wird und von der in Fig. 19 gezeigten Schaltung, die nachstehend beschrieben wird, empfangen wird. Ein Ausgang NDATA-VFO-PULSE der UND-Schaltung 332-2 wird der in Fig. 19 gezeigten Schaltung zugeführt.

Fig. 18 zeigt eine Ausführungsform des RS-Detektors 33-4, der das RS des Datenteils NDATA detektiert. In Fig. 18 enthält der RS-Detektor 33-4 Exklusiv-ODER-Schaltungen 334-1 und 334-2, UND-Schaltungen 334-3 und 334-4, und eine ODER- Schaltung 334-5. Die Ausgänge NDATA-FROM-FF(00) bis NDATA- FROM-FF(17) der in Fig. 16 gezeigten Flip-Flops 312-0 bis 312-17 und ein RS-Vergleichsbitmuster RAW-RESYNC-PTN1- NDATA(00-17) des Datenteils NDATA werden in die Exklusiv- ODER-Schaltung 334-1 eingegeben. Das RS-Vergleichsbitmuster RAW-RESYNC-PTN1-NDATA(00-17) ist "000000001000000000". Ein Ausgang der Exklusiv-ODER-Schaltung 334-1 wird in die UND- Schaltung 334-3 eingegeben. Andererseits werden die Ausgänge NDATA-FROM-FF(00) bis NDATA-FROM-FF(17) der in Fig. 16 ge zeigten Flip-Flops 312-0 bis 312-17 und das andere RS-Ver gleichsbitmuster RAW-RESYNC-PTN2-NDATA(00-17) in die Exklu siv-ODER-Schaltung 334-2 eingegeben. Dieses andere RS-Ver gleichsbitmuster RAW-RESYNC-PTN2-NDATA(00-17) ist "010000000000000010". Ein Ausgang der Exklusiv-ODER-Schal tung 334-2 wird in die UND-Schaltung 334-4 eingegeben. Ein Ausgang N-RESYNC-DETECT-PATTERN1-PULSE der UND-Schaltung 334-3 und ein Ausgang N-RESYNC-DETECT-PATTERN2-PULSE der UND-Schaltung 334-4 werden in die ODER-Schaltung 334-5 ein gegeben. Ein Ausgang -N-RESYNC-DETECT-PATTERN-PULSE der ODER-Schaltung 334-5 wird der in Fig. 20 gezeigten Schaltung zugeführt, die nachstehend beschrieben wird.

Fig. 19 zeigt eine Ausführungsform der Stoppsignal-Gene ratorschaltung 33-5. In Fig. 19 enthält die Stoppsignal-Gene ratorschaltung 33-5 Flip-Flops 335-1, 335-2, 335-7 und 335-8 vom D-Typ, und UND-Schaltungen 335-3 bis 335-5 und 335-10, eine ODER-Schaltung 335-6, und ein JK-Flip-Flop 335-9, die wie gezeigt verbunden sind.

Der Takt PCC wird in den Takteingangsanschluß CK der Flip-Flops 335-1 und 335-2 eingegeben. Der Ausgang NDATA- VFO-PULSE von der in Fig. 17 dargestellten Schaltung wird in einen Dateneingangsanschluß D des Flip-Flops 335-1 und die UND-Schaltungen 335-3 und 335-5 eingegeben. Der Ausgang PDATA-VFO-PULSE von der in Fig. 12 dargestellten Schaltung wird in einen Dateneingangsanschluß D des Flip-Flops 335-2 und die UND-Schaltungen 335-3 und 335-4 eingegeben. Ein Q-Ausgang des Flip-Flops 335-1 wird in die UND-Schaltung 335-4 eingegeben, und ein Q-Ausgang des Flip-Flops 335-2 wird in die UND-Schaltung 335-5 eingegeben. Demgemäß gibt die UND-Schaltung 335-3 einen Impuls aus, der aufgeprägt wird, wenn die Ausgänge NDATA-VFO-PULSE und PDATA-VFO-PULSE gleichzeitig erzeugt werden. Die UND-Schaltung 335-4 gibt einen Impuls aus, der aufgeprägt wird, wenn der Ausgang NDATA-VFO-PULSE 1 Takt vor dem Ausgang PDATA-VFO-PULSE er zeugt wird. Außerdem gibt die UND-Schaltung 335-5 einen Impuls aus, der aufgeprägt wird, wenn der Ausgang PDATA-VFO- PULSE 1 Takt vor dem Ausgang NDATA-VFO-PULSE erzeugt wird.

Der Ausgang der UND-Schaltung 335-3 wird in die ODER- Schaltung 335-6 eingegeben. Der Ausgang der UND-Schaltung 335-4 wird in die ODER-Schaltung 335-6 und einen Datenein gangsanschluß D des Flip-Flops 335-7 eingegeben. Der Ausgang der UND-Schaltung 335-5 wird in die ODER-Schaltung 335-6 und einen Dateneingangsanschluß D des Flip-Flops 335-8 eingege ben. Daher wird ein Stoppsignal -NDATA-READ-CNT-STOP-VFO, das den NDATA-Lesesteuerzähler 35-2 stoppt, aus dem Flip- Flop 335-7 ausgegeben und wird der in Fig. 15 gezeigten Schaltung zugeführt. Andererseits wird ein Stoppsignal -PDATA-READ-CNT-STOP-VFO, das den PDATA-Lesesteuerzähler 35-1 stoppt, aus dem Flip-Flop 335-8 ausgegeben und wird der in Fig. 10 gezeigten Schaltung zugeführt.

Ein Ausgang der ODER-Schaltung 335-6 negiert das VFO- Fenster ansprechend auf die VFO-PULSE-Detektion. Dieser Aus gang der ODER-Schaltung 335-6 wird in einen Eingangsanschluß J des Flip-Flops 335-9 eingegeben. Der Takt PCC wird in einen Takteingangsanschluß CK des Flip-Flops 335-9 eingege ben, und ein Eingangsanschluß K des Flip-Flops 335-9 wird geerdet. Ein Fenstererzeugungs-Instruktionssignal von der in Fig. 6 gezeigten MPU 4 wird beispielsweise in einen Löschan schluß CL des Flip-Flops 335-9 und die UND-Schaltung 335-10 eingegeben. Ein Q-Ausgang des Flip-Flops 335-9 wird auch in die UND-Schaltung 335-10 eingegeben. Folglich wird der Fen sterausgang -VFO-WINDOW, der das Fenster für die VFO-Detek tion angibt, aus der UND-Schaltung 335-10 ausgegeben und wird dem PDATA- und NDATA-Lesesteuerzähler 35-1 und 35-2 zu geführt.

Fig. 20 zeigt eine Ausführungsform der Zeitgeberschal tung 33-6. In Fig. 20 enthält die Zeitgeberschaltung 33-6 UND-Schaltungen 336-1 bis 336-3, 336-8 und 336-11, JK-Flip- Flops 336-4 bis 336-6, Flip-Flops 336-9 und 336-10 vom D-Typ, und einen Inverter 336-12, die wie gezeigt verbunden sind.

Das Fenstersignal -P-RESYNC-WINDOW und der Ausgang -P-RESYNC-DETECT-PATTERN-PULSE von der in Fig. 13 darge stellten Schaltung werden in die UND-Schaltung 335-1 einge geben. Der Ausgang -P-RESYNC-DETECT-PATTERN-PULSE entspricht dem Resync-Impuls RS, der vom Datenteil PDATA detektiert wird, und das Fenstersignal -P-RESYNC-WINDOW gibt das Fen ster zum Detektieren des RS des Datenteils PDATA an. Ande rerseits werden das Fenstersignal -N-RESYNC-WINDOW und der Ausgang -N-RESYNC-DETECT-PATTERN-PULSE von der in Fig. 18 dargestellten Schaltung in die UND-Schaltung 335-2 eingege ben. Der Ausgang -N-RESYNC-DETECT-PATTERN-PULSE entspricht dem Resync-Impuls RS, der vom Datenteil NDATA detektiert wird, und das Fenstersignal -N-RESYNC-WINDOW gibt das Fen ster zum Detektieren des RS des Datenteils NDATA an. Ein Ausgang P-RESYNC-DETECT-OK der UND-Schaltung 336-1 und ein Ausgang N-RESYNC-DETECT-OK der UND-Schaltung 336-2 werden in die UND-Schaltung 336-3 und die in Fig. 22 gezeigte Schaltung eingegeben, die nachstehend beschrieben wird. Der Ausgang P-RESYNC-DETECT-OK der UND-Schaltung 336-1 wird auch in einen Eingangsanschluß J des Flip-Flops 336-4 eingegeben, und der Ausgang N-RESYNC-DETECT-OK der UND-Schaltung 336-2 wird auch in einen Eingangsanschluß J des Flip-Flops 336-6 eingegeben. Ein Ausgang der UND-Schaltung 336-3 wird in einen Eingangsanschluß J des Flip-Flops 336-5 eingegeben.

Der Takt PCC wird in Takteingangsanschlüsse CK der Flip-Flops 336-4 bis 336-6 eingegeben. Eingangsanschlüsse K der Flip-Flops 336-4 bis 336-6 sind geerdet, und ein Ausgang der ODER-Schaltung 336-7 wird in Löschanschlüsse CL der Flip-Flops 336-4 bis 336-6 eingegeben. Ein Signal RESYNC- FOUND-CLRPLS und das Freigabesignal P-FIFO-EN von der in Fig. 9 gezeigten Schaltung werden in die ODER-Schaltung 336-7 eingegeben. Demgemäß wird ein Löschimpuls, der die Verriege lung des RS löscht, aus der ODER-Schaltung 336-7 ausgegeben.

Ein Q-Ausgang des Flip-Flops 336-4 wird der in Fig. 21 gezeigten Schaltung, die nachstehend beschrieben wird, als RS-Detektionsverriegelungssignal P-RESYNC-FOUND zugeführt, und ein QB-Ausgang des Flip-Flops 336-4 wird der in Fig. 21 gezeigten Schaltung als Signal -P-RESYNC-FOUND zugeführt. Ein QB-Ausgang des Flip-Flops 336-5 wird den in Fig. 21 und 22 gezeigten Schaltungen, die nachstehend beschrieben werden, als Signal -JUST-RESYNC-OK zugeführt, das nur dann aufgeprägt wird, wenn der RS des Datenteils PDATA und der RS des Datenteils NDATA gleichzeitig erzeugt werden. Ein QB- Ausgang des Flip-Flops 336-6 wird der in Fig. 21 gezeigten Schaltung, die nachstehend beschrieben wird, als RS-Detek tionsverriegelungssignal N-RESYNC-FOUND zugeführt, und ein QB-Ausgang des Flip-Flops 336-6 wird der in Fig. 21 gezeigten Schaltung als Signal -N-RESYNC-FOUND zugeführt.

Die Ausgänge P-RESYNC-FOUND und N-RESYNC-FOUND der Flip-Flops 336-4 bis 336-6 werden in die UND-Schaltung 336-8 eingegeben, und die UND-Schaltung 336-8 gibt ein Signal aus, das aufgeprägt wird, wenn der RS des Datenteils PDATA und der RD des Datenteils NDATA beide detektiert werden. Dieses Ausgangssignal der UND-Schaltung 336-8 wird in einen Daten eingangsanschluß D des Flip-Flops 336-9 eingegeben. Ein Q-Ausgang des Flip-Flops 336-9 wird in einen Dateneingangs anschluß D des Flip-Flops 336-10 und die UND-Schaltung 336- 11 eingegeben. Der Takt PCC wird in Takteingangsanschlüsse CK der Flip-Flops 336-9 und 336-10 eingegeben. Ein QB-Aus gang des Flip-Flops 336-10 wird in die UND-Schaltung 336-11 eingegeben. Demgemäß wird ein Signal RD-CNTL-CNT-RELOAD- LOAD-VALUE-EN, das den Ladewert beim Nachladen in bezug auf den NDATA-Lesesteuerzähler 35-2 aufprägt, aus der UND-Schal tung 336-11 ausgegeben und wird der in Fig. 23 gezeigten Schaltung, die nachstehend beschrieben wird, zugeführt.

Andererseits wird das Ausgangssignal RD-CNTL-CNT-RELOAD- LOAD-VALUE-EN der UND-Schaltung 336-11 im Inverter 336-12 invertiert. Folglich wird ein Impulssignal -RD-CNTL-CNT- RELOAD-PLS, das in bezug auf den NDATA-Lesesteuerzähler 35-2 nachgeladen wird, aus dem Inverter 336-12 ausgegeben und wird der in Fig. 15 gezeigten Schaltung zugeführt.

Fig. 21 zeigt eine Ausführungsform der Berechnungsschal tung 33-7. In Fig. 21 enthält die Berechnungsschaltung 33-7 ein Flip-Flop 337-1 vom D-Typ, Zähler 337-2 und 337-3, und Inverter 337-4 bis 337-6, die wie dargestellt verbunden sind.

Der Takt PCC wird in die Takteingangsanschlüsse CK des Flip-Flops 337-1 und die Zähler 337-2 und 337-3 eingegeben. Das Signal N-RESYNC-FOUND von der in Fig. 13 gezeigten Schal tung wird in einen Dateneingangsanschluß D des Flip-Flops 337-1 eingegeben, und Signale -P-RESYNC-FOUND und -JUST- RESYNC-OK werden in einen Freigabeanschluß EN bzw. einen Löschanschluß des CL des Zählers 337-2 eingegeben. Ein Q-Ausgang des Flip-Flops 337-1 wird in den Zähler 337-2 ein gegeben. Andererseits wird das Signal P-RESYNC-FOUND von der in Fig. 13 gezeigten Schaltung in den Zähler 337-3 eingege ben, und Signale -N-RESYNC-FOUND und -JUST-RESYNC-OK werden in einen Freigabeanschluß EN bzw. einen Löschanschluß des CL des Zählers 337-3 eingegeben. Übertragseingangsanschlüsse C1 der Zähler 337-2 und 337-3 sind mit der 5 V Energiezufuhr verbunden, und andere Ladewert-Eingangsanschlüsse der Zähler 337-2 und 337-3 sind geerdet.

Daher mißt der Zähler 337-2 die Fehlergröße, wenn der RS des Datenteils NDATA vor dem RS des Datenteils PDATA de tektiert wird, wohingegen der Zähler 337-3 die Fehlergröße mißt, wenn der RD des Datenteils NDATA nach dem RS des Da tenteils PDATA detektiert wird. Ein Ausgang des Zählers 337- 2 wird in die Inverter 337-4 bis 337-6 eingegeben, und Aus gänge -N-RESYNC-FAST-CNT(0) bis -N-RESYNC-FAST-CNT(2) der Inverter 337-4 bis 337-6 werden der in Fig. 22 gezeigten Schaltung zugeführt, die nachstehend beschrieben wird.

Andererseits werden Ausgänge -N-RESYNC-LATE-CNT(0) bis -N-RESYNC-LATE-CNT(2) des Zählers 337-3 der in Fig. 22 darge stellten Schaltung zugeführt.

Fig. 22 zeigt eine Ausführungsform der Auswahlschaltung 33-8. In Fig. 22 enthält die Auswahlschaltung 33-8 ODER- Schaltungen 338-1, 338-2 und 338-11 bis 338-13, JK- Flip-Flops 338-3 und 338-4, und UND-Schaltungen 338-5 bis 338-10, die wie gezeigt verbunden sind.

Das Signal -JUST-RESYNC-OK von der in Fig. 20 gezeigten Schaltung, das Signal -RESYNC-FOUND-CLRPLS, und ein QB-Aus gang des Flip-Flops 338-4 werden in die ODER-Schaltung 338-1 eingegeben, und ein Ausgang dieser ODER-Schaltung 338-1 wird in einen Löschanschluß CL des Flip-Flops 338-3 eingegeben.

Andererseits werden das Signal -JUST-RESYNC-OK von der in Fig. 20 gezeigten Schaltung, das Signal -RESYNC-FOUND-CLRPLS, und ein QB-Ausgang des Flip-Flops 338-3 in die ODER-Schal tung 338-2 eingegeben, und ein Ausgang dieser ODER-Schaltung 338-2 wird in einen Löschanschluß CL des Flip-Flops 338-4 eingegeben. Der Takt PCC wird in einen Takteingangsanschluß CK des Flip-Flops 338-3 eingegeben. Das Signal N-RESYNC- DETECT-OK von der in Fig. 20 gezeigten Schaltung wird in einen Eingangsanschluß J des Flip-Flops 338-3 eingegeben, und ein Eingangsanschluß K dieses Flip-Flops 338-3 wird ge erdet. Der Takt PCC wird in einen Takteingangsanschluß CK des Flip-Flops 338-4 eingegeben. Das Signal P-RESYNC-DETECT- OK von der in Fig. 20 gezeigten Schaltung wird in einen Ein gangsanschluß J des Flip-Flops 338-4 eingegeben, und ein Eingangsanschluß K dieses Flip-Flops 338-4 wird geerdet.

Ein Q-Ausgang des Flip-Flops 338-3 wird in die UND- Schaltungen 338-5, 338-7 und 338-9 eingegeben, und ein Q-Ausgang des Flip-Flops 338-4 wird in die UND-Schaltungen 338-6, 338-8 und 338-10 eingegeben. Die Signale -NRESYNC- FAST-CNT(0), -NRESYNC-LATE-CNT(0), -NRESYNC-FAST-CNT(2), -NRESYNC-LATE-CNT(2), -NRESYNC-FAST-CNT(0) und -NRESYNC- LATE-CNT(0) von der in Fig. 21 gezeigten Schaltung werden jeweils in die UND-Schaltungen 338-5 bis 338-10 eingegeben. Ausgänge der UND-Schaltungen 338-5 und 338-6 werden in die ODER-Schaltung 338-11 eingegeben, Ausgänge der UND-Schal tungen 338-7 und 338-8 werden in die ODER-Schaltung 338-12 eingegeben, und Ausgänge der UND-Schaltungen 338-9 und 338-10 werden in die ODER-Schaltung 338-13 eingegeben. Daher werden Signale SELECT-VALUE-TO-ADD(0) bis SELECT-VALUE-TO- ADD(2), welche die Fehlergröße angeben, wenn der RS des Da tenteils NDATA früher oder später als der RS des Datenteils PDATA detektiert werden, aus den ODER-Schaltungen 338-11 bis 338-13 ausgegeben und der in Fig. 23 gezeigten Schaltung zu geführt, die nachstehend beschrieben wird.

Fig. 23 zeigt eine Ausführungsform der Ladewert-Ände rungsschaltung 33-9. In Fig. 23 enthält die Ladewert-Ände rungsschaltung 33-9 einen Addierer 339-1, und UND-Schal tungen 339-2 bis 339-4, die wie dargestellt verbunden sind.

Die Signale RD-CNT-BIT0-NCC bis RD-CNT-BIT2-NCC von der in Fig. 15 gezeigten Schaltung und die Signale SELECT-VALUE- TO-ADD(0) bis SELECT-VALUE-TO-ADD(2) von der in Fig. 22 dar gestellten Schaltung werden in den Addierer 339-1 eingege ben. Ausgabebits des Addierers 339-1 werden in die entspre chenden UND-Schaltungen 339-2 bis 339-4 eingegeben. Das Sig nal RD-CNTL-CNT-RELOAD-LOAD-VALUE-EN von der in Fig. 20 ge zeigten Schaltung wird auch in die UND-Schaltungen 339-2 bis 339-4 eingegeben. Die Signale RD-CNTLCNT-LD-VALUE-N-2 bis RD-CNTLCNT-LD-VALUE-N-0 werden jeweils aus den UND-Schal tungen 339-2 bis 339-4 ausgegeben und der in Fig. 15 darge stellten Schaltung zugeführt.

Demgemäß wird der aktuelle Zählwert des NDATA-Lesesteu erzählers 35-2 mit der Fehlergröße zwischen der Detektion des RS im Datenteil NDATA und der Detektion des RS im Daten teil PDATA addiert, und das Additionsergebnis wird als Lade wert des NDATA-Lesesteuerzählers 35-2 verwendet. Wenn der RS des Datenteils NDATA früher detektiert wird als der RS des Datenteils PDATA, wird der aktuelle Zählwert des NDATA-Lese steuerzählers 35-2 mit einem invertierten Wert der Fehler größe addiert. Folglich werden die Daten RD-CNTLCNT-LD- VALUE-N-0 bis RD-CNTLCNT-LD-VALUE-N-2, die zur Korrektur der Fehlergröße erzeugt werden, in den NDATA-Lesesteuerzähler 35-2 als Ladewert geladen.

Fig. 24 zeigt eine Ausführungsform des PDATA-Syntheti sierteils 40-1. In Fig. 24 enthält der PDATA-Synthetisierteil 40-1 Flip-Flops 401-1 bis 401-14 vom D-Typ, UND-Schaltungen 402-1 bis 402-8, Flip-Flops 403-1 bis 403-8 vom D-Typ, UND- Schaltungen 404-1 bis 404-8, und eine ODER-Schaltung 405, die wie gezeigt verbunden sind.

Der Takt PCC wird in Takteingangsanschlüsse CK der Flip-Flops 401-1 bis 401-14 eingegeben. Der Datenteil PDATA, der in einen Dateneingangsanschluß D des in der ersten Stufe vorgesehenen Flip-Flops 401-1 eingegeben wird, wird aufein anderfolgend in den Flip-Flops 401-1 bis 401-14 verschoben.

Ein Q-Ausgang des in der letzten Stufe vorgesehenen Flip-Flops 401-14 wird in die Dateneingangsanschlüsse der Flip-Flops 403-1 bis 403-8 eingegeben. Der Takt PCC und die entsprechenden Signale -WRITE-OK-FF1-PCC bis -WRITE-OK-FF8- PCC von der in Fig. 9 gezeigten Schaltung werden in die UND- Schaltungen 402-1 bis 402-8 eingegeben. Ausgänge der UND- Schaltungen 402-1 bis 402-8 werden in die Takteingangs anschlüsse CK der entsprechenden Flip-Flops 403-1 bis 403-8 eingegeben.

QB-Ausgänge der Flip-Flops 403-1 bis 403-8 werden in die UND-Schaltungen 404-1 bis 404-8 als Signale -FF1-PDATA- TRUE bis -FF8-PDATA-TRUE eingegeben. Außerdem werden die entsprechenden Signale -READ-OK-FF1-PCC bis -READ-OK-FF8-PCC von der in Fig. 10 gezeigten Schaltung auch in die UND-Schal tungen 404-1 bis 404-8 eingegeben. Ausgänge der UND-Schal tungen 404-1 bis 404-8 werden in die ODER-Schaltung 405 ein gegeben, und ein Ausgang READ-PDATA-TRUE-FIFO der ODER- Schaltung 405 wird der in Fig. 26 dargestellten Schaltung zu geführt, die nachstehend beschrieben wird.

Daher wird der PDATA-Lesesteuerzähler 35-1 durch die Detektion des VFO- und des RS-Musters richtig korrigiert.

Aus diesem Grund ist es möglich, das VFO- und das RS-Muster aus dem PDATA-Synthetisier-FIFO des PDATA-Synthetisierteils 40-1 richtig auszulesen, indem die in das PDATA-Syntheti sier-FIFO eingegebenen Daten verzögert werden.

Fig. 25 zeigt eine Ausführungsform des NDATA-Syntheti sierteils 40-2. In Fig. 25 enthält der NDATA-Synthetisierteil 40-2 Flip-Flops 411-1 bis 411-14 vom D-Typ, UND-Schaltungen 412-1 bis 412-8, Flip-Flops 413-1 bis 413-8 vom D-Typ, UND- Schaltungen 414-1 bis 414-8, und eine ODER-Schaltung 415, die wie gezeigt verbunden sind.

Der Takt NCC wird in Takteingangsanschlüsse CK der Flip-Flops 411-1 bis 411-14 eingegeben. Der Datenteil NDATA, der in einen Dateneingangsanschluß D des in der ersten Stufe vorgesehenen Flip-Flops 411-1 eingegeben wird, wird aufein anderfolgend in den Flip-Flops 411-1 bis 411-14 verschoben. Ein Q-Ausgang des in der letzten Stufe vorgesehenen Flip- Flops 411-14 wird in die Dateneingangsanschlüsse D der Flip- Flops 413-1 bis 413-8 eingegeben. Der Takt NCC und die ent sprechenden Signale -WRITE-OK-FF1-NCC bis -WRITE-OK-FF8-NCC von der in Fig. 14 gezeigten Schaltung werden in die UND- Schaltungen 412-1 bis 412-8 eingegeben. Ausgänge der UND- Schaltungen 412-1 bis 412-8 werden in die Takteingangsan schlüsse CK der entsprechenden Flip-Flops 413-1 bis 413-8 eingegeben.

QB-Ausgänge der Flip-Flops 413-1 bis 413-8 werden in die UND-Schaltungen 414-1 bis 414-8 als Signale -FF1-NDATA- TRUE bis -FF8-NDATA-TRUE eingegeben. Außerdem werden die entsprechenden Signale -READ-OK-FF1-NCC bis -READ-OK-FF8-NCC von der in Fig. 15 gezeigten Schaltung auch in die UND-Schal tungen 414-1 bis 414-8 eingegeben. Ausgänge der UND-Schal tungen 414-1 bis 414-8 werden in die ODER-Schaltung 415 ein gegeben, und ein Ausgang READ-NDATA-TRUE-FIFO der ODER- Schaltung 415 wird der in Fig. 26 dargestellten Schaltung, zu geführt, die nachstehend beschrieben wird.

Daher wird der NDATA-Lesesteuerzähler 35-2 durch die Detektion des VFO- und des RS-Musters richtig korrigiert.

Aus diesem Grund ist es möglich, das VFO- und das RS-Muster aus dem NDATA-Synthetisier-FIFO des NDATA-Synthetisierteils 40-2 richtig auszulesen, indem die in das NDATA- Synthetisier-FIFO eingegebenen Daten verzögert werden.

Fig. 26 zeigt eine Ausführungsform des Lesesignal-Syn thetisierteils 40-3. In Fig. 26 enthält der Lesesignal-Syn thetisierteil 40-3 eine ODER-Schaltung 421 und ein Flip-Flop 422, die wie gezeigt verbunden sind. Das Signal READ-PDATA- TRUE-FIFO von der in Fig. 24 dargestellten Schaltung und das Signal READ-NDATA-TRUE-FIFO von der in Fig. 25 dargestellten Schaltung werden in die ODER-Schaltung 421 eingegeben, und ein Ausgang der ODER-Schaltung 421 wird in einen Datenein gangsanschluß D des Flip-Flops 422 eingegeben. Daher wird ein Datenwert 1/7RDDT, welcher der RLL (1,7)-Modulations code nach der Synthese ist, aus dem Flip-Flop 422 ausgege ben. Dieser Datenwert 1/7RDDT wird dem in Fig. 7 gezeigten Decoder zugeführt und decodiert.

Mit erneuter Bezugnahme auf die Beschreibung von Fig. 7 erzeugt die ID-Lesesignal-Generatorschaltung 36 ein ID-Lese signal auf der Basis des Amplitudendetektionssignals REFNV vom Leseverstärkerteil 12A, und dieses ID-Lesesignal wird der Fenstererzeugungsschaltung 37 zugeführt. Die Fenster erzeugungsschaltung 37 empfängt auch das Signal AMSYNCWI, das vom Halbleiterchip 20 zugeführt wird, und gibt die Fen ster in bezug auf die AM und das SYNC an. Die Fenstererzeu gungsschaltung 37 erzeugt die Fenstersignale, die zur Durch führung der AM-Detektion in der AM-Detektionsschaltung 38 und der SYNC-Detektion in der SYNC-Detektionsschaltung 42 erforderlich sind. Die Fenstererzeugungsschaltung 37 führt die Fenstersignale der AM-Detektionsschaltung 38 und der SYNC-Detektionsschaltung 42 über die AM-Detektionsschaltung 38 zu. Die Daten und der Takt vom Schieberegisterteil 41 werben der AM-Detektionsschaltung 38 zugeführt. Die AM- Detektionsschaltung 38 detektiert die AM aus den zugeführten Daten, und liefert das AM-Detektionsergebnis an die S/P- Wandlerschaltung 46 über die SYNC-Detektionsschaltung 42. Andererseits werden die Daten und der Takt vom Schieberegi sterteil 41 auch der SYNC-Detektionsschaltung 42 zugeführt. Die SYNC-Detektionsschaltung 42 detektiert das SYNC aus den DATA, und führt das SYNC-Detektionsergebnis der S/P-Wand lerschaltung 46, dem Decoder 43 und dem RS-Zähler 44 zu. Der Takt von der SYNC-Detektionsschaltung 42 wird durch den Fre quenzteiler 47 in der Frequenz geteilt, und der in der Fre quenz geteilte Takt wird zusammen mit dem Takt vor der Fre quenzteilung dem Decoder 43 zugeführt.

Der RS-Zähler 44 zählt den RS auf der Basis des Takts und des Detektionsergebnisses von der SYNC-Detektionsschal tung 42, und liefert einen Zählwert an die RS-Detektions schaltung 45. Die RS-Detektionsschaltung 45 detektiert den RS und führt das RS-Detektionsergebnis der S/P-Wandler schaltung 46 zu.

Demgemäß unterzieht der Decoder 43 die Daten 1/7RDDT vom Schieberegister 41 der RLL (1,7)-Decodierung auf der Basis des Takts, und decodierte Daten werden der S/P-Wand lerschaltung 46 zugeführt. Die S/P-Wandlerschaltung 46 kon vertiert die decodieren seriellen Daten in parallele Daten auf der Basis der von der SYNC-Detektionsschaltung 42 und der RS-Detektionsschaltung 45 empfangenen Detektionsergeb nisse, und liefert die parallelen Daten an den Halbleiter chip 20. Mit anderen Worten weichen die in den FIFO-Teilen synthetisierten Phasen voneinander ab, und der Phasenfehler tritt auf, wenn der Taktschlupf der PLL-Schaltungen auf tritt, da zwei unabhängige PLL-Schaltungen (VFO-Schaltungen 13 und 14), die bei ungefähr gleichen Frequenzen oszillie ren, vorliegen. In dieser Ausführungsform wird jedoch der Phasenfehler vom RS detektiert, und die synthetisierten Phasen der FIFO-Teile, der Decoder 32 und die S/P-Wandler schaltung werden resynchronisiert.

Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt, sondern es können verschiedene Variationen und Modifikationen vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen.

Claims

1. Decodiereinheit, welche Daten decodiert, die von einem Aufzeichnungsmedium (10) reproduziert und über eine erste Phasenregelkreis (PLL)-Einrichtung (13) und eine zweite Pha senregelkreis (PLL)-Einrichtung (14) erhalten werden, die voneinander unabhängig sind und bei Frequenzen oszillieren, die ungefähr gleich sind, wobei auf dem genannten Aufzeich nungsmedium Impulsbreitenmodulations (PWM)-Daten aufgezeich net werden, die durch das Konvertieren von Daten erhalten werden, die in einem vorherbestimmten Modulationscode co diert werden, der ein Muster mit einer GS-Komponente er zeugt, dadurch gekennzeichnet, daß die genannte Decodierein heit umfaßt:
eine erste Speichereinrichtung (32, 39) zum aufein anderfolgenden Speichern eines Datenteils mit positiver Polarität der über die erste PLL-Einrichtung erhaltenen PWM- Daten und eines Datenteils mit negativer Polarität der über die zweite PLL-Einrichtung erhaltenen PWM-Daten;
eine erste Verzögerungseinrichtung (40-1) zum Verzögern des Datenteils mit positiver Polarität;
eine zweite Verzögerungseinrichtung (40-2) zum Verzö gern des Datenteils mit negativer Polarität;
eine zweite Speichereinrichtung (41) zum aufeinander folgenden Speichern eines verzögerten Datenteils mit posi tiver Polarität, der über die genannte erste Verzögerungs einrichtung erhalten wird, und eines verzögerten Datenteils mit negativer Polarität, der über die genannte zweite Verzö gerungseinrichtung erhalten wird;
eine Steuereinrichtung (48) zum Steuern von Schreib- und Lese-Zeiteinstellungen der genannten ersten Speicherein richtung und Eingangs- und Ausgangs-Zeiteinstellungen der genannten ersten Verzögerungseinrichtung synchron mit einem ersten Takt, der über die erste PLL-Einrichtung erhalten wird, und zum Steuern einer Schreib-Zeiteinstellung der ge nannten zweiten Speichereinrichtung und einer Eingangs-Zeit einstellung der genannten zweiten Verzögerungseinrichtung synchron mit einem zweiten Takt, der über die zweite PLL- Einrichtung erhalten wird, wobei die genannte Steuereinrich tung eine Lese-Zeiteinstellung der genannten zweiten Spei chereinrichtung und eine Ausgangs-Zeiteinstellung der ge nannten zweiten Verzögerungseinrichtung synchron mit dem ersten Takt steuert; und
einen Decoder (43), der die aufeinanderfolgend aus der genannten ersten und zweiten Speichereinrichtung ausge lesenen Daten decodiert.

2. Decodiereinheit nach Anspruch 1, dadurch gekennzeich net, daß zumindest eine der genannten ersten Speicherein richtung (32, 39) und der genannten zweiten Speichereinrich tung (41) ein First-in-First-out (FIFO) (32) umfaßt.

3. Decodiereinheit nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß zumindest eine der genannten ersten Verzöge rungseinrichtung (40-1) und der genannten zweiten Verzöge rungseinrichtung (40-2) ein Schieberegister umfaßt.

4. Decodiereinheit nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß:
Schreib- und Leseoperationen der genannten ersten Spei chereinrichtung (32, 39), Eingabe- und Ausgabeoperationen der genannten ersten Verzögerungseinrichtung (40-1), eine Leseoperation der genannten zweiten Speichereinrichtung (41) und eine Ausgabeoperation der genannten zweiten Verzöge rungseinrichtung (40-2) ansprechend auf ein ersten Freigabe signal freigegeben werden;
eine Schreiboperation der genannten zweiten Speicher einrichtung (41) und eine Eingabeoperation der genannten zweiten Verzögerungseinrichtung (40-2) ansprechend auf ein zweiten Freigabesignal freigegeben werden; und
das genannte erste Freigabesignal vor dem genannten zweiten Freigabesignal aufgeprägt wird.

5. Decodiereinheit nach Anspruch 4, dadurch gekennzeich net, daß eine Zeitdifferenz von durch das genannte erste und zweite Freigabesignal vorgenommenen Aufprägungen zumindest kürzer ist als eine Periode eines des genannten ersten und zweiten Freigabesignals.

6. Decodiereinheit nach einem der Ansprüche 1 bis 5, bei welcher:
ein VFO-Synchronisationsfeld innerhalb eines Aufzeich nungsfelds eingefügt wird, das ein Datenfeld enthält, um die erste und zweite PLL-Einrichtung (13, 14) zu synchronisie ren, wenn die PWM-Daten auf dem Aufzeichnungsmedium (10) durch das Konvertieren der codierten Daten in die PWM-Daten aufgezeichnet werden,
dadurch gekennzeichnet, daß die genannte Decodierein heit ferner umfaßt:
eine erste Detektionseinrichtung (33-1) zum Erzeugen eines ersten Detektionssignals durch das Detektieren des VFO-Synchronisationsfelds aus dem Datenteil mit positiver Polarität;
eine zweite Detektionseinrichtung (33-2) zum Erzeugen eines zweiten Detektionssignals durch das Detektieren des VFO-Synchronisationsfelds aus dem Datenteil mit negativer Polarität; und
eine Stoppeinrichtung (33-5) zum Stoppen einer Leseope ration einer der genannten ersten und zweiten Speicherein richtung (32, 39; 41) während einer Zeit, die auf einem Fehler in Erzeugungszeiten des genannten ersten und zweiten Detektionssignals basiert.

7. Decodiereinheit nach einem der Ansprüche 1 bis 6, bei welcher:
ein Resynchronisationsmuster zwischen zwei Datenblöcken innerhalb eines Datenfelds vorgesehen ist, und Resynchroni sationsbytes darin eingefügt werden, um eine Synchronisation zu erzielen, wenn ein Taktschlupf innerhalb des Datenfelds bei der Aufzeichnung der PWM-Daten auf dem Aufzeichnungsme dium (10) durch das Konvertieren der codierten Daten in die PWM-Daten auftritt,
dadurch gekennzeichnet, daß die genannte Decodierein heit ferner umfaßt:
eine erste Vergleichseinrichtung (33-3) zum Erzeugen eines ersten Detektionssignals durch das Vergleichen der aufeinanderfolgend aus der genannten ersten Speichereinrich tung (32, 39) ausgelesenen Daten und des Resynchronisations musters; und
eine zweite Vergleichseinrichtung (33-4) zum Erzeugen eines zweiten Detektionssignals durch das Vergleichen der aufeinanderfolgend aus der genannten zweiten Speicherein richtung (41) ausgelesenen Daten und des Resynchronisations musters.

8. Decodiereinheit nach Anspruch 7, dadurch gekennzeich net, daß die genannte erste und zweite Vergleichseinrichtung (33-3, 33-4) das Resynchronisationsmuster auf der Basis der Detektion von Fenstern detektieren, die durch das Zählen des ersten Takts erzeugt werden.

9. Decodiereinheit nach Anspruch 7 oder 8, dadurch gekenn zeichnet, daß die genannte Decodiereinheit ferner umfaßt:
eine Nachladeeinrichtung (33-6) zum Nachladen eines Zählwerts einer Lesezählung der genannten zweiten Speicher einrichtung (41), wenn ein Fehler zwischen Zeiteinstellungen des genannten ersten und zweiten Detektionssignals detek tiert wird.

10. Decodiereinheit nach einem der Ansprüche 1 bis 9, da durch gekennzeichnet, daß die genannte Decodiereinheit ferner umfaßt:
eine Einrichtung (40-3) zum Zuführen einer Logiksumme von Ausgängen der genannten ersten und zweiten Verzögerungs einrichtung zum genannten Decoder (43) als modulierte Daten.

11. Decodiereinheit nach einem der Ansprüche 1 bis 10, da durch gekennzeichnet, daß der genannte vorherbestimmte Modu lationscode ein in der Lauflänge begrenzter (RLL) (1,7)- Modulationscode ist.

12. Speichereinheit, mit:
einer Reproduktionseinrichtung (8, 12) zum Reproduzie ren von Daten von einem Aufzeichnungsmedium (10), auf dem Impulsbreitenmodulations (PWM)-Daten aufgezeichnet werden, welche durch das Konvertieren von Daten erhalten werden, die in einem vorherbestimmten Modulationscode codiert werden, der ein Muster mit einer GS-Komponente erzeugt;
einer ersten Phasenregelkreis (PLL)-Einrichtung (13) und einer zweiten Phasenregelkreis (PLL)-Einrichtung (14), denen die von der genannten Reproduktionseinrichtung repro duzierten Daten zugeführt werden, wobei die genannte erste und zweite PLL-Einrichtung voneinander unabhängig sind und bei Frequenzen oszillieren, die ungefähr gleich sind; und
einer Decodiereinheit (6), die über die genannte erste und zweite PLL-Einrichtung erhaltene Daten decodiert;
dadurch gekennzeichnet, daß die genannte Decodierein heit umfaßt:
eine erste Speichereinrichtung (32, 39) zum aufeinan derfolgenden Speichern eines Datenteils mit positiver Pola rität der über die genannte erste PLL-Einrichtung erhaltenen PWM-Daten und eines Datenteils mit negativer Polarität der über die genannte zweite PLL-Einrichtung erhaltenen PWM- Daten;
eine erste Verzögerungseinrichtung (40-1) zum Verzögern des Datenteils mit positiver Polarität;
eine zweite Verzögerungseinrichtung (40-2) zum Verzö gern des Datenteils mit negativer Polarität;
eine zweite Speichereinrichtung (41) zum aufeinander folgenden Speichern eines verzögerten Datenteils mit posi tiver Polarität, der über die genannte erste Verzögerungs einrichtung erhalten wird, und eines verzögerten Datenteils mit negativer Polarität, der über die genannte zweite Verzö gerungseinrichtung erhalten wird;
eine Steuereinrichtung (48) zum Steuern von Schreib- und Lese-Zeiteinstellungen der genannten ersten Speicherein richtung und Eingangs- und Ausgangs-Zeiteinstellungen der genannten ersten Verzögerungseinrichtung synchron mit einem ersten Takt, der über die genannte erste PLL-Einrichtung er halten wird, und zum Steuern einer Schreib-Zeiteinstellung der genannten zweiten Speichereinrichtung und einer Ein gangs-Zeiteinstellung der genannten zweiten Verzögerungsein richtung synchron mit einem zweiten Takt, der über die ge nannte zweite PLL-Einrichtung erhalten wird, wobei die ge nannte Steuereinrichtung eine Lese-Zeiteinstellung der ge nannten zweiten Speichereinrichtung und eine Ausgangs-Zeit einstellung der genannten zweiten Verzögerungseinrichtung synchron mit dem ersten Takt steuert; und
einen Decoder (43), der die aufeinanderfolgend aus der genannten ersten und zweiten Speichereinrichtung ausgelese nen Daten decodiert.

13. Speichereinheit nach Anspruch 12, dadurch gekennzeich net, daß zumindest eine der genannten ersten Speicherein richtung (32, 39) und der genannten zweiten Speichereinrich tung (41) ein First-in-First-out (FIFO) (32) umfaßt.

14. Speichereinheit nach Anspruch 12 oder 13, dadurch ge kennzeichnet, daß zumindest eine der genannten ersten Verzö gerungseinrichtung (40-1) und der genannten zweiten Verzöge rungseinrichtung (40-2) ein Schieberegister umfaßt.

15. Speichereinheit nach einem der Ansprüche 12 bis 14, da durch gekennzeichnet, daß:
Schreib- und Leseoperationen der genannten ersten Spei chereinrichtung (32, 39), Eingabe- und Ausgabeoperationen der genannten ersten Verzögerungseinrichtung (40-1), eine Leseoperation der genannten zweiten Speichereinrichtung (41) und eine Ausgabeoperation der genannten zweiten Verzöge rungseinrichtung (40-2) ansprechend auf ein ersten Freigabe signal freigegeben werden;
eine Schreiboperation der genannten zweiten Speicher einrichtung (41) und eine Eingabeoperation der genannten zweiten Verzögerungseinrichtung (40-2) ansprechend auf ein zweiten Freigabesignal freigegeben werden; und
das genannte erste Freigabesignal vor dem genannten zweiten Freigabesignal aufgeprägt wird.

16. Speichereinheit nach Anspruch 15, dadurch gekennzeich net, daß eine Zeitdifferenz von durch das genannte erste und zweite Freigabesignal vorgenommenen Aufprägungen zumindest kürzer ist als eine Periode eines des genannten ersten und zweiten Freigabesignals.

17. Speichereinheit nach einem der Ansprüche 12 bis 16, bei welcher:
ein VFO-Synchronisationsfeld innerhalb eines Aufzeich nungsfelds eingefügt wird, das ein Datenfeld enthält, um die genannte erste und zweite PLL-Einrichtung (13, 14) zu syn chronisieren, wenn die PWM-Daten auf dem Aufzeichnungsmedium (10) durch das Konvertieren der codierten Daten in die PWM- Daten aufgezeichnet werden,
dadurch gekennzeichnet, daß die genannte Decodierein heit (6) ferner umfaßt:
eine erste Detektionseinrichtung (33-1) zum Erzeugen eines ersten Detektionssignals durch das Detektieren des VFO-Synchronisationsfelds aus dem Datenteil mit positiver Polarität;
eine zweite Detektionseinrichtung (33-2) zum Erzeugen eines zweiten Detektionssignals durch das Detektieren des VFO-Synchronisationsfelds aus dem Datenteil mit negativer Polarität; und
eine Stoppeinrichtung (33-5) zum Stoppen einer Leseope ration einer der genannten ersten und zweiten Speicherein richtung während einer Zeit, die auf einem Fehler in Erzeu gungszeiten des genannten ersten und zweiten Detektions signals basiert.

18. Speichereinheit nach einem der Ansprüche 12 bis 17, bei welcher:
ein Resynchronisationsmuster zwischen zwei Datenblöcken innerhalb eines Datenfelds vorgesehen ist, und Resynchroni sationsbytes darin eingefügt werden, um eine Synchronisation zu erzielen, wenn ein Taktschlupf innerhalb des Datenfelds bei der Aufzeichnung der PWM-Daten auf dem Aufzeichnungsme dium (10) durch das Konvertieren der codierten Daten in die PWM-Daten auftritt,
dadurch gekennzeichnet, daß die genannte Decodierein heit (6) ferner umfaßt:
eine erste Vergleichseinrichtung (33-3) zum Erzeugen eines ersten Detektionssignals durch das Vergleichen der aufeinanderfolgend aus der genannten ersten Speichereinrich tung (32, 39) ausgelesenen Daten und des Resynchronisations musters; und
eine zweite Vergleichseinrichtung (33-4) zum Erzeugen eines zweiten Detektionssignals durch das Vergleichen der aufeinanderfolgend aus der genannten zweiten Speicherein richtung (41) ausgelesenen Daten und des Resynchronisations musters.

19. Speichereinheit nach Anspruch 18, dadurch gekennzeich net, daß die genannte erste und zweite Vergleichseinrichtung (33-3, 33-4) das Resynchronisationsmuster auf der Basis der Detektion von Fenstern detektieren, die durch das Zählen des ersten Takts erzeugt werden.

20. Speichereinheit nach Anspruch 18 oder 19, dadurch ge kennzeichnet, daß die genannte Decodiereinheit (6) ferner umfaßt:
eine Nachladeeinrichtung (33-6) zum Nachladen eines Zählwerts einer Lesezählung der genannten zweiten Speicher einrichtung (41), wenn ein Fehler zwischen Zeiteinstellungen des genannten ersten und zweiten Detektionssignals detek tiert wird.

21. Speichereinheit nach einem der Ansprüche 12 bis 20, da durch gekennzeichnet, daß die genannte Decodiereinheit (6) ferner umfaßt:
eine Einrichtung (40-3) zum Zuführen einer Logiksumme von Ausgängen der genannten ersten und zweiten Verzögerungs einrichtung (40-1, 40-2) zum Decoder (43) als modulierte Daten.

22. Speichereinheit nach einem der Ansprüche 12 bis 21, da durch gekennzeichnet, daß der genannte vorherbestimmte Modu lationscode ein in der Lauflänge begrenzter (RLL) (1,7)- Modulationscode ist.