JPS5994214A - デイジタル信号記録装置 - Google Patents
デイジタル信号記録装置Info
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- JPS5994214A JPS5994214A JP20366782A JP20366782A JPS5994214A JP S5994214 A JPS5994214 A JP S5994214A JP 20366782 A JP20366782 A JP 20366782A JP 20366782 A JP20366782 A JP 20366782A JP S5994214 A JPS5994214 A JP S5994214A
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- Japan
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- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル信号を磁気テープあるいは磁気ディ
スクに記録再生するだめのディジタル信号の変調方式の
一種であるＮ ＲＺ （Ｎｏｎ−Ｒｅｔｕｒｎｔｏ Ｚ
ｅｒｏ ） 方式の特性の改良に関する。
スクに記録再生するだめのディジタル信号の変調方式の
一種であるＮ ＲＺ （Ｎｏｎ−Ｒｅｔｕｒｎｔｏ Ｚ
ｅｒｏ ） 方式の特性の改良に関する。
ＮＲＺ方式は、第１図（ｂ）に示すごとく入力情報の”
ｌ”あるいは“０″をそれぞれ信号振幅のハ８、イレベ
ルおよびローレベルに対応させる方式である。ＮＲＺ方
式では、入力データに１”あるいは“０”が連続する場
合に、低周波成分の極めて多いパルス波形が発生するこ
とになる。このような信号をＶＴＲ等のようにロータリ
トランスを介して授受すると信号の低周波および直流成
分がしゃ断され、サグなどの波形歪が発生する。さらに
このような信号では符号識別に必要なタイミング信号（
クロック）の再生も困難になる。このため、ＮＲＺ方式
では°ｌ”あるいは“０”が連続すると、この部分で符
号誤シが発生する頻度が高くなる。このようなＮＲＺ方
式のもつ欠点を解消するために、従来から幾つかの方式
が提案されている。
ｌ”あるいは“０″をそれぞれ信号振幅のハ８、イレベ
ルおよびローレベルに対応させる方式である。ＮＲＺ方
式では、入力データに１”あるいは“０”が連続する場
合に、低周波成分の極めて多いパルス波形が発生するこ
とになる。このような信号をＶＴＲ等のようにロータリ
トランスを介して授受すると信号の低周波および直流成
分がしゃ断され、サグなどの波形歪が発生する。さらに
このような信号では符号識別に必要なタイミング信号（
クロック）の再生も困難になる。このため、ＮＲＺ方式
では°ｌ”あるいは“０”が連続すると、この部分で符
号誤シが発生する頻度が高くなる。このようなＮＲＺ方
式のもつ欠点を解消するために、従来から幾つかの方式
が提案されている。
その代表例の一つとして、ＮＲＺ方式で与えられるデー
タをＭビットごとにグループ化し、これらのＭビットの
データを”０”あるいは“ｌ”が連続することのないＮ
ビットのデータに対応させる方式である。ここで、Ｍ％
Ｎは任意の整数でろ９Ｍ（Ｎの関係を満たすものである
。
タをＭビットごとにグループ化し、これらのＭビットの
データを”０”あるいは“ｌ”が連続することのないＮ
ビットのデータに対応させる方式である。ここで、Ｍ％
Ｎは任意の整数でろ９Ｍ（Ｎの関係を満たすものである
。
たとえば直流成分を除去する一つの方式として８ビツト
のデータを１０ビツトのデータに変換する方式（８／１
０変換）がある。これは８ビツトのデータ（２８＝２５
６）を１０ビツトのデータ（２１０−１０２４）に変換
するものであるが、１０ビツトのデータのうちの直流平
衡のとれたデータだけを使用する方式である。１０ビツ
トのパターンの中で直流平衡がとれるパターンはげ０″
と“１”の数が丁度５個ずつのパターンであり、これは
１０個から任意の５個を選ぶ組合せの数１ｏＣ，−２５
２個となる。８ビツトのパターンは２５６個あるので、
すべてのパターンを対応させることができず、４個のパ
ターンは直流平衡のとれないデータとする必要がある。
のデータを１０ビツトのデータに変換する方式（８／１
０変換）がある。これは８ビツトのデータ（２８＝２５
６）を１０ビツトのデータ（２１０−１０２４）に変換
するものであるが、１０ビツトのデータのうちの直流平
衡のとれたデータだけを使用する方式である。１０ビツ
トのパターンの中で直流平衡がとれるパターンはげ０″
と“１”の数が丁度５個ずつのパターンであり、これは
１０個から任意の５個を選ぶ組合せの数１ｏＣ，−２５
２個となる。８ビツトのパターンは２５６個あるので、
すべてのパターンを対応させることができず、４個のパ
ターンは直流平衡のとれないデータとする必要がある。
この方式では少なくとも１６ビツトを単位にして見ると
直流平衡がとれることになるが、データレートが（１０
−８）／８だけ、すなわち２５％上昇するという欠点が
ある。また１ビツトのエラーが発生した場合でも、再生
するとｌプロツク８ビットのエラーとなるという問題が
ある。
直流平衡がとれることになるが、データレートが（１０
−８）／８だけ、すなわち２５％上昇するという欠点が
ある。また１ビツトのエラーが発生した場合でも、再生
するとｌプロツク８ビットのエラーとなるという問題が
ある。
また、Ｍビットごとに１ビツトの冗長ビットを付加して
ＮＲＺ信号の極性をコントロールする方法が考えられる
。つまりｌブロック前までの“Ｏ″と°１”の数の差を
計算した結果にもとすいて、次の８ビツトの極性を反転
するかどうかを決定し、この極性の情報を冗長ビットに
割り当てるものである。たとえば８ビツトに１ビツトの
冗長ビットを設け、入力データそのものを出力する場合
には先頭の冗長ビットを“０”とし、入力データを反転
して出力する場合には冗長ビットを“１”と指定する。
ＮＲＺ信号の極性をコントロールする方法が考えられる
。つまりｌブロック前までの“Ｏ″と°１”の数の差を
計算した結果にもとすいて、次の８ビツトの極性を反転
するかどうかを決定し、この極性の情報を冗長ビットに
割り当てるものである。たとえば８ビツトに１ビツトの
冗長ビットを設け、入力データそのものを出力する場合
には先頭の冗長ビットを“０”とし、入力データを反転
して出力する場合には冗長ビットを“１”と指定する。
このような方式によって平均的な直流成分を除去するこ
とができるが、この冗長ビットにエラーが発生すると、
■ブロック８ピットのエラーとなるという問題が起こり
、実用上大きな支障となる。
とができるが、この冗長ビットにエラーが発生すると、
■ブロック８ピットのエラーとなるという問題が起こり
、実用上大きな支障となる。
以上に述べたように、ＭビットをＮビットに単純に変換
する場合には、直流成分を低減するためには一般に冗長
度すなわち（Ｎ−Ｍ）／Ｍを大きくとらざるを得ない。
する場合には、直流成分を低減するためには一般に冗長
度すなわち（Ｎ−Ｍ）／Ｍを大きくとらざるを得ない。
この結果テープ（又はディスク）上の記録密度をこの分
だけ上昇させざるを得ない。記録密度の増加は一般に再
生信号の８／Ｎを劣化させる原因となシ、最終的には符
号誤りを増加させることになる。
だけ上昇させざるを得ない。記録密度の増加は一般に再
生信号の８／Ｎを劣化させる原因となシ、最終的には符
号誤りを増加させることになる。
また、前記した２つの例のように、一般にプロ、り化し
た変調方式の場合１ビツトのエラーが発生した場合であ
っても、再生時にはそのブロックすべてのデータがエラ
ーになるという問題が生じ実用上大きな支障をきたす。
た変調方式の場合１ビツトのエラーが発生した場合であ
っても、再生時にはそのブロックすべてのデータがエラ
ーになるという問題が生じ実用上大きな支障をきたす。
本発明の目的は、上記のようなブロック符号化で問題と
なるデータレートの上昇の割合を極力小さくするととも
に、エラーの拡大を防ぎ平均的な直流成分を完全に除去
する変調方式を提供するものである。
なるデータレートの上昇の割合を極力小さくするととも
に、エラーの拡大を防ぎ平均的な直流成分を完全に除去
する変調方式を提供するものである。
本発明の概略を第１図を用いて説明する。第１図（Ａ）
のデータに対応したＮＲＺのデータ系列を（Ｂ）に、さ
らにこれをＮＲＺＩに変換したデータ系列を（Ｃ）に示
す。 ＮＲＺ Ｉ （Ｎｏｎ −転あシの状態に対応さ
せ、ビット°Ｏ”を反転なしの状態に対応させる変調方
式である。いま先頭ビットがＯ”ではなく“１′の場合
を考えると第１図（Ｄ）のようなパターンとなシ、２ビ
ツト目以降のデータが反転して”０”と”ｌ”の数が逆
転す′ることかわかる。いま”０″を−１に対応させ、
”ｌ“を＋１に対応させて加算した結果をデータの重み
（“０″と”ｌ”のデータ数の差）と定義すると、たと
えば第１図（Ｃ）の重みは−５、（Ｄ）の重みは＋５と
なる。
のデータに対応したＮＲＺのデータ系列を（Ｂ）に、さ
らにこれをＮＲＺＩに変換したデータ系列を（Ｃ）に示
す。 ＮＲＺ Ｉ （Ｎｏｎ −転あシの状態に対応さ
せ、ビット°Ｏ”を反転なしの状態に対応させる変調方
式である。いま先頭ビットがＯ”ではなく“１′の場合
を考えると第１図（Ｄ）のようなパターンとなシ、２ビ
ツト目以降のデータが反転して”０”と”ｌ”の数が逆
転す′ることかわかる。いま”０″を−１に対応させ、
”ｌ“を＋１に対応させて加算した結果をデータの重み
（“０″と”ｌ”のデータ数の差）と定義すると、たと
えば第１図（Ｃ）の重みは−５、（Ｄ）の重みは＋５と
なる。
Ｎ１１（、ＺＩ方式の場合はデータに先立つ１ビツトを
冗長ビットとして使用することにより、２ビツト目以下
のデータの重みをコントロールすることが可能である。
冗長ビットとして使用することにより、２ビツト目以下
のデータの重みをコントロールすることが可能である。
この変換後のデータは、数十ビット以上にわたる平均的
な直流成分はほとんど除去される。しかし、ＮＲＺＩ変
調方式では１ピツト前のデータ（前のブロックの最終デ
ータ）によっても影響を受けるという問題がある。たと
えば第１図（Ｄ）は最初のビットは“１”であるが、こ
れは前のデータが”０”状態にある場合であシ、もし前
のデータがｌ”状態にあれば（ｌ！］）のように冗長ビ
ットを”ｌ”とした場合には逆に（Ｄ）ノ反転ハターン
すなわち（Ｃ）のパターンとなってしまう。したがって
冗長ビットの選択の基準け■ 前のブロックのＮＲ，Ｚ
Ｉ変換後の最終ビットが°Ｏ”か°ｌ”か、 ■ 前のブロックまでの重みの累積値が正か負か、 ■ 現在のデータをＮＦＬＺＩに変換した場合の重みが
正か負か、 という３条件を考慮して決定する必要がある。
な直流成分はほとんど除去される。しかし、ＮＲＺＩ変
調方式では１ピツト前のデータ（前のブロックの最終デ
ータ）によっても影響を受けるという問題がある。たと
えば第１図（Ｄ）は最初のビットは“１”であるが、こ
れは前のデータが”０”状態にある場合であシ、もし前
のデータがｌ”状態にあれば（ｌ！］）のように冗長ビ
ットを”ｌ”とした場合には逆に（Ｄ）ノ反転ハターン
すなわち（Ｃ）のパターンとなってしまう。したがって
冗長ビットの選択の基準け■ 前のブロックのＮＲ，Ｚ
Ｉ変換後の最終ビットが°Ｏ”か°ｌ”か、 ■ 前のブロックまでの重みの累積値が正か負か、 ■ 現在のデータをＮＦＬＺＩに変換した場合の重みが
正か負か、 という３条件を考慮して決定する必要がある。
これらの条件を満足するような論理を実現するにはかな
り複雑な回路が必要となるが、本発明においては次のよ
うな手順で符号を構成する。
り複雑な回路が必要となるが、本発明においては次のよ
うな手順で符号を構成する。
（Ａ）入力のＮＲ，Ｚデータから前のブロックを無視し
た２つのＮＲＺＩデータ（・０・および“１″からスタ
ート）を作ると同時に重みの正負を計算し、 （Ｂ）前のブロックまでの重みの累積値及びその正負を
計算し、 （Ｃ’） （Ａ）と（Ｂ）の条件のもとで前記ＮＲＺＩ
データの一方を選択して出力する。
た２つのＮＲＺＩデータ（・０・および“１″からスタ
ート）を作ると同時に重みの正負を計算し、 （Ｂ）前のブロックまでの重みの累積値及びその正負を
計算し、 （Ｃ’） （Ａ）と（Ｂ）の条件のもとで前記ＮＲＺＩ
データの一方を選択して出力する。
というものである。この変換の特徴は、前に述べたＮＲ
ＺＩ変換の基準のうちの■を無視した状態でも符号化で
きるということである。つまり、各ブロックを独立にＮ
ＲＺＩデータに変換し、これらのプロ、りを接続するた
めに冗長ビットを挿入する方法と考えることができる。
ＺＩ変換の基準のうちの■を無視した状態でも符号化で
きるということである。つまり、各ブロックを独立にＮ
ＲＺＩデータに変換し、これらのプロ、りを接続するた
めに冗長ビットを挿入する方法と考えることができる。
このため条件判定の基準が少なくなるので回路を大幅に
簡易化することができる。
簡易化することができる。
以上まとめると、まずブロック化による誤シの拡大をＮ
ＲＺＩに変換することにより防ぐ。さらに本来の目的で
ある直流分除去のためにＮＲＺＩのデータのままで極性
を前系列までのＤ８Ｖによりコントロールする。しかも
ＮＲＺＩのデータは前後のビットが互いに関連ある符号
となっているものであるが、ＮＲＺＩのデータブロック
間に冗長ビットをそう人することによシ極性コントロー
ルの自由度を与える。以上の点に本方式の特長がある。
ＲＺＩに変換することにより防ぐ。さらに本来の目的で
ある直流分除去のためにＮＲＺＩのデータのままで極性
を前系列までのＤ８Ｖによりコントロールする。しかも
ＮＲＺＩのデータは前後のビットが互いに関連ある符号
となっているものであるが、ＮＲＺＩのデータブロック
間に冗長ビットをそう人することによシ極性コントロー
ルの自由度を与える。以上の点に本方式の特長がある。
第２図に上記動作を行なうためのブロック図を示す。■
はデータレート変換回路、２はパターン発生回路、３は
選択回路、４は重み判定回路である。まず入力データレ
ートを出力データレートに変換するため、たとえばＰＬ
Ｌ等によって入力クロックＣＫＩに同期した出力用のク
ロックＣＫ２を発生させる。このクロックＣＫ２はクロ
ックＣＫＩの（Ｍ＋１）／Ｍ倍の周波数であり、Ｍ個の
入力データ（ＮＲＺ）に対して先頭に”０”と１１″を
付加した２種類のデータ系列を作る。このデータをパタ
ーン発生回路２に入力してそれぞれのＮＲＺＩのデータ
を作）、これらのデータを選択回路３に入力してどちら
かのデータを選択する。この判定を行なうため、重み判
定回路４で、■ブロック前までの重みの累積値（Ｄｉｇ
ｉｔａｌＳｕｍ Ｖａｌｕｅ ） を計算しておく。こ
の値が正の場合、パターン発生回路２の出力データのう
ちの重みが負になるデータを、負の場合には正になるデ
ータを選択して出力すればよい。
はデータレート変換回路、２はパターン発生回路、３は
選択回路、４は重み判定回路である。まず入力データレ
ートを出力データレートに変換するため、たとえばＰＬ
Ｌ等によって入力クロックＣＫＩに同期した出力用のク
ロックＣＫ２を発生させる。このクロックＣＫ２はクロ
ックＣＫＩの（Ｍ＋１）／Ｍ倍の周波数であり、Ｍ個の
入力データ（ＮＲＺ）に対して先頭に”０”と１１″を
付加した２種類のデータ系列を作る。このデータをパタ
ーン発生回路２に入力してそれぞれのＮＲＺＩのデータ
を作）、これらのデータを選択回路３に入力してどちら
かのデータを選択する。この判定を行なうため、重み判
定回路４で、■ブロック前までの重みの累積値（Ｄｉｇ
ｉｔａｌＳｕｍ Ｖａｌｕｅ ） を計算しておく。こ
の値が正の場合、パターン発生回路２の出力データのう
ちの重みが負になるデータを、負の場合には正になるデ
ータを選択して出力すればよい。
本発明の実施例を第３図に波形図を第４図に示す。
以下では１ブロツクを８ビツトに区切シ、９ビツトに変
換する例を示す。データレート変換はＰＬＬ回路を使っ
て実現できる。この回路１に入力さバたクロック（ｆ）
をまず分周回路１２で８分周するｆｇ）。このパルス（
ｇ）と、変換後のクロックパルス（ｊ）を分周回路１３
で（８＋１）分周したパルス（ｈ）を位相比較器１４に
入力し、位相差を検出する。
換する例を示す。データレート変換はＰＬＬ回路を使っ
て実現できる。この回路１に入力さバたクロック（ｆ）
をまず分周回路１２で８分周するｆｇ）。このパルス（
ｇ）と、変換後のクロックパルス（ｊ）を分周回路１３
で（８＋１）分周したパルス（ｈ）を位相比較器１４に
入力し、位相差を検出する。
この信号を電圧制御発振器１５に入力して変換り０
ロックパルス（ｊ）を発生させる。この変換クロックパ
ルス（ｊ）で入力データを変換回路１１に取シ込み、デ
ータレート９／８倍にあげるとともに、ブロックの先頭
に０”及び“ｌ”を入れる（ｋ）％（ｋ’）０これらの
データをパターン発生回路２に入力し、それぞれＮＲＺ
Ｉ信号に変換する（ｍ）、（ｎ）０この変換は図示した
ような排他論理和回路（ＥＯＲ）とフリップ７０ツブで
簡単に実現できる。
ルス（ｊ）で入力データを変換回路１１に取シ込み、デ
ータレート９／８倍にあげるとともに、ブロックの先頭
に０”及び“ｌ”を入れる（ｋ）％（ｋ’）０これらの
データをパターン発生回路２に入力し、それぞれＮＲＺ
Ｉ信号に変換する（ｍ）、（ｎ）０この変換は図示した
ような排他論理和回路（ＥＯＲ）とフリップ７０ツブで
簡単に実現できる。
さらにこれらのＮＲＺＩ信号を選択回路３に入力し、時
間調整を行なうためバッファ回路２１．２２によりｌブ
ロック分データを遅延させてスイッチ３３にデータを出
力する。
間調整を行なうためバッファ回路２１．２２によりｌブ
ロック分データを遅延させてスイッチ３３にデータを出
力する。
この遅延時間内に、重み判定回路４によシどちらのデー
タを選択するかを計算する。まず現在のデータ（ｍ）、
（ｒｔ）の重みを計数回路４１で計数し判定回路４
３にこのデータを送る。また、今までの重みの累積値Ｄ
ＳＶをＤＳＶ計数回路４２で計数しておきこのデータを
判定回路４３に入力する。これら２つのデータをもとに
判定回路４３ではどちらのデータを選択するとＤＳＶが
小さくなるかを判定して、選択回路３のスイッチ３３を
コントロールする。たとえば第４図（１）に示したよう
なデータ（Ｘはスペースを表わす）を入力すると、先頭
に”０１を付けたパターン（ｍ）と、先頭に”１”を付
けたパターン（、）が出力される。
タを選択するかを計算する。まず現在のデータ（ｍ）、
（ｒｔ）の重みを計数回路４１で計数し判定回路４
３にこのデータを送る。また、今までの重みの累積値Ｄ
ＳＶをＤＳＶ計数回路４２で計数しておきこのデータを
判定回路４３に入力する。これら２つのデータをもとに
判定回路４３ではどちらのデータを選択するとＤＳＶが
小さくなるかを判定して、選択回路３のスイッチ３３を
コントロールする。たとえば第４図（１）に示したよう
なデータ（Ｘはスペースを表わす）を入力すると、先頭
に”０１を付けたパターン（ｍ）と、先頭に”１”を付
けたパターン（、）が出力される。
今までのＤＳＶが０、すなわち平衡が取れていた場合に
はたとえば“Ｏ”を付けたパターン（ｍ）を選択する。
はたとえば“Ｏ”を付けたパターン（ｍ）を選択する。
このブロックでは“０″が６個、１１″が３個あるので
重みは−３となｐ、ＤＳＶは−３となる。次のデータブ
ロックを見ると先頭に”Ｏ”を付けたパターン（ｍ）の
重みは−５で、′ｌ”を付けたパターン（ｎ）の重みは
＋５である。これまでのＤＳＶは−３であったので合計
したＤＳＶが０に近い（ｎ）のパターンを選択する。
重みは−３となｐ、ＤＳＶは−３となる。次のデータブ
ロックを見ると先頭に”Ｏ”を付けたパターン（ｍ）の
重みは−５で、′ｌ”を付けたパターン（ｎ）の重みは
＋５である。これまでのＤＳＶは−３であったので合計
したＤＳＶが０に近い（ｎ）のパターンを選択する。
この結果、最終出力（ｐ）のようなパターンとな如、最
終時点でのＤＳＶは−３＋５−＋２となる。
終時点でのＤＳＶは−３＋５−＋２となる。
第３図の重み判定回路４の更に詳しい回路例を第５図に
示す。”０″又は１”を付加したＮＲＺＩのデータ（ｍ
）又は（ｎ）を計数回路４１に入力する。ここでは（ｎ
）のデータを使った場合の例を示すが、ｌブロック区間
の１の数を計数し、この値が５より大きいか小さいかを
それぞれｌ”と“Ｏ”で出力する。またＤＳＶを計算す
るため、ＤＳＶ計数回路４２で今までの出力データの“
０”の数と１分の数の差を演算する。たとえば出力デー
タがｌ＃の状態ではメモリーの内容にＩを加算し、出力
データが“Ｏ“の状態ではｌを減算するように設定する
。このＤ８Ｖ計数回路のメモリーの内容が正の場合には
“１”を、負の場合には０″を出力して判定回路４３に
入力する。この判定回路では、ＤＳＶが正でカウンター
４１の値が５以上の場合、又はＤＳＶが負でカウンター
が４以下の場合に°Ｏ”を出力する。このための判定回
路４３としては排他論理和ｎＯＲ回路を使用すればよい
。この出力で選択回路３のスイッチ３３をコントロール
して出力データを選択するが、重み判定回路４の出力が
“０”の場合にはバッファ回路３１の出力を選択すれば
よい。つまシＤＳＶが正で、１°を付加したＮＲＺＩの
“１”の数が５以上の場合には、バッファ回路３１の出
力を選択する。同様にＤＳＶが負で、”１・を付加した
パターンの数が５以下の場合も判定回路４３の出力はＯ
”となるのでバッファ回路３１の出力を選択する。
示す。”０″又は１”を付加したＮＲＺＩのデータ（ｍ
）又は（ｎ）を計数回路４１に入力する。ここでは（ｎ
）のデータを使った場合の例を示すが、ｌブロック区間
の１の数を計数し、この値が５より大きいか小さいかを
それぞれｌ”と“Ｏ”で出力する。またＤＳＶを計算す
るため、ＤＳＶ計数回路４２で今までの出力データの“
０”の数と１分の数の差を演算する。たとえば出力デー
タがｌ＃の状態ではメモリーの内容にＩを加算し、出力
データが“Ｏ“の状態ではｌを減算するように設定する
。このＤ８Ｖ計数回路のメモリーの内容が正の場合には
“１”を、負の場合には０″を出力して判定回路４３に
入力する。この判定回路では、ＤＳＶが正でカウンター
４１の値が５以上の場合、又はＤＳＶが負でカウンター
が４以下の場合に°Ｏ”を出力する。このための判定回
路４３としては排他論理和ｎＯＲ回路を使用すればよい
。この出力で選択回路３のスイッチ３３をコントロール
して出力データを選択するが、重み判定回路４の出力が
“０”の場合にはバッファ回路３１の出力を選択すれば
よい。つまシＤＳＶが正で、１°を付加したＮＲＺＩの
“１”の数が５以上の場合には、バッファ回路３１の出
力を選択する。同様にＤＳＶが負で、”１・を付加した
パターンの数が５以下の場合も判定回路４３の出力はＯ
”となるのでバッファ回路３１の出力を選択する。
逆にＤＳＶが正で、“ｌ”を付加したパターンの数が４
以下の場合と、ＤＳＶが負で“１”を付加したパターン
の数が５以上の場合にはバッファ回路３２の出力を選択
する。この結果Ｄ８Ｖは必ず０に近ずくようにコントロ
ールされることがわかる。
以下の場合と、ＤＳＶが負で“１”を付加したパターン
の数が５以上の場合にはバッファ回路３２の出力を選択
する。この結果Ｄ８Ｖは必ず０に近ずくようにコントロ
ールされることがわかる。
以上に述べた回路によシ平均的にはＤＳＶがほぼＯとな
るＮＲＺＩ符号を発生させることができるが、どのビッ
トがダオービットなのかを指定する必要がある。このた
め、一定のブロックごとに同期パターンを入れる必要が
あるが、通常は元のデータの中に必ず同期パターンがあ
るのでこれをそのまま使用すればよい。たとえば同期パ
ターンの平衡がとれている場合にはこの期間は変換の動
作を停止してそのまま同期パターンをそのまま使用する
。このためにはたとえば同期パターン期間は処理を施こ
さずに出力すればよい。また、同期パターンの平衡がと
れていない場合には、このパターンの前までのデータに
関するＤＳＶを一度リセットして変換を行なえばよい。
るＮＲＺＩ符号を発生させることができるが、どのビッ
トがダオービットなのかを指定する必要がある。このた
め、一定のブロックごとに同期パターンを入れる必要が
あるが、通常は元のデータの中に必ず同期パターンがあ
るのでこれをそのまま使用すればよい。たとえば同期パ
ターンの平衡がとれている場合にはこの期間は変換の動
作を停止してそのまま同期パターンをそのまま使用する
。このためにはたとえば同期パターン期間は処理を施こ
さずに出力すればよい。また、同期パターンの平衡がと
れていない場合には、このパターンの前までのデータに
関するＤＳＶを一度リセットして変換を行なえばよい。
第６図は再生回路の１例であシ、５は同期検出回路、６
は復号回路、７はデータレート変換回路である。復号回
路６はＮＲＺＩを元のＮＲＺに戻すための回路であり、
再生データと１クロツク遅延したデータのＨＯＲをとる
ことにより実現できる。同期検出回路５でデータのスタ
ート点を決定し、データＶ−）変換回路７では９ビツト
データの先頭ビットを無視した８ビツトのデータを出力
する。さらに必要に応じて、ＰＬＬ等の手段で８／９の
周波数のクロックを発生して、このクロックで８ビツト
のデータの同期を敗って送シ出せば完全に元のデータに
戻ることになる。第４図の（ｐ）にＮＲＺＩ信号を、（
ｇ）にＮＲＺ信号を示すが、エラーがなければ元のデー
タ（１′）が復元できる。１ビツトのエラーが発生した
場合のＮＲ，ＺＩ倍信号ｐ′）とこれを復元したＮＲＺ
信号（ｒ′）を示すが、ＮＲＺＩ信号の１ビツトエラー
は、復号の過程で２ビツトエラーになる。しかし、これ
以上のエラーに拡大されることはなく、ブロック符号の
場合のように１ブロツクのデータすべてがエラーとなる
ようなことは起こらない。
は復号回路、７はデータレート変換回路である。復号回
路６はＮＲＺＩを元のＮＲＺに戻すための回路であり、
再生データと１クロツク遅延したデータのＨＯＲをとる
ことにより実現できる。同期検出回路５でデータのスタ
ート点を決定し、データＶ−）変換回路７では９ビツト
データの先頭ビットを無視した８ビツトのデータを出力
する。さらに必要に応じて、ＰＬＬ等の手段で８／９の
周波数のクロックを発生して、このクロックで８ビツト
のデータの同期を敗って送シ出せば完全に元のデータに
戻ることになる。第４図の（ｐ）にＮＲＺＩ信号を、（
ｇ）にＮＲＺ信号を示すが、エラーがなければ元のデー
タ（１′）が復元できる。１ビツトのエラーが発生した
場合のＮＲ，ＺＩ倍信号ｐ′）とこれを復元したＮＲＺ
信号（ｒ′）を示すが、ＮＲＺＩ信号の１ビツトエラー
は、復号の過程で２ビツトエラーになる。しかし、これ
以上のエラーに拡大されることはなく、ブロック符号の
場合のように１ブロツクのデータすべてがエラーとなる
ようなことは起こらない。
また、本発明によればデータ変換レート（Ｍ＋１）７Ｍ
は自由に選ぶことができ、低周波しゃ新局波数やタイε
フグ信号再生回路の特性から決定すればよいことは明ら
かである。
は自由に選ぶことができ、低周波しゃ新局波数やタイε
フグ信号再生回路の特性から決定すればよいことは明ら
かである。
第７図に本発明による別の実施例を示す。これはＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）を使ってＮ
ＲＺＩパターンを発生したり、ＤＳｖを計算するもので
ある。１０１はデータレート変換回路１０２はシリアル
データをパラレルデータに変換するためのＳ−Ｐ変換回
路であり、１０３は８ビ、トのＮ Ｒ’Ｚデータを９ビ
ツトのＮＲＺＩのデータに変換する変換用Ｒ，ＯＭ、１
０４はＤＳＶを計算するためのＤＳＶ用Ｒ，ＯＭｌ １
０５はパラレルデータをシリアルデータに変換するため
のＰ−８変換回路である。
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）を使ってＮ
ＲＺＩパターンを発生したり、ＤＳｖを計算するもので
ある。１０１はデータレート変換回路１０２はシリアル
データをパラレルデータに変換するためのＳ−Ｐ変換回
路であり、１０３は８ビ、トのＮ Ｒ’Ｚデータを９ビ
ツトのＮＲＺＩのデータに変換する変換用Ｒ，ＯＭ、１
０４はＤＳＶを計算するためのＤＳＶ用Ｒ，ＯＭｌ １
０５はパラレルデータをシリアルデータに変換するため
のＰ−８変換回路である。
データレート変換回路でデータレートを（Ｍ＋１）７Ｍ
倍に上げたＮＲＺ信号が、ｓ−ｐ変換回路１０２によシ
リアルデータとなる。変換用ＲＯＭにはこのＭビットの
データと、ｌブロック前までのＤＳＶの符号データが入
力される。そして、これらのデータに基づいてＮＲＺＩ
に変換したＭ＋１ビットのデータを出力し、Ｐ−８変換
器で（Ｍ＋１）７Ｍのデータレートで出力する。これと
同時にＮＲＺＩに変換したデータの重みをＤＳＶ用ＲＯ
Ｍに入力して今までのＤＳＶと加算して新らしいデータ
とする。
倍に上げたＮＲＺ信号が、ｓ−ｐ変換回路１０２によシ
リアルデータとなる。変換用ＲＯＭにはこのＭビットの
データと、ｌブロック前までのＤＳＶの符号データが入
力される。そして、これらのデータに基づいてＮＲＺＩ
に変換したＭ＋１ビットのデータを出力し、Ｐ−８変換
器で（Ｍ＋１）７Ｍのデータレートで出力する。これと
同時にＮＲＺＩに変換したデータの重みをＤＳＶ用ＲＯ
Ｍに入力して今までのＤＳＶと加算して新らしいデータ
とする。
さらに別の実施例としては１ １０３．１０４のＲＯＭ
を１個のＲＯＭで実現することも可能であるＯ 〔発明の効果〕 以上に述べたように、本発明によればデータレートを（
Ｍ＋１）７Ｍにあげ、１ビツトの冗長ビットを挿入して
ＮＲＺＩ信号に変換することによシ直流成分を除去する
ができる。また、Ｏ”又はｌ”のデータも２Ｍ以上連続
することがなくなるため、タイミング信号（クロック）
の連続性も保障され、エラーの発生頻度を低くすること
ができる。さらに、ブロック単位で符号化した場合に生
ずるエラーの拡大に関しても２ビツト以下に限定される
ため、エラーの発生率を下げることができる。
を１個のＲＯＭで実現することも可能であるＯ 〔発明の効果〕 以上に述べたように、本発明によればデータレートを（
Ｍ＋１）７Ｍにあげ、１ビツトの冗長ビットを挿入して
ＮＲＺＩ信号に変換することによシ直流成分を除去する
ができる。また、Ｏ”又はｌ”のデータも２Ｍ以上連続
することがなくなるため、タイミング信号（クロック）
の連続性も保障され、エラーの発生頻度を低くすること
ができる。さらに、ブロック単位で符号化した場合に生
ずるエラーの拡大に関しても２ビツト以下に限定される
ため、エラーの発生率を下げることができる。
第１図は入力データをＮＲＺ及びＮＲ，ＺＩに変換した
パターンの例を示す。 第２図は本発明を実現するだめのブロック図、第３図は
本発明の１実施例。 第４図はタイミング及び波形図、 第５図は重み判定回路の詳しい回路例、第６図は再生回
路のブロック図、 第７図はＲＯＭを使った本発明の別の実施例であるら ８ ｌ 頂 秦 ２ 画 ８４ 頂 （乃ン （１）Ｘ ００１／ｆθ１０Ｘ θθ／ Ｉｆ／
θθ（ρン （ｒ） ｒｌ’ノ θ θ ０１／ ／ ０１７２１
θ θ ／ＩＩ／θ θ θ ｔｔ ／ ｏｔ
／ θ σ θ ｌ／、／’１卑 ５ ＠ 葛 ６ 函 力 ７ 面 ／θ４ 第１頁の続き ０発 明 者 塩野洋 横浜市戸塚区吉田町２９２番地日 立ビデオエンジニアリング株式 ■出 願 人 日立電子株式会社 東京都千代田区神田須田町１丁 目２３番２号 ８５−
パターンの例を示す。 第２図は本発明を実現するだめのブロック図、第３図は
本発明の１実施例。 第４図はタイミング及び波形図、 第５図は重み判定回路の詳しい回路例、第６図は再生回
路のブロック図、 第７図はＲＯＭを使った本発明の別の実施例であるら ８ ｌ 頂 秦 ２ 画 ８４ 頂 （乃ン （１）Ｘ ００１／ｆθ１０Ｘ θθ／ Ｉｆ／
θθ（ρン （ｒ） ｒｌ’ノ θ θ ０１／ ／ ０１７２１
θ θ ／ＩＩ／θ θ θ ｔｔ ／ ｏｔ
／ θ σ θ ｌ／、／’１卑 ５ ＠ 葛 ６ 函 力 ７ 面 ／θ４ 第１頁の続き ０発 明 者 塩野洋 横浜市戸塚区吉田町２９２番地日 立ビデオエンジニアリング株式 ■出 願 人 日立電子株式会社 東京都千代田区神田須田町１丁 目２３番２号 ８５−
Claims (1)
- 【特許請求の範囲】 １、入力ディジタル信号をＮＲＺＩ信号に変換して記録
する方式において、入力ディジタル信号のＭ（正整数）
ビットのブロック単位でＮＲＺＩ信号に変換する回路と
、各ブロックに“０”又は“１”のデータを挿入するデ
ータ挿入回路と、変換された°ＮＲＺＩ信号の“Ｏ”と
１１”の夫々の個数の差と１ブロツク前までの出力デー
タ中の“０”と”■”の夫々の個数の差の累積値を計数
しこれらの結果に基づいて前記データ挿入回路を制御す
る回路を有することを特徴としたディジタル信号記録装
置。 ２、特許請求範囲第１項記載のディジタル信号処理装置
においてＮＲＺ信号をＮＲＺＩ信号に変換すると同時に
変換したＮＲＺＩ信号の重みを計算するＲ ＯＭ （Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）と−とのＮＲＺＩ
信号の重みを積算するＲ、ＯＭと、この積算結果のデー
タを前記変換Ｒ，ＯＭに入力するととを特徴とするディ
ジタル信号記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20366782A JPS5994214A (ja) | 1982-11-22 | 1982-11-22 | デイジタル信号記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20366782A JPS5994214A (ja) | 1982-11-22 | 1982-11-22 | デイジタル信号記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994214A true JPS5994214A (ja) | 1984-05-30 |
Family
ID=16477854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20366782A Pending JPS5994214A (ja) | 1982-11-22 | 1982-11-22 | デイジタル信号記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994214A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0633530A (ja) * | 1992-07-10 | 1994-02-08 | Daiken Trade & Ind Co Ltd | 内装材兼用型枠 |
| EP0602966A2 (en) * | 1992-12-16 | 1994-06-22 | Canon Kabushiki Kaisha | Information recording and/or reproduction apparatus |
| US6054692A (en) * | 1997-06-25 | 2000-04-25 | Takehiko Hitomi | Heating device, heat storing type heat generating body and protective sheet for the heating device |
| US6654425B1 (en) | 1996-10-13 | 2003-11-25 | Sanyo Electric Co., Ltd. | Method and circuit for digital modulation and method and circuit for digital demodulation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4884609A (ja) * | 1972-01-24 | 1973-11-10 | ||
| JPS57176866A (en) * | 1981-04-24 | 1982-10-30 | Sony Corp | Encoder of binary signal |
-
1982
- 1982-11-22 JP JP20366782A patent/JPS5994214A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4884609A (ja) * | 1972-01-24 | 1973-11-10 | ||
| JPS57176866A (en) * | 1981-04-24 | 1982-10-30 | Sony Corp | Encoder of binary signal |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0633530A (ja) * | 1992-07-10 | 1994-02-08 | Daiken Trade & Ind Co Ltd | 内装材兼用型枠 |
| EP0602966A2 (en) * | 1992-12-16 | 1994-06-22 | Canon Kabushiki Kaisha | Information recording and/or reproduction apparatus |
| EP0602966A3 (en) * | 1992-12-16 | 1995-02-15 | Canon Kk | Apparatus for recording and / or reproducing information information. |
| US6654425B1 (en) | 1996-10-13 | 2003-11-25 | Sanyo Electric Co., Ltd. | Method and circuit for digital modulation and method and circuit for digital demodulation |
| US6054692A (en) * | 1997-06-25 | 2000-04-25 | Takehiko Hitomi | Heating device, heat storing type heat generating body and protective sheet for the heating device |
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