JPS6028455B2 - デジタル情報処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル情報処理特に情報が送信および／もし
くは磁気テープレコーダ等へ記録されるデジタル情報処
理に関するものである。

特にこれは自己クロッキングデジタル信号を供給し、情
報のフレームへの逐次コード化を容易にし帯城幅条件を
最小限とする方式および方法に関するものである。デジ
タルデ−タ通信、送信および記録方式の出現につれて、
データをデジタル形式にコード化する方法がいくつか開
発されるに到った。

初期のコードは自己クロッキングでなかったため信頼性
のあるデコーディングを保証するのに単独のクロック則
ち同期化チャネルを必要としたが、非ゼロ復帰マーク（
ＮＲＺ−Ｍ）等のより新しく且つ広く使用されているコ
ードが開発されており、そこではクロック即ちビット同
期信号がデータコードに組込まれて自己クロツキングと
単独の同期則ちクロックトラックの省略を可能としてい
る。ＮＲＺ−Ｍ記録方式においてはデジタル１が生じる
場合にのみ転換（ｔｒａｎｓｉｔｉｏｎ）が行われ、デ
ジタル０が生じる場合には転換は行われない。

こうして本質的に一連の“１”もしくは“０”によって
直流値のシフトが行われる。このようなコードはユニッ
ト即ちビットセルを定義できないため自己クロッキング
とはならず従ってクロツク情報は単独トラック上に付加
しなければならず、それにはポテンシャルスキユーェフ
ーによる最終記録密度の制限のみならず記録媒体もしく
は送信装置の無駄を伴う。

それにもかかわらず効率的な帯城幅条件および実行の容
易性によりＮＲＺ記録方式は記録産業の働き頭である。
“１”と“０”のランダムシーケンスにより長い等価波
長を有するパルスシーケンスが生じることがあるため、
位相変調（ＰＭ）等の他のコードが開発された。ＰＭコ
ードでは１か０かによって各ビットに出力を供給するこ
とにより帯域幅は１オクターブに縮小され、こうしてコ
ードを自己クロツキングとしている。ＰＭコードでは例
えば“０”をビットセル中央における正転換を表わすも
のとすることができ、Ｃをユニット即ちビットセルの継
続期間とする時“１”もしくは“０”の連続はら＝１／
Ｃの周波数を発生するものとみなすことができる。同様
に１一０−１−０ビットの連続はら／２の周波数則ちセ
ル継続期間の２倍の周期を有する周波数を発生するもの
とみなすことができる。２つの特有な周波数が発生可能
なためこのコードはいまいま波コードと称される。

転ｆ勢晒性の検出に関する問題を避けるため、遅延変調
（ＤＭ）、修正周波数変調（Ｍ『Ｍ）もしくは餌コード
として知られるミラーコードも開発されている。米国特
許第３，１０８，２６１号（ミラー）を参照のこと。こ
のコード形式において“１”は極性のいかんにかかわら
ずビットセルの中央等の各ビットセルの特定位置におけ
る転換を表わし、“０”はセルの特定位置における転換
の不在および先行セルも０である場合はセルの開始位置
における転換の挿入を表わす。こうしてこの方式では“
１”もしくは“０”の連続により第１周波数ｆ，＝１′
衣が生じる。同様に１−０−１−０デジットの連続によ
り第２周波数ら＝ｆ，／２＝１／４Ｃが発生し、１一０
一０−１−０−０−１デジツトの連続により第３周波数
ｆ３＝が，／３＝１／父が発生する。こうして発生可能
な３周波数により紺と呼ばれる。

ミラーコードの主要な長所は、１′２ビットセル時間、
従って２クロックを発生させる必要があり、かつ１一０
−１シーケンスが受信される迄、再生された信号を正し
くデコードしてＮＲＺに戻すために必要な位相情報を再
生することができないということはあるが、コードの帯
城幅がＮＲＺコードの帯城と本質的に同じでありながら
自己トラツキング能力が付加されていることである。ビ
ット同期即ち自己クロツキング能力を確立するこのよう
な方式の他に、入力データがデータブロック則ちフレー
ムに分割されエラーチェックコード語、パリティ等が挿
入されるフオーマツトを使用することも望ましい。この
ような方法も同様にフレーム同期語としてユニークなビ
ットの連続を付加して各フレームを描く必要がある。従
来技術のフレーム同期コードは一般に記憶装置を必要と
し、こ）でフレーム全体は再生されてから一時記憶装置
内で遅延され、フレームシンクロナィザ回路が全体フレ
ームを“眺めて’’特定交番パターンの在否を決めるよ
うになっている（米国特許第４，００２，８４５号参照
）。別のフレームシンクロナィザシステムではミラーコ
ード‘こ“０”の連続で供給されるような長いパルスが
示唆されているが、一般に帯城幅条件を拡張するような
重要な直流成分を付加するため望ましくない。同様にシ
ステムが複雑となり帯城幅も広くはなるが、基本クロッ
ク速度の４以上の倍数の高周波を使用することもできる
。本発明のフレーム同期化回路において基本ミラーコー
ド化回路は３ビットセルに等しい継続期間を有するフレ
ーム同期パルスを供給し、第４の低周波ｆ４＝１′的を
発生するように変更されている。

このような第４周波数は別の高周波帯城幅を必要とせず
に入手可能なスペクトルラムの低周波部を使用している
。その結果フレーム同期パルスは“１”と“０”の通常
の転換からは生ぜず、再生された場合に、Ｌ周波数に応
答する装置により容易に検出される。こうしてフレーム
同期化回路はデジタルビットの１−０一０一１シーケン
スからなるミラーコード化デジタル信号を発生しその０
−０シーケンス間の転換を抑止する装置を有し、３ビッ
トセルに等しい継続期間を有する信号ブロックが発生す
る。この信号ブロックには“１”または“０”のいかな
るシーケンスからも自然には発生し得ない第４周波数が
付随している。この回路は更にフオーマット化されたデ
ジタルデータ流の所定位置へ信号ブロックを挿入する装
置を有する。このようなブロックは所定ビット数のフオ
ーマット化されたデータの各フレームに対して少くとも
１回挿入され、第４周波数の存在に応答する装置により
容易に簡単に検出および操作されるフレーム同期信号を
供給して各フレームを描く。第１図は本発明に従ってフ
レーム同期化信号を形成する回路の実施例のブロック図
を示す。コード化回路１０１ま排他的ＯＲ回路１４への
１入力の線１２上へデジタルコード化非ゼロ復帰（ＮＲ
Ｚ）信号を受信するようにされている。回路１４の他の
入力は記録制御器および時間発生器回路１８からの線１
６上の信号により制御される。回路１８は従釆設計であ
るため詳細には検討しない。典型的に回路１８は適切な
タイミング信号を発生する水晶クロツク発振器、シフト
レジス夕等を有し、連続するデジタルデータ流をランレ
ングス制限コードに転換し、デジタルビットは連続する
フレ−ムに区分されておりその各々が所定ビット数を有
し、各フレームには適切なパリティチェック語、エラー
チェック語およびフレーム同期化語が付随されている。
記録制御器および時間発生器１８からのちビット同期信
号により回路１４が適切にストローブされると、回路は
線１２上のＮＲＺ信号をＤ型フリップフロツプ２０へ通
過させる。フリツプフロツブ２０は記録制御器および時
間発生器１８からの線２２上のビット同期速度の２倍（
即ち偽）の速度でクロック信号によりクロックされる。
フリツプフロツプ２０は線２４上のＪＫ型フリップフロ
ップ２６のトグル入力へ接続されている。フリップフロ
ツプ２６のＪＫ入力は記録制御器および時間発生器１８
からの線２８上のフレーム抑止信号により制御され、こ
の入力信号は各フレームに対して１回生じて後記するよ
うなフレ−ム同期信号の形成を完了する。このようにコ
ード化された信号は線３０上のフリツプフロツプ２６の
出力に生じるビット同期およびフレーム同期情報を完備
している。第１図の回路が入力ＮＲＺ信号を処理する方
法は第２図の波形セットに関連して容易に説明できる。

図示するように入力信号は曲線Ａに示す１一１−０−１
一０一０一１一０−０−１−０等の一連のデジタルビッ
トを有する。波形Ｂに示すこのような一連のビットのＮ
ＲＺ等価値が第１図の線１２に供給される。波形Ａに示
す最初の６ビットセルおよびＮＲＺコード化された波形
Ｂが入力データの実際のデジタルビットを表わす。次の
４ビットは１一０−０−１のデジタルビットからなる４
ビット同期信号を有している。これらのビットは典型的
に直列コンバータに並列なシフトレジスタ等を有する従
来回路により所定フレームを有する所定数のデジタルビ
ットの終りに挿入される。こうして例えば４進２入力マ
ルチプし／クサによりデジタル１一０−０−１信号が供
給され、その４入力はハード結線されてデジタル１一０
−０一１同期語パターンを供給する。こうして適切にス
トロープされる時入力データビットが一時記憶され、適
切な空間位置に同期語１一０一０一１が出力される。線
１６上の記録制御器および時間発生器１８から排他的Ｏ
Ｒ回路１４へ供給される基本周波数らのビット同期クロ
ックを第２図の波形Ｃに示す。ビツトク。

ックが回路１４の線１２上の入力ＮＲＺ信号と結合され
る排他的ＯＲ機能により、ＮＲＺ信号は第１図の線１５
上の二相即ちマンチェスタコードに変換される。このよ
うな二相コードを第２図の波形Ｄに示す。同様にデジタ
ル“１”に対してハィ状態、デジタル“０”に対してロ
ー状態を構成する入力ＮＲＺ信号はこうして二相良０ち
マンチェスタコード‘こ変換され、デジタル“１”は各
ビットセルの中央における正転換を表わしデジタル“０
”は各ビットセル中央における負転換を表わすようにな
る。次にこのような信号は従来の方法で信号を２分割回
路に加えることによりミラー則ち粕コード‘こ変換する
ことができる。（例えば米国特許第４，０４５，６１３
号参照）しかしながら波形Ｄの二相信号を詳細に調べる
と、信号の既存値がロー状態の時は各ビットセルの初め
に排他的ＯＲ回路１４から尖頭値が出力されることが判
る。このような尖頭値は入力ＮＲＺ信号と線１６上のち
クロック間の固有のタイミング誤差に起因するものと思
われる。このような誤差は適当な設計により低減できる
がそれを消去することは実質的に不可能であり、従って
尖頭値は２分割：相／ミラー変換回路により感知されて
誤った出力変換を生じる。従って排他的ＰＲ回路１４の
出力は第２図の波形Ｅに示す速度公ｏで線２２を介して
線１６上のビット同期クロツクと同期的にクロックされ
たＤ型フリップフロップ２０へ接続されていることが望
ましい。従って線１５上の入力波形は各転換の僅か後に
有効にサンプルされ、線２４上のフリップフロツプ２０
の出力上に遅延二相信号を供給する。このような遅延二
相信号を第２図の波形Ｆに示す。こうして各ビットセル
は餌クロック周期の半分の時間則ち等価的にビットセル
の１／４の時間だけ遅延して示されている。この遅延二
相信号はＪＫフリップフロップ２６に接続されて前記２
分割二相／ミラー変換機能を達成する。フリツプフロッ
プ２６のＪＫ入力は記録制御器１８からの線２８上のフ
レーム抑止信号により制御され、ＪＫ入力は所望同期語
内の２つの連続する“０”を表わすミラー則ち犯コード
内に生じる転換よりも充分前にローとされる。第２図の
波形Ｇの円内の転換を参照のこと。こうして１一０一０
−１同期語内の連続する“０”間の転換はＪＫフリップ
フロップ２６の出力において抑止される。この抑止は波
形日に示す線２８上のフレ−ム抑止信号によって行われ
るが、各フレームごとに生じる信号パルスは適切な時間
にＪＫ入力をロー状態とする。フリップフロップ２６の
入力がこのように制約されるため４ビット同期語内の連
続する“０”間の転換が抑止され、その結果波形１に示
す線３０上のぜ出力が生じる。この波形の円形部分に転
換がないため３ビットセルの継続期間を有するパルスが
生じる。こうして生じるフレーム同期信号は第４周波数
即ち時間間隔を表わし、後記するように容易に検出する
ことができる。フレーム同期信号を検出する付属回路例
３２を第３図に示す。

図においてコード化信号が磁気記録テープ等の適切な記
録媒体上に記録された後に供Ｖ給され従来の磁気再生ヘ
ッドを介して取り出される入力岬信号は線３４上に入力
される。入力信号は単安定マルチパイプレータを有する
ダブラ回路３６へ接続され、入力餌信号の各“０”交差
ごとに単安定出力パルスを供給する。次にダブラ３６の
出力は線４０上のが即ちミラー／ＮＲＺデコーダ回路３
８へ接続される。ダブラ３６からの信号は線４０上の同
期検出器回路網４２と位相検出器４４と帰還回路４６へ
加えられる。再生されたビットクロック信号は更に線４
８上のが／ＮＲＺデコーダ回路３８へ供給され、この信
号は線４０上の信号と共に山信号をＮＲＺ出力信号に戻
すために使用される。ダブラ３６内の単安定マルチパイ
プレータからの出力はデジタルビットを表わす各転換ご
とに同期検出器４２をリセットする。

同期検出器４２は５ビットカウンタ５０とィンバータ５
２を有することが望ましい。デコーダ回路３２はまた偽
クロック信号を再生する装置を有し、それは線５４上の
５ビットカウンタ５０に接続されている。この信号の再
生方法を以下に説明する。第４図に詳細に示すように継
続期間３ビットセルのフレーム同期パルスに対応する線
４０上の信号の発生中に線５４上に２。信号の連続パル
スを加えると、第州ＲＺビットセル期間中にカゥンタは
５カウントに達することができる。隣接する転換中にこ
のような５個のびクロック期間が生じ得るのはこのよう
な同期期間のみである。即ち他のデジタルビットを示す
転換が線４０上に生じるとＩＧ隼カウンタがリセットさ
れカウンタ５０は出力信号の発生を阻止される。５個の
れ。

パルス中にリセット信号が供給されない場合カウンタ５
０からの出力はこのようにしてのみ供給されるため、フ
レーム同期信号の特異性が検出される。フレーム同期信
号を示すカウン夕５０の出力はインバータ５２へ接続さ
れていて出力フレーム同期信号として線５６上に供給さ
れて出力端子５８上の周辺装置を制御し、且つビット同
期検出器６０へフレーム同期入力信号を供給して後記す
る方法でビット同期位相を制御する。デコーダ回路３２
の基本ビット同期化およびクロック再生部はループ増幅
器および炉波器回路６２、電圧制御発振器６４および帰
還回路４６と共に位相検出器４４を有するブロックとし
て示された位相ロックループ回路網を使用している。

入力岬信号内の転換が１，１１′２および２ビットセル
間隔で生じるような帰還回路が望ましい。線４０上の単
安定マルチパイプレータからの入力パルスが位相比較で
きる場合のみ、回路４６は電圧制御発振器６５からの帰
還信号を線６６上の位相比較器４４へ接続する。帰還回
路４６は、線４０及び６８が夫々入力として接続され線
４０及び６８から同時に信号の入力があった場合に出力
を線６６上に送出するＡＮＤ回路で構成することができ
る。適切な位相が存在するとＩＪセット信号は位相検出
器４４を介してループ増幅器および炉波器６２へ接続さ
れる。こうして信号は増幅および炉波されてループ安定
性を提供し望ましくない高周波成分を除去する。こうし
て炉波された信号は次に電圧制御発振器６４へ接続され
て動作周波数を制御する。単安定マルチパイプレータか
らの線４０上のＩＪセット信号は正規ビット速度の２倍
の速度で生じるため、発振器６４からの出力は２。クロ
ック信号を有しそれは後記するように線５４上のビット
カウンタ５０へ供給される。更にが。信号は線６８上の
帰還回路４６へ接続されそこで線６６へゲートされて線
４０上の入力信号と比較される。，電圧制御発振器６４
からの線６８上の公債号は２分割回路であるビット同期
発生器６０へも接続され、出力線７０上に周波数ｆｏの
ビットクロック信号を供給する。前記したようにこの信
号は線４８上の餌／ＮＲＺデコーダへも接続される。ビ
ットクロツク発生器則ち２分割回路はＪＫ型フリツプフ
ロツプであることが望ましい。このようなフリップフロ
ツプは位相感知型でないため線５６上のフレーム同期信
号はこの回路へ供給され、線７２上の１次データ信号と
線７０上の再構成ビットクロック信号間に適切な位相関
係が確立される。デコーダ３８は従釆設計であり本発明
の直接部分を構成しない。

典型的にこのようなデコーダは一連のシフトレジスタお
よびタイミング回路を有し、が信号から線７２上の標準
化ＮＲＺ出力信号への逆転換を行う。第３図の回路で信
号が処理される方法は第４図の波形をみれば容易に理解
でき、本図は第２図に示すコード化された信号と関連し
てみることが望ましい。

第４図には第２図に示すのと同じデジタルビットが示さ
れており、山入力（波形Ｂ）として波形Ａに供給される
。こうして岬入力は第２図の波形１に対応する。岬入力
信号はダブラ３６の単安定マルチパイプレータを介して
処理されるため、波形Ｃに示すゼロ交差ごとに転換の生
じる出力が供給される。この信号は位相検出器４４、ル
ープ増幅器および炉波器６２および電圧制御発振器６４
を有する位相ロックループ回路を介して処理されるため
、波形Ｄに示すが。信号が線５４，６８上に再生される
。Ｚｏ信号はビット同期発生器６０内で２分されて波形
Ｅに示すｆｏ信号を供給する。同様にカウンタをリセッ
トするりセット信号が線４０上に無くて線５６上の５個
の偽パルスが５ビットカウンタ５０によりカウントされ
ると、波形Ｆに示すフレーム同期信号が線５６上に供給
される。デコーダ３８内で適切にデコードされたび信号
は次に波形Ｇに示すＮＲＺ出力信号として線７２上へ供
給される。本発明により更に従釆の斑即ちミラーコード
方式に較べ、ダブラ３６内の単安定マルチパイプレータ
からのパルスが発生するたびに同期検出器がリセットさ
れるという有利な特徴も得られる。

こうして１−０一１パルスシーケンスが発生するまで待
ってビットクロックの正しい位相を決定しなければなら
ないミラーコードを必要とするものと違って、本発明で
は位相情報が位相検出器４４を介して既に供給されてい
るため単一ビットをみるだけでよい。更にミラーデコー
ダに必要な適切な位相信号を検出するための冗長回路も
はぶくことができる。デジタル記録では、通常記録され
た信号の直流分を維持することを望むが連続した“０”
又は“１”の長い列が直流レベルをシフトすることは望
まない。

こうして例えば前記した本発明の実施例では継続期間が
３ビットセルのフレーム同期パルスは望ましくない直流
値シフトを生じるのに充分である。従って、第５図に示
すもう一つの実施例には第１〜４図の４ビットフレーム
信号とは違った８ビットフレーム同期信号を供給するこ
とができる。この実施例において第５図の波形Ａに示す
デジタルビット１一０一０一１一０一０一１−０の連続
する８ビットを供給することができる。このようなデジ
タルビット系列に対するＮＲＺ等価信号を波形Ｂに示す
。第１，２図に示すのと同様の方法で転換されるとその
結果たる紬信号は波形Ｃに示すようなものとなる。次に
８ビットフレーム抑止信号を供給する等により０−０転
換対を抑止することによりフレーム同期信号が供給され
、波形Ｄの円部分に示すようにそれには２個の抑止パル
スが供給されている。更に波形Ｅに示すようにこれらの
抑止パルスにより一対のフレーム同期パルスが生じ、夫
々が反対樋性で３ビットセル延在している。第１の３ビ
ットセル継続期間パルスによる直流シフトはこうして反
対極性の第２の３ビットセル継続期間パルスにより平均
化される。従来のミラーコード方式ではフレーム同期化
機能のために一般に全長語が供総合された。

第１〜４図の実施例ではフレーム同期化機能のために４
ビットのみが必要とされ、他のビットを補助機能の制御
に使用することができる。例えば他のビットを記録中の
テープ速度表示に使用し、再生した場合にタイミング制
御信号を適切に変更することができる。替りにデータフ
レームにビットを付加することなくアナログレンジング
信号および他の自己クロッキングもしくは機能制御信号
を他のビットに供Ｖ給することができる。前記説明は各
フレームにフレーム同期語を挿入するものと仮定してい
る。

所与のデータシステムの安定度に応じて１０もしくはそ
れ以上のフレームごとにのみフレーム同期信号を供給す
る等、データ流内の他の位置にフレーム同期信号を挿入
することも本発明の範囲とする。前記回路をアナログデ
ジタル化しコーダ等の磁気記録装置で使用したが、同期
化回路は種々の計測回路および／または情報処理にも応
用できる。

従って本発明の限定された実施例のみを図示および説明
してきたが、本技術に習熟した人には特許請求の範囲に
記載された本発明の精神から外れることなく本発明の目
的の多くもし〈は全部を満す変更や修正は本発明の範囲
に含まれることは明白であろう。

【図面の簡単な説明】

第１図は本発明に従ったフレーム同期化信号を形成する
実施回路例のブロック図、第２図は第１図の回路で処理
することができる特有な信号セット、第３図はフレーム
同期化信号をデコード化する実施回路例のブロック図、
第４図は第３図の回路で処理することができる特有な信
号セット、第５図は本発明に従ったフレーム同期化信号
を形成するもう一つの実施例で処理することのできる特
有な信号セットである。 参照符号の説明１０・・・・・・コード化回路、１４…
・・・排他的ＰＲ回路、１８・・・・・・記録制御器お
よび時間発生回路、２０・・・・・・Ｄ型フリップフロ
ップ、２６……ＪＫフリツプフロツプ、３２……フレー
ム同期信号検出回路、３６・・・・・・ダブラ、３８・
・・・・・・ラー／ＮＲＺデコーダ回路、４２・・・・
・・同期検出器回路網、４４・・・・・・位相検出器、
４６・・…・帰還回路、５０……５ビツトカウンタ、５
２……インノゞータ、６０・・・・・・ビット同期発生
器、６２・・・・．・ルーフ増幅器および炉波器回路、
６４・・・・・・電圧制御発信器。 内′○，Ｊ Ｚ′Ｃ．３ 打ＩＧ．４ 汀′○．之 ＣＩＧ．○

Claims (1)

1. 【特許請求の範囲】 １ ３周波数遅延変調（ミラー変調）で符号化されたデ
   ジタル情報で、デジタル“１”はビツトセルの中央のよ
   うな特定位置における転換で表わされ、“０”はその位
   置における転換の不在で表わされかつ先行ビツトも「０
   」である場合はビツトセルの開始部における転換により
   表わされる前記デジタル情報を付加的にフオーマツト化
   する装置（１４，１８，２０）であつて、そのようなフ
   オーマツトは２ビツトセル、１１／２ビツトセル及び１
   ビツトセルの各継続期間に夫々対応する間隔で転換が生
   ずることを許容し、それにより３つの周波数ｆ＿０、１
   １／２ｆ＿０及び２ｆ＿０を生成し、且つ復数個のデジ
   タルビツトを直列に結合してデジタル語を形成し、復数
   個の語を直列に結合して連続したフレームを形成し、各
   フレームの少く共１つのデジタル語はフレーム同期コー
   ドの供給に供せられる前記装置を含むデジタル情報処理
   装置において、デジタルビツトの１−０−０−１シーケ
   ンスからなるデジタル信号を発生し且つ前記１−０−０
   −１シーケンス内の０−０転換に付随する転換を抑止し
   、これにより３つの連続するビツトセルにおいて転換が
   ないことにより特徴付けられるデジタル信号ブロツクが
   発生され、デジタル“１”及び“０”のいかなるシーケ
   ンスによつても自然には生じ得ない第４の周波数ｆ＿０
   ／２を発生するデジタル信号発生装置１８，２６、及び
   前記デジタル信号ブロツクをフオーマツト化されたデジ
   タルデータ流の所定位置へ挿入して、前記第４の周波数
   に応答する装置により容易にかつ簡単に検出されかつ操
   作されるフレーム同期信号を供給する装置、を備えたフ
   レーム同期回路１０を有することを特徴とするデジタル
   情報処理装置。 ２ 特許請求の範囲第１項記載のデジタル情報処理装置
   において、前記デジタル信号発生装置は、復数個の並列
   入力を受信して前記１−０−０−１シーケンスを発生す
   るようにされたシフトレジスタ装置と、シフトレジスタ
   装置に応答して前記所定数のビツトの終りにおいてデジ
   タルビツトの順次出力を抑止し前記所定数のビツトに続
   いて前記デジタル信号ブロツクを挿入することを可能と
   するスイツチ装置とを含むことを特徴とするデジタル情
   報処理装置。 ３ 特許請求の範囲第１項記載のデジタル情報処理装置
   において、前記フレーム同期信号を検出するデコーデイ
   ング装置３２であつて、受信デジタル信号における各転
   換によりリセツトされ得、前記各転換に続くビツトセル
   の数をカウントし、前記受信デジタル信号における前記
   転換間でビツトセルの長さの５／２以上の継続期間が経
   過した場合にフレーム同期信号を再発生するカウンタ装
   置５０を有する前記デコーデイング装置を備えたことを
   特徴とするデジタル情報処理装置。 ４ 特許請求の範囲第３項記載のデジタル情報処理装置
   であつて、前記デコーデイング装置が前記第４の周波数
   を通過させるように同調された低周波濾波器６２を含む
   ことを特徴とするデジタル情報処理装置。 ５ 特許請求の範囲第３項記載のデジタル情報処理装置
   であつて、前記デコーデイング装置が、前記の再発生さ
   れたフレーム同期信号に応答してそこから適切に位相設
   定されたビツト同期信号を発生する装置を更に含むこと
   を特徴とするデジタル情報処理装置。