KR820002129B1 - 디지탈 프레임 동기회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 프레임 동기회로

제1도는 본 발명에 따른 프레임 동기신호를 형성하는 우선적인 회로의 블록 다이어그램.

제2도는 제1도의 회로를 통해 처리될 수 있는 일단의 특징적인 신호를 표시하는 도면.

제3도는 프레임 동기신호를 디코딩시키는 우선적인 회로의 불록 다이어그램.

제4도는 제3도의 회로를 통해 처리될 수 있는 일단의 특징적인 신호를 표시한 도면.

제5도는 본 발명에 따른 프레임 동기신호 형성용 대안적인 실시예에서 처리될 수 있는 일단의 특징적인 신호를 표시한 도면.

본 발명은 디지탈 정보처리……이러한 정보는 자기테이프 녹음기에서와 같이 송신 및 녹음의 어느 한쪽 또는 양쪽을 위해 처리됨……에 관한 것이며, 특히 자동 클럭킹(clocking)되고 대역폭 요구를 최소로 하면서도 정보를 프레임(frame)으로 직렬 엔코딩(encoding)시키는 것을 용이하게 하는 디지탈 신호를 제공하기 위한 시스템에 관한 것이다.

디지탈 데이타통신, 전송 및 녹음 시스템등의 출현으로, 데이타를 디지탈 형태로 엔코딩시키기 위한 다수의 체계가 개발되어 있다. 초창기 코드는 자동 클럭킹 하는 것이 아니어서 확실한 디코딩을 보장하기 위해선 독립된 클럭 또는 동기 채널에 필요했던 반면, 비리턴 투 제로 마크(non-return to zero mark : NRZ-M)등과 같은 보다 최근에 광범위하게 사용되는 코드가 개발되었는데, 여기서는 클럭 또는 비트 동기신호가 데이터 코드에 가해져서 자동 클럭킹 및 독립된 동기 또는 클럭 트랙(track)의 배제를 가능케한다.

NRZ-M기록에 있어서, 디지탈 "1"이 발생할 때만 천이가 마련되고, 디지탈 "0"이 발생할 때는 아무런 천이가 마련되지 않는다. 따라서, 일련의 "1" 또는 "0"은 필히 DC레벨의 변이를 가져올 것이다. 이러한 코드는 단위 또는 비트셀을 정의하는 방법이 없기 때문에, 자동 클럭킹하지 않고, 따라서 기록 매체 또는 전송 장비를 감시 소모시킬 뿐만 아니라 잠재적인 스크우(skew)오차에 기인한 최종적인 기록 밀도를 제한시키면서 클럭정보가 독립된 트랙에 가해져야 한다. 그럼에도 불구하고 NRZ기록은 효율적인 대역 폭 요구와 즉시 수행에 의해 기록산업의 믿을만한 매체인 것이다.

"1" 및 "0"의 무작위 시이켄스는 긴 등가 파장을 갖는 펄스 시이켄스를 가져올 수 있기 때문에, 위상변조(PM)등과 같은 다른 코드가 개발되었다. PM코드에서, 대역폭은 각 비트가 "1"이건 "0"이건간에 그에 대한 출력을 마련 함으로서 1옥타브로 감소되어, 코드가 자동 클럭킹하게 한다. 예를들면, PM코드에서 "0"은 비트셀(bit cell)의 중심에서의 플러스 천이로 표시될 수 있기 때문에, "l" 또는 "0"의 어느쪽의 연속은 주파수 fc=1/c (여기서, c는 단위 또는 비트셀의 지속기간이다)를 발생하는 것으로 보일 것이다.

유사하게, 일련의 1-0-1-0비트는 f₀/2의 주파수 즉, 셀 지속기간의 2배에 해당한 주기를 지닌 주파수를 발생하는 것으로 보일 것이다. 이와 같이 가능한 특징적인 2개의 주파수의 발생은 때때로 2F 코드로 알려진 코드가 가능하게 한다.

천이의 극성 검출에 따른 문제점을 피하기 위해, 밀러(Miller) 코드……달리 지연변조(DM), 변경된 주파수 변조 (MFM) 또는 3F코드로 알려져 있음……가 개발 되었는바, 이것에 대해서는 미합중국 특허 제3, 108, 261호 (Miller)를 참조하면 알수 있다. 그 코드 포오맷(format)에서, "1"은 극성에 관계없이 비트셀중앙에서와 같은 각 비트셀의 특정 위치에서의 천이로 나타내지고, "0"은 셀의 특정 위치에서의 천이의 부재로서 또한 그앞의 셀도 역시 "0"인 경우 셀의 초기에서의 천이의 삽입으로서 나타내진다. 따라서 이 시스템에서, 일련의 "1" 또는 "0"은 제1 주파수 f₁=

C을 일으키게 될 것이다. 마찬가지로, 일련의 1-0-1-0 디지트는 제2주파수 f₂=f 1/2=

의 발생을 가져오는 한편, 일련의 1-0-0-1-0-0-1 디지트는 제3주파수 f₃=2f₁/3=

C 의 발생을 가져온다는 것을 쉽게 이해할 수 있다.

따라서 발생가능한 이들 3개의 주파수는 3F코드를 일으킨다. 밀러 코드의 1차적인 장점은 코드의 대역폭이 본질적으로 NRZ코드의 그것과 동일한 반면, 1/2비트셀 시간을 발생할 필요성을 희생하여 따라서 2f 클럭이 나오고 1-0-1 시이켄스가 수신될 때까지 플랙이 백하자마자 신호를 NRZ로 적당하게 디코딩 시키기 위해 필요한 위상 정보를 회복시킬 수 없음에도 불구하고, 자동 클럭킹 능력이 부가된다는 것이다.

비트 동기 또는 자동 클럭킹능력을 확립하기 위한 이러한 시스템에 부가하여, 오차 검사 코드어 및 패리티(parity)등이 삽입될 수 있게끔 인입 데이타가 블럭 또는 데이터 프레임으로 분할되는 포맷을활 용하는 것도 또한 바람직하다. 이러한 계획은 마찬가지로 각 프레임의 윤곽을 잡기 위한 프레임 동기어로서 독특한 일련의 비트의 부가를 요구한다. 종래의 프레임 동기 코드들은 대개프레임 전체가 플레이백하자마자 임시 메모리에서 지연되고 프레임 동기화회로가 특정 교번 패턴의 존재를 결정하기 위해 전체 프레임을 "관망"하는 저장 시스템을 필요로 한다(미합중국 제4, 002, 845호 참조). 다른 프레임 동기화기 시스템에서는, 일련의 "0"에 의해 밀러 코드에서 마련된 것과 같은 긴 펄스가 역시 시사되고 있지만, 이것은 대역폭 요건을 크게 신장시키는 유효 직류 성분을 부가시킨다는 점에서 바람직스럽지 못하다. 마찬가지로, 기본적인 클럭 비율의 4배수 이상과 같은 고주파수도 사용될 수 있지만, 여전히 시스템 복잡성 및 보다 큰 대역폭을 희생시키게 된다.

본 발명에서는, 기본적인 밀러 엔코딩 회로가 변경되어 3비트 셀과동일한 지속기간을 지닌 프레임 동기펄스를 마련하게 됨에 따라 4번째 즉, 보다 낮은 주파수 f₄=1/6C를 발생시키는 프레임 동기화 회로가 마련된다. 이러한 4번째 주파수는 어떠한 부가적인 고주파수 대역폭을 필요로 함이 없이 스펙트럼(spectrum)의 이용 가능한 낮은 주파수 부분을 활용한다. 결과적인 프레임 동기 펄스는 "1" 또는 "0"의 어떤 정상적으로 허용된 전이로 부터 결과하지 않고, 플레이백 하자마자 f₄주파수에 반응하는 수단에 의해 쉽게 검출될 수 있다.

따라서 프레임 동기화 회로는 디지탈 비트 1-0-0-1시이켄스로 구성된 밀러 코드화된 디지탈 신호를 발생시키고 그 0-0시이켄스간의 천이를 억제시키기 위한 수단으로 구성되는데, 여기서 3비트 셀과 동일한 지속 기간을 지닌 신호 블럭이 발생된다. 이 신호 블럭은 디지탈 "1" 또는 "0"의 어떠한 시이켄스로부터 자연적으로 일어날 수 없는 4번째 주파수와 연합되어 있다. 이 회로는 더우기 규정된 위치에서 포오맷화된 디지탈 데이타 흐름에 신호 블럭을 삽입시키기 위한 수단으로 구성되어 있다. 우선적으로, 이러한 블럭은 규정된 수의 비트 포오맷화된 데이터의 매프레임 마다 최소한 1번씩 삽입되어 각 프레임의 윤곽을 잡기 위해 4번째 주파수의 존재에 반응하는 수단에 의해 계속하여 쉽게 그리고 간단하게 검출되고 동작될 수 있는 프레임 동기 신호를 제공하게 된다.

이하 첨부도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1도는 본 발명에 의한 프레임 동기 신호 형성용 회로의 우선적인 실시예의 블럭 다이어그램을 표시한 것이다. 프레임 동기화 회로(10)는 리이드선(12)상의 디지탈 엔코딩된 넌 리턴 투제로(NRZ데이타 흐름을 수신하게 되어 있는데, 여기서 데이타 비트는 일련의 데이타어로 분류되고 (grouped), 더우기 이들 어는 이 기술분야에 익숙한 자에게 널리 알려진 기술에 의해 프레임으로 분류된다. 시이켄스 발생기(13)는 적절하게 결선된 멀티플렉서와 같은 것으로, 디지탈 비트 1-0-0-1를 포함한 디지탈 시이켄스를 제공하는데, 이 시이켄스는 스위치(17)를 경유해서 데이타 흐름으로 삽입된다. 그후 이렇게 변경된 데이타 흐름은 익스클루시브 (exclusive)OR 게이트(14)의 1입력에 결합된다. 프레임 동기화 회로(10)는 더우 기기존 설계의 것인 기록 및 시간 발생기(18)를 포함하는데, 여기서는 상세히 설명하지 않는다. 발생기회로(18)는 리이드선(12)상에 나타나는 NRZ신호와 동기화되는 제어펄스를 수신하게 되어 있어서, 리이드선(16)상의 비트동기화 펄스를 게이트(14)의 타 입력에 공급한다. 회로(18)는 전형적으로 디지탈 비트의 연속적인 흐름……여기서 디지탈 비트는 일련의 프레임으로 분할되는데 이들 각각은 규정된 수의 비트를 내포하고 각각의 프레임에는 적절한 패리티 검사어, 오차 검사 어 및 프레임 동기화 어가 마련됨……을 주행 길이제한 코드(run length limited code)로 변환 시키기에 적절한 타이밍 신호를 발생시키는 크리스탈 클럭 발진기, 시프트 레지스터 등을 포함한다. 게이트(14)가 기록 제어기 및 시간 발생기(18)로 부터 출력된 fo비트 동기 신호에 의해 적절하게 스트로브(strobe)될때, 이 게이트(14)는 리이드선(12)상의 NRZ신호가 D형 플립플롭(20)으로 통과하게 허용한다. 플롭플롭(20)은 리이드선(22)을 통해 인입되는 기록 제어기 및 시간 발생기(18)의 비트동기 비율의 2배(즉, 2fo)에서의 클럭 신호애 의해 클럭킹 된다.

플립플롭(20)의 출력은 리이드선(24)을 통해 J-K형 플롭플롭(26)의 토글(toggle)입력에 결합된다. 플립플롭(26)의 J-K입력은 기록제어기 및 시간 발생기(18)로 부터 나온 리이드선(28)상의 프레임 억제신호에 의해 제어되는데, 그 입력 신호는 매프레임마다 한번씩 발생하게 되어 후술하는 바와 같은 프레임동기 신호의 형성을 완성한다 이렇게 해서 비트 동기 및 프레임 동기 정보에 따라 엔코딩된 신호가 리이드선(30)상의 플립 플롭(26)의 출력에 나타난다.

제1도의 회로가 인입하는 NRZ신호를 처리하는 것은 제2도에 도시한 일단의 파형과 관련하여 아주 쉽게 설명된다. 이 도면에서 볼수 있듯이, 인입신호는 곡선 A에 도시한 일련의 다음의 디지탈 비트 즉, 1-1-0-1-0-0-1-0-0-1-0 동과 같은 일련의 디지탈 비트로 구성된다.

따라서 곡선 B에 도시한 바와 같은 일련의 비트에 해당하는 NRZ는 제1도의 리이드선(12)에 마련될 것이다. 파형 A에 그리고 파형 B에 엔코딩된 NRZ로 도시된 처음 6개의 단위셀 내의 디지탈 비트는 인입데이타의 실제 디지탈 비트를 나타낸다. 다음 4개의 비트는 디지탈 비트 1-0-0-1으로 구성된 4비트 동기 신호를 구성한다. 이들 비트는 전형적으로 직렬 변환기에 병렬 접속된 시프트 레지스터등을 포함한 기존 회로에 의해 주어진 프레임으로된 규정된 수의 디지탈 비트의 끝에 삽입된다. 따라서, 예를들어 디지탈 l-0-0-1신호가 크와드 (quad : 4개 1조) 2입력 멀티플렉서에 의해 마련되는데, 이중 4입력은 디지털 1-0--0-1동기어 패턴을 제공하게 결선되어 있다. 따라서, 적절하게 스트로브될때, 입력 데이타비트는 일시 저장될 것이고동기어 1-0-0-1가 적당한 간격 위치에서 출력될 것이다. 익스클루시브 OR게이트(14)에 인가되는 리이드선(16)상의 기록 제어기 및 시간 발생기(18)에 의해 제공되는 것과 같은 기본 주파수 fo에서의 비트동기 클럭은 제2도의 파형 C로 도시되어 있다.

비트클럭이 비이트(14)의 리이드선(12)상의 입력 NRZ신호와 합성되는 익스클루시브 OR기능에 의해, NRZ신호는 제1도의 리이드선(15)상에서 2상(biphase) 또는 맨체스터(Manchester)코드로 변환된다. 이러한 2상 코드는 제2도의 파형 D에 도시되어 있다. 디지탈 "1"에 대해 하이(high)상테를 그리고 디지털 "0"에 대해서는 로우(low)상테를 구성하는 입력 NRZ신호는 디지탈 "1"이 각 단위셀의 중심에서 플러스 천이로써 표시되는 반면 디지탈 "0"이 각 단위셀의 중심에서 마이너스 천이로 표시되는 2상 또는 맨체스터 코드에서 유사하게 변환된다. 그후 이러한 신호는 편리하게 신호를 종래의 식으로 ÷2회로로 인가함으로써 밀러 또는 3F코드로 변환된다.

(이것에 대해선 미합중국 특허 제4, 045, 613호를 참조). 그러나, 파형 D의 2상 신호를 면밀하게 검사하면 신호의 현존레벨이 로우 상테에 있을때 각 단위셀의 초기에 익스클루시브 OR게이트(14)로부터 출력되는 스파이크(spike)를 볼수 있다. 이러한 스파이크는 입력 NRZ신호 및 리이드(16)선 상의 fo클럭간의 내재적인 타이밍 오차에 의해 야기되는 것으로 믿어진다. 이러한 오차는 적당한 설계로 저감시킬 수도 있지만, 이들을 배제하는 것은 사실상 불가능한 것으로 믿어지고, 결과적인 스파이크는 ÷2 2상/밀러 변환 회로에 의해 감지될 수도 있어, 거짓 출력 천이를 가져올 수도 있을 것이다. 따라서, 우선적으로 익스클루시브 OR게이트(14)의 출력은 리이드선(16)상의 비트 동기 클럭과 함께 리이드선(22)상의 신호와, 하지만, 제2도의 파형 E에서 도시한 바와 같은 비율 2fo로 동기적으로 클럭킹되는 D형 플립플롭 (20)에 결합된다. 따라서, 리이드선(15)상의 입력파형은 각각의 천이 약간후에 효율적으로 샘플링되어 리이드선(24)상의 플립플롭(20)의 출력으로 지연된 2상 신호를 제공한다. 이러한 지연된 2상 신호는 제2도의 파형 F로 도시된다. 이제 각 비트셀은 2클럭주기의 1/2만큼 적절하게 즉, 단위셀의 1/4만큼 지연되는 것으로 나타내졌다. 이렇게 지연된 2상 신호는 J-K 플립플롭(26)에 결합되어 앞서 언급한 ÷2 2상/밀러 변환 기능을 완성한다.

플립플롭(26)의 J-K 입력은, J-K입력이 바람직한 동기어의 2개의 순차적인 "0"를 의미하는 밀러 또는 3F코드에서 일어나는 천이에 충분히 앞서서 "로우"상테를 가져오는 식으로, 기록 발생기(18)로부터 출력되는 리이드선(28)상의 프레임 억제신호에 의해 제어된다. 이것에 대해선 제2도의 파형 G에서 원으로 표시한 천이를 참조하면 알수있다. 따라서, 1-0-0-1동기어에서 연속적인 "0"간의 천이는 J-K플립플롭(26)의 출력에서 억제된다. 이러한 억제는 리이드선(28)상의 파헝 H에 도시한 바와 같은 프레임 억제 신호에 의해 마련되는데, 여기서 매 프레임마다 한번씩 일어나는 단일 펄스는 J-K입력이 적합한-시간에 로우 상테로 가게한다. 이렇게 제한된 플립플롭(26)의 입력과 함께, 4비트 동기어 내의 연속적인 "0"간의 천이는 억제되어, 파형 Ⅰ에 도시한 바와같은 리이드선(30)상의 합성 4F출력이 결과한다. 그 파형중 원으로 표시한 부위에서의 천이는 없고, 따라서 지속기간에 있어서 3개의 단위셀을 열장시키는 펄스를 가져온다. 이러한 합성 프레임 동기 신호는 후술하는 바와 같이 쉽게 검출될 수도 있는 제4주파수 또는 시간 주기를 나타낸다.

이 프레임 동기 신호를 검출하기 위한 우선적인 자매회로(32)는 제3도에 도시하였다. 이 도면에서, 엔코딩된 신호가 자기 기록 테이프등과 같은 적절한 기록 매체에 기록되고 기존의 자기기록 테이프를 경유하여 보상된 이후에 제공되는 것과 같은 입력 4F신호가 리이드선(34)을 통해 입력된다. 이 입력신호는 입력 3F신호의 각 "0" 크로싱(crossing)에 대해 단안정 출력펄스를 제공하게 단안정 멀티바이브레이터를 포함하는 배수기 회로(36)에 결합된다. 그후 배수기(36)의 출력은 리이드선(40)을 통해 3F 또는 밀러/NRZ 디코더 회로(38)에 결합된다. 이 배수기(36)으로 부터 출력된 신호는 리이드선(40)을 통해 동기 검파 회로망(42), 위상 검파기(44) 및 귀환 게이트(46)에 인가된다. 더우기 재생비트 클럭신호가 리이드선(48)을 통해 3F/NRZ디코더 회로(38)에 인가되는데, 이 신호는 리이드선(40)의 신호와 함께 4F신호를 NRZ출력신호로 다시 변환시키는데 사용된다.

배수기(36)내의 단안정 멀티바이브레이터로 부터의 출력은 디지탈 비트를 의미하는 각 천이가 있을때마다. 동기 검파기(42)를 리세트 시킨다. 이 동기 검파기(42)는 우선적으로 5비트 카운터(50)와 인버어터(52)로 구성된다. 디코더 회로(32)는 역시 2fo클럭 신호를 재생시키기 위한 수단을 포함하는데, 이 신호는 리이드선(54)을 통해 5비트 카운터(50)에 결합된다. 이 신호가 재생되는 식은 후에 상술한다. 제4도의 설명과 관련하여 명백해 지듯이, 지속기간에 있어서 3개의 단위셀을 연장시키는 프레임 동기 펄스에 해당하는 리이드선(40)상의 신호 발생동안 리이드선(54)상의 2fo신호를 카운터(50)에 연속적인 펄스 인가시킴으로써 카운터(50)가 세번째 NRZ단위 셀 기간 동안에 5의 카운트에 도달하게 할 것이다. 이러한 5개의 2F클럭 주기가 인접하는 천이동안에 발생할 수 있는 유일한 시간은 이러한 동기 기간동안일 것인데, 그렇지 않을 경우, 또 다른 디지탈 비트를 지시하는 리이드선(40)상의 천이의 발생은 이 십진 카운터를 리세트시키게 되어 카운터(50)가 출력신호를 제공하지 못하게 한다. 카운터(50)의 출력은 5개의 2fo펄스 동안에 아무런 리세트 신호가 공급되지 않을 경우에 단지 이렇게 공급되기 때문에, 프레임 등기 신호의 특이성이 검출되는 것이다.

프레임 동기 신호를 나타내는 카운터(50)의 출력은 인버어터(52)에 결합된 후 리이드선(50)상에 출력프레임 동기 신호로써 제공되어 출력단자(58)상의 주변 장비를 제어할 뿐만 아니라 비트 동기 발생기(60)에 프레임 동기 입력 신호를 제공하여 후술하는 식으로 비트 동기의 위상을 제어한다.

디크더 회로(32)의 기본적인 비트 동기화 및 클럭 재생부분은 블럭으로 도시한 루프 증폭기 몇 필터회로(62), 전압 조절 발전기(64) 및 귀환 게이트(46)와 함께 위상 검파기(44)를 포함하는 위상 고정 루프회로망(phase lock loop network)을 활용한다. 귀환 게이트(46)는 입력 4F신호의 천이가 1, 1-1/2 및 2비트 셀 간격에서 일어나는 까닭에 바람직하다. 게이트(46)는 리이드선(40)상의 단안정 멀티바이브레이터로 부터의 입력펄스가 위상 비교를 위해 이용 가능할때만 전압 조절발진기(64)로부터 나온 귀환 신호를 리이드선(66)을 통해 위상 검파기(44)에 결합시킨다. 적합한 위상이 나타났을때, 리세트 신호는 위상 검파기(44)를 통해 루프 증폭기 및 필터(62)이 결합된다. 그후 이 신호는 증폭되고 여파되어 루프 안정도를 제공하고 불필요한 고주파 성분을 제거시킨다. 이렇게 여파된 신호는 전압 조절 발진기(64)에 결합되어 동작 주파수의 제어를 제공하게 된다. 단안정 멀티바이브 레이터로부터 나온 리이드선(40)상의 리세트 신호는 정상적인 비트 비율의 2배마다 일어나기 때문에 발진기(64)로 부터 나온 출력은 상술한 바와 같이 리이드선(54)을 통해 5비트 카운더(50)로 2fo클럭 신호로 구성된다. 더우기, 2fo 신호는 리이드선(68)을 통해 귀환 게이트(46)에 결합되어 리이드선(40)상의 입력 신호와의 비교를 가능케 할수 있도록 리이드선(66)을 게이팅(gating)시킨다. 전압 조절 발진기(64)로 부터 나온 리이드선(68)상의 2fo 신호는 ÷2회로인 비트 동기 발생기(60)로도 결합되어, 출력 리이드선(70)상에 주파수(fo)의 비트 클럭 신호를 제공한다. 이 신호는 또한 상술한 바와 같이 리이드선(48)을 통해 3F/NRZ 디코더(38)로 결합된다. 비트 클럭 발생기 즉 2÷회로(60)는 바람직하게 J-K형 플립플롭이다. 이러한 플립플롭은 위상 감응하는 것이 아니기 때문에 리이드선(56)상의 프레임동기신호는 리이드선(70)상의 1차적인 데이타 신호 및 리이드선(70)상의 재구성된 비트 클럭신호간에 적당한 위상 관계가 확립되게끔 이 회로(60)에 제공된다.

디코더(38)는 설계에 있어서 기존의 것이어서 본 발명의 직접적인 부분을 구성하지 않는다. 이러한 데코더(38)는 전형적으로 3F신호로부터 리이드선(72)상의 표준화된 NRZ출력 신호로의 역전 변환을 수행하게끔 일련의 시프트 레이스터및 타이밍 회로로 구성되어 있다.

신호가 제3도에 도시한 회로에서 이렇게 처리되는 식은 제4도에 표시한 파형을 참조하면 보다 쉽게 이해할 수 있는데, 이 도면은 더우기 엔코딩되고 제2도에 도시한 바와같은 신호와 관련하여 보면 바람직하다. 제2도에 나타난 것과 동일한 디지탈 비트는 4F입력)파형 B)으로써 파형 A에 마련되는 것으로 도시되어 있다. 따라서 4F입력은 제2도의 파형 I에 해당한다. 이 4F입력신호가 배수기(36)의 단안정 멀티바이브레이터를 통해 처리됨에 따라, 파형 C에 도시한 바와같이 천이가 제로 크로싱에서 각기 일어나는 출력이 제공된다.

이 신호가 위상 검파기(44), 루프 증폭기 및 필터(62)및 전압 조절 발진기(64)를 포함한 위상 고정루프회로를 통해 처리됨에 따라, 파형 D에 도시된 바와같이 2fo신호가 리이드선(54)(68)상에 재생된다. 2fo 신호는 비트 동기 발생기(60)내에서 2로 분주되어서 파형 E에 도시한 바와같이 fo신호를 제공한다. 유사하게, 리이드선(56)상의 5개의 2fo필스가 카운터를 리세트되게 하는 리이드선(40)상의 리세트 신호없이 5비트 카운터(50)에 의해 카운트될때, 파형 F에 도시한 바와같이 프레임 동기 신호가 리이드선(56)상에 제공된다. 그후 디코더(38)내에 적합하 게디코딩된 것과 같은 4F신호가 파형 G에 도시한 바와같은 리이드선(72)상의 NRZ출력으로 제공된다.

기존의 3F 또는 밀터 코드 시스템에 따라 마련된 것에 비한 본 발명의 추가적인 잇점은 배수기(36)내의 단안정 멀티 바이브레이터로부터 펄스 발생이 있는 각각의 시간마다 동기 검파기를 리세트시킬 수 있다는 점에 있다. 따라서, 비트 클럭의 정확한 위상을 결정하기 위해 1-0-1펄스 시이켄스의 발생까지 필히 기다려야 하는 밀러 코드와는 달리, 본 발명에서는 단일 비트만 보면 되는데, 그 이유는 위상정보가 이미 위상 검파기(44)를 경유해서 제공되어졌기 때문이다. 더우기, 밀러디코더에서 필요하듯이 적당한 위상 신호를 검파하기 위한 용장도(redundancy)를 주는 회로의 필요성이 배제된다.

디이탈 기록에 있어서는, 보통 기록된 신호의 직류성분을 유지하기를 바라지만, 직류 레벨을 시프트시키기 위해 연속적인 "0" 또는 "1"의 긴 스트링(string)을 원하지 않는다. 따라서, 예를들어 상술한 본 발명의 실시예에서, 지속기간에 있어서 3비트 셀을 연장시키는 프레임 동기 펄스는 불필요한 직류성분 시프트를 결과할 만큼 충분할 수도 있다.

따라서, 제5도에 도시한 바와같은 추가적인 우선적 실시예에서는 제1-4도에 도시한 4비트 프레임 신호에 반대되게끔 8비트 프레임동기 신호가 제공될 수도 있다. 이러한 실하예에 있어서는, 8비트 연속인 디지탈 1-0-0-1-0-0-1-0이 제5도의 파형 A에 도시한 바와같이 제공될 것이다. 이러한 디지탈 비트 트레인(train)에 대한 NRZ등가 신호는 파형 B에 도시되어 있다.

제1,2도에 도시한 것과 유사한 식으로 변화되듯이, 합성 3F신호는 파형 C에 도시한 바와같이 될 것이다. 그후 8비트 프레임 억제신호를 제공하는 것과 같이하여 0-0천이의 쌍을 억제함으로 프레임 동기신호가 제공되는데, 여기서는 파형 D의 원으로 표시한 부분에 도시하였듯이 2개의 억제 펄스가 제공된다. 더우기 파형 E에 도시하였듯이, 이들 억제 펄스는 1쌍의 프레임 동기펄스를 가져오는데, 각기 같은 방향으로 그리고 반대 극성의 3개의 단위셀을 연장시킨다. 따라서 처음 3개의 단위 셀 지속기간 펄스로부터 결과할 수 있는 것과 같은 어떠한 직류 시프트도 2번째 그러나 반대 극성의 3단위 셀 지속기간 펄스에 의해 평균화된다.

기존의 밀러 코드 시스템에서는, 대개 충분한 길이의 어가 프레임 동기화 기능을 위해 마련된다. 제1-4도에 도시한 실시예에서, 프레임동기 기능을 위해 4비트만 필요로하며, 보조 기능을 제어하는데 사용할 수 있는 부가적인 비트를 만든다. 예를들어, 부가적인 비트는 플레이백 하자마자 타이밍 트어 신호가 적절하게 변경될 수 있게끔 기록이는 동안 테이프 속도를 나타내기 위해 사용될 수도 있다. 대안적으로, 아날로그 변동 신호 및 기타 클럭킹 또는 기능 제어 신호등과 같은 다른 기능들은 데이타 프레임에 부가될 추가적인 비트를 필요로 함이 없이 이들 부가적인 비트에 마련될 수 있다.

상술한 설명은, 각 프레임에 대해 한번씩 프레임동기어의 삽입을 취하고 있다. 마찬가지로 주어진 데이타 시스템의 안정도에 따라서 매 10프레임마다 한번씩 또는 그보다 덜 자주 이러한 신호를 단지 제공하는 것과같이 프레임 동기 신호가 테이타 흐름내의 기타 장소에 삽입되는 것도 본 발명의 범위내에 있다.

상술한 회로는 바람직하게 아날로그 디지탈화된 녹음기둥과 같은 자기 기록장치에 사용될 수 있는 반면 이 동기와 회로는 다양한 기기 회로 내지는 정보 처리기기에 유사한 응용을 할수 있다. 따라서, 본 발명의 제한된 실시예만 표시하고 상세히 설명하였지만, 착부된 특허청구범위에 기술된 바와같은 본 발명의 정신을 벗어나지 않지만 본 발명의 여러 또는 모든 목적을 만족시키는 수정내지 변경이 본 발명의 범위내에 포함될 것이라는 사실을 당 기술분야에 숙련된 자에게는 명백할 것이다.

상술한 바와같은 본 발명을 그 특징면에서 다시한번 고찰하면 다음과 같다.

1. 디지탈 신호 발생기 1-0-0-1 가시이켄스를 발생하게 다수의 병렬 입력을 수신할 수 있도록 구성한 시프트 레지스터와, 규정된 수의 비트에 이어서 디지탈 블럭의 삽입을 가능케 하기 위해 규정된 수의 비트 끝에서 디지탈 비트의 순차적인 출력을 억제할 수 있도록 시프트 레지스터에 반응하는 스위치를 포함하는데 특징이 있다.

2. 각각의 천이에 이어서 비트셀의 수를 카운트하고, 수신된 디지탈 신호의 천이간의 단위 셀 길이의 5/2보다 더 큰 지속기간이 수신된 디지탈 신호의 천이간에 경과하는 사상에서 프레임 동기 신호를 재생시키기 위한 수신된 디지탈 신호의 각 천이에 의해 리세트 가능한 카운터(50)으로 구성된 프레임 동기 신호검출용 디코딩 회로(32)에 특징이 있다.

3. 앞의 디코딩 회로(32)가 4번째 주파수를 통과시키게 동조된 저주파수 통과필터(62)를 포함하는데 특징이 있다.

4. 앞의 디코딩 회로(32)가 적당하게 위상을 이룬 비트 동기 신호를 발생하기 위한 재생된 프레임 등기신호에 반응하는 수단을 포함하는 점에 특징이 있다.

Claims (1)

1. 디지탈 "1"이 비트셀의 중심에서와 같은 특정 위치에서의 천이로써 나타내지고, 디지탈 "0"이 그 위치에서의 천이의 부존재로 또한 앞의 비트도 역시 "0"인 경우 비트셀의 시작에서의 천이에 의해 나타내져 2비트셀, 1및 1/2비트의 지속기간에 각기 대응하는 간격에서 허용가능한 천이가 일어나게 되어 각기 3주파수 즉, fo, 1-1/2fo 및 2fo를 창조하는 3F지연변조(밀러)의 디지탈 정보를 포오맷시키기 위해서, 그리고 각 프레임의 최소한 1어가 프레임 동기 코드를 제공하는데 받쳐지는 디지탈 비트 흐름을 만드는 일련의 프레임 형성의 다수의 어와 디지탈어 형성의 다수의 디지탈 비트를 직렬 결합시키기 위한 장치(14, 20)로 구성된 디지탈 정보 처리 시스템에 있어서, 3비트 셀만큼 떨어져서 일어나는 1쌍의 천이에 의해 특징지워지는 디지탈신호 블럭이 발생되어, 디지탈 "1" 및 "0"의 어떤 시이켄스에 의해서 자연적으로 일어날 수 없는 4번째 주파수즉, f₁/2를 발생시키게, 1-0-0-1시이켄스의 디지탈 비트로된 디지탈 신호를 발생시키고 1-0-0-1-시이켄스의 디지탈 비트에서의 0-0천이와 관련된 천이를 억제시키기 위한 장치(18)(26)와,

   전기 4번째 주파수에 반응하는 수단에 의해 연속적으로 쉽게 그리고 간단히 검파되고, 동작될 수 있는 프레임 동기 신호를 제공할 수 있게 규정된 위치에서의 포오맷화된 디지탈 데이타 흐름에 전기디지탈 블럭을 삽입시키기 위한 장치로된 프레임 동기회로.

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