DE2847800A1

DE2847800A1 - Digitale blocksynchronisierschaltung

Info

Publication number: DE2847800A1
Application number: DE19782847800
Authority: DE
Inventors: Peter Amass
Original assignee: Minnesota Mining and Manufacturing Co
Current assignee: 3M Co
Priority date: 1977-11-02
Filing date: 1978-11-01
Publication date: 1979-05-03
Also published as: SE433791B; ZA785432B; US4124778A; PL210623A1; ATA777778A; GB2007466A; SE7811223L; CH642795A5; DK149279B; PL119103B1; NO783653L; NO151485B; GB2007466B; AT373412B; JPS6028455B2; NL179860C; NL179860B; IT7851734A0; JPS5474717A; AU4125778A

Description

284780Q

Minnesota Mining and Manufacturing Company,
Saint Paul, Minnesota, V.St.A.

Digitale Blocksynchronisierschaltung

Die vorliegende Erfindung betrifft die digitale Informationsverarbeitung und insbesondere die Verarbeitung solcher Informationen für die Übertragung und/oder Aufzeichnung beispielsweise in Magnetbandgeräten. Insbesondere betrifft die vorliegende Erfindung Systeme und Verfahren zur Erzeugung digitaler Signale, die selbsttaktend sind und die serielle Kodierung von Informationen zu Blöcken erleichtern, während sie die Bandbreiteanforderungen minimal halten.

Seit dem Entstehen digitaler Datenübertragungs- und Aufzeichnungssysteme hat man eine Anzahl von Verfahren zur Kodierung
von Daten in digitaler Form entwickelt. Während die frühen
Kodes nicht selbsttaktend waren und daher einen getrennten

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Takt- bzw. Synchronkanal brauchten, um eine zuverlässige Kodierung zu gewährleisten, kennt man seit einiger Zeit und benutzt weithin Kodes wie den Dauerstrom-Mark-Kode (NRZ-M-Kode, "non return to zero mark code¹¹)» hei denen ein Takt- bzw. Bitsynchronsignal in den Datenkode eingebaut ist, um eine Selbsttaktung zu erreichen und die separate Synchronisier- bzw. Taktspur zu eliminieren.

Bei der NRZ-M-Kodierung erfolgt ein Übergang nur, wenn eine digitale "1" auftritt; bei digitalen "O"-en tritt kein Übergang auf. Eine Reihe von "1"-en oder "0^M-en ergibt also im wesentlichen eine Verschiebung des Gleichspannungswerts. Da es mit einem solchen Kode nicht möglich ist, eine Einheits- bzw. Bitzelle zu definieren, ist er nicht selbsttaktend und die Taktinformation muß auf separaten Spuren hinzugefügt werden - man verschwendet also Baum auf dem Aufzeichnungsträger bzw. im Übertragungssystem und begrenzt die Aufzeichnungsdichte infolge der Möglichkeit von Schrägfehlern ("skew errors"). Nichtsdestoweniger ist der NRZ-Kode das Arbeitspferd der Aufzeichnungsindustrie, da man mit ihm die Bandbreite wirkungsvoll nutzen und ihn leicht darstellen kann. Da Zufallsfolgen von "1"-On und "0"-en zu Impulsfolgen mit langen äquivalenten Wellenlängen führen können, hat man andere Kodes - beispielsweise die Phasenmodulation (PM) - entwickelt. In den PM-Kodes wird die ! Bandbreite auf eine Oktave eingeschränkt, indem man für jedes Bit ein Ausgangssignal abgibt, ob es nun ein H oder ein L ist; dabei wird der Kode also selbsttaktend· Da in PM-Kodes beispielsj-

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weise eine "O" als positiver Sprung in der Mitte der Bitzelle dargestellt werden kann, entsteht, wie einzusehen ist, aus einer Folge von "1"-en oder "0"-en eine Frequenz t_Q = 1/c, wobei c die Dauer einer Einheits- bzw. Bitzelle ist. Analog erzeugt eine Folge der Bits 1-0-1-0 die Frequenz f_Q/2, d.h. eine Frequenz, deren Periode der doppelten Zelldauer entspricht. Die mögliche Erzeugung von zwei charakteristischen Frequenzen hat dazu geführt, daß dieser Kode zuweilen auch als ^H2F-Kode" bezeichnet wird.

Um Schwierigkeiten mit der Erfassung der Polarität der Sprünge zu vermeiden, hat man den Miller-Kode entwickelt, der auch als Verzögerungsmodulation (DM), modifizierte Frequenzmodulation (MFM) oder als JF-Kode bekannt ist - vergleiche die US-PS 5 108 261. In diesem Kodeformat werden die "1"-Werte als Sprünge an einer bestimmten Stelle der jeweiligen Bitzelle beispielsweise der Mitte der Bitzellen - unabhängig von der Sprungrichtung dargestellt, während die "0"-en durch das Fehlen eines Sprungs an dieser speziellen Zellstelle bzw. als eingefügter Sprung am Beginn einer Zelle gekennzeichnet sind, wenn die vorhergehende Zelle ebenfalls den Wert O hatte. In diesem System ergibt also eine Folge von "1"-en und "0"-en eine erste Frequenz f^ ■ 1/2c. Es ist einzusehen, daß eine Folge der Bits 1-0-1-0 eine zweite Frequenz f~ » fyj/2 » 1/4-c erzeugt, während eine Folge 1-0-0-1-0-0 zu einer dritten Frequenz t-, « 2f^/3 = 1/3c führt·

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Die drei möglichen Frequenzen haben zu der Bezeichnung "3F-Kode^M geführt. Die Haupttugend des Miller-Kodes ist, daß, während seine Bandbreite im wesentlichen die gleiche ist wie beim NRZ-Kode, man zusätzlich die Fähigkeit zur selbsttätigen Nachführung erhält, obgleich man eine Halbbitzeit, d.h. ein Taktsignal 2f erzeugen muß und man auch nicht die Phaseninformation rückgewinnen kann, die erforderlich ist, um das Signal in den NRZ-Kode zu dekodieren, bis eine 1-0-1-Folge eintrifft.

Zusätzlich zu solchen Systemen zur Bitsynchronisierung oder Selbsttaktung sind Formate erwünscht, in denen die eintreffenden Daten zu Datenblöcken aufgeteilt sind, so daß Fehlerprüfkodewörter, Paritätswörter und dergleichen eingesetzt werden können. Auch derartige Verfahren erfordern, eine eindeutige Bitfolge als Blocksynchronisierwort hinzuzufügen, um jeden Block zu markieren. Die Blocksynchronisierkodes nach dem Stand der Technik erfordern im allgemeinen Speieheranordnungen, in denen vollständige Datenblöcke zeitweilig abgespeichert und damit bei der Wiedergabe verzögert werden, während Blocksynchronisierschaltungen den gesamten Block prüfen, um festzustellen, ob ein bestimmtes Wechselmuster vorliegt (vergl. die US-PS 4- 002 845). In anderen Blocksynchronisiersystemen wird ein langer Impuls verwendet, wie er im Miller-Kode durch eine Folge von "0"-en dargestellt wird. Dieser Impuls ist jedoch unerwünscht, da er zu einem erheblichen Gleichspannungsanteil führt, der die Bandbreiteanforderungen wesentlich verschärft. Man kann auch eine hohe Frequenz - beispielsweise das Vier-

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oder ein höheres Vielfaches der Grundtaktfrequenz - verwenden, aber auch hier auf Kosten der Kompliziertheit des Systems und einer größeren Bandbreite.

Die vorliegende Erfindung schafft eine Blocksynchronisierschaltung, bei der eine nach dem Prinzip der Miller-Kodierung arbeitende Schaltung so abgewandelt ist, daß sie einen Blocksynchronimpuls mit einer Dauer von drei Bitzellen liefert· Man erhält also eine vierte niedrigere Frequenz f^, = 1/6c. Diese vierte Frequenz nutzt den verfügbaren niederfrequenten Teil des Spektrums, ohne die Bandbreite nach oben zu erweitern. Der resultierende Blocksynchronimpuls kann nicht aus einem normalerweise erlaubten Sprung von ^Miⁿ-en und "O"-en resultieren und läßt sich bei der Wiedergabe unmittelbar durch auf die Frequenz f^, ansprechende Mittel erfassen. Die Blocksynchronisier schaltung weist also Mittel zur Erzeugung eines Miller-kodierten Signals aus einer 1-0-0-1-Folge digitaler Bits und zum Unterdrücken eines Sprungs zwischen in der 0-O-Folge derselben auf, so daß man einen Signalblock mit der Dauer der dreifachen Bitzeillänge erhält· Diesem Signalblock ist eine vierte Frequenz zugeordnet, die nicht natürlich aus irgendeiner Folge von ⁿ1"-en und "O"-en entstehen kann. Die Schaltung weist weiterhin Mittel zum Einsetzen des Signalblocks in einen formatierten digitalen Datenstrom an einer vorbestimmten Stelle desselben auf. Vorzugsweise setzt man einen solchen Block mindestens einmal pro Block aus einer vorbestimmten Anzahl formatierten Datenbits ein, um ein Blocksynchronsignal dasusteilen, das sich hinterher leicht und

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einfach ermitteln und durch Mittel verarbeiten läßt, die auf das Vorliegen der vierten Frequenz ansprechen, um jeden Block definieren·

Pig· 1 zeigt ein Blockdiagramm einer bevorzugten Schaltung zum Bilden eines Blocksynchronsignals nach der vorliegenden Erfindung;

Fig. 2 zeigt charakteristische Signale, die mit der Schaltung der Fig· 1 verarbeitet werden können;

Fig· 3 ist ein Blockdiagramm einer bevorzugten Schaltung zum Dekodieren des Blocksynchronisiersignals;

Fig· 4· zeigt charakteristische Signale, die mit der Schaltung der Fig. 3 verarbeitet werden können; und

Fig. 5 zeigt charakteristische Signale, die in einer alternativen Ausfünrungsform der vorliegenden Erfindung zur Bildung eines Blocksynchronisiersignals verarbeitet werden können.

Die Fig. 1 zeigt als Blockdiagramm eine bevorzugte Ausführungsform der Schaltung zur Bildung des Blocksynchronisiersignals ! nach der vorliegenden Erfindung. Die Kodierschaltung 10 nimmt j dabei auf der Leitung 12 an einem Eingang eines Exelusiv-ODER-j Glieds 14· ein Dauerstromsignal (NRZ-Signal) auf· Am anderen Eingang des Glieds 14- liegt ein Signal auf der Leitung 16 aus einer

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Aufnahmesteuer- und Zeitgabeschaltung 18. Die Schaltung 18 ist herkömmlich aufgebaut und soll hier nicht ausfüijhlich beschrieben werden. Sie enthält typischerweise quarzgesteuerte Takt-Oszillatoren, Schieberegister und dergleichen, mit denen die erforderlichen Taktsignale erzeugt werden, um einen kontinuierlichen Strom digitaler Bits zu einem längenbeschränkten Kode umzuwandeln, in dem die digitalen Daten zu einer Folge von Blöcken aufgeteilt vorliegen, die jeweils eine vorbestimmte Anzahl von Bits enthalten, und in dem jeder Block mit geeigneten Paritäts-, 3?ehlerprüf- und Blocksynchronisierwörtern versehen ist. Taktet man das Glied 14 mit einem f_Q-Bitsynchronsignal aus der Aufnahmesteuer- und Zeitgabeschaltung 18, schaltet es die anliegenden MZ-Signale auf der Leitung 12 auf ein B-Flipflop durch. Dieses D-Flipflop wird mit einem Taktsignal von der doppelten Bitsynchronfrequenz (d.h. 2f ) aus der Aufnahmesteuer- und Zeitgabeschaltung 18 auf der Leitung 22 getaktet. Das Ausgangssignal des IPlipflops 20 geht auf der Leitung 24- zum Takteingang eines JK-Flipflops 26, dessen J, K-Eingänge von einem Blocksperrsignal auf der Leitung 28 aus der Aufnahmesteuer- und Zeitgabeschaltung 18 angesteuert werden. Dieses Eingangssignal tritt einmal pro Block auf und vervollständigt also die Bildung der Blocksynchronsignale, wie im folgenden beschrieben wird. Am Ausgang des Flipflops 26 auf der Leitung 30 steht das auf diese ; Weise kodierte Signal mit der Bit- und der Blocksynchronisier- ;

information. j

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Die Art und Weise, auf die die Schaltung der Fig. 1 die eintreffenden HRZ-Signale verarbeitet, läßt sich am einfachsten unter Bezug auf die in der Fig. 2 gezeigten Signalverläufe erläutern. Wie dort ersichtlich, kann ein eintreffendes Signal aus einer Folge von digitalen Bits wie der folgenden bestehen: 1-1-O-1-O-O-1-O-O-1-O; vergl. die Kurve A. Auf der Leitung 12 der Fig. 1 erscheint also das NRZ-kodierte Äquivalent einer solchen Bitfolge, wie in Fig. 1 mit dem Impulszug B dargestellt. Die digitalen Bits in den ersten sechs Einheitszellen in der Kurve A, wie zu der Kurve B NRZ-kodiert, stellen die tatsächlich eintreffenden digitalen Datenbits dar. Die nächsten vier Bits sind ein ^-Bit-Synchronsignal in der Folge 1-0-0-1. Diese Bits sind am Ende einer vorbestimmten Anzahl von digitalen Bits eingesetzt, die einen gegebenen Block darstellen, und zwar mittels herkömmlicher Schaltungen aus Schieberegistern, Parallel Serien-Wandlern und dergleichen. Ein digitales Signal 1-0-0-1 kann also beispielsweise mit einem Multiplexer-Schaltkreis aus vier Multiplexern mit je zwei Eingängen dargestellt werden, in dem vier Eingänge zur Darstellung des digitalen Synchronworts 1-0-0-1 fest verdrahtet sind. Wenn getaktet, werden die Eingangsdatenbits vorübergehend gespeichert und wird das Synchronwort 1-0-0-1 in der zugehörigen räumlichen Lage ausgetanktet. Als Kurvenzug 0 der Fig. 2 ist der Bitsynchrontakt mit der Grundfrequenz f gezeigt, wie ihn die Aufnahmesteuer- und Zeitgabeschaltung 18 auf der Leitung 16 an das Exclusiv-ODER-Glied 14 liefert.

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Mit einer Exclusiv-ODER-Verknüpfung, durch die der Bittakt mit dem NRZ-Eingangssignal auf der Leitung 12 im Glied 14 verknüpft wird, wandelt man das NRZ-Signal zu einem 2-Phasen- bzw. Manchester-kodierten Signal auf der Leitung 15 der Fig. 1 um; dieser 2-Phasenkode ("biphase code") ist als Kurvenzug D der Fig. 2 gezeigt. Das NRZ-Eingangssignal (mit dem Zustand H für die binäre "1" und dem Zustand L für die binäre ¹¹O") wird also analog in ein 2-phasen- bzw. Manchester-kodiertes Signal umgewandelt derart, daß die binären "1"-en als positive Sprünge in der Mitte jeder Einheitszelle und die binären "0"-en als negative Sprünge in der Mitte jeder Einheitszelle erscheinen. Ein solches Signal läßt sich dann bequem zu einer Miller- bzw. 3-F-kodierten Form umwandeln, indem man das Signal auf herkömmliche Weise auf einen Mod-2-Teiler gibt (beispielsweise die ÜS-PS 4 04-5 613). Bei genauer Untersuchung des 2-Phasensignals des Kurvenzugs D erkennt man jedoch sehr kurze Impulsspitzen, die das Exclusiv-ODER-Glied 14 am Beginn jeder Einheitszelle abgibt, wenn der dann vorliegende Signalpegel L ist. derartige Spitzen sind vermutlich auf inhärente Abweichungen der zeitlichen Zuordnung zwischen dem NEZ-Eingangssignal und dem f_Q-Taktsignal auf der Leitung 16 zurückzuführen. Obgleich man solche Fehler durch geschicktere Schaltungsauslegung abschwächen kann, lassen sie sich kaum vollständig eliminieren; die resultierendenj

i Impulsspitzen werden von der Mod-2-Schaltung, die das 2-Phasenin das Miller-Format umwandelt, erfaßt und verursachen dort falsche Sprünge im Ausgangssignal. Vorzugsweise legt man daher den Ausgang des Exclusiv-ODER-Glieds 14 an das D-Flipflop 20,

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das man auf der Leitung 22 mit dem Bitsynchronsignal auf der Leitung 16 taktet, aber mit der Frequenz f des Kurvenzugs E in Fig. 2. Es wird also der Eingangskurvenzug auf der Leitung effektiv kurz nach jedem Sprung abgetastet und man erhält ein verzögertes 2-Phasensignal am Ausgang des Flipflops 20 auf der Leitung 24; dieses verzögerte 2-Phasen-Signal ist als Kurvenzug F in Pig. 2 gezeigt. Jede Bitzelle ist nun zeitlich um die Hälfte der Taktperiode von 2F (bzw. um ein Viertel einer Einheitszelle) verzögert. Dieses verzögerte 2-Phasensignal geht auf das JK-I?lipflop 26, wo die oben erwähnte Umwandlung des 2-Phasen- zum Miller-Format durch eine Teilung Mod 2 stattfindet.

Die JK-Eingänge des Flipflops 26 werden mit dem Blocksperrsignal auf der Leitung 28 aus der Aufnahmesteuerung 18 so angesteuert, daß sie früh genug vor dem im Miller- bzw. 3F-Kode auftretenden Sprung, der zwei aufeinanderfolgende ^wO"-en im gewünschten Synchronwort bezeichnet, zu L werden; vergl. den umrundeten Sprung im Kurvenzug G der Fig. 2. Der Sprung zwischen den aufeinanderfolgenden "0"-en im Synchronwort 1-0-0-1 wird also am Ausgang des JK-FJtlipflops 26 unterdrückt, und zwar mit Hilfe ■ des Blocksperrsignals, wie es mit dem Kurvenzug H auf der Leitung 28 vorliegt. Dort steht ein einziger Impuls pro Block ; an und bringt die Eingänge J, K zu erforderlichem Zeitpunkt auf

L. Bei auf solche Weise festgehaltenen Eingängen des Flipflops 26 wird der Sprung zwischen den aufeinanderfolgenden ^M0"-en innerhalb des 4—Bit-Synchronworts unterdrückt; man erhält da-

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durch das resultierende 4F-Ausgangssignal auf der Leitung 30, wie es der Kurvenzug I zeigt. Der Sprung im umrandeten Teil dieses Kurvenzugs fehlt, so daß man einen Impuls erhält, der drei Einheitszellängen dauert. Dieses resultierende Blocksynchronsignal entspricht einer vierten Frequenz bzw. Periodendauer, die man auf einfache Weise erfassen kann, wie weiter unten erläutert.

Die Pig. 3 zeigt eine bevorzugte Schaltung 32 zum Erfassen des Blocksynchronsignals. In dieser Figur erscheint auf der Leitung 34 ein Eingangssignal 43?, wie es vorliegt, nachdem das kodierte Signal auf einen geeigneten Aufzeichnungsträger wie beispielsweise ein Magnetband aufgezeichnet und mit einem herkömmlichen Magnetkopf abgespiä-t worden ist. Das Eingangssignal geht auf eine Verdopplerschaltung 36 mit einer monostabilen Kippstufe, die einen monostabilen Ausgangsimpuls für jeden Nulldurchgang des 3F-Eingangssignals liefert. Das Ausgangssignal des Verdopplers 36 geht auf der Leitung 40 auf eine 3ϊ"- bzw. Miller/ NRZ-Dekodierschaltung 38 und von dort auf eine Synchrondetektorschaltung 42, einen Phasendetektor 44 und eine Rückkoppelschaltstufe 46. Weiterhin wird ein regeneriertes Bittaktsignal auf der Leitung 48 an den 3I¹ZIiRZ-Dekodierer 38 gegeben und dient gemeinsam mit dem Signal auf der Leitung 40 dazu, das 43?-Signal : zu einem NRZ-Ausgangssignal umzuwandeln. j

Das Ausgangssignal der monostabilen Kippstufe im Verdoppler setzt den Synchrondetektor 42 bei jedem ein digitales Bit be-

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zeichnenden Sprung zurück. Der Synchrondetektor 42 besteht vorzugsweise aus einem 5-Bit-Zähler 50 und einem Inverter 52. Die Dekoderschaltung 32 weist auch Mittel auf, um ein 2f -Taktsignal zu regenerieren, das auf der Leitung 5ß- auf den 5-Bit-Zähler 50 geht. Die Art und Weise, auf die dieses Signal regeneriert wird, soll unten erläutert werden. Wie im Zusammenhang mit der Diskussion der ]?ig. 4- ausführlicher dargestellt werden wird, erlaubt das Anlegen der aufeinanderfolgenden Impulse des 2f Signals auf der Leitung 5ß- an den Zähler 50 während des Vorliegens eines Signals auf der Leitung 40, das einem drei Zelleinheiten langen Blocksyncfjhonsignal entspricht, daß der Zähler den Zählzustand 5 während der dritten NRZ-Zellperiode erreicht. Nur während einer solchen Synchronperiode können fünf 2l¹-a}aktperioden zwischen aufeinanderfolgenden Sprüngen auftreten; sonst würde ein Sprung auf der Leitung 40, der ein weiteres digitales Bit anzeigt, den Dekadenzähler rücksetzen und damit den Zähler 50 daran hindern, ein Ausgangssignal zu liefern· Da ein Ausgangssignal des Zählers 50 nur möglich ist, wenn während fünf 2f_Q-Impulsen kein Rücksetzsignal eintrifft, wird die Besonderheit des Blocksynchronsignals erfaßt. Das Ausgangssignal des Zählers 50, das ein Blocksynchronsignal anzeigt, geht auf den Inverter 52 und als Blocksynchron-Ausgangssignal auf der Leitung 55 an den Ausgangsanschluß 58 (zur Steuerung periphärer Geräte) sowie als Blocksynchron-Eingangssignal an den Bitsynchrongenerator 60, wo es die Phase des Bitsynchronsignals auf zu beschreibende Weise steuert.

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Der grundsätzliche Bitsynchron- und Taktregenerierteil der Dekoderschaltung 32 wendet eine Phasenregelschleife an, die hier als die Blöcke mit dem Phasendetektor 44, dem Schleifenverstärker und Filter 62, einem spannungsgesteuerten Oszillator 64 und der Rückkoppelstufe 46 gezeigt sind. Die Rückkoppelstufe ist erwünscht, weil die Sprünge im ^-Eingangssignal in Abständen von 1, 1 1/2 und 2 Bitzellen auftreten. Die Stufe schaltet das Rückkoppelsignal vom spannungsgesteuerten Oszillator 64 auf der Leitung 66 nur dann,auf den Phasendetektor 44, wenn ein Eingangssimpuls aus der monostabilen Kippstufe auf der Leitung 40 zum Phasenvergleich verfügbar ist. Liegt die erforderliche Phase vor, wird das Rücksetzsignal über den Phasendetektor 44 auf die Schleifenverstärker- und Filterstufe 62 geschaltet. Das Signal wird also verstärkt und gefiltert, um die Regelschleife stabil zu machen und unerwünschte hochfrequente Komponenten auszusieben. Das so gefilterte Signal geht auf den sgannungsgesteuerten Oszillator 64, um dort die Arbeitsfrequenz einzustellen. Da das Rücksetzsignal auf der Leitung 40 aus der monostabilen Kippstufe mit der doppelten normalen Bitfrequenz auftritt, ist das Ausgangssignal des Oszillators 64 so das 2f -Taktsignal, das auf der Leitung 54 in den 5-Bit-Zähler 50 geht, wie oben erläutert. Weiterhin geht das 2f_Q-Signal auf der; Leitung 68 auf die Rückkoppelschaltstufe 46, die es auf die Leitung 66 tastet, so daß ein Vergleich mit dem Eingangssignal auf der Leitung 40 stattfinden kann. Das 2f_Q-Signal auf der Leitung 68 aus dem spannungsgesteuerten Oszillator 64 wird auch an den Bitsynchrongenerator 60 gelegt, bei dem es sich um einen

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Teiler Mod-2 handelt, so daß man auf der Ausgangsleitung 70 ein : Bittaktsignal der Frequenz f erhält. Schließlich geht dieses Signal auf den 3F/NRZ-Dekodierer auf der Leitung 4-8, wie oben erläutert· Der Bittaktgenerator bzw. der Teiler Mod 2 ist vorzugsweise ein JK-Flipflop. Als solches ist ein Flipflop nicht phasenempfindlich; folglich wird ihm auf der Leitung 56 das Blocksynchronsignal zugeführt, so daß man die erforderliche Phasenbeziehung zwischen dem primären Datensignal auf der Leitung 72 und dem rekonstruierten Bittaktsignal auf der Leitung 70 erhält.

Der Dekoder 38 ist herkömmlich aufgebaut und stellt keinen Teil der vorliegenden Erfindung dar. Ein solcher Dekoder setzt sich typischerweise aus einer Serie von Schieberegistern und Zeitsteuerschaltungen zusammen, so daß man die Hückwandlung des 3F-Signals zu einem standardisierten NRZ-Ausgangs signal auf der Leitung 72 erhält.

Die Art und Weise, auf die die Signale in der Schaltung der 3?ig. 3 so bearbeitet werden, läßt sich besser unter Bezug auf |

i die in der B¹Ig. 4- dargestellten Kurvenzüge verstehen; diese Figur betrachtet man weiterhin vorzugsweise zusammen mit den in Fig. 2 gezeigten kodierten Signalformen. In der Fig. 4 sind die gleichen digitalen Bits aus der Fig. 2 mit dem Kurvenzug A als 4F-Eingangssignal (Kurvenzug B) dargestellt. Das 4F-Eingangssignal entspricht also dem Kurvenzug I der Fig. 2. Mit der Verarbeitung des 4-F-Eingangssignals in der monostabilen Kipp-

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stufe des Verdopplers 36 erhält man ein Ausgangssignal, in dem bei jedem Nulldurchgang ein Sprung auftritt, wie mit dem Kurven— zug C dargestellt. Während dieses Signal von der Phasenregelschleife verarbeitet wird, die den Phasendetektor 44, die Schleifenverstärker- und Filterstufe 62 und den spannungsgesteuerten Oszillator enthält, wird ein 2f -Signal auf den Leitungen 54, 68 regeneriert, wie es der Kurvenzug D zeigt. Das 2f -Signal wird im Bitsynchrongenerator 60 zum f -Signal des Kurvenzugs E geteilt. Wenn fünf 2f_Q-Impulse auf der Leitung 56 vom 5-Bit-Zähler 50 abgezählt worden sind, ohne daß ein Rücksetzsignal auf der Leitung 40 ihn rückgesetzt hat, wird ein Blocksynchronsignal auf die Leitung 56 gelegt, wie der Kurvenzug F zeigt. Das 4f-Signal, wie es im Dekodierer 38 dekodiert wird, geht dann als NRZ-Ausgangssignal auf die Leitung 72, wie mit dem Kurvenzug G gezeigt«

Die vorliegende Erfindung erlaubt nun eine weitere vorteilhafte Besonderheit gegenüber nach dem 3I¹- bzw. Miller-Kode arbeitenden herkömmlichen Systemen. Es kann nämlich der Synchrondetektor jedesmal rückgesetzt werden, wenn ein Impuls aus der monostabilen Kippstufe im Terdoppler 36 eintrifft. Im Gegensatz zum Miller-Kode, wo man notwendigerweise auf das Auftreten einer Impulsfolge 1-0-1 warten muß, um die Phase des Bittakts zu ermitteln, braucht man nach der vorliegenden Erfindung nur

ein einziges Bit zu betrachten, da die Phaseninformation bereits vom Phasendetektor 44 geliefert wird. Weiterhin entfallen auch die redundanten Schaltungsteile zur Erfassung des korrektenj

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Phasensignals, die in Miller-Dekodern erforderlich sind.

Bei der digitalen Signalaufzeichnung möchte man normalerweise den Gleichanteil des aufgezeichneten Signals beibehalten, will ihn aber nicht durch eine lange Kette von aufeinanderfolgenden H's oder L's verschieben lassen. In den oben erläuterten Ausführungsformen der vorliegenden Erfindung kann beispielsweise der Blocksynchronimpuls, der drei Bitzellen dauert, bereits ausreichen, um den Gleichspannungswert unerwünscht zu verschieben. In der in Fig. 5 gezeigten weiteren bevorzugten Ausführungsform der Erfindung läßt sich daher ein 8-Bit-Blocksynchronsignal - im Gegensatz zu dem ^-Bit-Synchronsignal der Fig. 1 4 - darstellen. In einer solchen Ausführungsform kann eine 8-Bit-Folge digitaler Bits 1-0-0-1-0-0-1-0 auftreten, wie sie der Kurvenzug A der Fig. 5 zeigt; das entsprechende NRZ-kodierte Signal einer solchen Impulsfolge ist mit dem Kurvenzug B gezeigt. Nach der Umwandlung auf eine der in den Fig. 1 und 2 gezeigten ähnlichen Art hat das resultierende 3F-Signal die Form des Kurvenzugs 0. Das Blocksynchronsignal entsteht dann, indem man beide Paare von O-0-Übergänge sperrt, indem man beispielsweise ein 8-Bit-Blocksperrsignal vorsieht, in dem, wie mit den umrandeten Teilen des Kurvenzugs D gezeigt, zwei Sperrimpulse vorliegen. Wie mit dem Kurvenzug E weiterhin gezeigt, ergeben diese Sperrimpulse ein Paar Blocksynchronimpulse, die jeweils drei Einheitszellen lang und entgegengesetzt gerichtet sind.

\ Eine etwa durch den drei Bitzellen langen ersten Impuls verur-ί sachte Verschiebung des Gleichspannungswerts wird folglich von

y u y a 18 / 10 6 5

dem drei Einheitszellen langen und entgegengesetzten zweiten Impuls wieder aufgehoben.

Bei herkömmlichen Miller-kodierten Systemen wird im allgemeinen ein volles Wort für die Blocksynchronisierfunktionen hergestellt. In den in Fig. 1-4 gezeigten Ausfürhungsformen sind für die Blocksynchronisation nur vier Bits erforderlich, so daß man weitere Bits zur Steuerung zusätzlicher Punktionen zur Verfügung hat. Beispielsweise kann man zusätzliche Bits dazu benutzen, um hei der Aufnahme die Bandgeschwindigkeit zu kennzeichnen, so daß bei der Wiedergabe die Zeitsteuersignale entsprechend eingestellt werden können. Weiterhin kann man in den zusätzlichen Bits andere Funktionen wie analoge Bereichsstellsignale und andere Takt- oder Funktionsteuersignale unterbringen, ohne daß dem Datenblock selbst weitere Bits hinzugefügt werden müßten.

Die vorgehende Beschreibung geht von der Annahme aus, daß einmal pro Block ein Blocksynchronwort eingefügt wird. Es liegt im Rahmen der vorliegenden Erfindung, daß ein Blocksynchronsignal an anderer Stelle im Datenstrom eingefügt wird - beispielsweise nur einmal für je 10 Blöcke oder auch noch seltener; dies hängt von der Stabilität des vorliegenden Datensystems ab. _;

Während man die oben beschriebene Schaltung wünschenswerterweise in einem Magnetaufzeichnungsgerät wie beispielsweise einem

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digitalisierten Analog-Aufnahmegerät verwendet, ist die Synchronisierschaltung auch auf eine Vielfalt anderer Instrumentations- und/oder Informationsverarbeitungssysteme anwendbar.

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, ²*

Leerseite

Claims

1BERLIN33 8MÜNCHEN80

Auguste-Viktoria-StraBe 65 η, DIICPU/Cl DADTMCD Pienzenauerstraße 2

Pat.-Anw. Dr. Ing. Ruschke >·"· KUbUHKt & KAK I NbK

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TeI. (030) 8 26 38 95/8 26 «81 BERLIN - MÖNCHEN Tel.

Telegramm-Adresse: Telegramm-Adresse:

Quadratur Berlin Quadratur München

TELEX: 183786 TELEX: 522767

M 3993

Patentansprüche

i'U Digitales Informationsverarbeitungssystem mit einer Einrichtung, die digitale Information zu einem 3F-Verzögerungsmodulationskode (Miller-Kode) formatiert, indem die digitalen "1"-en als Übergänge an einer bestimmten Stelle wie beispielsweise der Mitte einer Bitzelle und die digitalen "0"-en durch das Fehlen solcher Übergänge an diesen Orten bzw. durch einen Übergang zu Beginn einer Bitzelle dargestellt werden, wenn das vorhergehende Bit ebenfalls eine ¹¹O" war, so daß erlaubte Übergänge in Intervallen entsprechend 2, 1 1/2 bzw. 1 Bitzelle auftreten und man folglich drei zugehörige Frequenzen f_Q, 1,5 £_Q und 2 f_Q erhält, und die eine Vielzahl digitaler Bits zu einem digitalen Wort und eine: Vielzahl von Wörtern zu einer Folge von Blöcken zusammen- ! fügt, die einen Strom digitaler Bits darstellen, in dem mindestens ein Wort jedes Blocks einem Blocksynchronkode ·

j zugewiesen ist, dadurch gekennzeichnet, daß das System j weiterhin eine Blocksynchronisierschaltung mit einer Einrichtung (18, 26) aufweist, die ein digitales Signal aus einer 1-0-0-1-Folge digitaler Bits erzeugt, den in dieser

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fNSPECTED

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Folge den Bits 0-0 zugehörigen Übergang unterdrückt und daraufhin einen digitalen Signalblock erzeugt, in dem ein Paar zuvor unerlaubter Übergänge im Abstand von drei Bitzellen auftritt, so daß eine vierte Frequenz f^/2 erscheint, die durch eine beliebige Folge digitaler "1ⁿ-en und "0"-en nicht natürlicherweise erzeugt werden kann, und daß weiterhin eine Einrichtung vorgesehen ist, die den digitalen Block in den formatierten digitalen Datenstrom an einer vorbestimmten Stelle einsetzt, so daß ein Blocksynchronsignal entsteht, das sich hinterher durch auf die vierte Frequenz ansprechende Mittel schnell und einfach erfassen und verarbeiten läßt.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß die das digitale Signal erzeugende Einrichtung eine Schieberegisteranordnung enthält, die eine Vielzahl paralleler Eingangssignale aufnimmt und aus ihnen die genannte Folge 1-0-0-1 erzeugt, und daß eine Schalteinrichtung auf die Schieberegister anordnung ansprechend das serielle Austasten der digitalen Bits am Ende einer vorbestimmten Bitzahl sperrt, damit der digitale Block nach dieser vorbestimmten Bitanzahl eingefügt werden kann.

3· System nach Anspruch 1, gekennzeichnet weiterhin durch, eine Dekodiereinrichtung (32), die das Blocksynchronsignal er- '.

mittelt und eine Zählerschaltung (50) aufweist, die von |

i jedem Übergang in einem empfangenen digitalen Signal rück- [

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setzbar ist, die Anzahl der Bitzellen nach Jedem solchen Übergang zählt und ein Blocksynchronsignal regeneriert, falls ein Zeitraum von einer mehr als 5/2-fachen Einheitszelldauer zwischen Übergängen in empfangenen digitalen Signal verstreicht.

4. System nach Anspruch 3» dadurch gekennzeichnet, daß die Dekodiereinrichtung ein Tiefpaßfilter (62) enthält, das die vierte Frequenz hindurchläßt.

5. System nach Anspruch 3» dadurch gekennzeichnet» daß die Dekodiereinrichtung weiterhin auf das regenerierte Blocksynchronsignal ansprechende Mittel enthält, die aus diesem ein BitSynchronsignal korrekter Phasenlage erzeugen.

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