DE3226642A1

DE3226642A1 - Datenlesegeraet zur verwendung bei der datenuebertragung

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Publication number: DE3226642A1
Application number: DE19823226642
Authority: DE
Inventors: Yasuhiro Fussa Tokyo Yamada
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1981-07-17
Filing date: 1982-07-16
Publication date: 1983-02-03
Also published as: CA1186766A; FR2509890A1; DE3226642C2; KR840001026A; SU1301326A3; FR2509890B1; GB2104349A; JPS5813046A; KR860001257B1; NL8202886A; GB2104349B; US4504960A

Description

VICTOR COMPANY OF JAPAN, LTD., Yokohama, Japan Datenlesegerät zur Verwendung bei der Datenübertragung

Die Erfindung bezieht sich auf ein Datenlesegerät zur Verwendung bei der Datenübertragung und befaßt sich insbesondere mit einem derartigen Gerät, das nach der Erfindung in der Lage ist, selbst bei Zittervorgängen in einer zu lesenden Digitalsignalfolge die Digitaldaten ge-"Ό nau festzustellen bzw. zu lesen.

Zur Übertragung eines analogen Informationssignals ist es bekannt, das analoge Informationssignal durch Digitalimpulsmodulation in digitale Daten zu überführen.

Die digitalen Daten werden in vorbestimmte Abschnitte unterteilt, und dem Signal in jedem vorbestimmten Abschnitt wird ein Synchronisiersignal mit einem festen Muster hinzugefügt. Oft werden noch ein Codefehlererfassungssignal und ein Codefehlerkorrektursignal hinzugefügt. Ein solcher Digitaldatenabschnitt, der aus der Unterteilung der digitalen Daten in vorbestimmte Abschnitte hervorgegangen ist, wird nach Hinzufügung der oben genannten Signale zeitseriell übertragen. Im allgemeinen wird der Digitalsignalabschnitt vor der Abgabe an eine Übertragungsstrecke, beispielsvreise ein Magnetband, einer Modulation unterzogen, beispielsweise einer Frequenzmodulation oder Phasenmodulation. Die auf diese Weise gewonnene Digitalsignalreihe oder Digitalsignalfolge gelangt dann über die Übertragungsstrecke zu einem Empfangs- oder Wiedergabegerät. Ist das empfangene Signal bei der Aussendung oder Übertragung moduliert worden, so wird es im Empfangsgerät zunächst demoduliert. Im Anschluß daran erfolgt in einem Entzerrer eine solche Entzerrung, daß die Gesamtimpulsantwort im Nyquist-Intervall Null wird. Die Schwingungsformentzerrung erfolgt daher im Entzerrer derart, daß Zwischensymbolstörungen nicht vorhanden sind. Das entzerrte Signal wird einem Pegelvergleicher

oder Detektor zugeführt. Dort wird der Signalpegel mit einem Referenzpegel verglichen, und es erfolgt eine Überführung in eine Digitalsignalreihe oder Digitalsignalfolge mit einem zweiwertigen Code. Die zweiwertige Digitalsignalfolge wird einer Synchronisiersignalerfassungsschaltung und einem Datenlesegerät zugeführt.

Die Synchronisiersignalerfassungsschaltung erfaßt ein Synchronisiersignal innerhalb der Digitalsignalfolge und liefert ein entsprechendes Erfassungssignal an das Datenlesegerät. Das Datenlesegerät enthält einen Referenztaktgenerator, einen Datenlesezeit-Taktgenerator und eine Datenleseschaltung. Das Datenlesegerät liest die Digitaldaten, die im Anschluß an das Synchronisiersignal der Datenleseschaltung zugeführt werden, und zwar mit Hilfe eines Datenlesezeit-Taktimpulses, der aus dem Synchronisiersignalerfassungssignal und einem Referenztaktimpuls des Referenztaktgenerators gebildet wird.

Der Referenztaktgenerator erzeugt einen Referenztaktimpuls mit einer Übertragungsbitrate N, wobei N eine ganze Zahl und gleich oder größer als 2 ist. Da der Referenztaktimpuls und die übertragenen digitalen Daten in einer nichtsynchronen Beziehung zueinander stehen, geraten der durch Auszählen des Referenztaktimpulses gebildete Datenlesezeit-Taktimpuls und die digitalen Daten allmählich außer Phase, wenn in die digitalen Daten Zitterstörungen und dergleichen auf der Übertragungsstrecke eingeführt worden sind. Bei dem herkömmlichen Datenlesegerät kann es daher vorkommen, daß bei einem phasenmäßigen Auseinanderlaufen des Datenlesezeit-Taktimpulses und der Digitaldaten der Datenlesezeit-Taktimpuls zu einem Zeitpunkt erzeugt wird, bei dem die ankommenden Digitaldaten ein Bit bereitstellen, das demjenigen Bit, welches eigentlich gelesen werden soll, benachbart ist. In diesem Falle liest das Datenlesegerät aus den digitalen Daten ein Bit, das dem ursprünglich zu lesenden Bit benachbart ist. Es be-

steht daher die Gefahr, daß das herkömmliche Datenlesegerät fehlerhafte Datenlesevorgänge ausführt.

Der Erfindung liegt die Aufgabe zugrunde, für die Datenübertragung ein Datenlesegerät zu schaffen, das mit den oben erläuterten Nachteilen nicht behaftet ist.

Ein Digitaldatenlesegerät zeichnet sich nach der Erfindung dadurch aus, daß ein Pegeländerungserfassungsimpuls mit einer Phase erzeugt wird, die mit einer Pegeländerung in einer Digitalsignalfolge übereinstimmt, daß der erzeugte Pegeländerungserfassungsimpuls eine Frequenzteilereinrichtung zurücksetzt und daß die Frequenzteilereinrichtung einen Datenlesezeit-Taktimpuls mit einer Periode, die im wesentlichen gleich der Bitperiode der Digitalsignalfolge ist, und mit einer Phase erzeugt, die dem Pegeländerungserfassungsimpuls mit einer vorbestimmten Phase nacheilt, so daß das Digitaldatenlesegerät in der Lage ist, die digitalen Daten der Digitalsignalfolge einwandfrei zu lesen. Die Frequenzteilereinrichtung wird immer dann zurückgesetzt, wenn in der Digitalsignalfolge eine Pegeländerung auftritt. Enthält die Digitalsignalfolge Zittervorgänge, ändert sich die Phase des Datenlesezeit-Taktimpulses in Übereinstimmung mit den Zittervorgängen, so daß ein genaues Lesen der Digitaldaten möglich ist.

Bei einer bevorzugten Weiterbildung des Datenlesegeräts wird ein Phasenfehler eines Datenlesezeit-Taktimpulses bezüglich eines Pegeländerungserfassungsimpulses veränderbar gesteuert, und zwar gemäß einem ausgangsseitigen Lesesignal der Digitaldaten in einem Bit, das einem vn.llkürlichen Bit unmittelbar vorausgeht, so daß der Datenlesezeit-Taktimpuls stets mit einer Phase erzeugt wird, die im wesentlichen einer Mittenposition jedes Bits der digitalen Daten entsprechen, unabhängig von dem Wert der digitalen Daten in dem Bit, das dem willkürlichen Bit un-

mittelbar vorausgeht.

Bei einer weiteren bevorzugten Ausbildung des erfindungsgemäßen Geräts ist eine Gattereinrichtung zur Erzeugung eines Gattersignals vorhanden, wobei Erzeugungspunkte des Pegeländerungserfassungsimpulses vorausgesagt werden und die Zufuhr des Pegeländerungserfassung simpulses zu der Frequenzteilereinrichtung begrenzt wird. Selbst wenn das Übertragungssignal in der Übertraßunßsr.trecke mit Rauschvorgängen gemischt'wird oder der Pegeländerungserfassungsimpuls aufgrund von Pegeländerungen im Übertragungssignal außer Phase gegenüber der ursprünglichen Phase gerät, kann man die Zufuhr des außer Phase befindlichen Pegeländerungserfassungsimpulses zur Frequenzteilereinrichtung mit Hilfe der Gattereinrichtung unterbinden. Die Frequenzteilereinrichtung wird daher daran gehindert, fehlerhafte Vorgänge auszuführen, beispielsweise einen Vorgang, bei dem der Datenlesezeit-Taktimpuls innerhalb des Intervalls bis zur Rücksetzung der Frequenzteilereinrichtung zweimal erzeugt ward. ·

Die Erfindung wird im folgenden an Hand von Zeichnungen beispielshalber erläutert. Es zeigt:

F I G . 1 ein systematisches Blockschaltbild eines ersten Ausführungsbeispiels eines erfindungsgemäßen Datenlesegeräts zur Verwendung bei der Datenübertragung, ·

FIG. 2(A) bis 2(H) Signalverlaufe an verschiedenen Stellen des Blockschaltbilds nach Fig. 1,

FIG. 3(A) bis 3(D) Signalverläufe an verschiedenen Stellen des Blockschaltbilds nach Fig. 1, F I G . 4 ein systematisches Schaltbild eines herkömmlichen Datenlesegeräts,

FIG. 5(A) bis 5(C) Signalverlaufe an verschiedenen Stellen des Schaltbilds nach Fig. 4,

F I G . 6 ein systematisches Schaltbild eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Datenlesegeräts,

FIG. 7(A) bis 6(G) Signalverlaufe an verschiedenen Stellen des Schaltbilds nach Fig. 6,

F I G . 8 ein systematisches Schaltbild eines dritten Ausführungsbeispiels eines erfindungsgemäßen Datenlesegeräts,

FIG. 9(A) bis 9(E) Signalverlaufe an verschiedenen Stellen des Schaltbilds nach Fig. 8,

FIG. 10(A) bis 10(C) ein anderes Beispiel von Signalverläufen an verschiedenen Stellen des Schaltbilds nach Fig. 8 und

FIG. 10 ein Schaltbild einer Ausführungsform eines Decodierers im Schaltbild nach Fig. 8.

Bei dem nach der Erfindung ausgebildeten Ausführungsbeispiel nach Fig. 1 wird ein Eingangssignal a mit einem Signalverlauf nach Fig. 2(A) über einen Anschluß 11 einem Detektor 12 zugeführt. Der Pegel des Eingangssignals a wird im Detektor 12 mit einem Referenzpegel verglichen, der in Fig. 2(A) mit E bezeichnet ist. Das Eingangssignal a entsteht dadurch, daß eine Digitalsignalfolge durch einen Übertragungsweg geleitet wird. Aufgrund

-1 θάβε Pegelvergleiches erzeugt der Detektor 12 ein zweiwertiges Digitalsignal b, das in Fig. 2(B) dargestellt ist und auch mit Detektions- oder Erfassungssignal bezeichnet wird. Das Digitalsignal b gelangt zu den Eingangsanschlussen von Flipflops 13 und 14, die vom Verzögerungstyp sind und im folgenden Verriegelungsschaltungen genannt werden. Das·am Q-Ausgang der Verriegelungs schaltung 13 auftretende Signal wird dem Eingangsanschluß eines weiteren Flipflop 16 vom Verzögerungstyp zugeführt, das im folgenden ebenfalls Verriegelungsschaltung genannt wird. Ein Referenztaktimpuls g von einem Referenztaktimpulsgenerator 15 wird den Takteingangsanschlüssen der Verriegelungsschaltungen 13 und 16, einem 1/10-Frequenzteiler 18 und einem Zähler 25 zugeführt.

Der Referenztaktimpuls g ist eine Rechteckschwingung mit einer Periode, die gleich 1/10 der Digitalstellenperiode oder Bitperiode T des Eingangssignals a ist. Der Referenztaktimpuls g ist in Fig. 2(G) dargestellt.

Die Verriegelungsschaltung 13 erzeugt einen Impuls c nach Fig. 2(C) und zwar dadurch, daß beim Auftreten der Anstiegsflanke des Referenztaktimpulses g das erfaßte Digitalsignal b verriegelt wird. Der Impuls c wird dem Dateneingangsanschluß der Verriegelungsschaltung 16 und einem Eingang eines Exklusiv-ODER-Glieds 17 zugeführt. Die Anstiegszeit des Impulses c ist bezüglich der Anstiegszeit des Digitalsignals b nicht konstant und hat eine maximale Verzögerung, die etwa gleich einer Periode des Referenztaktimpulses g ist. Die Verzögerungsschaltung 16 liefert einen Impuls d nach Fig. 2(D) an ihrem Q-Ausgangsanschluß, und zwar dadurch, daß durch die Anstiegsflanke des Referenztaktimpulses g der zugeführte Impuls c verriegelt wird. Der Impuls d wird dem anderen Eingang des Exklusiv-ODER-Glieds 17 zugeführt. Der Impuls d wird daher in bezug auf den Impuls c um eine Zeit verzögert, die einer Periode des Referenztaktimpulses g entspricht. Am Ausgang des Exklusiv-ODER-Glieds 17 tritt daher ein

Impuls e nach Fig. 2(E) auf. Wie es aus Fig. 2(E) hervorgeht, hat der Impuls e eine Impulsbreite, die einer Periode des Referenztaktimpulses g entspricht. Weiterhin tritt der Impuls e bei jeder ansteigenden und abfallenden Flanke des Digitalsignals b auf. Da der Impuls e bei der ansteigenden und abfallenden Flanke des Digitalsignals b erzeugt wird, ist der Impuls e ein Pegeländerungserfassungsimpuls oder Flankenerfassungsimpuls des Digitalsignals b. Der Pegeländerungserfassungsimpuls e. wird dem Löscheingangsanschluß des. 1/10-Frequenzteilers 18 zugeführt, wobei der Frequenzteiler 18 bei der ansteigenden Flanke des Impulses e gelöscht wird.

Für den Frequenzteiler 18 kann man beispielsweise einen integrierten Schaltungsbaustein verwenden, bei dem es sich um ein Schaltungschip vom Typ SN74163 handeln kann. Der Frequenzteiler 18 zählt die Referenztaktimpulse g und liefert über Ausgangsanschlüsse Q1 bis Q4 ein resultierendes Zählsignal an einen Decodierer 19. Während eines Intervalls zwischen einem neunten ankommenden Referenztaktimpuls g und einem zehnten ankommenden Referenztaktimpuls g erzeugt der Frequenzteiler 18 im Anschluß an seine Löschung ein Signal mit einer Folgeperiode, die gleich der Bitperiode T ist. Dieses Signal wird.. einem Freigabeanschluß EN des Zählers 25 über einen Übertragsanschluß CA des Frequenzteilers 18 zugeführt. Der Decodierer 19 enthält Umkehrglieder 20, 21 und 22 sowie ein UND-Glied 23 mit vier Eingängen. Wenn an den Ausgangsanschlüssen Q1, Q2 und Q4 des Frequenzteilers 18 ein niedriger Pegel auftritt, und nur der Ausgangsanschluß Q3 einen hohen Pegel hat, d.h., wenn der Frequenzteiler 18 vier Referenztaktimpulse g gezählt hat, weisen alle vier Eingänge des UND-Glieds 23 einen hohen Pegel auf. In diesem Betriebszustand liefert das UND-Glied oi.ti Γί!.ρ;ηα1 f hohori PoßHr; rnUiprrnhrnd (\r.v Dnrr;t<< 1 Tun/.-; nach Fig. 2(F). Dieses Signal f gelangt zum Takteingangs-

anschluß der Verriegelungsschaltung 14 und dient als Datenlesezeit-Taktimpuls, d.h. als ein Taktimpuls, der das Datenlesen zeitlich oder taktmäßig festlegt. Dieser Datenlesezeit-Taktimpuls wird mit einer Phase erzeugt, die etwa der Mitte der Bitperiode des Eingangssignals a nach Fig. 2(A) entspricht. Das dem Dateneingangsanschluß der Verriegelungsschaltung 14 zugeführte Digitalsignal b wird dort durch die Anstiegsflanke des Datenlesezeit-Taktimpulses f verriegelt. Am Ausgang der Verriegelungsschaltung 14 erhält man daher einen Impuls h nach Fig. 2(H), der einem Ausgangsanschluß 26 zugeführt wird. Wie man es Fig. 2(A) bis 2(H) deutlich entnehmen kann, handelt es sich bei dem Impuls h um die Lesedaten des Eingangssignals a.

Wie bereits eingangs erläutert, wird das Eingangssignal a in der folgenden Weise erhalten. Ein analoges Informationssignal wird durch Digitalimpulsmodulation in ein Digitaldatehsignal überführt. Dieses Digitaldatensignal wird in vorbestimmte Abschnitte geteilt. Dem Signal jedes vorbestimmten Abschnitts wird noch ein Synchronisiersignal eines festen Musters und oft noch ein Codefehlererfassungssignal und ein Codefehlerkorrektursignal hinzugefügt. Das Eingangssignal a erhält man über einen Übertragungsweg durch zeitseriell.es Übertragen des Digitalsignals. Die Anstiegs- und Abfallflanken des Eingangssignals a sind infolge der Dämpfungseigenschaften des Übertragungswegs selbst und .dergleichen nicht steil, wie man es Fig. 2(A) entnehmen kann. Das Eingangssignal a wird kontinuierlich im Anschluß an das Synchronisiersignal übertragen. Das Synchronisiersignal wird von einer nicht gezeigten Synchronisiersignalerfassungsschaltung erfaßt, und zwar unter Verwendung des festen Musters des Synchronisiersignals. Das Erfassungssignal des Synchronisiers'ignals wird über einen Eingangs ans chluß 24 einem Löschanschluß des Zählers 25 zugeführt.

Im Verlauf einer Periode, während der das dem Freigabeanschluß EN zugeführte Signal einen hohen Pegel hat, zählt der Zähler 25 die seinem Takteingangsanschluß zugeführten Referenztaktimpulse g. Das entsprechende Zählwertsignal tritt an einem Ausgangsanschluß 27 auf. Die oben genannte Periode, während der das dem Freigabeanschluß EN des Zählers 25 zugeführte Eingangssignal einen hohen Pegel hat, entspricht dem Intervall vom neunten ankommenden Referenztaktimpuls g bis zum zehnten ankommenden Referenztaktimpuls g im Anschluß an die Löschung des Frequenzteilers 18. Die Phase des Referenztaktimpulses g ist allerdings infolge der Verzögerung, die durch die Schaltungselemente im Frequenzteiler 18 eingeführt wird, geringfügig verzögert. Zum Zeitpunkt, bei dem der oben genannte zehnte Referenztaktimpuls g dem Zähler 25 zugeführt wird, hat daher das Eingangssignal zum Freigabeanschluß EN des Zählers 25 noch einen hohen Pegel. Dementsprechend zählt der Zähler 25 einen Referenztaktimpuls g zu diesem Zeitpunkt. Der Ausgangszählwert des Zählers 25 gibt daher die Bits an, aus denen mittels der Verriegelungsschaltung 14 Daten gelesen worden sind, d.h., der Zählwert gibt an, um wieviele Bits das gerade ausgelesene Bit hinter dem Synchronisiersignal liegt.

Tritt bei dem betrachteten Ausführungsbeispiel am „ Ausgang des Detektors 12 ein Digitalsignal b nach Fig. 3(A) auf, wird der Frequenzteiler 18 von dem Pegeländerungserfassungsimpuls_ e nach Fig. 3(B) gelöscht, der phasensynchron mit den ansteigenden und abfallenden Flanken des Digitalsignals b erscheint. Der Datenlesezeit-Taktimpuls f, der durch Decodieren des Ausgangssignals des Frequenzteilers 18 gewonnen wird, wird phasenmäßig immer dann korrigiert, wenn der Pegeländerungserfassungsimpuls e dem Frequenzteiler 18 zugeführt wird.

Im Gegensatz zu dem erläuterten Ausführungsbeispiel der Erfindung hat ein herkömmliches Datenlesegerät einen

Aufbau nach Fig. 4. Die Phase des Datenlesezeit-Taktimpulses kann nicht korrigiert werden. In Fig. 4 sind diejenigen Teile, die mit Teilen nach Fig. 1 übereinstimmen, mit den gleichen Bezugszeichen versehen. Eine Beschreibung dieser Teile entfällt. In Fig. 4 wird das am Ausgang des Detektors 12 auftretende Digitalsignal dem Dateneingangsanschluß einer Verriegelungsschaltung (Flipflop) zugeführt. Das an einem Eingangsanschluß 31 anliegende ankommende Synchronisiersignalerfassungssignal wird dem Löschanschluß eines 1/10-Frequenzteilers 33 zugeführt. Der Frequenzteiler 33 zählt die Referenztaktimpulse, die vom Referenztaktimpulsgenerator 15 erzeugt werden, und gibt ein entsprechendes Zählsignal an den Decodierer 19 ab. Der Frequenzteiler 33 und der Decodierer 19 bilden zusammen einen Datenlesezeit-Taktimpulsgenerator 32. Der vom Decodierer 19 bereitgestellte Datenlesezeit-Taktimpuls gelangt zum Takteingangsanschluß der Verriegelungsschaltung 30.

Bei dem herkömmlichen Datenlesegerät wird somit der Frequenzteiler 33 lediglich jeweils beim Auftreten des Synchronisiersignals gelöscht. Sind im Digitalsignal Zittervorgänge aufgrund der Übertragung vorhanden, wie es in Fig. 5(A) gezeigt ist, nimmt der Phasenfehler des Datenlesezeit-Taktimpulses in bezug auf das Digitalsignal nach Fig. 5(A) mit jeder Erzeugung des Datenlesezeit-Taktimpulses allmählich zu, wie es in Fig. 5(B) bei b2, b3, b4, b5, b6 und b7 gezeigt ist, obgleich der erste Datenlesezeit-Taktimpuls bei b1 in Fig. 5(B) im Anschluß an die Erfassung des Synchronisiersignals mit einer Phase erzeugt wird, die im wesentlichen mit der Mitte der Bitperiode des Digitalsignals übereinstimmt. Man kann erkennen, daß der Datenlesezeit-Taktimpuls schließlich bei einem Bit auftritt, das demjenigen Bit benachbart ist, das ursprünglich ausgelesen werden sollte. Dieser Fall ist bei b6 in Fig. 5(B) gezeigt. D.?s vom

Q-Ausgangsanschluß der Verriegelungsschaltung 30 einem Ausgangsanschluß 34 zugeführte ausgangsseitige Datenlesesignal nimmt daher einen Verlauf nach Fig. 5(C) an. Die Information des Signals nach Fig. 5(C) stimmt mit der Dateninformation des ursprünglichen Digitalsignals nach Fig. 5(A) nicht mehr überein.

Bei dem erfindungsgemäßen Datcnlesegerät wird die Phase des Datenlesezeit-Taktimpulses f jedesmal korrigiert, wenn dem Frequenzteiler 18 ein Pegeländerungserfassungsimpuls e zugeführt wird. Auf diese Weise wird ein fehlerhafter Vorgang, beispielsweise das Lesen der Dateninformation von einem Bit, das dem eigentlich zu lesenden Bit benachbart ist, zwangsläufig vermieden.

Die Digitaldaten werden mit Hilfe des Ausgangssignals des Frequenzteilers 18 und des Decodierers 19 richtig gelesen, selbst wenn die Periode des vom Referenztaktimpulsgenerator 15 erzeugten Referenztaktimpulses länger als 1/10 der Bitperiode T ist.

Als nächstes soll ein zweites Ausführungsbeispiel eines Datenlesegeräts nach der Erfindung erläutert werden. Bei der Darstellung nach Fig. 6 wird ein ankommendes Signal i nach Fig. 7(A) mit einem dreiwertigen Code (Vorzeichensignal) über einen Eingangsanschluß 41 einem nicht invertierenden Eingangsanschluß eines Vergleichers 44 und einem invertierenden Eingangsanschluß eines Vergleichers 45 zugeführt. Das Dreiwert-Codesignal i ist ein Signal, das gemäß dem Teilantwortsystem (partial response system) übertragen worden ist. Das Teilantwortsystem ist ein an sich bekanntes System der verwendeten Digitalübertragungssysteme. Ein zu übertragendes Zweiwert-Codesignal (Signal mit einem zweiwertigen Code) wird in ein anderes Zweiwert-Codesignal überführt, beispielsweise in ein NRZI-Signal (non-return to zero inverted signal), d.h. in ein invertiertes Signal ohne Rückkehr zu Null,

und zwar in Übereinstimmung mit dem oben erwähnten Toilantwortsystem. Hierbei werden die Eigenschaften eines Magnetkopfes und eines magnetischen Aufzeichnungsträgers berücksichtigt, der den Übertragungsweg darstellt. Das aus dem ursprünglichen Zweiwert-Codesignal hervorgegangene andere Zweiwert-Codesignal wird dann auf dem magnetischen Aufzeichnungsträger aufgezeichnet. Beim Abspielen dieses magnetischen Aufzeichnungsträgers mit einem Magnetkopf wird angesichts der Differenziereigenschaft der Wicklung des Magnetkopfes die dicht bei der Gleichstromkomponente liegende niederfrequente Komponente in einem hohen Maße gedämpft. Die hochfrequente Komponente wird ebenfalls gedämpft. Der abgenommene Signalverlauf hat daher einen Signalpegel, der bei einer Anstiegsflanke des aufgezeichneten Zweiwert-Codesignals einem Pegel "+1" und bei einer Abfallflanke des aufgezeichneten Zweiwert-Codesignals einem Pegel "-1" entspricht, wohingegen der abgenommene Signalverlauf einen Pegel "0" hat, wenn der Pegel des aufgezeichneten Zweiwert-Codesignals über eine Spanne von mehr als zwei Bitperioden den Pegel "O" oder "1" hat. Das abgenommene Signal stellt somit ein Dreiwert-Codesignal bzw. ein Signal mit einem dreiwertigen Code dar. Zur Umformung des abgenommenen Dreiwert-Codesignals in ein Dreiwert-Codesignal gemäß dem Teilantwortsystem . wird in einem Entzerrer eine Hochfrequenzkompensation vorgenommen. Am Ausgang des Entzerrers tritt dann das Dreiwert-Codesignal i nach Fig. 7(A) auf. In Fig. 7(A) geben oberhalb des Signalverlaufs vorgesehene Zahlen den Wert des Zweiwert-Codesignals an, das aufzuzeichnen ist.

Das Dreiwert-Codesignal i nach Fig. 7(A) wird somit dem Eingangs ans chluß 41 zugeführt. Weiterhin wird eine erste Referenzspannung E1 nach Fig. 7(A) über einen Eingangsanschluß 42 dem nicht invertierenden Eingangsanschluß des Vergleichers 44 zugeführt. Ferner wird eins

zweite Referenzspannung E2 nach Fig. 7(A) dem nicht invertierenden Eingangsanschluß des Vergleichers 45 über einen weiteren Eingangsanschluß 43 zugeführt. Die erste Referenzspannung ist auf einen Zwischenpegel eingestellt, der zwischen einem Spitzenpegel eines Signals entsprechend dem Pegel "O" des Dreiwert-Codesignals i und einem Spitzenpegel eines Signals entsprechend dem Pegel "+1" des Dreiwert-Codesignals i liegt. Die zweite Referenzspannung ist auf einen Zwischenpegel eingestellt, der zwischen einem Spitzenpegel eines Signals entsprechend dem Pegel "0" des Dreiwert-Codesignals i und einem Spitzenpegel eines Signals entsprechend dem Pegel "-1" des Dreiwert-Codesignals i liegt.

Folglich tritt am Ausgang des in Fig. 6 dargestellten Vergleichers 44 eine zweiwertige Rechteckschwingung j nach Fig. 7(B) auf. Die Rechteckschwingung j hat einen Signalpegel "+1" in einem Intervall entsprechend dem Signalpegel "+1" des zugeführten Dreiwert-Codesignals i, und sie hat einen Signalpegel "0" innerhalb von Intervallen, die den Signalpegeln "-1" und "0" des zugeführten Dreiwert-Codesignals i entsprechen. Am Ausgang des Vergleichers 45 tritt eine zweiwertige Rechteckschwingung k nach Fig. 7(C) auf. Die Rechteckschwingung k hat einen Signalpegel "+1" innerhalb eines Intervalls, das · dem Signalpegel "-1" des Dreiwert-Codesignals i entspricht, und sie hat einen Signalpegel "0" innerhalb von Intervallen, die den Signalpegeln "+1" und "0" des Dreiwert-Codesignals i entsprechen. Ein ODER-Glied 46 bildet die logische Summe der beiden Rechteckschwingungen j und k und gibt daher an seinem Ausgang eine Rechteckschwingung^nach Fig. 7(D) ab. Die Rechteckschwingung Z wird als Pegelerfassungssignal den Dateneingangsanschlüssen von Verriegelungsschaltungen (Flipflops) 47 und 48 zugeführt.

Das am Q-Ausgang der Verriegelungsschaltung 47 auftretende Signal wird dem Dateneingangsanschluß einer Verriegelungsschaltung (Flipflop) 49 zugeführt. Ein Referenztaktimpuls mit einer Periode, die gleich 1/10 der Bitperiode des Dreiwert-Codesignals i ist, wird von einem Referenztaktimpulsgenerator 50 erzeugt und den Takteingangsanschlüssen der Verriegelungsschaltungen 47 und 4g zugeführt. Das am Q-Ausgang der Verriegelungsschaltung 47 auftretende Signal und das am Q-Ausgang der Verrlegelungsschaltung 49 auftretende Signal werden an ein UND-Glied 51 gelegt. Das UND-Glied 51 liefert einen Impuls m nach Pig. 7(E). Der Impuls m ist phasensynchron mit der Anstiegsflanke des Pegelerfassungssignals & , wie es aus Fig. 7(D) und 7(E) hervorgeht. Der Impuls m wird als Pegeländerungserfassungsimpuls einem Ladeanschluß LD eines 1/16-Frequenzteilers 52 zugeführt. Der Phasenfehler zwischen der Anstiegsflanke des Impulses m und dem Pegelerfassungssignal'ß ist nicht konstant. Die Anstiegsflanke des Impulses m ist gegenüber der Anstiegsflanke des Pegelerfassungssignals^üverzögert, und ■ zwar um einen Betrag, der maximal etwa gleich einer Periode des Referenztaktimpulses ist.

Bei dem 1/16-Frequenzteiler 52 kann es sich um einen integrierten Baustein handeln, beispielsweise ein Schaltungschip vom Typ LS163. Von den.voreingestellten Dateneingangsanschlüssen der Anschlüsse D1 bis D4 (D1 ist das niedrigstwertige Bit, und D4 ist das höchstwertige Bit) des Frequenzteilers 52 wird den Anschlüssen Di und D2 eine niedrigpegelige Spannung zugeführt. Die Anschlüsse D3 und D4 des Frequenzteilers 52 sind mit dem Q-Ausgang und dem Q-Ausgang der Verriegelungsschaltung verbunden. Der Frequenzteiler 52 zählt die Referenztaktimpulse des Referenztaktimpulsgenerators 50 und erzeugt an seinen Ausgangsanschlüssen Q1 bis Q4 ein Zählsignal. Am Übertragsanschluß CA des Frequenzteilers 52 wird ein Impuls erzeugt, der einen hohen Pegel annimmt, wenn der

■ Zählwert "15" wird, und der einen niedrigen Pegel aar nimmt, wenn der ankommende sechzehnte Referenztaktimpuls auftritt. Es handelt sich somit um einen Impuls, der dadurch gewonnen wird, daß die Frequenz des Referenztaktimpulses in 1/16 der Originalfrequenz geteilt wird. Der am Übertragsanschluß CA auftretende Impuls wird dem Freigabeanschluß EN eines Zählers 56 zugeführt. Da die Periode des Referenztaktimpulses gleich 1/16 der Bitperiode gewählt ist, ist die Periode des Impulses am Übertragsanschluß CA des Frequenzteilers gleich 1/16 der Bitperiode.

\Iex3jn. die Ausgangssignale' der Anschlüsse Q1, Q2 und Q4 des Frequenzteilers 52 den logischen Pegel "1" haben und das Ausgangssignal des Anschlusses Q3 den logischen Pegel "0" hat, d.h. wenn der Zählwert "11" beträgt, wird das Ausgangssignal des Anschlusses Q3 über ein Umkehrglied 53 einem UND-Glied 54 mit vier Eingängen zugeführt, wohingegen die Ausgangssignale der Anschlüsse QI j Q2 und 0.4 dem UND-Glied 54 direkt zugeführt werden. Das UND-Glied 54 erzeugt einen Impuls η mit einem Signalverlauf nach Fig. 7(F). Der Impuls η wird einem Takteingangsanschluß der Verriegelungsschaltung 48 als Datenlesezeit-Taktimpuls zugeführt. Die Verriegelungsschaltung 48 verriegelt daher das Pegelerfassungssignal'C mittels der Anstiegsflanke des Impulses η und erzeugt an ihrem Ausgangsanschluß Q ein entsprechendes Signal, wohingegen an ihrem Ausgangsanschluß Q das entsprechende Signal mit invertierter Phase auftritt. Einem Ausgangsanschluß 57 wird vom Ausgangsanschluß Q ein Impuls ο nach Fig. 7(G) zugeführt, und zwar als Datenlesesignal. Dieses Datenlesesignal ο hat einen Pegel "+1" bei den Pegeln "+1" und "-1" des Dreiwert-Codesignals i, und es hat einen Pegel "0" bei dem Pegel "0" des Dreiwertcodesignals i. Es handelt sich somit um das ursprüngliche Datensignal.

Andererseits wird der Zähler 56 durch das Synchronisiersignal£irfassungssignal am Anschluß 55 gelöscht. .Der Zähler 56 zählt daher die Referenztaktimpulse während des Intervalls, bei dem ein ankommendes hochpegeliges Signal seinem Freigabeanschluß EN zugeführt wird. Da der Impuls mit einer Periode, die gleich 1/16 der Bitperiode ist, dem Freigabeanschluß EN des Zählers 56 zugeführt wird, erzeugt er an seinem Ausgangsanschluß 58 ein Zählwertsignal. Wie im Falle des Zählers 25 gibt das Zählwertsignal des Zählers 56 das Bit an, aus dem mittels der Verriegelungsschaltung 48 die Dateninformation gewonnen wird, d.h. wieviele Bits im Anschluß an das Synchronisiersignal mit Dateninformation aufgetreten sind.

Durch Vergleich des Dreiwert-Codesignals i nach Fig. 7(A) und des Pegelerfassungssignals β nach Fig. 7(D) erkennt man, daß die Anstiegsflanke des Pegelerfassungssignals auftritt, wenn der Signalpegel des Dreiwert-Codesignals i "+1" oder "-1" wird. Wenn der Signalpegel des Dreiwert-Codesignals i in einer Bitperiode unmittelbar vor der Bitperiode des am Ausgangsanschluß Q der Verriegelung sschaltung 48 auftretenden Datenlesesignals gleich "0" ist, tritt die Anstiegsflanke des Pegelerfassungssignals Z. im Vergleich zu einem Fall schneller auf, bei dem der Signalpegel des Dreiwert-Codesignals i in der unmittelbar vorangegangenen Bitperiode gleich "-1" oder "+1" ist. Da der Pegeländerungserfassungsimpuls m ebenfalls phasensynchron mit der Anstiegsflanke des Pegelerfassungssignals 2 erzeugt wird, tritt der Pegeländerungserfasungsimpuls m zeitlich unterschiedlich auf, und zwar in Abhängigkeit davon, ob der Signalpegel des Dreiwert-Codesignals i in der unmittelbar vorangegangenen Bitperiode gleich »0» ist oder gleich "-1» (oder »+1») ist.

Nimmt der Frequenzteiler 52 stets denselben Rücksetzwert (voreingestellter Datenwert) an und wird der

Dai:enlesezeit-Taktimpuls vom Zählwertsignal des Frequenzteilers 52 erzeugt, erfolgt das Datenlesen durch die Verriegelungsschaltung 48 nicht im wesentlichen in der Mitte der Bitperiode gemäß dem Wert des Bit der unmittelbar vorausgehenden Dateninformation. Zur Vermeidung dieser Erscheinung wird daher das Ausgangssignal ο des Anschlusses Q der Verriegelungsschaltung 48 dem Voreinstelldateneingangsanschluß D4 des Frequenzteilers 52 bei dem betrachteten Ausführungsbeispiel zugeführt. Weiterhin wird das Ausgangs'signal am Anschluß Q der Verriegelungsschaltung 48 an den Voreinstelldateneingangsanschluß D3 des Frequenzteilers 52 gelegt. Wenn dann das Datenlesesignal ο einen niedrigen Pegel hat, nimmt der Eingangspegel der Anschlüsse D1, D2 und D4 ebenfalls einen niedrigen Pegel an, wohingegen der Eingangsanschluß D3 einen hohen Pegel aufweist. Wird in diesem Zustand dem Frequenzteiler 52 ein ankommender Pegeländerungserfassungsimpuls m zugeführt, dann wird in den Frequenzteiler 52 ein Wert "4" gesetzt. Hat andererseits das Datenlesesignal ο einen hohen Pegel, wird in den Frequenzteiler 52 ein Wert "8" gesetzt, wenn ein ankommender Pegeländerungserfassungsimpuls m auftritt. Hat das Datenlesesignal ο einen niedrigen Pegel zu einem Zeitpunkt, bei dem der Pegeländerungserfassungsimpuls m erzeugt wird, ist die Dateninformation in dem unmittelbar vorangegangenen Bit gleich "0". Hat das Datenlesesignal ο andererseits einen hohen Pegel, ist die Dateninformation in dem unmittelbar vorangegangenen Bit gleich "1". Diese Verhältnisse kann, man Fig. 7(A) bis Fig 7(G) entnehmen.

Wenn somit bei dem betrachteten Ausführungsbeispiel die Dateninformation in dem unmittelbar vorausgehenden Bit gleich "0" ist, wird der Wert "4" beim Rücksetzen des Frequenzteilers 52 gesetzt. Wenn dann der Zählwert den Wert "11" erreicht, wird der Datenlesezeit-Takt-

irapuls η in einer relativ verzögerten V/eise erzeugt, wie es bei n1, n4 und n-7 in Fig. 7(F) zu sehen ist. Ist andererseits die Dateninformation in dem unmittelbar ■ vorausgehenden Bit gleich "1", wird der Wert "8" beim Rücksetzen des Frequenzteilers 52 gesetzt. Erreicht in diesem Fall der Zählwert den Wert "11", wird der Datenlesezeit-Taktimpuls η in einer relativ voreilenden Weise erzeugt, wie es bei n5 in Fig.. 7(F) gezeigt ist.

Die Datenlesezeit-Taktimpulse, die bei n2, n3 und n6 in Fig. 7(F) dargestellt sind, werden immer dann erzeugt, wenn der Frequenzteiler 52 eine Anzahl von 16 Referenztaktimpulsen gezählt hat.

Bei dem betrachteten Ausführungsbeispiel wird daher die Phase des Datenlesezeit-Taktimpulses η bei jeder Anstiegsflanke des Pegelerfassungssignals 6 korrigiert. Auf diese Weise wird vermieden, daß infolge von Zitterstörungen Daten fehlerhaft gelesen werden. Weiterhin wird die zeit- oder taktmäßige Erzeugung des Datenlesezeit-Taktimpulses η in Abhängigkeit von der Dateninformation des unmittelbar vorausgehenden Bit des Pegelerfassungssignals β verändert 'Demzufolge können die Daten im wesentlichen genau in der Mitte der Bitperiode des Pegelerfassungssignals β ausgelesen werden.

Wenn allerdings bei dem zweiten Ausführungsbeispiel nach Fig. 6 die Anstiegsflanke des Pegelerfassungssignals 6 nach Fig. 7(D) bei einem in Fig. 9(A) gezeigten Ze.itpunkt t2 erzeugt wird, der gegenüber einem ursprünglichen Anntiogfizeitpunkt ti um eine Zeit χ verschoben ist, und zwar beispielsweise aufgrund von Rauschvorgängen, Pegeländerungen und dergleichen im Übertragungssystem, erfolgt die Erzeugung des Pegeländerungserfassungsimpul-

35V ses m auch zu einem verschobenen Zeitpunkt, wie es in Fig. 9(B) durch einen Impuls y gezeigt ist. Wenn der Fre-

quenzteiler 52 durch den phasenverschobenen Pegeländerungserfassungsimpuls y zurückgesetzt wird, kann der Frequenzteiler 52 danach den Datenlesezeit-Taktimpuls mit einer verschobenen Phase erzeugen, bis der Frequenzteiler 52 richtig zurückgesetzt wird.

Ferner wird beim zweiten Ausführungsbeispiel der Frequenzteiler 52 mit voreingestellten Daten durch den Pegeländerungserfassungsimpuls m gesetzt (d.h. "zurückgesetzt"). In einem Intervall zwischen einem Rücksetzpunkt und einem anderen Rücksetzpunkt kann daher der Datenlesezeit-Taktimpuls η zweimal erzeugt werden. Somit kann ein Fall auftreten, bei dem der Datenlesezeit-Taktimpuls η erzeugt wird, wenn der Zählwert im Frequenzteiler 52 gleich "11" ist, wie es durch na in Fig.· 10(B) angedeutet ist, bei dem ferner der Pegeländerungserfassungsimpuls m erzeugt wird, wenn der Zählwert im Frequenzteiler 52 gleich "12" ist, wie es in Fig. 10(A) gezeigt ist, und der Frequenzteiler 52 dementsprechend mit einem Wert "8" voreingestellt wird. In Fig. 10(A) stellen die Zahlen über dem Signalverlauf den Zählwert des Frequenzteilers 52 dar.

In diesem Fall beginnt der Frequenzteiler 52 seinen ZählVorgang mit dem Wert "8". Der Zählwert "11" wird daher zu einem Zeitpunkt erreicht, bevor der "nachfolgende Pegeländerungserfassungsimpuls m erzeugt wird. Die Folge davon ist, daß ein Datenlesezeit-Taktimpuls erzeugt wird, wie es bei nb in Fig. 10(B) dargestellt ist. Weil das Minimumimpulsintervall des Pegeländerungserfassungsimpulses m gleich einer 1-Bit-Periode ist, die zum Zählen von 16 Referenztaktimpulsen erforderlich ist, werden die beiden Datenlesezeit-Taktimpulse na und nb nach Fig. 10(B) innerhalb dieses ImpulsIntervalls erzeugt.

Die oben beschriebene Erscheinung wird bei einem in Fig. 8 dargestellten dritten Ausführungsbeispiel des er-

„ w * · w "■

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findungsgemäßen Datenlesegeräts vermieden. In Fig. 8 sind diejenigen Teile, die mit Teilen nach Fig. 6 übereinstimmen, mit den gleichen Bezugszeichen versehen. Eine Erläuterung dieser Teile entfällt. Bei der Anordnung nach Fig. 8 werden die Signale der Zählausgangsanschlüsse Q1 bis Q4 des Frequenzteilers 52 einem Decodierer 60 zugeführt. Wenn der Zählwert des Frequenzteilers 52 beispielsweise gleich "11" ist, liefert der Decodierer an einem Ausgangsanschluß P1 einen Datenlesezeit-Taktimpuls η nach Fig. 9(E), und er liefert an einem Ausgangsanschluß P2 einen Impuls ρ nach Fig. 9(C) und nach Fig. 10(C). Der Impuls ρ hat nach Fig. 10(C) einen hohen Pegel während eines Intervalls, bei dem der Zählwert im Frequenzteiler 52 einen Viert von "2" bis "10" annimmt. Ein normaler Pegeländerungserfassungsimpuls m wird innerhalb des obigen Intervalls erzeugt, bei dem der Zählwert im Frequenzteiler 52 einen Wert von "2" bis "10" annimmt.

Der Impuls ρ wird zusammen mit dem Pegeländerungserfassungsimpuls m an ein UND-Glied 59 gelegt. Ein vom UND-Glied.59 dem Ladeanschluß LD des Frequenzteilers 52. zugeführtes Signal nimmt daher einen Verlauf q nach Fig. 9(D) an. Damit wird der Pegeländerungserfassungsimpuls y nach Fig. 9(B), der mit einer abnormalen Phase' erzeugt wird, entfernt, und dem Ladeanschluß LD des Frequenzteilers 42 wird lediglich der Pegeländerungserfassungsimpuls zugeführt, der mit der normalen Phase erzeugt wird und der den Frequenzteiler 52 zurücksetzt. Der oben erläuterte fehlerhafte Vorgang wird daher vermieden.

Der Decodierer 60 hat einen Schaltungsaufbau nach Fig. 11. Für einen in Fig. 11 gezeigten Zähler 63 kann man einen integrierten Schaltungsbaustein benutzen, beispielsweise ein Schaltungschip vom Typ LS138. Die Zählwertausgangssignale von drei Bits ausschließlich des nied-

rigstwertigen Bit eines (nicht gezeigten) 1/15-Frequenzteilers entsprechend dem obigen 1/16-Frequenteiler 52 werden Eingangsanschlüssen A, B und C des Zählers 63-zugeführt. In Fig. 11 ist eine Spannung hohen Pegels mit "H" und eine Spannung niedrigen Pegels mit "L" bezeichnet. Wenn alle Eingangsanschlüsse A, B und C des Zählers 63 mit einer Spannung niedrigen Pegels beaufschlagt werden, tritt lediglich an einem Ausgangsanschluß YO von Ausgangsanschlüssen YO bis Y7 eine Spannung niedrigen Pegels auf. Die anderen Ausgangsanschlüsse Y1 bis Y7 geben Spannungen hohon Pegels ab. Weist andererseits lediglich der Eingangsanschluß B der Eingangsanschlüsse A, B und C eine Spannung hohen Pegels auf, gibt lediglich der Ausgangsanschluß Y1 eine Spannung niedrigen Pegels ab. Die übrigen Ausgangsanschlüsse YO und Y2 bis Y7 haben Ausgangsspannungen hohen Pegels. Liegt an allen Eingangsanschlüssen A, B und C des Zählers 63 eine Spannung hohen Pegels, gibt lediglich der Ausgangsanschluß Y7 eine Spannung niedrigen Pegels ab. Die übrigen Ausgangsanschlüsse YO bis y6 haben Spannungen hohen Pegels.

Das Signal vom Ausgangsanschluß Y1 des Zählers 63 wird dem Eingangsanschluß j eines J-K-Flipflop 65 über ein Umkehrglied 64 zugeführt. Weiterhin wird das Ausgangssignal vom Ausgangsanschluß Y7 dem Eingangsanschluß K des J-K-Flipflop 65 zugeführt. Der am Anschluß 67 anliegende Referenztaktimpuls wird dem .Takteingangsanschluß des J-K-Flipflop 65 und dem Takteingangsanschluß eines J-K-Flipflop 66 zugeführt. Folglich tritt der Impuls ρ nach Fig.

9(C) und nach Fig. 10(C) am Ausgangsanschluß Q des Flipflop 65 auf und gelangt von dort zu einem Ausgangsanschluß 69. Das Signal von einem Übertragsanschluß des obengenannten 1/15-Frequenzteilers wird den Eingangsanschlüssen J und K des Flipflop 66 zugeführt. Somit tritt am Ausgangsanschluß Q des Flipflop 66 ein Datenlesezeit-Taktimpuls nach Fig. 10(E) auf, der einem Ausgangsanschluß 70 zugeführt wird.

Die obigen Erläuterungen betreffen das Lesen von Daten in sich nicht selbst taktierenden Digitalsignalfolgen, beispielsweise bei einem NRZ-Signal oder einem NRZI-Signal, also einem Signal ohne Rückkehr nach Null 5 oder einem invertierten Signal ohne Rückkehr nach Null. Das erfindungsgemäße Datenlesegerät kann allerdings auch auf eine sich selbst taktierende Digitalsignalreihe angewendet werden, beispielsweise ein MFM-Signal (MFM=modifizierte Frequenzmodulation) oder ein PE-Signal (PE = Phasencodierung). Diese Signale werden dadurch gewonnen,. daß man eine modifizierte Frequenzmodulation oder Phasencodierung vornimmt. Zur Verarbeitung solcher Signale kann das Datenlesegerät geringfügig modifiziert werden. Zum Lesen von Daten in einem MFM-Signal wird beispielsweise die Folgeperiode des Referenztaktimpulses gleich 1/20 der Bitperiode des MFM-Signals gewählt. Ferner wird eine MFM-Decodierschaltung einer Ausgangsstufe beim Ausgangsanschluß 26 oder 57 hinzugefügt.

Ferner kann man eine Exklusiv-ODER-Funktion zwischen einer sich nicht selbst taktierenden Digitalsignalfolge und einer Zufallscodefolge erhalten, beispielsweise einem getrennt erzeugten M-Reihen-Code. In diesem Fall kann man das Datenlesegerät nach der Erfindung auf eine zufallsbedingte Digitalsignalfolge anwenden, in der die sich nicht selbst taktierende Digitalsignalfolge zufallsmäßig angeordnet wird, so daß die Rate einer kontinuierlichen logischen "0" oder "1" vermindert wird.

Die Erfindung ist bezüglich ihrer Anwendung auf die Übertragung eines zweiwertigen Code oder eines dreiwertigen Code entsprechend der obigen Beispiele nicht beschränkt. Sie kann auch auf Übertragungssysteme mit vierwertigen oder achtwertigen Codes und dergleichen angewendet werden. Bei der Übertragung eines N-wertigen Codes (N ist eine ganze Zahl) gibt es beim Rücksetzen des Frequenzteilers durch den Pegeländerungserfassungsimpuls im

*. η · * a ft

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allgemeinen (N -1) Arten von Rücksetzwerten.

Weiterhin kann man bei dem erfindungsgemäßen Datenlesegerät den richtigen Lesezeittakt für jedes Bit (oder jede Ziffer) durch Erfassung des Synchronisiersignals erhalten, selbst wenn die zeit- oder taktmäßige Steuerung nicht vorgenommen wird. Das Datenlesegerät kann man daher zum Erfassen des Datenmusters des Synchronisiersignals einsetzen, das ein willkürliches festes Datenmuster hat. Besteht das Synchronisiersignal beispielsweise aus acht Datenbits, kann man zum Erfassen des Musters die gelesene 8-Bit-Dateninformation in einem Register und dergleichen speichern.

Die Erfindung ist auf die erläuterten Ausführungsbeispiele nicht beschränkt. Zahlreiche verschiedenartige Modifikationen und Abwandlungen sind im Rahmen der erfindungsgemäßen Lehre denkbar.

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VICTOR COMPANY OF JAPAN, LTD., Yokohama, Japan

Patentansprüche

Datenlesegerät zur Verwendung bei der Datenübertragung zum Lesen von Digitaldaten aus einer Digitalsignalfolge, die aus dem Vergleich des Pegels eines über eine Übertragungsstrecke übertragenen zugeführten Übertragungssignals mit einem Referenzpegel in einem Detektor hervorgeht, mit einem Referenztaktimpulsgenerator zum Erzeugen eines Referenztaktimpulses mit einer Periode, die im wesentlichen gleich 1/M einer Übertragungsdigitalstellenperiode der Digitalsignalfolge ist, wobei M eine ganze Zahl und gleich oder größer als 2 ist, und mit einer Da-

'^ tenleseschaltung zum Ge\tfinnen eines Datenlese-Ausgangssignals durch Verriegeln der Digitalsignalfolge mittels eines Datenlesezeit-Taktimpulses,
g e k en,η zeichnet durch eine Erfassungseinrichtung (13, 16, 17; 47, 49, 51), der die Digitalsignalfolge und der vom Referenztaktimpulsgenerator (15; 50) erzeugte Referenztaktimpuls zugeführt werden und die einen Pegeländerungserfassungsimpuls erzeugt, der phasensynchron mit Pegeländerungspunkten ist, die den Anstiegsflanken und/oder Abfallflanken der Digitalsignalfölge entsprechen, und durch eine Frequenzteilereinrichtung (18, 19; 52, 53, 54; 60), die durch den Pegeländerungserfassungsimpuls der Erfassungseinrichtung zurückgesetzt wird und einen Datenlesezeit-Taktimpuls mit einer Periode, die im wesentlichen gleich der Digitalstellenperiode der Digitalsignalfolge ist, und mit einer Phase erzeugt, die bezüglich des Pegeländerungserfassungsimpulses verzögert ist, und zwar durch Frequenzteilung des Referenztaktimpulses des Referenztaktimpulsgenerators, wobei der erzeugte Datenlesezeit-Taktimpuls der Datenleseschaltung (14; 48) zugeführt wird.
2. Gerät nach Anspruch 1,

dadurch gekennzeichnet, daß die Erfassungseinrichtung eine erste und eine zweite Verriegelungsschaltung (13, 16; 47, 4-9), die miteinander in Reihe geschaltet sind, und eine Logikschaltung (17; 51) aufweist, der sowohl das Ausgangssignal der ersten Ver-■ riegelungsschaltung als auch der zweiten Verriegelungsschaltung zugeführt wird, daß die Frequenzteilereinrichtung einen 1/M-Frequenzteiler (18; 52), dessen Takteingangsanschluß der Referenztaktimpuls und dessen Löschanschluß oder Ladeanschluß der Pegeländerungserfassungsim- · puls zugeführt wird, und einen Decodierer (19; 53, 54; 60) aufweist, der den Datenlesezeit-Taktimpuls erzeugt, wenn ein Ausgangssignal des 1/M-Frequenzteilers gleich

^ 5 einem vorbestimmten Zählwert wird, und daß die Datenleseschal tung eine dritte Verriegelungsschaltung (14; 48) aufweist, deren Dateneingangsanschluß die Digitalsignalfolge und deren Takteingangsanschluß der Datenlesezeit-Taktimpuls zugeführt wird.
3· . Gerät nach Anspruch 1,

dadurch gekennzeichnet, daß die Frequenzteilereinrichtung eine Phasensteuereinrichtung (D1 bis D4 von 52.) enthält, die den Datenlesezeit-Taktimpuls bezüglich des Pegeländerungserfassungsimpulses mit einem veränderbar gesteuerten Phasenverzögerungsbetrag erzeugt, und zwar in Abhängigkeit vom Wert des Datenlese-Ausgangssignals in einer Digitalstelle, die unmittelbar derjenigen Digitalstelle vorausgeht, aus der das Datenlese-Ausgangssignal der Digitalsignalfolge erhalten werden soll.
4. Gerät nach Anspruch 3,

dadurch gekennzeichnet, daß die Frequenzteilereinrichtung einen 1/M-Frequenzteiler (52), dessen Takteingangsanschluß der Referenztaktimpuls und dessen Ladeanschluß der Pegeländerungserfassungsimpuls zugeführt wird, und einen Decodierer (53, 54) enthält, der den Datenlesezeit-Taktimpuls erzeugt, wenn ein Ausgangssignal des 1/M-Frequenzteilers einen vorbe-' stimmten Wert annimmt, und daß die Phasensteuereinrichtung eine Einrichtung ist, die an Voreinstelldateneingangsanschlüsse des 1/M-Frequenzteilers das Datenlese-Ausgangssignal der Datenleseschaltung und ein Signal mit einem konstanten Wert legt.
5. Gerät nach Anspruch 1,

dadurch gekennzeichnet, daß die Frequenzteilereinrichtung einen 1/M-Frequenzteiler (52), dessen Takteingangsanschluß der Referenztaktimpuls zugeführt wird, und einen Decodierer (60) aufweist, der den Datenlesezeit-Taktimpuls erzeugt, wenn ein Ausgangssignal des 1/M-Frequenzteilers einen ersten Zählwert annimmt, und der ein Gattersignal erzeugt, wenn das Ausgangssignal des 1/M-Frequenzteilers einen Zählwert innerhalb eines vorbestimmten Intervalls einschließlich der Erzeugungspunkte des ursprünglichen Pegeländerungserfassungsimpulses anzeigt, und daß die Frequenzteilereinrichtung ferner eine Gatterschaltung (59) aufweist, der das Gattersignal und der Pegeländerungserfassungsimpuls zugeführt werden und die den Pegeländerungserfassungsimpuls zu einem Löschanschluß oder einem Ladeanschluß des 1/M-Frequenzteilers nur während eines Intervalls weiterleitet, bei dem das Gattersignal der Gatterschaltung zugeführt wird.
6. Gerät nach Anspruch 1,

dadurch gekennzeichnet, daß ferner ein Zähler (25; 56) vorhanden ist, daß der Zähler durch einen Synchronisiersignalerfassungsimpuls gelöscht wird, der durch Erfassen eines Synchronisiersignals innerhalb der Digitalsignalfolge gewonnen wird, daß einem Freigabeanschluß des Zählers ein frequenzgeteilter Impuls zugeführt wird, der durch Frequenzteilung des Referenztaktimpulses mittels der Frequenzteilereinrichtung gewonnen wird, wobei der frequenzgeteilte Impuls eine Periode hat, die im wesentlichen gleich der Übertragungsdigitalstellenperiode der Digitalsignalfolge ist, und daß dem Taktimpulseingangsanschluß des Zählers der Referenztaktimpuls zugeführt wird.